JP3977201B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタを内部に有する半導体装置に関する。
【０００２】
【従来の技術】
従来、同一基板上に形成されるバイポーラトランジスタは全てほぼ同じエミッタ接地の降伏電圧を有するため半導体素子を設計する上でその用途に関わらず、最も高い降伏電圧を必要とするバイポーラトランジスタにより、全てのバイポーラトランジスタの降伏電圧は決まるように構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来例では、同一チップ上に二種以上の電源系を有するバイポーラトランジスタを形成する場合、バイポーラトランジスタの上記降伏電圧と遮断周波数を決定している埋込層とベースとの距離は、高い電源系にあわせ大きくする必要があるため電源電圧の低い系で用いられるバイポーラトランジスタの遮断周波数は低くなるという課題があった。
【０００４】
【課題を解決するための手段】
本発明の半導体装置は、電源電圧の異なる少なくとも二つのバイポーラトランジスタを備え、各バイポーラトランジスタは、第１導電型のエミッタ領域、第２導電型のベース領域、および第１導電型のコレクタ領域を有する半導体装置において、電源電圧の高いバイポーラトランジスタは、前記コレクタ領域の高濃度の第１導電型領域が、前記ベース領域及び前記エミッタ領域の直下に存在し、且つ、前記エミッタ領域の直下において前記第１導電型領域の一部が欠除され、格子状に形成される埋込層のエミッタ領域に対する面積を小さくすることにより耐圧電圧を高くすると共に、電源電圧の低いバイポーラトランジスタは、前記電源電圧の高いバイポーラトランジスタの前記埋込層の前記エミッタ領域に対する面積より、埋込層のエミッタ領域に対する面積を大きくすることによって、前記電源電圧の高いバイポーラトランジスタの前記耐圧電圧より低くし、更に、各埋込層が形成された前記第１導電型領域は、該高濃度の第１導電型領域を介して半導体基板表面まで達し、電極と接続されていることを特徴とする。
【０００５】
【作用】
本発明による半導体装置においては、バイポーラトランジスタのコレクタ部の低抵抗化のために用いる埋込層の形状を、従来の長方形からくし形もしくは格子状等の形状とし、コレクタとベースとの間の単位面積あたりの接合容量の異なるバイポーラトランジスタを形成することにより、２種以上の上記降伏電圧を有するバイポーラトランジスタを工程の追加なしに同時に形成することが可能となる。
【０００６】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【０００７】
図１は本発明の一実施例による半導体装置を示すもので、符号９０１はｐ型シリコン基板、９０２は碁盤の目状（格子状）に形成されたｎ型コレクタ埋込み層、９０３はｎ型エピタキシャル領域、９０４は素子分離の為のｐ型アイソレーション領域、９０５は素子を構成するｐ型ベース領域、９０６は素子を構成する高濃度エミッタ領域、９０７は素子を構成する高濃度ｎ型コレクタ領域である。
【０００８】
図２を用いて、バイポーラトランジスタのコレクタ領域の埋込層を格子状にすることによりＢＶCEO の耐圧が高くなる理由について説明する。図２はバイポーラトランジスタのキャリア濃度プロファイルを箱形としたときのモデルである。
【０００９】
ＢＶCEO の耐圧は、活性ベース中性領域中の総不純物量ＮB が全てイオン化してベースが完全に空乏化し、パンチスルーが生じた時のエミッタおよびコレクタ間の電圧である。すなわち、ＢＶCEO ≡ＶNB=0である。
【００１０】
エミッタ・コレクタ間の電圧が０において（ＶCEO ＝０のとき）、エピタキシャル層がベース・コレクタ間の内部電位により完全に空乏化している場合、ベースコレクタ間の容量ＣCBは、ＢＶCEO 以下の電圧ではほぼ一定であり
【００１１】
【数１】
で表される。ここでＫは比誘電率，ε0 は真空中の誘電率，Ｓは埋込層の面積，ｄはエピタキシャル層の巾である。
【００１２】
したがってエミッタを接地し、エミッタ・コレクタ間に電圧ＶCEO を印加した時に生じるベース中の電荷量ＱB は、ＱB ＝ＣCBＶCEOであらわされる。したがって活性ベース領域内の全ての不純物がイオン化してＱB ＝ＮB となる電圧であるＢＶCEO は、
【００１３】
【数２】
となる。
【００１４】
このことにより、ＢＶCEO の耐圧を高くする必要がある場合、エピタキシャル層の巾ｄを大きくすること、即ちエピタキシャル膜を厚く堆積させる必要があることがわかる。またバイポーラトランジスタの遮断周波数ｆT を高くするには、エピタキシャル層の巾ｄを小さくすることが有効であることから、上述の巾ｄは耐圧の許す限り小さくすることが望ましい。
【００１５】
しかしながら、２種以上の電源系を有するバイポーラトランジスタを内在するＬＳＩでは、上述の巾ｄは、最も高い電源系で駆動されるバイポーラトランジスタの耐圧により決定されてしまうため、全く同じ構造をもつ低い電源系で駆動されるバイポーラトランジスタのｆT は低くなるという欠点があった。しかしながら本発明によれば、埋込層の形状を格子状にし、実効的に面積Ｓを小さくすることによりＢＶCEO を高くすることができる。このことにより、同一ウエハ内に２種以上のＢＶCEO の耐圧を有するバイポーラトランジスタを、何らの工程の追加なしに形成することができる。
【００１６】
また当然ながら、ベース・コレクタ間の容量ＣCBが小さくできることから、バイポーラトランジスタのｆT が向上することは明らかである。
【００１７】
図３（ａ）〜（ｄ）はその製造工程を示す図である。例えばｐ型シリコン基板を用いる場合について以下に示す。まず図３（ａ）に示すように、基板濃度１０14〜１０17ｃｍ-3程度のｐ型シリコン基板９０１上に拡散マスク用絶縁膜、例えば熱酸化膜を施し、必要個所をパターンニングした後、ｎ+ 拡散層９０２を例えばアンチモンＳｂあるいは砒素Ａｓにて高濃度１０18〜１０20ｃｍ-3に形成する。
【００１８】
さらに上記絶縁膜を全面除去した後、図３（ｂ）に示すように、ウエハ全面にｎ型のエピタキシャル層９０３を堆積形成する。エピタキシャル層としては例えば厚さが０．５〜１０μｍ、比抵抗が０．１〜３０Ω・ｃｍ程度のものを堆積する。その後、エピタキシャル膜の表面に熱酸化膜を例えば２００Å形成し、レジストをマスクにしてホウ素などのｐ型の不純物を、例えばドーズ量１×１０13ｃｍ-2、加速電圧７０ＫｅＶでイオン注入し、熱処理を行ない拡散分離層９０４を形成する。また高濃度の拡散深さの深いＮ+ 領域９０７を形成する。この時、上記Ｎ+ 領域９０７がＮ+ 埋込み層９０２に充分達するように熱処理や濃度を選ぶ必要がある。
【００１９】
次に上記ウエハ全面に熱酸化膜９１０を例えば５００Åの厚さに形成し、耐酸化性の絶縁膜、例えば窒化ケイ素を約２０００Å堆積させ、フィールド領域のパターンニングを行なう。その後フィールドの選択酸化を例えば７０００Å施し、フィールド酸化膜９０８を形成し、窒化膜を除去する。
【００２０】
次に図３（ｃ）に示すように、フィールド酸化膜９０８とレジストをマスクにしてボロンのイオン注入を行ない、１０００℃程度の熱処理を行なうことにより活性ベース領域９０５を形成する。その後、レジストをマスクにして高濃度のｎ型のエミッタ領域９０６を、例えば５×１０15ｃｍ-2１００ＫｅＶでヒ素をイオン注入を行なって形成し、さらに高濃度のｐ型領域９０９を、例えば５×１０15ｃｍ-2５０ＫｅＶでボロンをイオン注入して熱拡散することにより形成する。
【００２１】
次に図３（ｄ）に示すように、ＳｉＯ2 膜９１１をＣＶＤにより例えば５０００Å堆積させ、その後パターンニングを行なってコンタクト部を開口する。次にＡｌ等を表面に形成後、パターンニングを行なう。
【００２２】
【発明の効果】
以上詳細に説明したように、本発明によれば、バイポーラトランジスタの埋込層の形状を格子状等にすることにより、エミッタ接地の降伏電圧ＢＶCEO を高くすることができる効果がある。これによって２種以上の電源系を有するバイポーラトランジスタを内在するＬＳＩにおいて、低い電源系のバイポーラトランジスタの耐圧に合わせてエピタキシャル膜の膜厚を薄くすることが可能であり、低い電源電圧で駆動させたバイポーラトランジスタも高いｆT を有するものを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例によるバイポーラトランジスタの断面図である。
【図２】本発明の原理を説明するための説明図である。
【図３】本発明の一実施例に係る半導体置の製造工程を説明するための断面図である。
【符号の説明】
９０１ 半導体基板
９０２ 埋込層
９０３ エピタキシャル層
９０４ アイソレーション領域
９０５ 真性ベース領域
９０６ エミッタ領域
９０７ 高濃度コレクタ領域
９０８ フィールド酸化膜
９０９ 高濃度ベース領域
９１０ 酸化膜
９１１ 酸化膜
９１２ Ａｌ電極
【発明の属する技術分野】
本発明は、バイポーラトランジスタを内部に有する半導体装置に関する。
【０００２】
【従来の技術】
従来、同一基板上に形成されるバイポーラトランジスタは全てほぼ同じエミッタ接地の降伏電圧を有するため半導体素子を設計する上でその用途に関わらず、最も高い降伏電圧を必要とするバイポーラトランジスタにより、全てのバイポーラトランジスタの降伏電圧は決まるように構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来例では、同一チップ上に二種以上の電源系を有するバイポーラトランジスタを形成する場合、バイポーラトランジスタの上記降伏電圧と遮断周波数を決定している埋込層とベースとの距離は、高い電源系にあわせ大きくする必要があるため電源電圧の低い系で用いられるバイポーラトランジスタの遮断周波数は低くなるという課題があった。
【０００４】
【課題を解決するための手段】
本発明の半導体装置は、電源電圧の異なる少なくとも二つのバイポーラトランジスタを備え、各バイポーラトランジスタは、第１導電型のエミッタ領域、第２導電型のベース領域、および第１導電型のコレクタ領域を有する半導体装置において、電源電圧の高いバイポーラトランジスタは、前記コレクタ領域の高濃度の第１導電型領域が、前記ベース領域及び前記エミッタ領域の直下に存在し、且つ、前記エミッタ領域の直下において前記第１導電型領域の一部が欠除され、格子状に形成される埋込層のエミッタ領域に対する面積を小さくすることにより耐圧電圧を高くすると共に、電源電圧の低いバイポーラトランジスタは、前記電源電圧の高いバイポーラトランジスタの前記埋込層の前記エミッタ領域に対する面積より、埋込層のエミッタ領域に対する面積を大きくすることによって、前記電源電圧の高いバイポーラトランジスタの前記耐圧電圧より低くし、更に、各埋込層が形成された前記第１導電型領域は、該高濃度の第１導電型領域を介して半導体基板表面まで達し、電極と接続されていることを特徴とする。
【０００５】
【作用】
本発明による半導体装置においては、バイポーラトランジスタのコレクタ部の低抵抗化のために用いる埋込層の形状を、従来の長方形からくし形もしくは格子状等の形状とし、コレクタとベースとの間の単位面積あたりの接合容量の異なるバイポーラトランジスタを形成することにより、２種以上の上記降伏電圧を有するバイポーラトランジスタを工程の追加なしに同時に形成することが可能となる。
【０００６】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【０００７】
図１は本発明の一実施例による半導体装置を示すもので、符号９０１はｐ型シリコン基板、９０２は碁盤の目状（格子状）に形成されたｎ型コレクタ埋込み層、９０３はｎ型エピタキシャル領域、９０４は素子分離の為のｐ型アイソレーション領域、９０５は素子を構成するｐ型ベース領域、９０６は素子を構成する高濃度エミッタ領域、９０７は素子を構成する高濃度ｎ型コレクタ領域である。
【０００８】
図２を用いて、バイポーラトランジスタのコレクタ領域の埋込層を格子状にすることによりＢＶCEO の耐圧が高くなる理由について説明する。図２はバイポーラトランジスタのキャリア濃度プロファイルを箱形としたときのモデルである。
【０００９】
ＢＶCEO の耐圧は、活性ベース中性領域中の総不純物量ＮB が全てイオン化してベースが完全に空乏化し、パンチスルーが生じた時のエミッタおよびコレクタ間の電圧である。すなわち、ＢＶCEO ≡ＶNB=0である。
【００１０】
エミッタ・コレクタ間の電圧が０において（ＶCEO ＝０のとき）、エピタキシャル層がベース・コレクタ間の内部電位により完全に空乏化している場合、ベースコレクタ間の容量ＣCBは、ＢＶCEO 以下の電圧ではほぼ一定であり
【００１１】
【数１】
【００１２】
したがってエミッタを接地し、エミッタ・コレクタ間に電圧ＶCEO を印加した時に生じるベース中の電荷量ＱB は、ＱB ＝ＣCBＶCEOであらわされる。したがって活性ベース領域内の全ての不純物がイオン化してＱB ＝ＮB となる電圧であるＢＶCEO は、
【００１３】
【数２】
【００１４】
このことにより、ＢＶCEO の耐圧を高くする必要がある場合、エピタキシャル層の巾ｄを大きくすること、即ちエピタキシャル膜を厚く堆積させる必要があることがわかる。またバイポーラトランジスタの遮断周波数ｆT を高くするには、エピタキシャル層の巾ｄを小さくすることが有効であることから、上述の巾ｄは耐圧の許す限り小さくすることが望ましい。
【００１５】
しかしながら、２種以上の電源系を有するバイポーラトランジスタを内在するＬＳＩでは、上述の巾ｄは、最も高い電源系で駆動されるバイポーラトランジスタの耐圧により決定されてしまうため、全く同じ構造をもつ低い電源系で駆動されるバイポーラトランジスタのｆT は低くなるという欠点があった。しかしながら本発明によれば、埋込層の形状を格子状にし、実効的に面積Ｓを小さくすることによりＢＶCEO を高くすることができる。このことにより、同一ウエハ内に２種以上のＢＶCEO の耐圧を有するバイポーラトランジスタを、何らの工程の追加なしに形成することができる。
【００１６】
また当然ながら、ベース・コレクタ間の容量ＣCBが小さくできることから、バイポーラトランジスタのｆT が向上することは明らかである。
【００１７】
図３（ａ）〜（ｄ）はその製造工程を示す図である。例えばｐ型シリコン基板を用いる場合について以下に示す。まず図３（ａ）に示すように、基板濃度１０14〜１０17ｃｍ-3程度のｐ型シリコン基板９０１上に拡散マスク用絶縁膜、例えば熱酸化膜を施し、必要個所をパターンニングした後、ｎ+ 拡散層９０２を例えばアンチモンＳｂあるいは砒素Ａｓにて高濃度１０18〜１０20ｃｍ-3に形成する。
【００１８】
さらに上記絶縁膜を全面除去した後、図３（ｂ）に示すように、ウエハ全面にｎ型のエピタキシャル層９０３を堆積形成する。エピタキシャル層としては例えば厚さが０．５〜１０μｍ、比抵抗が０．１〜３０Ω・ｃｍ程度のものを堆積する。その後、エピタキシャル膜の表面に熱酸化膜を例えば２００Å形成し、レジストをマスクにしてホウ素などのｐ型の不純物を、例えばドーズ量１×１０13ｃｍ-2、加速電圧７０ＫｅＶでイオン注入し、熱処理を行ない拡散分離層９０４を形成する。また高濃度の拡散深さの深いＮ+ 領域９０７を形成する。この時、上記Ｎ+ 領域９０７がＮ+ 埋込み層９０２に充分達するように熱処理や濃度を選ぶ必要がある。
【００１９】
次に上記ウエハ全面に熱酸化膜９１０を例えば５００Åの厚さに形成し、耐酸化性の絶縁膜、例えば窒化ケイ素を約２０００Å堆積させ、フィールド領域のパターンニングを行なう。その後フィールドの選択酸化を例えば７０００Å施し、フィールド酸化膜９０８を形成し、窒化膜を除去する。
【００２０】
次に図３（ｃ）に示すように、フィールド酸化膜９０８とレジストをマスクにしてボロンのイオン注入を行ない、１０００℃程度の熱処理を行なうことにより活性ベース領域９０５を形成する。その後、レジストをマスクにして高濃度のｎ型のエミッタ領域９０６を、例えば５×１０15ｃｍ-2１００ＫｅＶでヒ素をイオン注入を行なって形成し、さらに高濃度のｐ型領域９０９を、例えば５×１０15ｃｍ-2５０ＫｅＶでボロンをイオン注入して熱拡散することにより形成する。
【００２１】
次に図３（ｄ）に示すように、ＳｉＯ2 膜９１１をＣＶＤにより例えば５０００Å堆積させ、その後パターンニングを行なってコンタクト部を開口する。次にＡｌ等を表面に形成後、パターンニングを行なう。
【００２２】
【発明の効果】
以上詳細に説明したように、本発明によれば、バイポーラトランジスタの埋込層の形状を格子状等にすることにより、エミッタ接地の降伏電圧ＢＶCEO を高くすることができる効果がある。これによって２種以上の電源系を有するバイポーラトランジスタを内在するＬＳＩにおいて、低い電源系のバイポーラトランジスタの耐圧に合わせてエピタキシャル膜の膜厚を薄くすることが可能であり、低い電源電圧で駆動させたバイポーラトランジスタも高いｆT を有するものを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例によるバイポーラトランジスタの断面図である。
【図２】本発明の原理を説明するための説明図である。
【図３】本発明の一実施例に係る半導体置の製造工程を説明するための断面図である。
【符号の説明】
９０１ 半導体基板
９０２ 埋込層
９０３ エピタキシャル層
９０４ アイソレーション領域
９０５ 真性ベース領域
９０６ エミッタ領域
９０７ 高濃度コレクタ領域
９０８ フィールド酸化膜
９０９ 高濃度ベース領域
９１０ 酸化膜
９１１ 酸化膜
９１２ Ａｌ電極
Claims (1)
- 電源電圧の異なる少なくとも二つのバイポーラトランジスタを備え、各バイポーラトランジスタは、第１導電型のエミッタ領域、第２導電型のベース領域、および第１導電型のコレクタ領域を有する半導体装置において、
電源電圧の高いバイポーラトランジスタは、前記コレクタ領域の高濃度の第１導電型領域が、前記ベース領域及び前記エミッタ領域の直下に存在し、且つ、前記エミッタ領域の直下において前記第１導電型領域の一部が欠除され、格子状に形成される埋込層のエミッタ領域に対する面積を小さくすることにより耐圧電圧を高くすると共に、
電源電圧の低いバイポーラトランジスタは、前記電源電圧の高いバイポーラトランジスタの前記埋込層の前記エミッタ領域に対する面積より、埋込層のエミッタ領域に対する面積を大きくすることによって、前記電源電圧の高いバイポーラトランジスタの前記耐圧電圧より低くし、
更に、各埋込層が形成された前記第１導電型領域は、該高濃度の第１導電型領域を介して半導体基板表面まで達し、電極と接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002243659A JP3977201B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002243659A JP3977201B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4358741A Division JPH06204236A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142495A JP2003142495A (ja) | 2003-05-16 |
| JP3977201B2 true JP3977201B2 (ja) | 2007-09-19 |
Family
ID=19196496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002243659A Expired - Fee Related JP3977201B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3977201B2 (ja) |
-
2002
- 2002-08-23 JP JP2002243659A patent/JP3977201B2/ja not_active Expired - Fee Related
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|---|---|
| JP2003142495A (ja) | 2003-05-16 |
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