JP4076706B2 - デジタル計器の信号処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばデジタルロードセルなどのデジタル計器に使用される信号処理回路に関し、更に詳しくはデジタルフィルタにおけるカットオフ周波数を小さくして低ノイズ化を図るようにしたデジタル計器の信号処理回路に関する。
【０００２】
【従来の技術】
図１４は、デジタル計器として、例えば特開平１−２５００２８号公報に示されているデジタルロードセル１を示す。荷重検出部としての起歪体４０（図１５に示される）に信号処理回路基板１６が、起歪体４０に形成されたねじ孔４１ｂにねじ４１ａを螺着させることにより取り付けられている。起歪体４０の中央部の小径部４０ｃの周面には４つのストレインゲージ（図示では２つであるがこの裏面に更に２つある）４２が貼付されている。これら４つのストレインゲージ４２は電気的に接続されブリッジ回路２を構成している。起歪体４０の両端面の荷重受け面４０ａ、４０ｂに荷重が作用すると小径部４０ｃはひずみ、このひずみはストレインゲージ４２にて検出され、ひずみの大きさに応じた電圧がブリッジ回路２より出力される。
【０００３】
図１６は、従来のデジタルロードセルにおける信号処理回路のブロック図の一例を示す。
【０００４】
ブリッジ回路２の出力側はプリアンプ３の入力側に接続され、プリアンプ３の出力側はローパスフィルタ５の入力側に接続され、ローパスフィルタ５の出力側はＡ／Ｄ変換部６の入力側に接続されている。Ａ／Ｄ変換部６の出力側はデジタルフィルタ２４の入力側に接続され、デジタルフィルタ２４の出力側はＣＰＵ７に接続している。ＣＰＵ７には、クロック信号発生器１３より例えば４．１９ＭＨｚのクロック信号が与えられる。また、ＣＰＵ７は温度センサ１０の出力側と接続され温度センサ１０の検出信号が入力される。更に、ＣＰＵ７は表示部９と接続され、ＣＰＵ７によって各種演算処理された値は表示部９へと出力される。
【０００５】
ブリッジ回路２及びＡ／Ｄ変換部６にはロードセル電圧印加回路８ｂが接続され、ブリッジ回路２に電圧を供給するとともにＡ／Ｄ変換部６に基準電圧を供給する。
【０００６】
図１７は、Ａ／Ｄ変換部６の詳細な構成を示すブロック図である。最前段には差動増幅器２１が配設され、その正極入力端子にはローパスフィルタ５からのアナログ信号が入力する。負極入力端子には１ビットＤ／Ａ変換器２５から例えば＋３．８Ｖまたは０Ｖの電圧が入力する。差動増幅器２１の出力側には積分器２２が接続されている。積分器２２の出力側は比較器２３の正極入力端子に接続され、比較器２３の負極入力端子にはロードセル電圧印加回路８ｂより基準電圧が供給される。比較器２３の出力側はデジタルフィルタ２４の入力側に接続されている。また、比較器２３の出力信号は１ビットＤ／Ａ変換器２５を介して差動増幅器２１の負極入力端子にフィードバックされる。
【０００７】
次に、デジタルロードセル１の作用について説明する。
【０００８】
デジタルロードセル１の電源としては、例えば６Ｖの電池が使用され、これからレギュレータ１１によって３Ｖと５Ｖの２つの電圧が形成される。このうち３ＶはＣＰＵ７の電源電圧として使用される。５Ｖはロードセル電圧印加回路８ｂに供給されブリッジ回路２に印加されるとともに、Ａ／Ｄ変換部６に基準電圧として供給される。
【０００９】
上述した起歪体４０に荷重が加わることによりひずみを起こし、ブリッジ回路２の平衡はくずれ、そのひずみ量に比例した電圧がプリアンプ３へと出力される。このアナログ信号はプリアンプ３にて増幅され、更にローパスフィルタ５にて高周波成分が取り除かれてＡ／Ｄ変換部６へと入力する。
【００１０】
次に、Ａ／Ｄ変換部６での作用について図１７及び図１８を参照して説明する。図１７は、例えばデルタ・シグマ変調方式のＡ／Ｄコンバータの構成を示し、それはＡ／Ｄ変換部６と、デジタルフィルタ２４とから構成される。Ａ／Ｄ変換部６はアナログ信号の入力を受け、非常に高いレートで１ビットのデジタルデータを出力し、デジタルフィルタ２４はその１ビットのデジタルデータを受けて低レートの非常に高い分解能（例えば１６ビット）のデジタルデータを出力する。
【００１１】
差動増幅器２１の正極入力端子にはアナログローパスフィルタ５からのアナログ信号が入力し、そのアナログ入力電圧から、負極入力端子に１ビットＤ／Ａコンバータ２５より入力する＋３．８Ｖまたは０Ｖが差し引かれる。その結果生ずる出力電圧Ｖ１は積分器２２の入力となる。積分器２２はアナログアキュムレータとして作用し、Ｖ１の入力電圧は１クロックサイクル前のＶ２に加算され新たな出力電圧Ｖ２となる。このＶ２は比較器２３の正極入力端子に入力し、ロードセル電圧印加回路８ｂより負極入力端子に供給される基準電圧と比較される。基準電圧以上であれば１ビットデジタル信号「１」をデジタルフィルタ２４及び１ビットＤ／Ａコンバータ２５へと出力し、１ビットＤ／Ａコンバータ２５はＶ３＝＋３．８Ｖを出力する。基準電圧より小さければ１ビットデータ「０」をデジタルフィルタ２４及び１ビットＤ／Ａコンバータ２５へと出力し、１ビットＤ／Ａコンバータ２５はＶ３＝０Ｖを出力する。これら動作はそれぞれのクロックサイクル間に１度行われる。
【００１２】
以上の動作について図１８を参照して具体的な数値を用いて説明すると、先ず、Ｖ１、Ｖ２、Ｖ３は全て０に初期設定され、そして、アナログ入力電圧は例えば０．６Ｖになると仮定する。クロックサイクル１では、Ｖ１、Ｖ２は０．６Ｖであり、比較器２３における、基準電圧（例えば３．８Ｖ）との比較結果によりＶ２（＝０．６Ｖ）は基準電圧より小とされ１ビットデータ「０」が出力され、Ｖ３は０Ｖとなる。次のクロックサイクル２では、差動増幅器２１において、（正極入力端子への入力０．６Ｖ−負極入力端子への入力０Ｖ）が演算され、Ｖ１＝０．６Ｖが出力される。積分器２２においては、このＶ１＝０．６Ｖに前クロックサイクルのＶ２＝０．６Ｖが加算され新たなＶ２＝１．２Ｖが出力される。このＶ２＝１．２Ｖは、クロックサイクル１の場合と同様に比較器２３にて基準電圧と比較されて基準電圧（３．８Ｖ）より小とされ１ビットデータ「０」がデジタルフィルタ２４に出力され、１ビットＤ／Ａコンバータ２５の出力Ｖ３は０Ｖとなり、差動増幅器２１の負極入力端子にフィードバックされる。以下同様な動作がクロックサイクルごとに繰り返される。
【００１３】
クロックサイクル７では、比較器２３でのＶ２と基準電圧との比較において、Ｖ２＝４．２Ｖ≧基準電圧（３．８Ｖ）であるので、１ビットデータ「１」がデジタルフィルタ２４に出力され、１ビットＤ／Ａコンバータ２５の出力Ｖ３は３．８Ｖとなり、差動増幅器２１の負極入力端子にフィードバックされる。
【００１４】
クロックサイクル２とクロックサイクル２１では全てのＶ１、Ｖ２、Ｖ３が同一なので、もし差動増幅器２１へのアナログ入力（０．６Ｖ）が変化しないならば、クロックサイクル２から２０までの周期が繰り返される。この周期間のＶ３の平均値｛（３．８×３）／１９｝＝０．６がアナログ入力値０．６Ｖになる。
【００１５】
以上のＡ／Ｄ変換部６より出力された１ビットのデータ列はデジタルフィルタ２４へと入力する。
【００１６】
次に、図１９を参照してデジタルフィルタ２４での作用について説明する。
【００１７】
図１９は例えばＦＩＲ型のデジタルフィルタの構成を示し、遅延素子（遅延メモリ）２７と、フィルタ係数ａ１〜ａＮの乗算器２９と、加算器２８とから成る。最新のデータは図の一番左側から入力し、一番左の乗算器２９にてフィルタ係数ａ１がかけられ加算器２８へと送られる。そして、この１回の処理後、入力したデータは遅延素子２７に送られ、そこで保持遅延されて１つ右の位置へ移動し、この位置に対応する乗算器２９にてフィルタ係数ａ２がかけられ加算器２８へと送られる。そして、あらためて最新のデータを１番左の位置へ入力する。入力されたデータは１回の処理後、右の位置へ移動していき、各データにはそれぞれ対応するフィルタ係数をかけ合わせ、その結果を加算器２８にて加算して、デジタルフィルタ２４の出力となる（例えば１６ビット）。フィルタ係数の個数や、どのような値にするかによって各種フィルタの特性は決められるが、デルタ・シグマ方式のＡ／Ｄコンバータでは、ローパスフィルタとしてデジタルフィルタ２４を用いている。すなわち、上述の積和演算処理によって原信号（アナログ信号）に含まれる高周波成分を取り除いてノイズカット効果を得るようにしている。
【００１８】
そして、デジタルフィルタ２４の出力はＣＰＵ７へと送られ、温度補正などの各種補正が行われて、表示部９に出力されデジタル表示される。
【００１９】
【発明が解決しようとする課題】
ブリッジ回路２からのアナログ出力は微弱であり、よってノイズの影響をうけやすい。上述した従来例ではアナログローパスフィルタ５やデジタルローパスフィルタ２４で高周波成分を除去するようにしているが、重量の計量に用いられるロードセルのような場合では静荷重の検出が行われるので、よってブリッジ回路２からのアナログ出力が一定となった、すなわち直流のときの値を被計量物の荷重として検出する。従って、高周波のノイズに限らず、より低い周波数のノイズでも混入すると精度良く安定した値が得られなくなってしまう。
【００２０】
そこで、本発明は容易にデジタルフィルタにおけるノイズカット効果の向上を図れるデジタル計器の信号処理回路を提供することを課題とする。
【００２１】
【課題を解決するための手段】
以上の課題を解決するにあたり、本発明では、デジタルフィルタは、Ａ／Ｄ変換部の出力信号を受け積和演算処理を行う積和演算手段と、この出力データを平均化する平均化手段と、これら積和演算手段と平均化手段との間に設けられるデータ選択手段とから成る。そして、データ選択手段における選択により、積和演算手段の出力データのうちの使用するデータを少なくとも１つおきに規則的にとびとびに平均化手段に入力させる。すなわち、データ列の間を少なくとも１つ以上抜いて平均化手段に取り込ませることによりサンプリング周波数を小さくして、これと比例関係にあるデジタルフィルタのカットオフ周波数を小さくするようにしている。これにより、平均化手段に取り込むべきデータ列の間を抜いて選択的に取り込むという簡単な操作で、実質的にサンプリング周波数を小さくでき、よってカットオフ周波数も小さくしてノイズカット効果を高められる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
本実施の形態では、従来と同様、デジタル計器として図１４に示すデジタルロードセルに発明を適用して説明する。図１は、その信号処理回路の構成を示すブロック図であり、図２はその要部のブロック図である。従来と同じ構成部分には同一の符号を付しその詳細な説明は省略する。
【００２４】
ブリッジ回路２の出力側はプリアンプ（増幅器）３の入力側に接続され、プリアンプ３の出力側はスイッチ回路１７の入力側に接続され、スイッチ回路１７の出力側はサンプル・ホールド回路４の入力側に接続され、サンプル・ホールド回路４の出力側はローパスフィルタ５の入力側に接続され、ローパスフィルタ５の出力側はＡ／Ｄ変換部６の入力側に接続されている。
【００２５】
Ａ／Ｄ変換部６は、図２に示されるように従来と同じ構成であり、ローパスフィルタ５の出力と１ビットＤ／Ａ変換器２５の出力Ｖ３とを比較しその差を増幅する差動増幅器２１、差動増幅器２１の出力Ｖ１を１サイクル前の出力値Ｖ２に加算して新たなＶ２として出力する積分器２２、積分器２２の出力Ｖ２と基準電圧とを比較し、その比較結果により「０」か「１」かの１ビット信号を出力する比較器２３、比較器２３の１ビット信号を受け「０」か「１」かに応じて０Ｖか＋３．８Ｖのアナログ電圧を差動増幅器２１にフィードバックする１ビットＤ／Ａ変換器２５とから構成される。
【００２６】
Ａ／Ｄ変換部６の出力側、すなわち比較器２３の出力側にはデジタルフィルタ２６が接続されている。デジタルフィルタ２６は、Ａ／Ｄ変換部６の出力信号を受け積和演算処理を行う、上述した図１９に示す構成の積和演算手段２６ａと、この出力の平均をとる平均化手段２６ｃと、これら積和演算手段２６ａと平均化手段２６ｃとの間に設けられたデータ選択手段２６ｂとから成る。
【００２７】
デジタルフィルタ２６の平均化手段２６ｃはＣＰＵ７に接続され、平均化手段２６ｃの出力はＣＰＵ７にて温度補正などの各種補正が行われ、表示部９に伝送されデジタル表示される。ＣＰＵ７には、クロック信号発生器１３より例えば４．１９ＭＨｚのクロック信号が与えられる。
【００２８】
ブリッジ回路２には、これに電圧を供給するロードセル電圧印加回路８ｂが接続され、このロードセル電圧印加回路８ｂの入力側にはロジック回路８ａの出力側が接続されている。更にロジック回路８ａの入力側には、例えば５００Ｈｚのクロック信号発生器１２が接続されている。
【００２９】
また、ロードセル電圧印加回路８ｂの出力側はサンプル・ホールド回路８ｃ、ローパスフィルタ８ｄを介してＡ／Ｄ変換部６にも接続されている。これにより、ロードセル電圧印加回路８ｂからＡ／Ｄ変換部６に基準電圧が与えられる。
【００３０】
次に、本実施の形態によるデジタルロードセルの作用について説明する。
【００３１】
デジタルロードセルの電源としては、例えば６Ｖの電池が使用され、これからレギュレータ１１によって３Ｖと５Ｖの２つの電源電圧が形成される。このうち、３ＶはＣＰＵ７の電源電圧として用いられる。５Ｖはロードセル電圧印加回路８ｂに供給され、ここで更に例えば３．８Ｖの電圧が形成される。ブリッジ回路２には、例えば特開昭６２−２６６４６９号公報に示されているように間欠的に電圧が印加される。これにより、ブリッジ回路２にて消費される電力を小さくすることができる。すなわち、ロードセル電圧印加回路８ｂはスイッチ回路であり、ロジック回路８ａによってタイミングをとられて例えば５００Ｈｚの周波数で、図３Ａに示されるように正負両極性のパルス状で３．８Ｖの電圧がブリッジ回路２に印加される。図３ＡにおいてＴは１周期を示し、１／Ｔ＝５００Ｈｚである。
【００３２】
上述した起歪体４０に荷重が加わることによりブリッジ回路２の平衡はくずれ、その荷重に比例した電圧がプリアンプ３へと出力される。このアナログ出力信号は、ブリッジ回路２に印加される電圧と同様、５００Ｈｚの周波数でパルス状に出力されプリアンプ３にて増幅される。図３Ｂはそのプリアンプ３の出力信号を示す。
【００３３】
プリアンプ３の出力信号はスイッチ回路１７に入力する。スイッチ回路１７では図３Ｃに示されるように同一の極性をもつパルス列に変えられる。
【００３４】
スイッチ回路１７の出力信号はサンプル・ホールド回路４に入力される。サンプル・ホールド回路４においては、パルス状の信号の出力レベルを次のパルスの立ち上がりまで保持して図３Ｄに示されるように連続的な信号にする。
【００３５】
そして、この連続的なアナログ信号はローパスフィルタ５にて平滑化されて（図３Ｅ）、Ａ／Ｄ変換部６へと入力される。
【００３６】
ロードセル電圧印加回路８ｂからの３．８Ｖの間欠的な電圧は、サンプル・ホールド回路８ｃにも印加されており、上述したサンプル・ホールド回路４での作用と同様に連続的なアナログ信号とされ、ローパスフィルタ８ｄにて平滑化され、Ａ／Ｄ変換部６に基準電圧として供給される。これにより、ロードセル電圧印加回路８ｂにおいて形成される電圧に変動が生じても、Ａ／Ｄ変換部６では、ブリッジ回路２側から入力する信号と、サンプル・ホールド回路８ｃ及びローパスフィルタ８ｄを介して入力する信号とにより変動分が打ち消され、電圧変動の影響を相殺できる。
【００３７】
Ａ／Ｄ変換部６においては、従来と同様、最後段に配設された比較器２３より１ビットのデジタル信号が所定のクロック周期で出力される。そして、デジタルフィルタ２６の積和演算手段２６ａに取り込まれ積和演算処理され、例えば１６ビットのデータが出力される。そして、出力された１６ビットのデータは例えば１６個ずつの平均を平均化手段２６ｃにて演算される。このとき、積和演算手段２６ａより出力される全てのデータ列を平均化手段２６ｃに入力させるのではなく、データ選択手段（これはＣＰＵ７からの制御信号を受けて動作するスイッチ回路）２６ｂにより、少なくとも１つおきに平均化手段２６ｃへと入力させる。
【００３８】
すなわち、積和演算手段２６ａより出力されるデータを全て順次、平均化手段２６ｃに送り込むのではなく、例えば１つ入力させたら次のデータをとばして２つ後のデータを入力させる。あるいは間を抜かすデータの数は１つに限らず２つ、３つ、４つ・・・・というようにデータ列をとびとびに入力させていく。そして、平均化手段２６ｃではそれら取り込まれたデータのみを用いて平均化を行う。取り込むデータ列間の間を抜くことにより、平均化手段２６ｃにデータが取り込まれるサンプリング周期が大きくなり、すなわちサンプリング周波数が小さくなり、これと比例関係にあるカットオフ周波数が小さくなる。例えば、１つおきにデータを取り込むとカットオフ周波数は１／２に、２つおきにするとカットオフ周波数は１／３に、３つおきにするとカットオフ周波数は１／４というように小さくなっていく。従って、起歪体に一定の静荷重が作用してブリッジ回路２のアナログ出力信号が一定（直流）であるべき状態においてノイズが混入している場合には、より低い周波数成分まで除去できるようになるのでデジタルフィルタ２６のローパスフィルタとしての性能が向上することになる。
【００３９】
次に、平均化手段２６ｃにて、例えば２つずつのデータの移動平均を演算処理していく例を用いて上記の作用について説明する。
【００４０】
図４はアナログ信号の時間経過による出力の変移を示すグラフである。図５は、図４に示すアナログ信号を量子化したグラフである。図６は、図５に示す量子化データ列を間を抜くことなく順次平均化手段２６ｃに入力させて、１番目のデータと２番目のデータ、２番目のデータと３番目のデータ、・・・というように２個ずつの移動平均演算を行ったときのグラフである。図７は、図５に示す量子化データを１つおきに平均化手段２６ｃに入力させて、１番目のデータと３番目のデータ、３番目のデータと５番目のデータ、・・・というように１つおきの２個の移動平均演算を行ったときのグラフである。１つおきの移動平均をとっていったときのサンプリング周期２ｔは、全てのデータについて順次移動平均をとっていったときのサンプリング周期ｔの２倍となる。
【００４１】
順次連続的に２個ずつの移動平均をとっていった場合は、図１０Ａに示すように、積和演算手段２６ａよりデータが周期ｔで出力されており、例えば１番目のデータが平均化手段２６ｃに入力すると、このｔ秒後に次の２番目のデータが入力し、１番目と２番目のデータの平均が演算される。本実施の形態では、図１０Ｂに示すように、１番目のデータが入力後、２番目のデータは入力させないで、３番目のデータを次に入力させる。従って、平均化手段２６ｃにデータが取り込まれるサンプリング周期は２ｔとなり図１０Ａに示す従来の２倍となり、よってサンプリング周波数は１／２小さくなる。従って、平均化手段２６ｃにおいてサンプリング周波数と比例関係にあるカットオフ周波数も１／２小さくなる。
【００４２】
このことは、図８及び図９を参照することでも理解できる。図８は、図４のアナログ信号の一定値部分にノイズが混入している状態を示し、図９はその部分を量子化したグラフである。図９の量子化データのうちで順次隣接する２個のデータの移動平均をとっていくよりも、データ列の間を抜いて例えば８番目のデータと１５番目のデータの平均をとった方がアナログ信号の変動分をより平滑化できる。
【００４３】
以上のように、デジタルフィルタ２６における平均化手段２６ｃに入力するデータを選択的にするという簡単な方法でカットオフ周波数を小さくすることができ、ノイズカット効果を高めることができる。従って、信頼性の高い計量が行える。
【００４４】
また、本実施の形態ではブリッジ回路２での消費電力を低減するために、例えば５００Ｈｚの周波数で間欠的に電圧が印加されている。更に、プリアンプ（オペアンプ）３を構成するトランジスタとして、バイポーラトランジスタに比べて低消費電力なＣ−ＭＯＳトランジスタを用いている。
【００４５】
図１１はＣ−ＭＯＳトランジスタとバイポーラトランジスタそれぞれについて、動作される周波数と発生するノイズレベルとの関係を示すグラフである。これによると、５００Ｈｚにて動作されるＣ−ＭＯＳトランジスタは同じ周波数にて動作されるバイポーラトランジスタに比べて発生するノイズのレベルが大きくなっている。また、ある周波数以上ではＣ−ＭＯＳトランジスタとバイポーラトランジスタのノイズレベルはほぼ同レベルとなるが、この周波数域での使用は動作が不安定になってしまう。
【００４６】
そこで、本実施の形態ではＣ−ＭＯＳトランジスタにおけるソースとドレイン間の面積を大きくすることにより、発生するノイズを低減させるようにした。図１３は、例えばｎ型のシリコン基板３１上に形成されたＣ−ＭＯＳ回路の平面図を示す。ｎ型のシリコン基板３１上にｐ型不純物を拡散させることによってソース３４とドレイン３５を形成したｐＭＯＳ３７と、ｎ型のシリコン基板３１上にｐ型不純物を拡散させてｐ−ウェル３６を形成した後、このｐ−ウェル３６にｎ型の不純物を拡散させてソース３４とドレイン３５を形成したｎＭＯＳ３８とからＣ−ＭＯＳ回路は構成される。ｐＭＯＳ３７とｎＭＯＳ３８とはアルミニウム配線３２によって接続されている。また、ゲートはシリコン基板３１上に酸化シリコン及びこの上にポリシリコン３３を積層して形成されている。
【００４７】
図１２に示されるように、Ｃ−ＭＯＳトランジスタにおいてそのソースとドレイン間の面積とノイズレベルとの関係は反比例にあり、本実施の形態では、図１３において符号Ｓで示されるソース３４とドレイン３５間の平面的に見た面積を、標準的なサイズのＣ−ＭＯＳトランジスタに比べて、約４００倍の大きさとしている。これにより、５００Ｈｚで動作させてもノイズレベルをバイポーラトランジスタを用いた場合とほぼ同レベルとすることができ、低消費電力化と低ノイズ化の両方の効果が得られる。
【００４８】
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４９】
デジタルロードセルに限らず、例えばデジタル温度計やデジタル電圧計などの他のデジタル計器の信号処理回路にも本発明は適用可能である。特に、直流の微小電圧を計測するデジタル計器に有効となる。
【００５０】
また、以上の実施の形態では、ブリッジ回路２へは、例えば５００Ｈｚの周波数で間欠的に電圧を印加したが、連続的な電圧を印加させた場合にも、デジタルフィルタ２６でのカットオフ周波数を小さくするという効果は得られる。また、プリアンプ３をＣ−ＭＯＳトランジスタではなくバイポーラトランジスタで構成しても同様の効果が得られる。
【００５１】
また、上記実施の形態ではデルタ・シグマ変調方式のＡ／Ｄコンバータを用いたが、これに限らず、２重積分型や逐次比較型のＡ／Ｄコンバータを用いてもよい。
【００５２】
【発明の効果】
以上述べたように本発明によれば、デジタルフィルタにおける平均化手段に取り込むデータ列を選択して、少なくとも１つおきに取り込むという簡単な操作にて、サンプリング周波数を小さくして、よってデジタルフィルタのカットオフ周波数を小さくできる。これにより、安定的な直流電圧が検出されている状態において、より低い周波数成分まで除去でき、精度の良い安定的な検出出力が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるデジタル計器の信号処理回路の構成を示すブロック図である。
【図２】図１における要部のブロック図である。
【図３】図１における各部の入出力波形図であり、Ａはブリッジ回路２への印加電圧、Ｂはプリアンプ３の出力波形、Ｃはスイッチ回路１７の出力波形、Ｄはサンプル・ホールド回路４の出力波形、Ｅはローパスフィルタ５の出力波形を示す。
【図４】アナログ出力信号の時間経過を示すグラフである。
【図５】図４のアナログ信号を量子化したグラフである。
【図６】図５の量子化データを順に２個ずつの移動平均をとっていったグラフである。
【図７】図５の量子化データを１つおきに２個ずつの移動平均をとっていったグラフである。
【図８】図４のアナログ信号における一定値部分にノイズが混入したグラフである。
【図９】図８におけるノイズ混入部分を量子化したグラフである。
【図１０】本発明によるデジタルフィルタのサンプリング周波数が小さくなる作用を説明するための模式図であり、Ａは入力データ列の間をとばさない全てのデータ列の取り込みをした場合、Ｂは１つおきのデータの取り込みをした場合を示す。
【図１１】Ｃ−ＭＯＳトランジスタとバイポーラトランジスタそれぞれについて、取り扱う信号の周波数とノイズレベルとの関係を示すグラフである。
【図１２】Ｃ−ＭＯＳトランジスタにおけるソースとドレイン間の面積とノイズレベルとの関係を示すグラフである。
【図１３】シリコン基板上につくられたＣ−ＭＯＳ回路の平面図である。
【図１４】デジタルロードセルの側面図である。
【図１５】ストレインゲージが貼付された起歪体の側面図である。
【図１６】従来のデジタルロードセルの信号処理回路の構成を示すブロック図である。
【図１７】図１６における要部のブロック図である。
【図１８】デルタ・シグマ方式Ａ／Ｄコンバータの作用を説明するための表であり、図２及び図１６における差動増幅器２１の出力Ｖ１、積分器２２の出力Ｖ２、１ビットＤ／Ａ変換器２５の出力Ｖ３のそれぞれのクロックサイクルごとの値の一例を示す。
【図１９】デジタルフィルタの構成を示すブロック図である。
【符号の説明】
１ デジタルロードセル
２ ブリッジ回路
３ 増幅器
６ Ａ／Ｄコンバータ
２１ 差動増幅器
２２ 積分器
２３ 比較器
２５ １ビットＤ／Ａコンバータ
２６ デジタルフィルタ
２６ａ 積和演算処理手段
２６ｂ データ選択手段
２６ｃ 平均化手段
３４ ソース
３５ ドレイン
４０ 起歪体
４２ ストレインゲージ
Ｓ ソース・ドレイン間面積

Claims (4)

1. アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部にて形成されるデジタルデータを取り込んで、前記アナログ信号に含まれるノイズ成分を除去するデジタルフィルタとを有するデジタル計器の信号処理回路において、
   前記デジタルフィルタは、前記Ａ／Ｄ変換部の出力データを積和演算処理する積和演算手段と、該積和演算手段の出力データを平均化する平均化手段と、これら積和演算手段と平均化手段との間に設けられるデータ選択手段とから成り、
   前記データ選択手段は、前記積和演算手段の出力データのうちの使用するデータを少なくとも１つおきに規則的にとびとびに前記平均化手段に入力させて、該平均化手段に前記積和演算手段の出力データが取り込まれるサンプリング周波数を小さくして、前記デジタルフィルタにおけるカットオフ周波数を小さくするようにしたことを特徴とするデジタル計器の信号処理回路。
2. 前記デジタル計器は荷重を検出してデジタル表示するデジタルロードセルであり、起歪体に貼付されたブリッジ回路より出力されるアナログ信号を前記Ａ／Ｄ変換部にてデジタル信号に変換することを特徴とする請求項１に記載のデジタル計器の信号処理回路。
3. 前記ブリッジ回路には周期的なパルス状の電圧が印加されることを特徴とする請求項２に記載のデジタル計器の信号処理回路。
4. 前記ブリッジ回路のアナログ出力信号を増幅する増幅器を設け、該増幅器をＣ−ＭＯＳトランジスタで構成し、このＣ−ＭＯＳトランジスタに発生するノイズを低減させるべくソースとドレイン間の面積を大としたことを特徴とする請求項３に記載のデジタル計器の信号処理回路。

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