JP4149404B2 - エバリュエーションチップ - Google Patents

Description

本発明は、エミュレータ（emulator）に用いるマイクロコンピュータ（以下「マイコン」という。）等のプラグラム開発用集積回路であるエバリュエーションチップ（evaluation chip、以下「ＥＶＡチップ」という。）、特に命令実行の割り込み優先順位を任意に変更できるＥＶＡチップに関するものである。

従来、ＥＶＡチップに関する技術としては、例えば、次のような文献に記載されるものがあった。

特開平５−１５１０１４号公報

この特許文献１に記載されたＥＶＡチップは、外部のプログラムメモリに格納されたプログラムの評価を行うものであり、中央処理装置（以下「ＣＰＵ」という。）部、及びデータラッチ部等を内蔵している。この種のＥＶＡチップでは、ＣＰＵ部により、プログラムメモリから取り込まれた命令がデコードされてこのデコード結果が実行される。この命令実行結果は、データラッチ部で一時保持された後、選択的に外部に出力される。このデータに対し、外部に設けられたトレース回路等によって評価が行われる。

このような特許文献１に記載されたＥＶＡチップにおいて、プログラムメモリに格納されたプログラムに対し、外部から与えられる複数の割り込み要求信号により割り込み処理を行う場合、チップ内に割り込み回路が設けられる。この割り込み回路では、複数の割り込み要求信号が外部から与えられると、予め設定された割り込みの優先順位に従い、複数の割り込み信号を生成し、これらをエンコード（コード化）して割り込みベクタアドレスを生成し、この割り込みベクタアドレスによりＣＰＵ部で割り込み処理を行わせる。ここで、割り込みの優先順位が予め設定されているのは、割り込みの優先順位が仕様で決められているので、優先順位を固定することにより、割り込み回路の構成を簡単にできるからである。

しかしながら、従来の割り込み回路を内蔵したＥＶＡチップでは、内部のＣＰＵ部の割り込み部分で、優先順位の仕様変更が発生した場合、又は、ＣＰＵ部のシリーズ品において、割り込み部分で優先順位の仕様が異なる場合、用意されているＥＶＡチップは、搭載されている割り込み回路の優先順位が固定されているため、ＥＶＡチップが使用できなくなり、不利不便であった。

前記課題を解決するために、本発明のＥＶＡチップは、割り込み変更信号を出力する複数の割り込み優先順位決定回路と、割り込み信号を出力する複数の割り込み信号生成回路と、割り込みベクタアドレス生成回路と、命令実行手段とを備え、外部から与えられる複数の割り込み要求信号に基づき、対応する割り込み処理を順に実行するＥＶＡチップにおいて、次のような構成にしている。

前記割り込み優先順位決定回路は、対応する前記割り込み信号生成回路以外が生成した複数の前記割り込み信号と、外部から与えられる割り込み優先順位変更制御用の複数の制御信号との論理を求めて、前記割り込み変更信号を出力する回路である。前記割り込み信号生成回路は、対応する前記割り込み優先順位決定回路が出力する前記割り込み変更信号と、対応する前記割り込み要求信号との論理を求めて、前記複数の割り込み要求信号の全てが発生しているときに、前記複数の制御信号で設定される優先順位に従って、前記割り込み信号を順に生成する回路である。前記割り込みベクタアドレス生成回路は、複数の前記割り込み信号をエンコードして割り込みベクタアドレスを生成する回路である。更に、前記命令実行手段は、前記割り込みベクタアドレスに基づき、外部から優先順に取り込んだ割り込み命令をデコードしてこのデコード結果を順に実行するものである。

本発明のＥＶＡチップによれば、外部から与えられる割り込み優先順位変更制御用の複数の制御信号により、各割り込み信号生成回路の割り込み優先順位を任意に変更可能な構成にしたので、複数の割り込み信号生成回路の優先順位が異なる命令実行手段に対して、１種類のＥＶＡチップで対応可能となり、使い勝手が良く、コストを削減できる。

複数の制御信号を、複数の優先順位制御レジスタにより生成する構成にすると、割り込み数が増加しても制御信号入力端子数が増加しないので、端子ネックを解消できる。

複数の制御信号を、割り込み優先順位制御シフトレジスタにより生成する構成にすると、ＥＶＡチップを制御するＣＰＵ等に頼らないスタンドアローン方式の動作が可能となる。

本発明のＥＶＡチップでは、外部から与えられる割り込み優先順位変更制御用の複数の制御信号と、複数の割り込み信号との論理をそれぞれ求めて、割り込み変更信号をそれぞれ出力する複数の割り込み優先順位決定回路と、前記複数の割り込み変更信号と、外部から与えられる複数の割り込み要求信号との論理を求めて、前記各割り込み信号をそれぞれ出力する複数の割り込み信号生成回路と、前記複数の割り込み信号をエンコードして割り込みベクタアドレスを生成する割り込みベクタアドレス生成回路と、前記割り込みベクタアドレスに基づき、外部から優先順に取り込んだ割り込み命令をデコードしてこのデコード結果を順に実行するマイコンコアで構成された命令実行手段とを備えている。

ここで、前記複数の制御信号は、外部の制御信号入力端子から入力される構成、或いは、外部から与えられるデータに基づき、内部に設けた複数の優先順位制御レジスタにより生成する構成にしている。又、前記複数の制御信号は、外部から与えられるシリアルデータに基づき、内部に設けた割り込み優先順位制御シフトレジスタにより、パワーオン時に生成する構成にしても良い。

（構成）
図１は、本発明の実施例１を示すＥＶＡチップの概略の構成図である。

このＥＶＡチップ１０は、外部のプログラムメモリ１００に格納されたプログラムの評価を行うものであり、そのプログラムに対する割り込み優先順位変更制御用の複数（例えば、４つ）の各４ビット制御信号Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４を入力する４組の制御信号入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４と、４つの割り込み要求信号を入力する４つの割り込み要求信号入力端子１５−１〜１５−４と、プログラムメモリ１００から取り込んだ命令を入力する命令入力端子１６と、その命令を取り込むためのアドレスを出力するアドレス出力端子１７と、複数のデータ出力端子１８と、複数の制御信号を出力する複数の制御信号出力端子１９とを有している。

各制御信号Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４は、例えば，４ビットのディジタル信号でそれぞれ構成され、これらを入力するための４組の制御信号入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４に、４つの割り込み優先順位決定回路２０−１〜２０−４がそれぞれ接続されている。各割り込み優先順位決定回路２０−１〜２０−４は、外部から入力される各制御信号Ｓ１１〜Ｓ１４と、チップ内部から与えられる４つの割り込み信号Ｓ３１−１〜Ｓ３１−４の内の３つの割り込み信号との論理をそれぞれ求めて、割り込み変更信号Ｓ２４−１〜Ｓ２４−４をそれぞれ出力する回路である。

割り込み優先順位決定回路２０−１は、入力端子１１−２〜１１−４と割り込み信号Ｓ３１−２〜Ｓ３１−４線とに接続された３つの２入力ＡＮＤゲート２１−１，２２−１，２３−１と、これらのＡＮＤゲート２１−１〜２３−１１の出力端子と入力端子１１−１とに接続された１つの４入力ＯＲゲート２４−１とで構成され、このＯＲゲート２４−１から割り込み変更信号Ｓ２４−１が出力される。同様に、他の各割り込み優先順位決定回路２０−２〜２０−４も、各３つの２入力ＡＮＤゲート２１−２〜２３−２，２１−３〜２３−３，２１−４〜２３−４と、各１つの４入力ＯＲゲート２４−２〜２４−４とで構成され、この各ＯＲゲート２４−２〜２４−４から各割り込み変更信号Ｓ２４−２〜２４−４がそれぞれ出力される。これらの各割り込み変更信号Ｓ２４−１〜Ｓ２４−４線には、４つの割り込み信号生成回路（例えば、割り込みモジュール）３０−１〜３０−４がそれぞれ接続されている。

各割り込みモジュール３０−１〜３０−４は、各割り込み変更信号Ｓ２４−１〜Ｓ２４−４と、外部から入力される各割り込み要求信号Ｓ１５−１〜Ｓ１５−４との論理（例えば、ＡＮＤ論理）を求めて、各割り込み信号Ｓ３１−１〜Ｓ３１−４をそれぞれ出力する回路であり、例えば、各１つの２入力ＡＮＤゲート３１−１〜３１−４により構成されている。割り込み信号Ｓ３１−１〜Ｓ３１−４線は、ＡＮＤゲート２１−１〜２３−１，２１−２〜２３−２，２１−３〜２３−３，２１−４〜２３−４の入力端子に接続されると共に、割り込みベクタアドレス生成回路４０に接続されている。割り込みベクタアドレス生成回路４０は、４つの割り込み信号Ｓ３１−１〜Ｓ３１−４をエンコードして割り込みベクタアドレスＳ４０を生成する回路であり、例えば、エンコーダ組み合わせ回路等で構成されている。この割り込みベクタアドレス生成回路４０の出力端子には、命令実行手段（例えば、ＣＰＵで構成された対象マイコンのコア、これを以下単に「マイコンコア」という。）５０が接続されている。

マイコンコア５０は、割り込みベクタアドレスＳ４０に基づき、プログラムメモリ１００から優先順に取り込んだ割り込み命令（割り込みプログラム）をデコードしてこのデコード結果を順に実行するものであり、これには命令入力端子１６、アドレス出力端子１７、複数のデータ出力端子１８、及び複数の制御信号出力端子１９が接続されている。このマイコンコア５０は、例えば、命令入力端子１６から取り込んだプログラムメモリ１００内の割り込みプログラムを命令レジスタで保持し、その割り込みプログラムを命令デコーダで解読して各種の制御信号を出力する制御部５１と、算術論理ユニット（以下「ＡＬＵ」という。）５２−１でデータの算術演算と論理演算を行い、そのデータを累算器であるアキュムレータ（以下「ＡＣＣ」という。）５２−２で一時記憶する演算部５２と、プロクラムメモリ１００に対するリードアドレスを指定するプログラムカウンタや各種のレジスタを有するレジスタ部５３と、データの記憶を行う随時読み書き可能なメモリ（以下「ＲＡＭ」という。）５４とを備えている。

このマイコンコア５０からは、例えば、ＡＣＣ５２−２へのライトデータ、ＲＡＭ５４のライトデータ、及びＲＡＭ５４に対するライトアドレスが出力され、データバスを介して複数のデータ出力端子１８から外部へ出力される。更に、マイコンコア５０内の制御部５１から、ＡＣＣ５２−２のライトデータのラッチタイミングを示すＡＣＣデータラッチ信号、ＲＡＭ５４へのライトデータのラッチタイミングを示すＲＡＭデータラッチ信号、及びＲＡＭアドレスのラッチタイミングを示すＲＡＭアドレスラッチ信号等が出力され、複数の信号線を介して複数の制御信号出力端子１９から外部へ出力される。

（動作）
ＥＶＡチップ１０を用いてプログラムメモリ１００内のプログラムの評価を行う場合、マイコンコア５０内のレジスタ部５３からライトアドレスを出力し、このライトアドレスを出力端子１７を介してプログラムメモリ１００へ与え、そのライトアドレスに対応する命令を読み出す。読み出された命令は、入力端子１６を介してマイコンコア５０内の制御部５１へ送られる。制御部５１では、プログラムメモリ１００からの命令を命令レジスタに一時記憶し、この記憶した命令を命令デコーダでデコードしてマイコンコア５０内を制御する各種の制御信号を出力すると共に、ＡＣＣデータラッチ信号、ＲＡＭデータラッチ信号、及びＲＡＭアドレスラッチ信号等を出力して複数の出力端子１９から外部へ送出する。マイコンコア５０内では、演算部５２内のＡＬＵ５２−１及びＡＣＣ５２−２等を用いて演算を行い、プログラムメモリ１００からの命令を実行してこの命令実行結果をＲＡＭ５４等に格納し、複数の出力端子１８から外部へ送出する。

出力端子１８及び１９に接続された外部の図示しない装置では、例えば、ＡＣＣデータラッチ信号に基づき、ＡＣＣデータをラッチし、トレース回路等によってそのＡＣＣデータの評価を行う。

マイコンコア５０は、プラグラムメモリ１００内の命令の実行中に、外部からの割り込み要求信号Ｓ１５−１〜Ｓ１５−４に基づき、割り込みベクタアドレス生成回路４０から、第１優先順位の割り込みベクタアドレスＳ４０が与えられると、現在の命令実行を中断し、その割り込みベクタアドレスＳ４０で指定されるプログラムメモリ１００内の割り込みプログラムを実行する。割り込みプログラムの実行が終了すると、中断していた命令の実行を再開する。

その後、外部からの割り込み要求信号Ｓ１５−１〜Ｓ１５−４に基づき、割り込みベクタアドレス生成回路４０から、第２、第３、第４優先順位の割り込みベクタアドレスＳ４０が順次与えられると、マイコンコア５０によって前記と同様の割り込み処理が行われる。

従来のＥＶＡチップでは、割り込みの優先順位が、割り込み要因を接続する順番で予め決定されているが、本実施例１では、外部から入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４に与える制御信号Ｓ１１〜Ｓ１４の電位（例えば、グランドＧＮＤ電位の論理０又は電源電位ＶＣＣの論理１）により、各割り込みモジュール３０−１〜３０−４の割り込み優先順位を任意に切り替えることができる。

例えば、割り込み優先順位を割り込みモジュール３０−２、割り込みモジュール３０−４、割り込みモジュール３０−１、割り込みモジュール３０−３の順にするには、各入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４に与える制御信号Ｓ１１〜Ｓ１４の電位を次のように設定する。この際、外部から入力端子１５−１〜１５−４に与える割り込み要求信号Ｓ１５−１〜Ｓ１５−４の電位は、全て１にする。
入力端子１１−１〜１１−４に与える制御信号Ｓ１１の電位；０，０，０，１
入力端子１２−１〜１２−４に与える制御信号Ｓ１２の電位；１，０，０，０
入力端子１３−１〜１３−４に与える制御信号Ｓ１３の電位；０，０，１，０
入力端子１４−１〜１４−４に与える制御信号Ｓ１４の電位；０，１，０，０

入力端子１２−１の電位が１のため、ＯＲゲート２４−２の出力の割り込み変更信号Ｓ２４−２の電位が１、ＡＮＤゲート３１−２の出力の割り込み信号Ｓ３１−２が１となり、割り込みモジュール３０−１が第１優先順位となる。割り込み信号Ｓ３１−２の電位が１のため、ＡＮＤゲート２１−４の出力電位が１、ＯＲゲート２４−４の出力の割り込み変更信号Ｓ２４−４の電位が１、ＡＮＤゲート３１−４の出力の割り込み信号Ｓ３１−４の電位が１となり、割り込みモジュール３０−４が第２優先順位となる。

割り込み信号Ｓ３１−４の電位が１のため、ＡＮＤゲート２３−１の出力電位が１、ＯＲゲート２４−１の出力の割り込み変更信号Ｓ２４−１の電位が１、ＡＮＤゲート３１−１の出力の割り込み信号Ｓ３１−１の電位が１となり、割り込みモジュール３０−１が第３優先順位となる。割り込み信号Ｓ３１−１の電位が１のため、ＡＮＤゲート２２−３の出力電位が１、ＯＲゲート２４−３の出力の割り込み変更信号Ｓ２４−３の電位が１、ＡＮＤゲート３１−３の出力の割り込み信号Ｓ３１−３の電位が１となり、割り込みモジュール３０−３が第４優先順位となる。

そのため、第１、第２、第３、第４優先順位の割り込み信号Ｓ３１−２，Ｓ３１−４，Ｓ３１−１，Ｓ３１−３に対応する割り込みベクタアドレスＳ４０が、割り込みベクタアドレス生成回路４０から出力され、その優先順位に従ってマイコンコア５０が割り込み処理を行う。

（効果）
本実施例１では、外部から入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４に与える制御信号Ｓ１１〜Ｓ１４の電位により、各割り込みモジュール３０−１〜３０−４の割り込み優先順位を任意に変更可能な構成にしたので、割り込みモジュール３０−１〜３０−４の優先順位が異なるマイコンコア５０に対して、１種類のＥＶＡチップ１０で対応可能となり、使い勝手が良く、コストを削減できる。

（構成）
図２は、本発明の実施例２を示すＥＶＡチップの概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

実施例１のＥＶＡチップ１０では、割り込みモジュール３０−１〜３０−４における割り込み優先順位の切り替え手段として、制御信号入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４を設けている。これに対し、本実施例２のＥＶＡチップ１０Ａでは、その制御信号入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４に代えて、４つのデータ入力端子６１〜６４と、これらにそれぞれ接続された４つの優先順位制御レジスタ７１〜７４とを設けている。

各データ入力端子６１〜６４には、ＥＶＡチップ１０Ａを制御するＣＰＵ等から、割り込み優先順位に関するデータが入力される。各優先順位制御レジスタ７１〜７４は、各データ入力端子６１〜６４から入力されるデータを保持し、図１の割り込み優先順位変更制御用の４ビット制御信号に対応する４ビット信号をそれぞれ出力する回路であり、この回路の出力端子が、図１と同様のＡＮＤゲート２１−１〜２３−１，２１−２〜２３−２，２１−３〜２３−３，２１−４〜２３−４及びＯＲゲート２４−１〜２４−４に接続されている。その他の構成は、図１の実施例１と同様である。

（動作）
ＥＶＡチップ１０Ａを用いてプログラムメモリ１００内のプラグラムの評価を行う場合は、実施例１と同様に動作する。

本実施例２では、ＥＶＡチップ１０Ａを制御するＣＰＵ等から与えられるデータを、データ入力端子６１〜６４を介して優先順位制御レジスタ７１〜７４に書き込むことで、割り込みモジュール３０−１〜３０−４における割り込み優先順位を任意に切り替えることができる。

例えば、割り込み優先順位を割り込みモジュール３０−２、割り込みモジュール３０−４、割り込みモジュール３０−１、割り込みモジュール３０−３の順にするには、各優先順位制御レジスタ７１〜７４の４ビット出力端子の電位が、次のような状態になるように、外部からデータ入力端子６１〜６４を介して設定する。この際、外部から入力端子１５−１〜１５−４に与える割り込み要求信号Ｓ１５−１〜Ｓ１５−４の電位は、全て論理１にする。
優先順位制御レジスタ７１の４ビット出力端子の電位；０１Ｈ（＝０，０，０，１）
優先順位制御レジスタ７２の４ビット出力端子の電位；０８Ｈ（＝１，０，０，０）
優先順位制御レジスタ７３の４ビット出力端子の電位；０２Ｈ（＝０，０，１，０）
優先順位制御レジスタ７４の４ビット出力端子の電位；０４Ｈ（＝０，１，０，０）

優先順位制御レジスタ７２の上から１ビット目の出力端子の電位が１のため、実施例１と同様に、ＯＲゲート２４−２の出力の割り込み変更信号Ｓ２４−２の電位が１、ＡＮＤゲート３１−２の出力の割り込み信号Ｓ３１−２が１となり、割り込みモジュール３０−１が第１優先順位となる。割り込み信号Ｓ３１−２の電位が１のため、ＡＮＤゲート２１−４の出力電位が１、ＯＲゲート２４−４の出力の割り込み変更信号Ｓ２４−４の電位が１、ＡＮＤゲート３１−４の出力の割り込み信号Ｓ３１−４の電位が１となり、割り込みモジュール３０−４が第２優先順位となる。

割り込み信号Ｓ３１−４の電位が１のため、ＡＮＤゲート２３−１の出力電位が１、ＯＲゲート２４−１の出力の割り込み変更信号Ｓ２４−１の電位が１、ＡＮＤゲート３１−１の出力の割り込み信号Ｓ３１−１の電位が１となり、割り込みモジュール３０−１が第３優先順位となる。割り込み信号Ｓ３１−１の電位が１のため、ＡＮＤゲート２２−３の出力電位が１、ＯＲゲート２４−３の出力の割り込み変更信号Ｓ２４−３の電位が１、ＡＮＤゲート３１−３の出力の割り込み信号Ｓ３１−３の電位が１となり、割り込みモジュール３０−３が第４優先順位となる。

そのため、実施例１と同様に、第１、第２、第３、第４優先順位の割り込み信号Ｓ３１−２，Ｓ３１−４，Ｓ３１−１，Ｓ３１−３に対応する割り込みベクタアドレスＳ４０が、割り込みベクタアドレス生成回路４０から出力され、その優先順位に従ってマイコンコア５０が割り込み処理を行う。

（効果）
本実施例２では、次の（１）、（２）のような効果がある。

（１） 本実施例２では、ＥＶＡチップ１０Ａを制御するＣＰＵ等から与えられるデータを優先順位制御レジスタ７１〜７４に書き込むことで、各割り込みモジュール３０−１〜３０−４の割り込み優先順位を任意に変更可能な構成にしたので、実施例１と同様に、割り込みモジュール３０−１〜３０−４の優先順位が異なるマイコンコア５０に対して、１種類のＥＶＡチップ１０Ａで対応可能となり、使い勝手が良く、コストを削減できる。

（２） 実施例１では、割り込み数が増加すると、ＥＶＡチップ１０において制御する制御信号入力端子１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４，１４−１〜１４−４の数も増加し、ＥＶＡ端子ネックになる虞がある。これに対し、本実施例２では、ＥＶＡチップ１０Ａ内に優先順位制御レジスタ７１〜７４を設けることで、端子ネックを解消できる。

（構成）
図３は、本発明の実施例３を示すＥＶＡチップの概略の構成図であり、実施例１、２を示す図１、図２中の要素と共通の要素には共通の符号が付されている。

実施例２のＥＶＡチップ１０Ａでは、割り込みモジュール３０−１〜３０−４における割り込み優先順位の切り替え手段として、データ入力端子６１〜６４及び優先順位制御レジスタ７１〜７４を設けている。これに対し、本実施例３のＥＶＡチップ１０Ｂでは、そのデータ入力端子６１〜６４及び優先順位制御レジスタ７１〜７４に代えて、３つの入力端子８１〜８３と、これらに接続された１２ビットの割り込み優先順位制御シフトレジスタ９０とを設けている。

入力端子８１は、外部から優先順位シリアル１２ビットデータＳ８１を入力する端子、入力端子８２は、外部から同期クロックＳ８２を入力する端子、及び、入力端子８３は、外部からクロックイネーブル信号Ｓ８３を入力する端子である。１２ビットの割り込み優先順位制御シフトレジスタ９０は、外部から与えられる同期クロックＳ８２に基づき、外部から与えられるシリアル１２ビットデータＳ８１を取り込んでパラレルデータに変換し、図１の割り込み優先順位変更制御用の４ビット制御信号×４に対応する１６ビット信号をパラレルに出力する回路であり、この回路の１６個の出力端子が、図１と同様のＡＮＤゲート２１−１〜２３−１，２１−２〜２３−２，２１−３〜２３−３，２１−４〜２３−４及びＯＲゲート２４−１〜２４−４に接続されている。その他の構成は、図１、図２の実施例１、２と同様である。

（動作）
ＥＶＡチップ１０Ｂを用いてプログラムメモリ１００内のプラグラムの評価を行う場合は、実施例１、２と同様に動作する。

本実施例３では、ＥＶＡチップ外部で予めスイッチ等で用意したシリアル１２ビットデータＳ８１を同期型シリアル転送方式で入力端子８１へ送信すると、そのシリアル１２ビットデータＳ８１が、同期クロックＳ８２に基づき、シフトレジスタ９０に取り込まれ、送信が終了したところで、そのシリアル１２ビットデータＳ８１が該シフトレジスタ９０によりパラレルデータに変換されて出力され、優先順位が決定される。シフトレジスタ９０への同期クロックＳ８２がイネーブルであることを制御するクロックイネーブル信号Ｓ８３の入力端子８３を設けているが、そのクロックイネーブル信号Ｓ８３は、電源投入時に装置をリセット状態にするためのパワーオンリセットの例えば論理“Ｌ”区間に、イネーブルになるようにする。

例えば、割り込み優先順位を割り込みモジュール３０−２、割り込みモジュール３０−４、割り込みモジュール３０−１、割り込みモジュール３０−３の順にするには、ＥＶＡチップ外部に予めスイッチ等で用意した次のようなシリアル１２ビットデータＳ８１を、入力端子８１を介してシフトレジスタ９０へ送信する。この際、外部から入力端子１５−１〜１５−４に与える割り込み要求信号Ｓ１５−１〜Ｓ１５−４の電位は、全て論理１にする。
シリアル１２ビットデータＳ８１；
０，０，０，１／１，０，０，０／０，０，１，０／０，１，０，０

シフトレジスタ９０の上から５ビット目の出力端子の電位が１のため、実施例１、２と同様に、ＯＲゲート２４−２の出力の割り込み変更信号Ｓ２４−２の電位が１、ＡＮＤゲート３１−２の出力の割り込み信号Ｓ３１−２が１となり、割り込みモジュール３０−１が第１優先順位となる。割り込み信号Ｓ３１−２の電位が１のため、ＡＮＤゲート２１−４の出力電位が１、ＯＲゲート２４−４の出力の割り込み変更信号Ｓ２４−４の電位が１、ＡＮＤゲート３１−４の出力の割り込み信号Ｓ３１−４の電位が１となり、割り込みモジュール３０−４が第２優先順位となる。

割り込み信号Ｓ３１−４の電位が１のため、ＡＮＤゲート２３−１の出力電位が１、ＯＲゲート２４−１の出力の割り込み変更信号Ｓ２４−１の電位が１、ＡＮＤゲート３１−１の出力の割り込み信号Ｓ３１−１の電位が１となり、割り込みモジュール３０−１が第３優先順位となる。割り込み信号Ｓ３１−１の電位が１のため、ＡＮＤゲート２２−３の出力電位が１、ＯＲゲート２４−３の出力の割り込み変更信号Ｓ２４−３の電位が１、ＡＮＤゲート３１−３の出力の割り込み信号Ｓ３１−３の電位が１となり、割り込みモジュール３０−３が第４優先順位となる。

そのため、実施例１、２と同様に、第１、第２、第３、第４優先順位の割り込み信号Ｓ３１−２，Ｓ３１−４，Ｓ３１−１，Ｓ３１−３に対応する割り込みベクタアドレスＳ４０が、割り込みベクタアドレス生成回路４０から出力され、その優先順位に従ってマイコンコア５０が割り込み処理を行う。

（効果）
本実施例３では、次の（１）、（２）のような効果がある。

（１） 本実施例３では、割り込み優先順位制御シフトレジスタ９０のパラレル出力データにより、各割り込みモジュール３０−１〜３０−４の割り込み優先順位を任意に変更可能な構成にしたので、実施例１、２と同様に、割り込みモジュール３０−１〜３０−４の優先順位が異なるマイコンコア５０に対して、１種類のＥＶＡチップ１０Ｂで対応可能となり、使い勝手が良く、コストを削減できる。

（２） 実施例２では、ＥＶＡチップ制御用のＣＰＵ等によってレジスタ７１〜７４にデータを書き込む必要があるので、スタンドアローン（stand-alone）方式（装置自身が持つ機能だけで入力から出力までの一通りの動作を完結させることのできる方式）が実現できない。これに対し、本実施例３では、シフトレジスタ９０を設けることで、ＥＶＡチップ１０Ｂのパワーオン時に割り込み優先順位が決定されるので、ＥＶＡチップ１０Ｂを制御するＣＰＵ等に頼らないスタンドアローン方式の動作が可能となる。

本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例である実施例４としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ） 割り込み優先順位決定回路２０−１〜２０−４、割り込みモジュール３０−１〜３０−４、優先順位制御レジスタ７１〜７４、及び割り込み優先順位制御シフトレジスタ９０の数やビット数は、割り込み数に応じて任意に変更でき、又、それらを図示以外の回路で構成しても良い。

（ｂ） マイコンコア５０は、他の機能ブロック等を付加する等して図示以外の構成に変更しても良い。

本発明の実施例１を示すＥＶＡチップの概略の構成図である。 本発明の実施例２を示すＥＶＡチップの概略の構成図である。 本発明の実施例３を示すＥＶＡチップの概略の構成図である。

符号の説明

１０，１０Ａ，１０Ｂ ＥＶＡチップ
１１−１〜１１−４，１２−１〜１２−４，１３−１〜１３−４、１４−１〜１４−４ 制御信号入力端子
１５−１〜１５−４ 割り込み要求信号入力端子
２０−１〜２０−４ 割り込み優先順位決定回路
３０−１〜３０−４ 割り込みモジュール
４０ 割り込みベクタアドレス生成回路
５０ マイコンコア
７１〜７４ 優先順位制御レジスタ
９０ 割り込み優先順位制御シフトレジスタ
１００ プログラムメモリ

Claims (4)

1. 割り込み変更信号を出力する複数の割り込み優先順位決定回路と、割り込み信号を出力する複数の割り込み信号生成回路と、割り込みベクタアドレス生成回路と、命令実行手段とを備え、
   外部から与えられる複数の割り込み要求信号に基づき、対応する割り込み処理を順に実行するエバリュエーションチップにおいて、
   前記割り込み優先順位決定回路は、対応する前記割り込み信号生成回路以外が生成した複数の前記割り込み信号と、外部から与えられる割り込み優先順位変更制御用の複数の制御信号との論理を求めて、前記割り込み変更信号を出力し、
   前記割り込み信号生成回路は、対応する前記割り込み優先順位決定回路が出力する前記割り込み変更信号と、対応する前記割り込み要求信号との論理を求めて、前記複数の割り込み要求信号の全てが発生しているときに、前記複数の制御信号で設定される優先順位に従って、前記割り込み信号を順に生成し、
   前記割り込みベクタアドレス生成回路は、複数の前記割り込み信号をエンコードして割り込みベクタアドレスを生成し、
   前記命令実行手段は、前記割り込みベクタアドレスに基づき、外部から優先順に取り込んだ割り込み命令をデコードしてこのデコード結果を順に実行すること
   を特徴とするエバリュエーションチップ。
2. 前記複数の制御信号は、外部の制御信号入力端子から入力される構成にしたことを特徴とする請求項１記載のエバリュエーションチップ。
3. 前記複数の制御信号は、外部から与えられるデータに基づき、内部に設けた複数の優先順位制御レジスタにより生成する構成にしたことを特徴とする請求項１記載のエバリュエーションチップ。
4. 前記複数の制御信号は、外部から与えられるシリアルデータに基づき、内部に設けた割り込み優先順位制御シフトレジスタにより、パワーオン時に生成する構成にしたことを特徴とする請求項１記載のエバリュエーションチップ。

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