JP4866652B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置およびその製造技術に関し、特に、不揮発性メモリセルを有する不揮発性半導体記憶装置およびその製造に適用して有効な技術に関するものである。
携帯性に優れたデータ格納用の半導体記憶装置として、不揮発性メモリであるフラッシュメモリが広く用いられている。フラッシュメモリのビット当たりの価格は年々急速に下がってきており、その下がり方は微細化のみから期待される下がり方よりも急峻である。これは、素子構造上の工夫または多値記憶の導入により、ビット当たりの面積を縮小することにより実現されてきた。半導体記憶装置ではメモリセルの面積がチップ面積に反映され、その結果半導体記憶装置の製造コストに反映される。Ｆを加工寸法として単位メモリセルがＦ２の何倍で構成できるかによって、コストの目安を知ることができる。現在では、ＮＡＮＤ型フラッシュメモリ、ＡＧ−ＡＮＤ型フラッシュメモリが理想的に小さい４Ｆ２というメモリセルサイズにほぼ等しいセルサイズを実現している。これよりも小さいメモリセルを実現しようとすると、リソグラフィ寸法Ｆの２倍である２Ｆよりも小さいピッチで構造を並べる必要がある。これには、１度作った構造の側壁を利用して半分のピッチの構造を作るような工夫が考えられる。このような技術の例として特許文献１（特開平０８−０５５９０８号公報）を挙げることができる。また、ローカルデータ線（ローカルビット線）をピッチ緩和してグローバルデータ線に接続する技術も考えることができるが、ローカルデータ線をピッチ緩和してグローバルデータ線（グローバルビット線）に接続する場合、選択トランジスタを多段にする必要がある。小さい面積ペナルティで多段の選択トランジスタを実現する方法の例として特許文献２（特開２００４−３１４４８号公報）を挙げることができる。
特開平０８−０５５９０８号公報 特開２００４−３１４４８号公報
半導体記憶装置の大容量化にはメモリセルサイズの縮小が非常に重要である。現在、ほぼ理想的なセルサイズを実現したフラッシュメモリのセル面積をさらに縮小するためには、上記特許文献１に記載された加工方法を用いることが考えられる。しかしながら、リソグラフィ寸法以下のメモリセルアレイ構造を実現する場合、配線パターンは側壁を利用した工夫で実現することができても、ワード線やデータ線に対するプラグの設け方に課題が残る。プラグの径の大きさがピッチ間隔と同等かそれ以上であるため、フォトリソグラフィ工程の合わせずれを考慮すると隣接する配線間を短絡してしまうからである。ワード線に対するプラグの形成はメモリセルアレイの両端を利用してピッチ緩和する方法が考えられ、さらに両端のスペースを利用して一部のワード線を先に延ばすことで可能となる。
しかしながら、データ線に関しては、ＮＡＮＤ型もＡＧ−ＡＮＤ型もメモリセルアレイをデータ線方向にいくつも分割するアレイ構成をとるため、ワード線と同様の工夫でプラグを設けることができない。これは、データ線方向にいくつも分割するという繰り返し構造であるため、分割された領域ごとにワード線と同様の工夫によってプラグを形成すると、面積ペナルティが大きくなってしまうことが１つの理由である。また、ローカルデータ線とグローバルデータ線あるいはローカルデータ線とソース線との間に選択トランジスタを設ける都合上、ピッチ緩和して両側にプラグを形成することができないことも理由である。
ここで、ピッチ緩和の方法としては、選択トランジスタを介して共通のグローバルデータ線に複数のローカルデータ線を接続する方法が考えられる。しかし、このような選択トランジスタを設けることは以下に示す理由により困難である。隣接するローカルデータ線に対し、一方のみを選択することが必要なのであるが、２本のゲート電極線を設ける構造では、１本のゲート電極線を選択に用いた場合、他方のゲート電極線下は電気的に短絡する必要がある。通常、これには半導体基板内にｎ型の不純物を注入して短絡としてしまえばよいのであるが、ローカルデータ線がＦのピッチで並んでいるため、最小加工寸法で不純物注入用のレジストパターンを形成したとしても、合わせずれを考慮に入れると隣接するローカルデータ線を選択する選択トランジスタのゲート電極線下にも不純物が注入されてしまう。このため、この隣接するローカルデータ線を選択することができなくなってしまう。なお、特許文献１には、ワード線に対するプラグ構造についての記載はあるが、データ線に対するプラグ構造についての記載はない。
本発明の目的は、使用するフォトリソグラフィ技術のラインとスペースから決まるピッチよりも小さいピッチ構造を有する半導体記憶装置の実現方法を提供することにある。特に、データ線に対して面積ペナルティの少ない取り出し構造を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体記憶装置は、（ａ）第１方向に沿って形成されたローカルデータ線と、（ｂ）前記ローカルデータ線の上層に形成され、前記第１方向に沿って形成されたグローバルデータ線と、（ｃ）前記第１方向と垂直な第２方向に形成されたワード線と、（ｄ）前記ローカルデータ線と前記ワード線が平面的に交差する交差領域に形成された電荷蓄積部とを有し、前記電荷蓄積部に蓄積された電荷に応じて、前記ローカルデータ線を流れる電流が変化することにより情報を記憶する半導体記憶装置であって、１本の前記グローバルデータ線に複数の前記ローカルデータ線が電気的に接続されていることを特徴とするものである。そして、第１グローバルデータ線と第１ローカルデータ線が第１選択トランジスタを介して接続され、前記第１グローバルデータ線と第２ローカルデータ線が第２選択トランジスタを介して接続され、前記第１グローバルデータ線と隣接する第２グローバルデータ線と第３ローカルデータ線が第３選択トランジスタを介して接続され、前記第２グローバルデータ線と第４ローカルデータ線が第４選択トランジスタを介して接続されており、前記第１選択トランジスタは、（ｇ１）前記第１ローカルデータ線の上層に形成された第１ゲート電極と、（ｇ２）前記第２方向に沿って形成され、前記第１ゲート電極の上層に形成された第１選択線と、（ｇ３）前記第２方向に沿って形成され、前記第１ゲート電極の上層に形成された第２選択線とを有し、前記第２選択トランジスタは、（ｈ１）前記第２ローカルデータ線の上層に形成された第２ゲート電極と、（ｈ２）前記第２方向に沿って形成され、前記第２ゲート電極の上層に形成された前記第１選択線と、（ｈ３）前記第２方向に沿って形成され、前記第２ゲート電極の上層に形成された前記第２選択線とを有し、前記第３選択トランジスタは、（ｉ１）前記第３ローカルデータ線の上層に形成された第３ゲート電極と、（ｉ２）前記第２方向に沿って形成され、前記第３ゲート電極の上層に形成された前記第１選択線と、（ｉ３）前記第２方向に沿って形成され、前記第３ゲート電極の上層に形成された前記第２選択線とを有し、前記第４選択トランジスタは、（ｊ１）前記第４ローカルデータ線の上層に形成された第４ゲート電極と、（ｊ２）前記第２方向に沿って形成され、前記第４ゲート電極の上層に形成された前記第１選択線と、（ｊ３）前記第２方向に沿って形成され、前記第４ゲート電極の上層に形成された前記第２選択線とを有し、前記第１ローカルデータ線上で前記第１選択線と前記第１ゲート電極が接続され、かつ、前記第４ローカルデータ線上で、前記第１選択線と前記４ゲート電極が接続され、前記第２ローカルデータ線上で前記第２選択線と前記第２ゲート電極が接続され、かつ、前記第３ローカルデータ線上で、前記第２選択線と前記第３ゲート電極が接続されていることを特徴とするものである。
また、本発明による半導体記憶装置の製造方法は、（ａ）半導体基板上のメモリセル形成領域および選択トランジスタ形成領域にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜上に絶縁膜を形成する工程と、（ｄ）前記絶縁膜上に第２導体膜を形成する工程と、（ｅ）前記第２導体膜をパターニングすることにより、前記メモリセル形成領域に制御電極を形成し、かつ、前記選択トランジスタ形成領域に第１選択線および第２選択線を形成する工程と、（ｆ）前記選択トランジスタ形成領域を覆うマスクを形成した後、前記メモリセル形成領域において、前記絶縁膜および前記第１導体膜をパターニングする工程と、（ｇ）前記（ｆ）工程により、前記メモリセル形成領域に形成されている前記制御電極下に前記絶縁膜を介して前記第１導体膜よりなる電荷蓄積膜を形成し、前記選択トランジスタ形成領域に前記第１導体膜よりなるゲート電極を形成する工程とを備えることを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
グローバルデータ線に対して複数のローカルデータ線を電気的に接続するように構成したので、面積ペナルティを少なくすることができる。この結果、高密度の不揮発性半導体記憶装置を実現することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見やすくするためにハッチングを付す場合もある。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。さらに、同一機能であっても説明上区別する必要がある場合には異なる符号を付けるものとする。以下に、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本発明の実施の形態１である不揮発性半導体記憶装置のメモリ領域を構成するメモリセル（記憶素子）を説明する。
図１、図２に、本実施の形態１によるメモリセルアレイの要部断面図を示す。図１がデータ線断面方向、図２がワード線断面方向の図である。
ｐ型のシリコン基板１にｎ型ウェル領域２が設けられ、その中にｐ型ウェル領域３が設けられた３重ウェル構造を持つ。シリコン基板１の主面上にはｎ型多結晶シリコン膜で形成された電荷蓄積膜５が設けられておりさらに電荷蓄積膜５の上層にはｎ型多結晶シリコン膜７とタングステン（Ｗ）膜８との積層構造で形成された制御電極が設けられており、上記制御電極はワード線を兼ねている。ワード線上には、ワード線とほぼ同じ線幅で形成された窒化シリコン膜よりなるキャップ膜１０がある。ワード線の上には層間絶縁膜１１が設けられており、その上にアルミニウムよりなる配線１２が設けられ、グローバルデータ線の機能を有している。それより上部にも層間絶縁膜、配線の構造を有するが、メモリセルアレイの構成の説明上煩雑さを避けるために省略することとする。尚、ここでは１層目の金属配線でグローバルデータ線を形成したが、これはより上層の配線を用いてもよい。
電荷蓄積膜５とシリコン基板１の表面との間には、例えば厚さ８ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜４が設けられ、電荷蓄積膜５と制御電極との間には、例えば厚さがそれぞれ５ｎｍ、８ｎｍおよび５ｎｍ程度のシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなる積層膜６が設けられている。
ワード線に垂直な方向のシリコン基板１には素子分離領域９が形成されている。メモリセルアレイはこのような構造が繰り返して構成される。本実施の形態１では、従来のＮＡＮＤ型フラッシュメモリと異なり、メモリセル間の基板表面２４ａには特にｎ型の不純物領域を設けることをしなかった。本発明ではメモリセルの間隔を極めて狭くすることが可能であり、電荷蓄積膜（浮遊ゲート）５あるいはワード線からのフリンジ電界によってメモリセル間の基板表面の電位を制御することができるからである。
ｎ型不純物領域を作らないことから、不純物の広がりがなく、従ってメモリセルの短チャネル特性がよいという特徴がある。ｎ型の不純物、例えばヒ素を注入し、ｐ型ながら濃度を下げることで低抵抗化を図ることも有効である。勿論、従来構造のようにｎ型不純物領域を形成してもよい。
図３、図４にはメモリセルアレイとグローバルデータ線の接続のための、選択トランジスタ部のワード線断面方向の断面構造を示す。メモリセルアレイは選択トランジスタ部を介して配線（グローバルデータ線）１２に接続される。プラグ２０の基板表面には、高濃度ｎ型の不純物領域１９と、より低濃度の不純物領域１８の二重構造の拡散層が設けられており、高い接合耐圧を実現している。図中央のプラグ２０に対し、左側のメモリセルアレイとグローバルデータ線の接続をプラグ２０の左側に形成されている選択トランジスタＳＴ１で、右側のメモリセルアレイとグローバルデータ線の接続をプラグ２０の右側の選択トランジスタＳＴ２で制御する。
次に、本発明の特徴の１つである選択トランジスタＳＴ１の構成について説明する。本実施の形態１における選択トランジスタＳＴ１は、ゲート絶縁膜４上にゲート電極１３ａを有しており、このゲート電極１３ａ上に絶縁膜１４を介して選択線１６および選択線１７が形成されている。ｎ型の多結晶シリコンからなる一つのゲート電極１３ａの上部に２本の選択線１６、１７が設けられている点に特徴がある。図３では、メモリセルの層間絶縁膜と同じ構成の絶縁膜１４の一部が除去されており、ゲート電極１３ａと選択線１６が接続されている。一方、図３に示す断面では、ゲート電極１３ａと選択線１７の間には、絶縁膜１４が形成されており、ゲート電極１３ａと選択線１７は絶縁されている。図３において、選択トランジスタＳＴ１は、ゲート電極１３ａと接続されている選択線１６によって制御されることになる。すなわち、選択線１６に所定の電圧を印加することにより、ゲート電極１３ａの下部に形成されているローカルデータ線とプラグ２０を介した配線１２よりなるグローバルデータ線との接続を制御する。ここで、ローカルデータ線は、ゲート電極１３ａ下のｐ型ウェル領域３内において、紙面の左側から右側に沿って形成されている。複数のローカルデータ線は、互いに隣接（紙面に垂直な方向に隣接）するように形成されている。選択トランジスタＳＴ１は、選択線１６によって制御されるが、選択線１７とは絶縁されているため、選択線１７は選択トランジスタＳＴ１の制御には使用されない。しかし、選択線１７は選択トランジスタＳＴ１に隣接する（紙面に垂直な方向に隣接する）別の選択トランジスタＳＴ３を選択するために用いられる。
図４は、図３に示す選択トランジスタＳＴ１に隣接する選択トランジスタＳＴ３の断面を示した図である。図４において、図中央のプラグ２０に対し、左側のメモリセルアレイとグローバルデータ線の接続をプラグ２０の左側に形成されている選択トランジスタＳＴ３で、右側のメモリセルアレイとグローバルデータ線の接続をプラグ２０の右側の選択トランジスタＳＴ４で制御する。図４において、選択トランジスタＳＴ３は、ゲート絶縁膜４上にゲート電極１３ｂを有しており、このゲート電極１３ｂ上に絶縁膜１４を介して選択線１６および選択線１７が形成されている。ｎ型の多結晶シリコンからなる一つのゲート電極１３ｂの上部に２本の選択線１６、１７が設けられている点に特徴がある。図４では、メモリセルの層間絶縁膜と同じ構成の絶縁膜１４の一部が除去されており、ゲート電極１３ｂと選択線１７が接続されている。一方、図４に示す断面では、ゲート電極１３ｂと選択線１６の間には、絶縁膜１４が形成されており、ゲート電極１３ｂと選択線１６は絶縁されている。図４において、選択トランジスタＳＴ３は、ゲート電極１３ｂと接続されている選択線１７によって制御されることになる。このように構成することにより、選択トランジスタＳＴ１を選択線１６で制御し、選択トランジスタＳＴ１に隣接する選択トランジスタＳＴ３を選択線１７で制御することができる。ゲート電極１３ａ、１３ｂは、それぞれ隣接するように配置され、ローカルデータ線と同じ線幅でそれぞれ選択するローカルデータ線上に形成されている。すなわち、ゲート電極１３ａ、１３ｂは紙面に垂直な方向に隣接するように配置されている。一方、選択線１６、１７は、紙面に垂直な方向に沿って形成されており、紙面に垂直な方向に隣接する選択トランジスタＳＴ１、ＳＴ３において共通する構造をしている。この選択線１６および選択線１７は同時に接続されることはないという特徴がある。
図３に示すように、選択線１６、１７の片方の端とゲート電極１３ａの端はほぼ揃っており、また、選択線１６、１７の他端ではゲート電極１３ａの方は切れていない。すなわち、ゲート電極１３ａの一部の上部にはいずれの選択線１６、１７も存在しない絶縁領域２３がある。ゲート電極１３ａ上に形成された２本の選択線１６、１７は互いに離れていることから、ゲート電極１３ａのゲート長は、２本の選択線１６、１７の幅を併せた長さよりも大きい。ここで、一般にフラッシュメモリの動作電圧の低電圧化は困難であり、したがって耐圧を確保する観点から選択トランジスタのゲート長をあまり小さくできないという事情がある。本実施の形態ではゲート長が０．８μｍの選択トランジスタを用いた。このため、２本の選択線１６、１７の幅を合わせた長さは、互いの絶縁に必要な絶縁領域２３の幅を考慮に入れると、ゲート電極１３ａのゲート長よりも短くなる。従って、本発明の構成をとれば、２本の選択線１６、１７を用いて選択トランジスタのゲート電極１３ａを選択するにもかかわらず、面積ペナルティがほぼないという特徴がある。つまり、図３および図４に示すように１本の配線１２（グローバルデータ線）に複数のローカルデータ線（本実施の形態１では２本）を接続する場合、１本のローカルデータ線を選択して、他の１本のローカルデータ線を非選択とするため、選択トランジスタが２つ必要となる。ここで、図３において、グローバルデータ線に接続するプラグ２０とメモリセルの間に２つの選択トランジスタを設けることが考えられる。つまり、ローカルデータ線に直交する方向にゲート電極が延在する選択トランジスタを多段に形成することが考えられる。このような構成の場合、１本のローカルデータ線上に２つの選択トランジスタが形成されることになるが、２つのうち１つの選択トランジスタを特定のローカルデータ線を選択することとすると、この特定のローカルデータ線上に形成されているもう１つの選択トランジスタは短絡する必要がある。短絡するのは、もう１つの選択トランジスタのゲート電極下にｎ型の不純物領域を形成すればよい。しかし、ローカルデータ線がＦのピッチで並んでいるため、最小加工寸法で不純物注入用のレジストパターンを形成したとしても、合わせずれを考慮に入れると隣接するローカルデータ線を選択する選択トランジスタのゲート電極線下にも不純物が注入されてしまう。このため、この隣接するローカルデータ線を選択することができなくなってしまう。このように、不純物注入の問題で特定のローカルデータ線上に２つの選択トランジスタを設ける構成は実現困難であるが、仮にできたとしても、ゲート長の長い２つの選択トランジスタがグローバルデータ線に接続するプラグ２０とメモリセルの間に形成されるので、非常に大きい面積ペナルティが生じることになる。
これに対し、本実施の形態１では、図３に示すように、グローバルデータ線に接続するプラグ２０とメモリセルの間に１つの選択トランジスタしか形成されていない。したがって、面積ペナルティを最小限にすることができる。つまり、１つの選択トランジスタのゲート長分だけスペースを確保できればよいので、選択トランジスタを設ける面積の面積ペナルティを最小限にすることができる。
これは、以下に示すことで実現されている。すなわち、図３に示すように、特定のローカルデータ線において、グローバルデータ線に接続するプラグ２０とメモリセルの間には、１つの選択トランジスタＳＴ１が形成されている。そして、このローカルデータ線に隣接するもう１つのローカルデータ線上には、図４に示すように選択トランジスタＳＴ３が形成されている。選択トランジスタＳＴ１のゲート電極１３ａは、ローカルデータ線に直交する方向に延在しているのではなく、１つのローカルデータ線の線幅と同じ幅で形成されている。したがって、図３および図４に示すように、ローカルデータ線の並んでいる方向（紙面に垂直な方向）にゲート電極１３ａ、１３ｂが形成されており、２つの選択トランジスタＳＴ１、ＳＴ３を構成している。この２つの選択トランジスタＳＴ１、ＳＴ３によって、１本のグローバルデータ線に接続している隣接した２本のローカルデータ線から１本のローカルデータ線を選択するようにしている。このように選択トランジスタＳＴ１、ＳＴ３のゲート電極１３ａ、１３ｂ自体は、ローカルデータ線に直交する方向に延在してはいない。ローカルデータ線に直交する方向に延在しているのは、ゲート電極１３ａ、１３ｂを選択する選択線１６、１７である。
ゲート電極１３ａ、１３ｂ自体は、耐圧を確保するため、比較的長いゲート長を確保する必要がある。つまり、ゲート電極１３ａ、１３ｂはチャネル形成を制御する機能を有しており、耐圧を確保するために比較的長い（１μｍ程度）チャネル長を確保する必要がある。このため、ゲート電極１３ａ、１３ｂのゲート長を比較的長くする必要がある。一方で、ゲート電極１３ａ、１３ｂに所定の電圧を印加して制御するために、ゲート電極１３ａ、１３ｂを通常延在させて選択線の役割も兼ねさせる。しかし、選択線はゲート電極１３ａ、１３ｂに接続すればよく、ゲート長と同じ幅にする必要はない。その点に本発明は着目して、ゲート電極１３ａ、１３ｂから選択線の機能を分離して別個に選択線１６、１７を設けている点に特徴がある。つまり、ゲート電極１３ａ、１３ｂと分離して選択線１６、１７を設けている。選択線１６は、ゲート電極１３ａに接続するように構成され、ゲート電極１３ｂには接続されないように構成されている。一方、選択線１７はゲート電極１３ｂに接続するように構成され、ゲート電極１３ａには接続されないように構成されている。これにより、選択線１６、１７によりゲート電極１３ａ、１３ｂを独立別個に選択することができる。そして、選択線１６、１７の幅は、ゲート電極１３ａ、１３ｂと同様の幅にする必要がないので、図３および図４に示すように、ゲート電極１３ａ、１３ｂのゲート長に比べて選択線１６、１７の幅を小さくすることができる。したがって、選択線１６、１７の幅を合わせた幅は、ゲート電極１３ａ、１３ｂのゲート長に比べて小さくすることができるので、選択トランジスタを設ける面積の面積ペナルティを、選択トランジスタ１つ分とすることができ、最小限にすることができる。
次に、図５、図６には、選択トランジスタのデータ線断面方向の断面図を示す。図５と図６は各々同じデータ線の断面で、図５は選択線１７での断面、図６は選択線１６での断面に対応する。特徴的なことは２個の隣り合ったゲート電極に対して連続したパターンで絶縁膜１４が除去されており、メモリセルのワード線と同材料からなる選択線１６、１７と接続されていることである。さらにその隣の２個の隣り合ったゲート電極では、メモリセルの層間絶縁膜を構成する絶縁膜６と同材料の絶縁膜１４により、ゲート電極と選択線１６、１７を絶縁している。
つまり、図５に示す断面では、隣接するゲート電極１３ｂとゲート電極１３ｄが選択線１７に接続されている。一方、ゲート電極１３ａとゲート電極１３ｃ上には絶縁膜１４が形成されており、ゲート電極１３ａ、１３ｃと選択線１７が接続しないようになっている。同様に、図６に示す断面では、隣接するゲート電極１３ａとゲート電極１３ｃが選択線１６に接続されている。一方、ゲート電極１３ｂとゲート電極１３ｄ上には絶縁膜１４が形成されており、ゲート電極１３ｂ、１３ｄと選択線１６が接続しないようになっている。
ここで、例えば、図５を参照すると、ゲート電極１３ｂとゲート電極１３ｄが同一の選択線１７に接続されている。このため、ゲート電極１３ｂによって選択されるローカルデータ線とゲート電極１３ｄによって選択されるローカルデータ線が同時に選択されてしまう懸念がある。しかし、ゲート電極１３ｂによって選択されるローカルデータ線とゲート電極１３ｄによって選択されるローカルデータ線は、異なるグローバルデータ線につながれているので、同時に選択されることはないのである。図５において、ゲート電極１３ｂによって選択されるローカルビット線は、ゲート電極１３ａによって選択されるローカルデータ線と同一のグローバルデータ線に接続されている。このとき選択線１７は、ゲート電極１３ｂと接続されているが、ゲート電極１３ａとは接続されていないため、同一のグローバルデータ線に接続されている２本のローカルデータ線が同時に選択されることはないのである。
本実施の形態１では、隣接する２つのゲート電極に選択線を接続するように構成しているが、このように構成することにより以下に示す効果が得られる。すなわち、本実施の形態１において、複数のローカルデータ線は、最小加工寸法Ｆのピッチで形成されている。このため、ローカルビット線上に形成される選択トランジスタのゲート電極もＦのピッチで形成されていることになる。ここで、ゲート電極に接続する選択線を１つのゲート電極ごとに接続するように構成すると、選択線とゲート電極を接続するプラグも最小加工寸法Ｆで形成する必要がある。しかし、フォトリソグラフィ技術では、合わせずれが必然的に生じるため、プラグを最小加工寸法で形成しても位置がずれる可能性がある。すると、隣接するゲート電極にもプラグが接続してしまうことになる。そこで、本実施の形態１では、隣接する２つのゲート電極に対して１つのプラグを用いることにより、ゲート電極と選択線を接続している。したがって、プラグの形成には合わせずれに対して余裕ができるので、位置ずれによるショート不良の発生を防止することができ、半導体記憶装置の信頼性を向上させることができる。このように本実施の形態１によれば、半導体記憶装置の信頼性を向上させつつ、チップサイズを縮小することができる。
図７にはメモリセルアレイとソース線を接続する選択トランジスタのワード線断面方向の断面図を示す。図３および図４との違いは選択トランジスタの選択線２２が１本であることである。これは、ソース線では、１つのメモリマットにあるすべてのローカルデータ線を選択するためである。選択トランジスタの選択線２２はゲート電極１３に接続されている。拡散層がｎ型で低濃度の不純物領域２３ａとｎ型で高濃度の不純物領域２４の二重構造になっているのは、ローカルデータ線の取り出し部と同様である。また、本実施の形態１ではソース線を不純物領域２４よりなる領域から形成されている。図示はしていないが、所々、例えばグルーバルデータ線６４本毎にプラグを設け、ソース線に給電する。この給電線はグローバルデータ線と平行な方向に設けている。このような構造にすることにより、配線の層数を少なくできるという特徴がある。
図８には、メモリセルアレイとソース線を接続する選択トランジスタのデータ線断面方向の断面図を示す。ローカルデータ線間を多数連続的にまたがる形でゲート電極１３上の絶縁膜１４（図示せず）が除去されており、選択線２２とゲート電極１３が電気的に接続されている。これにより、選択線２２で個々のローカルデータ線を選択するゲート電極１３のすべてを選択することができる。
図９、図１０にはメモリアレイ構造の上面図を示す。ゲート電極と選択線の接続関係を説明するため、図９ではグローバルデータ線の形成前の構造について、ワード線や選択線１６、１７、２２を一部取り除いて図示している。図１０はグローバルデータ線を形成した後の上面図である。本実施の形態１による不揮発性半導体記憶装置のメモリ領域は、一方向にワード線ＷＬが６４本繰り返された構造を基本単位（以下、メモリマットという）とし、これに垂直な方向には素子分離領域とシリコン表面がほぼ等間隔に繰り返されている。シリコン部分をローカルデータ線あるいはストリングと呼ぶ。ローカルデータ線はメモリマットの一端でグローバルデータ線を構成する配線１２に接続される。隣接した二本のローカルデータ線は選択トランジスタを介して１本のグローバルデータ線に接続される。ローカルデータ線の他端では、選択トランジスタを介して共通ソース線である不純物領域２４に接続される。メモリセルアレイはメモリマットの全体に渡って同様の構造が繰り返される。図９、図１０における、Ａ−Ａ断面が図３に、Ｂ−Ｂ断面が図４に、Ｃ−Ｃ断面が図５に、Ｄ−Ｄ断面が図６に、Ｅ−Ｅ断面が図７に、Ｆ−Ｆ断面が図８に各々対応する。尚、ここではソース線に不純物領域（拡散層配線）２４を用いたが、図１１のようにプラグ構造を設け、金属配線２５によるソース線を設けてもよい。拡散層配線と比較して金属配線２５は抵抗が低いため、電圧降下の影響が小さいという特徴を有する。この場合には１層目の金属配線によるソース線がグローバルデータ線に垂直な方向に設けられるため、グローバルデータ線に２層目の金属配線を用いる。
図９および図１０を用いてさらにメモリセルアレイの上面構造を詳細に説明する。図９に示すように、半導体基板の第１方向（紙面の上下方向）には、複数のローカルデータ線ＬＤ（ＬＤ１〜ＬＤ８）と素子分離領域９が交互に形成されている。そして、第１方向に垂直な第２方向には、ワード線ＷＬ（ＷＬ１〜ＷＬ６４）が形成されている。ローカルデータ線ＤＬおよびワード線ＷＬは最小加工寸法Ｆのピッチで形成されている。ワード線ＷＬとローカルデータ線ＬＤが平面的に交差する交差領域には電荷蓄積部が形成されている。この電荷蓄積部に蓄積された電荷に応じて、ローカルデータ線ＤＬを流れる電流が変化することにより、不揮発性半導体記憶装置は情報を記憶するようになっている。
本実施の形態１では、複数のローカルデータ線ＤＬが１本のグローバルデータ線に接続されている点に特徴がある。これによりグローバルデータ線のピッチ緩和することができる。例えば、２本のローカルデータ線ＤＬ１、ＤＬ２は、プラグ２０を介して１本のグローバルデータ線（図１０の配線１２）に接続されている。このとき、１本のグローバルデータ線に接続されているローカルデータ線ＤＬ１、ＤＬ２をそれぞれ選択できるように選択トランジスタが形成されている。図９に示すように、ローカルデータ線ＤＬ１は選択トランジスタＳＴ３を介してグローバルデータ線に接続するプラグ２０に接続されている。同様に、ローカルデータ線ＤＬ２は、選択トランジスタＳＴ１を介してプラグ２０に接続されている。また、ローカルデータ線ＤＬ３は選択トランジスタＳＴ５を介して隣接する異なるグローバルデータ線に接続され、ローカルデータ線ＤＬ４は、選択トランジスタＳＴ６を介してローカルデータ線ＤＬ３と接続するグローバルデータ線に接続している。
選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ６は、それぞれゲート電極１３ａ〜１３ｄを有している。ゲート電極１３ａ〜１３ｄは、ローカルデータ線ＤＬ１〜ＤＬ４上に形成され、ローカルデータ線ＤＬ１〜ＤＬ４と同様の幅で形成されている。そして、選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ６に共通して選択線１６および選択線１７が形成されている。選択線１６は、プラグ１５ｂを介してゲート電極１３ａ、１３ｃに接続している。一方、選択線１７は、プラグ１５ａを介してゲート電極１３ｂ、１３ｄに接続している。この選択線１６、１７は、第２方向に延在している。
ここで、本発明の特徴の１つは、選択線１６および選択線１７をゲート電極１３ａ〜１３ｄのゲート長より小さく形成している点である。すなわち、選択線１６と選択線１７の幅を合わせた長さがゲート電極１３ａ〜１３ｄのゲート長より小さくなっている点である。このようにゲート電極１３ａ〜１３ｄ上に２本の選択線１６、１７を形成することにより、２本の選択線１６、１７を形成した場合であっても、選択線１６と選択線１７の合わせた幅を１つの選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ６のゲート長の範囲内に収めることができるので、選択トランジスタの面積ペナルティを最小限にすることができる。そして、この構成を実現しているのが、選択線１６に接続するプラグ１５ｂと選択線１７に接続するプラグ１５ａとをずらして形成していることにある。これにより、選択線１６にプラグ１５ｂを介してゲート電極１３ａを接続し、選択線１７にプラグ１５ａを介してゲート電極１３ｂに接続することができるのである。したがって、選択線１６および選択線１７により、同一のグローバルデータ線に接続するローカルデータ線ＤＬ１、ＤＬ２を独立別個に選択することができる。
さらに、本発明の特徴の１つは、選択線１６とゲート電極１３ａ、選択線１６とゲート電極１３ｃとを１つのプラグ１５ｂで一体的に接続している点である。これにより、ゲート電極１３ａとゲート電極１３ｃは、選択線１６により一緒に選択されることになるが、ローカルデータ線ＤＬ２に選択トランジスタＳＴ１によって接続されるグローバルデータ線と、ローカルデータ線ＤＬ３に選択トランジスタＳＴ５によって接続されるグローバルデータ線は異なるため、同一のグローバルデータ線に接続されているローカルデータ線が同時に選択されることはない。選択線１６とゲート電極１３ａ、選択線１６とゲート電極１３ｃとを１つのプラグ１５ｂで一体的に接続していることにより、以下に示す効果が得られる。つまり、ローカルデータ線ＤＬおよびゲート電極１３ａ〜１３ｄのピッチは最小加工寸法Ｆで形成されているが、プラグ１５ｂは、２つのゲート電極１３ａ、１３ｃを接続する大きさで加工できるので、合わせずれに対して余裕をもつことができるのである。このことを言い換えると、ローカルデータ線ＤＬのピッチ幅がローカルデータ線ＤＬとグローバルデータ線を接続するプラグ２０の径よりも小さいことになる。さらに、ワード線ＷＬのピッチ幅も最小加工寸法Ｆで形成されているので、ワード線ＷＬのピッチ幅がローカルデータ線ＤＬとグローバルデータ線を接続するプラグ２０の径よりも小さいということもできる。以上のことから、プラグ１５ｂの形成をシビアに行なわなくてもよくなるので、半導体記憶装置の製造工程の歩留まり向上を図ることができる。
次に、本実施の形態１におけるメモリセルアレイ構造では、第２方向に延在する不純物領域２４よりなるソース線が形成されている。そして、不純物領域２４とワード線ＷＬとの間にソース線を選択する選択トランジスタがローカルデータ線ＤＬ上に形成されている。すなわち、それぞれのローカルデータ線上にはゲート電極１３が形成されており、このゲート電極１３は、プラグ１５ｃを介して第２方向に延在する選択線２２に接続されている。
次に、図１２には、図１０と等価な回路図を示す。図１２の等価回路図を用いて動作を説明する。ターゲットセルをグローバルデータ線ＧＢＬ３、選択線１６、ワード線ＷＬ３で選択されるメモリセル４０として説明する。
まず、読み出し動作を説明する。グローバルデータ線ＧＢＬ３を１Ｖ、ソース線ＳＬを０Ｖとし、選択線１６および選択線２２を選択（１Ｖ）する。選択線１７は非選択（０Ｖ）としておく。さらに、ワード線ＷＬ３を０．５Ｖに設定することで選択する。非選択のワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６４は４Ｖとし、対応するメモリセルを低抵抗状態にする。この結果、選択セルの電荷蓄積膜５に蓄積された電子数が多ければ高抵抗、少なければ低抵抗となるため、グローバルデータ線ＧＢＬ３の電位が変化する速度の違いを利用して読み出しを行うことができる。
次に、書込み動作を説明する。まず、ソース線ＳＬを４．５Ｖにプリチャージし、選択線２２を選択することでローカルデータ線をプリチャージする。また、グローバルデータ線ＧＢＬ３をメモリセル４０に書込みたい情報に応じて所定の電位に設定する。ここでは０Ｖあるいは１Ｖに設定した。選択線２２を非選択とした後、選択線１６に１Ｖを印加して選択する。選択線１７は非選択のままである。すると、グローバルデータ線ＧＢＬ３の設定電位が高ければ（１Ｖ）、選択トランジスタはオンせず、従ってメモリセル40の基板表面は４．５Ｖ程度の高い電圧となる。
一方、グローバルデータ線ＧＢＬ３の設定電位が低ければ（０Ｖ）、選択トランジスタがオンし、プリチャージされたローカルデータ線の電位が下がり、メモリセル４０の基板表面は０Ｖ程度の低い電圧となる。
この後、対応するワード線ＷＬ３の電位を１８Ｖに上げる。このとき、非選択のワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６４は１０Ｖとする。このとき基板表面の電位が高ければ電荷蓄積膜５との電位差が小さく、従ってゲート絶縁膜４を流れるトンネル電流は小さい。基板表面の電位が低ければ電荷蓄積膜５との電位差が大きく、従ってゲート絶縁膜4に大きなトンネル電流が流れ、電荷蓄積膜５に電子が多く注入される。
この後、読み出し動作を行い、所望の情報が書込まれているか検証する。必要に応じ、書込み不足のメモリセルのみに対し再度書込み動作を行う。この書込みと検証動作を繰り返すことで所望の情報書込みを確実に行う。
消去動作はメモリマットに対して一括で行う。ｐ型ウェル領域３に所定の正の電圧（２Ｖ）を印加し、ワード線ＷＬ１〜ＷＬ６４に負の大きな電圧（−１８Ｖ）を印加し、基板に電子を引き抜くことにより情報を消去する。
上記では、説明を簡単にするため、１つのセルに対して１ビットの情報を書込む動作としたが、注入電子量を調節することで多数の状態を作ることも可能である。例えば４レベルを作れば２ビットの情報を記憶することができる。その場合、読出し動作においても、３種類のワード線電位を用いて読出すことになる。
本発明ではローカルデータ線とグローバルデータ線の接続関係上、隣接するグローバルデータ線に同時に書込みを行うと隣接するローカルデータ線に接続されるメモリセルを同時に書き込む動作となる。そのような動作をすることも可能であり、同時に多くのメモリセルを選択出来るため、良好な書込みスループットが可能となる。
また、より隣接ローカルデータ線からの影響の少ない動作として、書込み時に１本おきのグローバルデータ線を用いる動作が有効である。本発明ではローカルデータ線間隔を、使用するフォトリソグラフィ技術の半分にすることができるが、その結果、隣接するローカルデータ線間の静電容量カップリングが大きくなり、隣接するローカルデータ線の電位の影響を大きく受けるからである。一本おきのグローバルデータ線を用いる動作とすれば必然的に、隣接するローカルデータ線に対して同時に書込みを行うことを避けることができる。
また、グローバルデータ線は使用するフォトリソグラフィ技術の最小ピッチで並ぶことになる。この結果、グローバルデータ線間の容量カップリングも非常に大きくなる。これは、各ローカルデータ線は１マット分の長さ分並行に並んでいるのに対し、グローバルデータ線はメモリセルアレイ全体の長さ分並行に並ぶからである。したがって、１本おきのグローバルデータ線を用いる動作により、動作させないグローバルデータ線を動作させるグローバルデータ線間のシールドに用いることができる。これらは書込み動作に限らず、読み出し動作においても同様のことが言える。すなわち、読み出し時にも、同時に１本おきのグローバルデータ線に接続されるローカルデータ線の情報を読み出す動作により、安定した読み出し動作が可能となる。
次に、本実施の形態１による不揮発性半導体記憶装置のメモリ領域の製造工程を図１３〜図２７を用いて説明する。図１３から図２０まではローカルビット線およびフローティングゲート電極の形成工程であるのでローカルビット線断面方向での断面図を示す。それ以降の工程はワード線形成工程であるため、図２１から図２７はワード線断面方向の断面図である。ワード線断面では、グローバルビット線への取り出し部分を含めた断面図としている。
まず、ｐ型のシリコン基板１を用意する。シリコン基板１の主面上の所定の領域に周辺回路用の素子分離領域を形成した後、深いｎ型ウェル領域２を形成し、さらにｐ型ウェル領域３を形成する。この時点で、メモリセルアレイ部分には素子分離領域を形成しない。
次に、高耐圧トランジスタ（周辺回路）のしきい値電圧調整用のイオン打ち込みを行った後、メモリ領域にしきい値電圧調整のために、ｐ型不純物、例えばボロン（Ｂ）をイオン打ち込みする。高耐圧トランジスタ用に厚さ２０ｎｍ程度のゲート絶縁膜を形成した後、レジストパターンをマスクにしてメモリ領域および通常耐圧トランジスタ形成領域の表面に形成された上記ゲート絶縁膜を除去する。
その後、改めてシリコン基板１の表面を酸化し、厚さ８ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜４を形成する。さらに、電荷蓄積膜５用のｎ型アモルファスシリコン膜、ダミーパターン形成用のシリコン窒化（ＳｉＮ）膜２６を堆積する。
ここで、アニールを行い、アモルファスシリコン膜を結晶化させる。アモルファスで堆積し、後で結晶化することにより、膜厚の均一性が確保できる。その後、ダミーパターン形成用の多結晶シリコン膜２７を堆積し（図１３）、レジスト膜を用いたフォトリソグラフィ技術により最小ピッチ（２Ｆ）のレジストパターンを形成する。さらに、レジスト膜を酸素プラズマでアッシングし、線幅を細くする。ピッチの１／４程度、すなわちＦ／２程度の線幅とする。
このレジストパターンをマスクに一番上層の多結晶シリコン膜２７をエッチングし、レジスト膜を除去する（図１４）。この後、Ｆ／２程度の膜厚を有するシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法により堆積し、エッチバックすることで多結晶シリコン膜２７に対し、側壁２８を形成する（図１５）。さらに、多結晶シリコン膜を堆積した後、エッチングし、シリコン酸化膜よりなる側壁２８のみを残す（図１６）。この時点で、この側壁２８の構造は多結晶シリコン膜２７で作った構造の半分のピッチ、すなわちＦのピッチで形成されている。
このシリコン酸化膜よりなる側壁２８をマスクにシリコン窒化膜２６をドライエッチングし、さらにフッ酸で側壁２８を除去する（図１７）。その後、このシリコン窒化膜２６をマスクにして、下層構造である電荷蓄積膜（浮遊ゲート電極）５、ゲート絶縁膜４およびシリコン基板１のｐ型ウェル領域をエッチングする（図１８）。このようにして、電荷蓄積膜（浮遊ゲート電極）５に対して自己整合的に素子分離溝が形成される。このとき、選択トランジスタのゲート電極１３（図示せず）もローカルデータ線と同じ幅で形成され、自己整合的に素子分離溝も形成される。すなわち、選択トランジスタのゲート電極１３ａ〜１３ｄも電荷蓄積膜５を形成した多結晶シリコン膜と同じ膜で形成される。つまり、多結晶シリコン膜は、メモリ領域においては電荷蓄積膜５となり、選択トランジスタ形成領域においては、ゲート電極１３ａ〜１３ｄとなる。
この後、シリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法により堆積し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行う（図１９）。これにより、素子分離溝にシリコン酸化膜を埋め込むことができ、素子分離領域９が形成される。
次に、シリコン酸化膜のエッチバック、シリコン窒化膜２６の除去を行った後、厚さがそれぞれ５ｎｍ、８ｎｍおよび５ｎｍ程度のシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなる積層膜６（絶縁膜１４）を堆積する。ここで、選択トランジスタ形成領域においては、図９のプラグ１５ａ、１５ｂ形成するための接続孔パターンを有するレジストパターンをマスクにエッチングを行い、積層膜６の一部を除去する。これにより、図９に示すように、ゲート電極１３ａ〜１３ｄに接続する接続孔を形成することができる。この後、ｎ型の多結晶シリコン膜７、タングステン膜８、ダミーパターン形成用のシリコン窒化膜からなるキャップ膜１０を堆積する（図２０）。
ここからはワード線形成工程のため、ワード線断面方向の断面図を用いて説明する。多結晶シリコン２９を堆積した後、フォトリソグラフィ技術により最小ピッチ（２Ｆ）でレジストパターンを形成する。さらに、レジスト膜を酸素プラズマでアッシングし、線幅を細くする。線幅は、ピッチの１／４程度、すなわちＦ／２程度とする。そして、このレジスト膜をマスクに多結晶シリコン膜２９のエッチングを行う（図２１）。
次に、ＣＶＤ法によりシリコン酸化膜を堆積する（図２２）。さらに、レジスト膜３１で選択トランジスタ形成領域を覆い、エッチバックを行うことでシリコン酸化膜よりなる側壁３０を形成する（図２３）。続いて、レジスト膜３１を除去した後に、多結晶シリコン膜を堆積し、エッチバックすることで多結晶シリコン膜２９ａによるピッチＦのパターンを形成することができる（図２４）。
ここで選択トランジスタ領域に形成されている多結晶シリコン膜２９よりなるパターンはより太いパターンである。この後、シリコン酸化膜よりなる側壁３０をウェットエッチングにより除去する（図２５）。このときに選択トランジスタ形成領域に僅かに残っていた多結晶シリコン膜のエッチ残りはリフトオフされる。メモリ領域においては、形成された多結晶シリコン膜２９ａをマスクにキャップ膜１０をエッチングし、さらにタングステン膜８および多結晶シリコン膜７をエッチングする。同様に、選択トランジスタ形成領域においては、形成された多結晶シリコン膜２９をマスクにキャップ膜１０、タングステン膜８および多結晶シリコン膜７をエッチングする。これにより、メモリ領域にタングステン膜８および多結晶シリコン膜７よりなるワード線（制御電極）が形成され、選択トランジスタ形成領域にタングステン膜８および多結晶シリコン膜７よりなる選択線１６、１７が形成される（図２６）。ここで、最後のエッチングはシリコンのエッチングであるため、最上層の多結晶シリコン膜２９、２９ａもなくなってしまうが、シリコン窒化膜よりなるキャップ膜１０のパターンがエッチングマスクの役割を果たす。
次に、選択トランジスタ領域に形成されている２本の選択線１６、１７の間を覆うレジストパターン３０ａを形成し（図２６）、積層膜６（絶縁膜１４）と多結晶シリコン膜（電荷蓄積膜５）をエッチングする（図２７）。この結果、選択トランジスタ形成領域において、２本の選択線１６、１７の間だけ多結晶シリコン膜が繋がっており、選択トランジスタのゲート電極１３ａとなる。一方、メモリ領域において、個々のメモリセルごとに多結晶シリコン膜が分離され、電荷蓄積膜５が形成される。この後、コンタクト工程、配線工程を行う。
本実施の形態１では、電荷蓄積膜５として多結晶シリコン膜による浮遊ゲート電極を用いたが、シリコン（Ｓｉ）等の他の半導体、金属による微小結晶（ナノドット）を複数設けて電荷蓄積領域としてもよく、またシリコン窒化膜やアルミナ膜等のトラップを有する絶縁膜によって電荷蓄積膜を構成してもよい。
離散した微小粒（ナノドット）を用いると、記憶ノードが互いに絶縁されているため、従来のフラッシュメモリの記憶ノードのように加工によって切り離す必要がなく、加工が容易となりプロセスマージンが増大する。またこのような加工容易性はシリコン窒化膜のようなトラップを有する絶縁膜を用いても得られる。
シリコン窒化膜はシリコン酸化膜に対して選択比を持つエッチングをすることが可能であり、また微小粒からなる電荷蓄積領域よりも加工性に優れている。一方で微小粒からなる電荷蓄積領域の周囲をシリコン酸化膜のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料を選択することが可能であり、保持特性に優れる。
このため、しきい値電圧Ｖｔｈのマージンの小さい多値記憶に適している。従って、本実施の形態１のような注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。このような構成をとった場合、本実施の形態１のように、電荷蓄積膜（浮遊ゲート電極）５と選択トランジスタのゲート電極１３ａは同材料ではなくなる。しかし、選択トランジスタを含むローカルデータ線の取り出し部分の課題は同様に存在するため、上述のような選択トランジスタの構成方法を同様に適用することで課題を解決することができる。なお、電荷蓄積膜の構成に関して述べたことは、すべて他の実施の形態でも同様で適用することができる。
また、本実施の形態１では、製造工程からわかるようにローカルデータ線のピッチを半分にする技術を用いたが、このようなことをしない場合でも上述した取り出し方法は有用である。一般に、孤立パターン（プラグ）の超解像（位相シフト）は難しいが、繰り返しパターンであれば超解像（位相シフト）が有効に使える。従って、微細化の進歩により、ローカルデータ線自体のパターンは微細に加工できても、コンタクト孔が相対的に大きくなっていく懸念がある。そのような場合には、本実施の形態１や他の実施の形態で説明される発明を用いて高密度のメモリセルアレイが実現できる。また、微細化の進歩に対し、フォトリソグラフィの合わせ技術を同様に進歩させるのは極めて困難である。従って、微細化に対して相対的に大きな合わせ余裕が必要になった場合にも、本発明は有効である。
（実施の形態２）
本発明の実施の形態２である不揮発性半導体記憶装置のメモリセルアレイを図２８、図２９を用いて説明する。本実施の形態２のメモリセル構造および動作原理は、前記実施の形態１のメモリセルと同一であるが、前記実施の形態１と相違する点は、ローカルデータ線とグローバルデータ線の接続関係にある。
図２８は前記実施の形態１の図９に対応する平面図である。図２９は図２８に対応する等価回路図である。前記実施の形態１では、２本のローカルデータ線が選択トランジスタを介して１本のグローバルデータ線に接続されていたが、本実施の形態２では、４本のローカルデータ線が１本のグローバルデータ線に接続されるという違いがある。このような構成をとることにより、ローカルデータ線に対するコンタクト自体およびその合わせ精度に余裕を持たせることが可能であり、より高い歩留まりを期待できる。また、グローバルデータ線についても最小加工寸法で加工する必要がないため、加工が容易であり、また、隣接グローバルデータ線間のカップリングも小さくなるという特徴がある。
プラグ３６を介してグローバルデータ線に接続された４本のローカルデータ線から１本のローカルデータ線のみを電気的に選択するために、１本のローカルデータ線上に２本のゲート電極１３およびゲート電極３１を設ける必要がある。すなわち、前記実施の形態１では、図９に示すように、ローカルデータ線ＤＬ２において、メモリセルとプラグ２０の間に１本のゲート電極１３ａが設けられていた。これに対し、本実施の形態２では、図２８に示すように、ローカルデータ線ＤＬ２において、メモリセルとプラグ３６の間に、ゲート電極１３ａとゲート電極３１ａが設けられている。
隣接するゲート電極１３ａ〜１３ｄ上には選択線１６および選択線１７が設けられている。そして、ゲート電極１３ｂ、１３ｄには、プラグ１５ａを介して選択線１７が接続され、ゲート電極１３ａ、１３ｃには、プラグ１５ｂを介して選択線１６が接続されている。同様に、隣接するゲート電極３１ａ〜３１ｄ上には選択線３４および選択線３５が設けられている、そして、ゲート電極３１ａ、３１ｂには、プラグ３２を介して選択線３４が接続され、ゲート電極３１ｃ、３１ｄには、プラグ３３を介して選択線３５が接続されている。
例えば、ローカルビット線ＤＬ３を選択する場合、プラグ３６と接続されているグローバルデータ線を選択するとともに選択線１６と選択線３５を選択し、選択線１７と選択線３４を非選択とすればよい。このようにして、プラグ３６を介してグローバルデータ線に接続された４本のローカルデータ線ＤＬ１〜ＤＬ４から１本のローカルデータ線ＤＬ３のみを電気的に選択することができる。
１本のグローバルデータ線に４本のローカルデータ線を接続する場合、従来技術では４段のゲート電極を用いることになるが、これはゲート長が長いことから非常に大きな面積ペナルティが生ずる。本実施の形態２では、２段のゲート電極（例えばゲート電極１３ａとゲート電極３１ａ）で実現しており、小面積で選択トランジスタを構成することができる。したがって、選択トランジスタを設ける際の面積ペナルティを最小限にすることができる。この構成は、例えば、１段のゲート電極１３ａ〜１３ｄ上に２本の選択線１６、１７を設け、１段のゲート電極３１ａ〜３１ｄ上に２本の選択線３４、３５を設けることにより、実現可能となっている。
（実施の形態３）
本発明の実施の形態３である不揮発性半導体記憶装置のメモリ領域のデータ線断面方向における断面図を図３０に示す。本実施の形態３と前記実施の形態１との違いは素子分離領域の構造のみであり、等価回路、動作等他の部分は同様である。
図３０において、ローカルデータ線３８は細線状に形成されており、その下部でシリコン基板１から絶縁されている。素子分離領域３９はローカルデータ線３８の側面だけでなく、下面も絶縁している。このため、ローカルデータ線３８間のリークパスが存在せず、素子分離領域３９の深さもあまり深くなくともよいという特徴がある。本実施の形態３では、ローカルデータ線３８の間隔を小さくできるのであるが、その結果、従来と同じ深さの溝状の素子分離領域を設けるとアスペクト比が高くなり、エッチングによる溝形成、絶縁膜による埋め込みの両方とも困難になる。本実施の形態３では、この課題を解決している。
本実施の形態３と前記実施の形態１と異なる工程は、素子分離領域形成工程のみであるので、違いのみ説明する。まず、前記実施の形態１と同様の自己整合的なシリコン基板１のエッチング工程において（図１８参照）、前記実施の形態１よりも浅い溝を形成する。深さは６０ｎｍとしている。この後、溝の表面を６ｎｍ程度酸化し、異方性のドライエッチによって、溝底部のシリコン酸化膜のみを除去する。この後、等方的なシリコンエッチングを行えば、溝底部のみシリコンが削れ、隣のローカルデータ線の溝底部とつながることになる。この結果、細線状のローカルデータ線３８が形成される。尚、選択トランジスタ形成領域（取り出し部分）ではＦのピッチよりも広い構造となっているため、この部分ではシリコン基板とローカルデータ線は接続されたままであり、細線状のローカルデータ線を支持している。その後、ローカルデータ線の周囲を囲むように形成された溝にシリコン酸化膜を埋め込むことにより、素子分離領域３９を形成することができる。
次に、前記実施の形態１から前記実施の形態３において、図３１を参照しながら、ワード線に対するプラグの形成方法を説明する。説明の簡単のため、選択トランジスタ等を省略し、メモリセルアレイのワード線両端を図示している。プラグの形成方法は他の実施の形態でも共通である。ワード線４本（例えば図３１のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を１組とする構造であり、両端からプラグを形成する。このような構造が繰り返されている。片側（右側）で見ると突き出たワード線ＷＬ２、短いワード線ＷＬ４、中程度の長さのワード線ＷＬ１、ＷＬ３が存在する。突き出たワード線ＷＬ２に関しては、プラグ４２のレイアウトは容易である。中程度のワード線ＷＬ１、ＷＬ３の一方であるワード線ＷＬ１のみ片側でプラグ４１を形成するが、このプラグ４１は図３１に示すように、プラグ４１の中心をワード線ＷＬ１の中心よりもずらして形成するという特徴がある。合わせずれが生じたとしても隣のワード線ＷＬ２にぶつからないレイアウトである。プラグ４１が上方向に合わせずれした場合にワード線ＷＬ１とのオーバーラップ面積が小さくなり、コンタクト抵抗が高くなってしまうことが懸念される。しかし、プラグ４１の孔は下地の素子分離領域に達する程度まで掘られているため、ワード線ＷＬ１の側面にて十分な接触面積を確保している。また、短いワード線ＷＬ４を設けることで、その隣のワード線ＷＬ５のプラグ４５と接触することを回避している。次の２本のワード線ＷＬ３、ＷＬ４に対しては逆側（左側）で同様なレイアウトを行うことでプラグ４３、４４を形成している。両側で取り出すことで片側ずつでは配線密度が２Ｆピッチということになり、同一層の金属配線による取り出し配線も可能である。このようにして、ワード線に対するプラグを設けることができる。
また、前記実施の形態１から前記実施の形態３では、電荷蓄積膜５として加工のしやすい平坦型の浮遊ゲート構造を用いたが、電荷蓄積膜５として図３２に示すような立体型の浮遊ゲート構造を用いてもよい。ワード線（多結晶シリコン膜７およびタングステン膜８）と電荷蓄積膜（浮遊ゲート電極）５間の静電容量が増大し、より効率的に電荷の出し入れが可能となる。また、平坦構造で高効率を実現する方法として、積層膜６にシリコン酸化膜よりも高誘電率の膜、例えばアルミナ膜を用いることが有効である。さらに、ゲート絶縁膜４にシリコン酸化膜よりもバリアの低い膜、例えばハフニウムオキサイド（ＨｆＯ２）膜を用いることも有効である。また、電界を印加したときに大きくトンネル電流が変化する高効率のトンネル膜、例えばバリア高さが低い、高い、低いという３層積層膜を用いることも有効である。これら高誘電率の積層膜、高効率のゲート絶縁膜のいずれか、あるいは組合せを用いることで、平坦構造でも十分に効率的な動作が可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリ単体に適用した場合について説明した。しかし、これに限定されるものではなく、例えばＥＥＰＲＯＭ単体の半導体装置、ＥＥＰＲＯＭまたはフラッシュメモリを有するシステムＬＳＩ（Large Scale Integrated circuit）等のようなメモリ混載の半導体装置にも適用できる。
本発明は、フラッシュメモリ等のような不揮発性メモリセルを有する不揮発性半導体記憶装置の製造業に幅広く利用することができる。
本発明の実施の形態１によるメモリセルアレイのデータ線断面方向の要部断面図である。 実施の形態１によるメモリセルアレイのワード線断面方向の要部断面図である。 実施の形態１による選択トランジスタのワード線断面方向の要部断面図である。 実施の形態１による選択トランジスタのワード線断面方向の要部断面図である。 実施の形態１による選択トランジスタのデータ線断面方向の要部断面図である。 実施の形態１による選択トランジスタのデータ線断面方向の要部断面図である。 実施の形態１において、メモリセルアレイとソース線を接続する選択トランジスタのワード線断面方向の断面図である。 実施の形態１において、メモリセルアレイとソース線を接続する選択トランジスタのデータ線断面方向の断面図である。 実施の形態１によるメモリセルアレイの要部平面図である。 実施の形態１によるメモリセルアレイの要部平面図である。 実施の形態１の変形例によるメモリセルアレイの要部平面図である。 実施の形態１によるメモリセルアレイの等価回路図である。 実施の形態１によるメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１３に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１４に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１５に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１６に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１７に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１８に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図１９に続くメモリセルアレイの製造工程を説明するためのデータ線断面方向の要部断面図である。 図２０に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 図２１に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 図２２に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 図２３に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 図２４に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 図２５に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 図２６に続くメモリセルアレイの製造工程を説明するためのワード線断面方向の要部断面図である。 実施の形態２によるメモリセルアレイの要部平面図である。 実施の形態２によるメモリセルアレイの等価回路図である。 実施の形態３によるメモリセルアレイの要部断面図である。 メモリセルアレイのワード線に対するプラグ形成を説明するための要部平面図である。 メモリセルアレイの変形例を示す要部断面図である。
符号の説明
１ シリコン基板
２ ｎ型ウェル領域
３ ｐ型ウェル領域
４ ゲート絶縁膜
５ 電荷蓄積膜
６ 積層膜
７ 多結晶シリコン膜
８ タングステン膜
９ 素子分離領域
１０ キャップ膜
１１ 層間絶縁膜
１２ 配線
１３ａ ゲート電極
１３ｂ ゲート電極
１３ｃ ゲート電極
１３ｄ ゲート電極
１４ 絶縁膜
１５ａ プラグ
１５ｂ プラグ
１６ 選択線
１７ 選択線
１８ 不純物領域
１９ 不純物領域
２０ プラグ
２２ 選択線
２３ 絶縁領域
２３ａ 不純物領域
２４ 不純物領域
２４ａ 基板表面
２６ シリコン窒化膜
２７ 多結晶シリコン膜
２８ 側壁
２９ 多結晶シリコン膜
２９ａ 多結晶シリコン膜
３０ 側壁
３０ａ レジストパターン
３１ レジスト膜
３１ａ ゲート電極
３１ｂ ゲート電極
３１ｃ ゲート電極
３１ｄ ゲート電極
３２ プラグ
３３ プラグ
３４ 選択線
３５ 選択線
３６ プラグ
３８ ローカルデータ線
３９ 素子分離領域
４０ メモリセル
ＤＬ ローカルデータ線
ＧＢＬ グローバルデータ線
ＳＴ１〜ＳＴ６ 選択トランジスタ
ＷＬ ワード線

Claims (8)

  1. （ａ）第１方向に沿って形成されたローカルデータ線と、
    （ｂ）前記ローカルデータ線の上層に形成され、前記第１方向に沿って形成されたグローバルデータ線と、
    （ｃ）前記第１方向と垂直な第２方向に形成されたワード線と、
    （ｄ）前記ローカルデータ線と前記ワード線が平面的に交差する交差領域に形成された電荷蓄積部とを有し、
    前記電荷蓄積部に蓄積された電荷に応じて、前記ローカルデータ線を流れる電流が変化することにより情報を記憶する半導体記憶装置であって、
    １本の前記グローバルデータ線としての第１グローバルデータ線と、複数の前記ローカルデータ線のうちの第１ローカルデータ線が第１選択トランジスタおよび第２選択トランジスタを介して接続され、
    前記第１グローバルデータ線と複数の前記ローカルデータ線のうちの第２ローカルデータ線が第３選択トランジスタおよび第４選択トランジスタを介して接続され、
    前記第１グローバルデータ線と複数の前記ローカルデータ線のうちの第３ローカルデータ線が第５選択トランジスタおよび第６選択トランジスタを介して接続され、
    前記第１グローバルデータ線と複数の前記ローカルデータ線のうちの第４ローカルデータ線が第７選択トランジスタおよび第８選択トランジスタを介して接続されており、
    前記第１選択トランジスタは、
    （ｅ１）前記第１ローカルデータ線の上層に形成された第１ゲート電極と、
    （ｅ２）前記第２方向に沿って形成され、前記第１ゲート電極の上層に形成された第１選択線と、
    （ｅ３）前記第２方向に沿って形成され、前記第１ゲート電極の上層に形成された第２選択線とを有し、
    前記第２選択トランジスタは、
    （ｆ１）前記第１ローカルデータ線の上層に形成された第２ゲート電極と、
    （ｆ２）前記第２方向に沿って形成され、前記第２ゲート電極の上層に形成された第３選択線と、
    （ｆ３）前記第２方向に沿って形成され、前記第２ゲート電極の上層に形成された第４選択線とを有し、
    前記第３選択トランジスタは、
    （ｇ１）前記第２ローカルデータ線の上層に形成された第３ゲート電極と、
    （ｇ２）前記第２方向に沿って形成され、前記第３ゲート電極の上層に形成された前記第１選択線と、
    （ｇ３）前記第２方向に沿って形成され、前記第３ゲート電極の上層に形成された前記第２選択線とを有し、
    前記第４選択トランジスタは、
    （ｈ１）前記第２ローカルデータ線の上層に形成された第４ゲート電極と、
    （ｈ２）前記第２方向に沿って形成され、前記第４ゲート電極の上層に形成された前記第３選択線と、
    （ｈ３）前記第２方向に沿って形成され、前記第４ゲート電極の上層に形成された前記第４選択線とを有し、
    前記第５選択トランジスタは、
    （ｉ１）前記第３ローカルデータ線の上層に形成された第５ゲート電極と、
    （ｉ２）前記第２方向に沿って形成され、前記第５ゲート電極の上層に形成された前記第１選択線と、
    （ｉ３）前記第２方向に沿って形成され、前記第５ゲート電極の上層に形成された前記第２選択線とを有し、
    前記第６選択トランジスタは、
    （ｊ１）前記第３ローカルデータ線の上層に形成された第６ゲート電極と、
    （ｊ２）前記第２方向に沿って形成され、前記第６ゲート電極の上層に形成された前記第３選択線と、
    （ｊ３）前記第２方向に沿って形成され、前記第６ゲート電極の上層に形成された前記第４選択線とを有し、
    前記第７選択トランジスタは、
    （ｋ１）前記第４ローカルデータ線の上層に形成された第７ゲート電極と、
    （ｋ２）前記第２方向に沿って形成され、前記第７ゲート電極の上層に形成された前記第１選択線と、
    （ｋ３）前記第２方向に沿って形成され、前記第７ゲート電極の上層に形成された前記第２選択線とを有し、
    前記第８選択トランジスタは、
    （ｌ１）前記第４ローカルデータ線の上層に形成された第８ゲート電極と、
    （ｌ２）前記第２方向に沿って形成され、前記第８ゲート電極の上層に形成された前記第３選択線と、
    （ｌ３）前記第２方向に沿って形成され、前記第８ゲート電極の上層に形成された前記第４選択線とを有し、
    前記第１選択線と前記第１ゲート電極が接続され、
    前記第４選択線と前記第２ゲート電極が接続され、
    前記第２選択線と前記第３ゲート電極が接続され、
    前記第４選択線と前記第４ゲート電極が接続され、
    前記第２選択線と前記第５ゲート電極が接続され、
    前記第３選択線と前記第６ゲート電極が接続され、
    前記第１選択線と前記第７ゲート電極が接続され、
    前記第３選択線と前記第８ゲート電極が接続されており、
    前記第１ゲート電極、前記第３ゲート電極、前記第５ゲート電極および前記第７ゲート電極の前記第１方向のそれぞれの幅が前記第１選択線の前記第１方向の幅と前記第２選択線の前記第１方向の幅とを合わせた長さよりも長く、
    前記第２ゲート電極、前記第４ゲート電極、前記第６ゲート電極および前記第８ゲート電極の前記第１方向のそれぞれの幅が前記第３選択線の前記第１方向の幅と前記第４選択線の前記第１方向の幅とを合わせた長さよりも長いことを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置であって、
    前記第１ゲート電極および前記第２ゲート電極の前記第２方向の幅が前記第１ローカルデータ線の前記第２方向の幅と同じ幅であり、
    前記第３ゲート電極および前記第４ゲート電極の前記第２方向の幅が前記第２ローカルデータ線の前記第２方向の幅と同じ幅であり、
    前記第５ゲート電極および前記第６ゲート電極の前記第２方向の幅が前記第３ローカルデータ線の前記第２方向の幅と同じ幅であり、
    前記第７ゲート電極および前記第８ゲート電極の前記第２方向の幅が前記第４ローカルデータ線の前記第２方向の幅と同じ幅であることを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置であって、
    前記ローカルデータ線のピッチ幅が前記ローカルデータ線と前記グローバルデータ線を接続するプラグの径よりも小さいことを特徴とする半導体記憶装置。
  4. 請求項１記載の半導体記憶装置であって、
    前記ワード線のピッチ幅が前記ローカルデータ線と前記グローバルデータ線を接続するプラグの径よりも小さいことを特徴とする半導体記憶装置。
  5. 請求項１記載の半導体記憶装置であって、
    前記第４選択線と前記第２ゲート電極を接続するプラグと前記第４選択線と前記第４ゲート電極を接続するプラグが一体に形成され、
    前記第２選択線と前記第３ゲート電極を接続するプラグと前記第２選択線と前記第５ゲート電極を接続するプラグが一体に形成され、
    前記第３選択線と前記第６ゲート電極を接続するプラグと前記第３選択線と前記第８ゲート電極を接続するプラグが一体に形成されていることを特徴とする半導体記憶装置。
  6. 請求項１記載の半導体記憶装置であって、
    複数の前記グローバルデータ線に対し、１本置きに動作させることで書き込み動作を行なうことを特徴とする半導体記憶装置。
  7. 請求項１記載の半導体記憶装置であって、
    複数の前記グローバルデータ線に対し、１本置きに動作させることで読み出し動作を行なうことを特徴とする半導体記憶装置。
  8. 請求項１記載の半導体記憶装置であって、
    前記ローカルデータ線と前記ワード線が平面的に交差する交差領域において、
    前記ローカルデータ線の下部が半導体基板から絶縁されていることを特徴とする半導体記憶装置。
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