JP4868145B2 - セラミック電子部品及びその製造方法 - Google Patents

Description

本発明は、セラミック基体の内部に内部電極層を埋設したセラミック電子部品及びその製造方法に関する。より詳しくは、積層セラミックコンデンサ、チップインダクタ、チップ抵抗又はそれらの複合型のセラミック電子部品、及び、その製造方法に関する。

この種のセラミック電子部品は、いわゆるチップ部品として用いられるもので、六面体状のセラミック基体の相対する両端に、端子電極が付与されている。これらの端子電極は、セラミック基体の内部に埋設された内部電極層と接続されており、この内部電極層によって取得された電気的特性を、外部に導きだすために用いられるものである。端子電極は、通常、セラミック基体の側面に導電性ペーストを塗布した後、その上に電気めっきを施すことによって形成される。

この種のセラミック電子部品において問題となるのは、導電性ペーストが、角ばった六面体状のセラミック基体の側面などに塗布されることになるため、セラミック基体の角部における導電性ペーストの塗布厚みが薄くなり、その後のめっき処理において、めっき液が、膜厚のうすい角部からセラミック基体の内部に侵入し、ＩＲ劣化（直流抵抗分の増大）を招いてしまう点である。

導電性ペーストの塗布厚みを増大させれば、上述した問題点を解消することはできようが、この種のセラミック電子部品においては、採りえる外形形状（横、縦及び厚みの各寸法）が制限されており、導電性ペーストに許容される塗布厚みに限界がある。特に、最近のこの種のセラミック電子部品は、外形形状が、例えば、１．０×０．５×０．５ｍｍのように小型化、薄型化されており、導電性ペーストの取りえる塗布厚みに厳しい限界が付されることになる。

また、導電性ペーストの塗布厚みを増大させると、厚み変動が生じ易くなり、外観上の問題が生じることに加えて、チップ型電子部品をリフローはんだ付けにて基板実装する際に、チップ型電子部品が基板に対して直立する、いわゆるチップ立ち（ツームストーン現象）が生じやすくなる。

端子電極の形成方法に関しては、従来より種々の提案がなされてはいるが、上述した問題点は、未だ完全には解決されていない。例えば、予め導電性ペーストを浸透させた弾性体にセラミック電子部品を押しこみ、焼成後１０ｎｍから２μｍになるように導電性ペーストを塗布する方法（特許文献１参照）や、予めセラミック電子部品端部に必要厚み以上の導電性ペーストを塗布した後、余剰な導電性ペーストを表面に凹凸加工を施した支持体に転移させて取り除き、厚みの均一な導電性ペースト膜を形成する方法（特許文献２参照）や、同様に必要厚み以上の導電性ペーストを塗布した後、余剰分をナイロンメッシュに転写することにより取り除き、厚みの均一な導電性ペースト膜を形成する方法（特許文献３参照）や、セラミック電子部品の端部に導電性ペーストを塗布した後、導電性ペーストを塗布したセラミック電子部品の端部を、開気孔を有する弾性体に押し込み、その後前記弾性体より引き離すことにより、前記セラミック電子部品の端部に付着している余剰な導電性ペーストを、弾性体の開気孔に吸収させて除去する方法（特許文献４参照）を開示している。

しかしながら、特許文献１により提案されている方法では、弾性体の位置によりペースト含有量が変化したり、セラミック電子部品を押しこんだ際に弾性体が均一に変形しにくいため、外部電極側面部寸法が変動しやすい。寸法の変動により、外形寸法が変動し、歩留まりが低下することに加えて、チップ立ち現象が生じやすくなる。

また、特許文献２および３により提案されている方法では、側面部に塗布された導電性ペーストが掻き取りに使用する治具類に直接接触する割合が小さいため、側面部の導電性ペーストを効率的に掻き取ることができず、側面部の導電性ペースト膜が厚くなってしまう。その結果、外観上の問題が生じることに加えて、焼成工程において、導電性ペースト膜の収縮量が大きくなるため、セラミック電子部品にその収縮に起因する応力が負荷されることになり、外部電極端部を基点として、チップ型電子部品の外周部にクラックが発生しやすくなる。クラックの発生は、めっき液の侵入を許し、ＩＲ劣化（直流抵抗増大）を惹起する。

更に、特許文献４に記載されている方法では、弾性体の開気孔による導電性ペーストの吸収作用は、必ずしも一定化できるものではないから、完全な対策とはなり得ない。特に、小型化の進んだ現在のセラミック電子部品においては、ほんの僅かの吸収量の変動が生じただけで、意図した効果を得られなくなる。
特開平１０−３２１４６０号公報 特開平８−１３０１７０号公報 特許第２８７３３４５号公報 特開２００５−１２３４０７公報

本発明の課題は、めっき液侵入によるＩＲ劣化を回避し得る端子電極構造を有するセラミック電子部品を提供することである。

本発明のもう一つの課題は、端子電極の膜厚を一定化し、外形形状を規格内に収めるとともに、ツームストーン現象の発生を防止し得るセラミック電子部品を提供することである。

上述した課題を達成するため、本発明に係るセラミック電子部品は、セラミック基体と、内部電極層と、端子電極とを含む。前記セラミック基体は、六面体であり、前記内部電極層は、前記セラミック基体の内部に埋設され、少なくとも一端が、前記セラミック基体の側面に導出されている。前記端子電極は、前記内部電極層の一端が導出された前記側面、及び、前記側面に隣接する４つの面に連続して形成されており、更に、前記側面と前記４つの面とが交差する角部の最小厚みをＲとし、前記角部から前記４つの面上における先端までの長さをＢとし、端子電極を含む素体長手方向の長さをＬとしたとき、２０．５×１０^-2≦Ｂ／Ｌ≦２８．５×１０^-2、及び、０．６１×１０^-2≦Ｒ／Ｌ≦０．９８×１０^-2を満たす。

本発明に係るセラミック電子部品において、六面体として構成されたセラミック基体の相対する両端に、端子電極が付与されている。これらの端子電極は、セラミック基体の内部に埋設された内部電極層と接続されており、この内部電極層によって取得された電気的特性を、外部に導きだすために用いられるものである。端子電極は、通常、セラミック基体の側面に導電性ペーストを塗布した後、その上に電気めっきを施すことによって形成される。

上述したセラミック電子部品では、導電性ペーストを、角ばった六面体状のセラミック基体の側面などに塗布することになるため、何らの処理もなされなければ、セラミック基体の角部における導電性ペーストの塗布厚みが薄くなり、その後のめっき処理において、めっき液が、膜厚のうすい角部からセラミック基体の内部に侵入し、ＩＲ劣化を招いてしまう。このことは既に述べたとおりである。

この問題点を解決する手段として、本発明では、六面体であるセラミック基体の側面、及び、側面に隣接する４つの面に連続して、端子電極を形成した構造において、側面と４つの面とが交差する角部の最小厚みをＲとし、角部から前記４つの面上における先端までの長さをＢとし、端子電極を含む素体長手方向の長さをＬとしたとき、厚みＲ、長さＢ、及び、端子電極を含む素体長手方向の長さＬについて、上述した２つの条件式を満たすようにした。上述した２つの条件式を満たすことにより、めっき工程におけるめっき液の侵入を防止することができる。

しかも、上述した２つの条件式を満たす場合、浸漬工程において、導電性ペーストの付着量の範囲も間接的に限定されるから、導電性ペーストが過度に付着するのを回避しえるから、その上にめっきして最終的に得られる端子電極の膜厚を一定化し、外形形状を規格内に収めるとともに、ツームストーン現象の発生を防止し得る。

上述した２つの条件式は、厚みＲ、長さＢ、及び、端子電極を含む素体長手方向の長さＬから構成される。厚みＲ、長さＢの値は、４．０μｍ≦Ｒ≦１０μｍ、及び、１８０μｍ≦Ｂ≦２６０μｍを満たす範囲であることが好ましい。

浸漬工程によって導電性ペーストを塗布する場合、上述した厚みＲ及び長さＢの条件式（４．０μｍ≦Ｒ≦１０μｍ、及び、１８０μｍ≦Ｂ≦２６０μｍ）は、端子電極の側面上で見た厚みＴの影響を受ける。厚みＴを４３μｍ≦Ｔ≦６０μｍの範囲に設定することによって、厚みＲ及び長さＢに関する条件式（４．０μｍ≦Ｒ≦１０μｍ、及び、１８０μｍ≦Ｂ≦２６０μｍ）を満たすことができることが確認されている。

又、好ましい別の様態として、厚みＲ、長さＢの値は、１２．４μｍ≦Ｒ≦２０．０μｍ、及び、３９８μｍ≦Ｂ≦５７２μｍを満たす範囲である。上述した厚みＲ及び長さＢの条件式（１２．４μｍ≦Ｒ≦２０．０μｍ、及び、３９８μｍ≦Ｂ≦５７２μｍ）を満たすことができる厚みＴの範囲は、８８μｍ≦Ｔ≦１２４μｍであることが確認されている。

厚みＲ、長さＢ、端子電極を含む素体長手方向の長さＬの値についての詳細は、データを用いて後で説明する。

本発明に係るセラミック電子部品の製造にあたっては、内部電極層を有するセラミック基体の側面側を、電極ペースト中に浸漬して引き上げる。その際、浸漬深さを制御することによって、厚みＲ及び長さＢを制御する。その後、めっき処理を施して、端子電極を形成する。

本発明は、六面体であるセラミック基体に端子電極を有するセラミック電子部品に広く適用できる。とりわけ、形状の小型化、薄型化の進展した積層セラミックコンデンサに有用である。

以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）めっき液侵入によるＩＲ劣化を回避し得る端子電極構造を有するセラミック電子部品を提供することができる。
（ｂ）端子電極の膜厚を一定化し、外形形状を規格内に収めるとともに、ツームストーン現象の発生を防止し得るセラミック電子部品を提供することができる。

本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。

図１は、本発明に係るセラミック電子部品の外観斜視図、図２は本発明に係るセラミック電子部品の代表例として、積層セラミックコンデンサの構造を模式的に示す拡大断面図、図３は図１及び図２に示した積層セラミックコンデンサの端部拡大断面図である。

図を参照すると、本発明に係るセラミック電子部品は、セラミック基体１と、内部電極層３１、３２と、端子電極２１、２２とを含む。セラミック基体１は、面１１〜１６を有する六面体であり、内部電極層３１、３２２は、セラミック基体１の内部に埋設され、少なくとも一端が、セラミック基体１の側面１１、１２に導出されている。図示のセラミック電子部品は、積層セラミックコンデンサであり、誘電体でなるセラミック基体１の厚み方向に、そのセラミック誘電体層を介して、多数の内部電極層３１、３２を埋設した構造になっている。セラミック基体１の組成は周知であり、また、内部電極層３１、３２の形状、厚み、組成なども周知に属する。

端子電極２１、２２は、内部電極層３１、３２２の一端が導出された前記側面１１、１２、及び、側面１１、１２に隣接する４つの面１３〜１６に連続して形成されている。積層セラミックコンデンサの場合、よく知られているように、端子電極２１、２２は、相対向する両側面１１、１２に対称的に設けられ、隣接する内部電極層３１、３２において、その相反する端部がセラミック基体１の側面１１、１２にそれぞれ導出され、異なる端子電極２１、２２のそれぞれに対して接続される。

端子電極２１、２２は、図３に拡大して示すように、第１層２１１の上に、第２層２１２及び第３層２１３を積層した構造を持つ。第１層２１１は、通常、めっき層として形成される第２層２１２及び第３層２１３のためのめっき下地層となる部分であって、浸漬法によって塗布された導電性ペーストを焼き付けて構成されたものである。導電性ペーストの組成は周知技術に属する。

第２層２１２及び第３層２１３は、典型的には湿式バレルメッキ法によって形成される。このうち、第２層２１２は、例えばＮｉを主成分とするもので、保護層として機能する。第３層２１３ははんだ付性を確保するもので、例えばＳｎを主成分とする。

上述したセラミック電子部品の製造にあたっては、まず、図４に図示するように、セラミック基体１の側面１１又は１２を、支持具５によって支持された電極ペースト６中に、浸漬深さＸとなるように浸漬し、図５に図示するように、矢印Ｆの方向に引き上げる。この後、電極ペーストを乾燥させ、焼付けた後、湿式バレルメッキを施す。図１〜図３に示したセラミック電子部品は、このような工程を経て得られたものである。図２において、参照符号Ｌはセラミック電子部品の全長を示し、参照符号Ｈは、面１３〜１６の上で見た端子電極厚みの最大値を示す。

図４、図５に示す工程では、導電性ペーストを、角ばった六面体状のセラミック基体１の側面などに塗布することになるため、何らの処理もなされなければ、セラミック基体１の角部における導電性ペーストの塗布厚みが薄くなり、その後のめっき処理において、めっき液が、膜厚のうすい角部から、セラミック基体１の内部に侵入し、ＩＲ劣化を招いてしまうことは既に述べたとおりである。

この問題点を解決する手段として、本発明では、六面体であるセラミック基体１の側面１１、１２、及び、側面１１、１２に隣接する４つの面１３〜１６に連続して、端子電極２１、２２を形成した構造において、側面１１、１２と、４つの面１３〜１６とが交差する角部の最小厚みをＲとし、角部から４つの面１３〜１６上における先端までの長さをＢとし、セラミック電子部品の全長をＬとしたとき、２０．５×１０^-2≦Ｂ／Ｌ≦２８．５×１０^-2、及び、０．６１×１０^-2≦Ｒ／Ｌ≦０．９８×１０^-2を満たすようにした。この２つ条件式を満たすことにより、めっき工程におけるめっき液の侵入を防止することができる。しかも、上述した２つの条件式を満たす場合、浸漬工程において、導電性ペーストの付着量の範囲も間接的に限定されるから、導電性ペーストが過度に付着するのを回避しえる。このため、その上にめっきして最終的に得られる端子電極２１、２２の膜厚を一定化し、外形形状を規格内に収めるとともに、チップ立ちの発生を防止し得る。

次に、本発明に係るセラミック電子部品の実施例の効果を、比較例のそれと対比して説明する。表１、２は、実施例１〜１３と、比較例１〜９について、浸漬深さＸ、Ｔ／Ｌ（厚み／端子電極を含む素体長手方向の長さ）、Ｒ／Ｌ（厚み／端子電極を含む素体長手方向の長さ）、Ｂ／Ｌ（長さ／端子電極を含む素体長手方向の長さ）、Ｈ／Ｌ（厚み／端子電極を含む素体長手方向の長さ）、不良率、チップ立ち及び容量低下率のデータを示す図である。

浸漬深さＸは、図４に示した電極ペースト６に対する浸漬の深さを示す。不良率は高温負荷試験後にＩＲが低下したチップの割合を示す。不良率は、めっき液の侵入によってＩＲ寿命が劣化することによるものである。ＩＲ寿命、即ち、不良品の判定は、温度８５℃の条件で、電圧１０Ｖを印加し、これを２時間継続した後、セラミック基体１の抵抗値を測定し、抵抗値が１桁以上上昇したものを不良品とした。チップ立ちは、シミュレーションによって判定した。測定に供された積層セラミックコンデンサは、表１では、外形寸法（公称）が１．０×０．５×０．５ｍｍのもの、表２では、外形寸法（公称）が２．０×１．３５×１．３５ｍｍのものである。この積層セラミックコンデンサを、比較例１〜９、実施例１〜１２のそれぞれ毎に、１００個づつ用意し、測定に供した。

尚、表中、Ｗブロット（ダブルブロット）とは、端子電極をディップにて形成した後、平面状の板に２度押し付ける（ブロット処理）ことによって、端子電極を平坦化する工程である。

表１、及び、表２より、２０．５×１０^-2≦Ｂ／Ｌ≦２８．５×１０^-2、及び、０．６１×１０^-2≦Ｒ／Ｌ≦０．９８×１０^-2の条件式を満たす実施例１〜１２では、どの実施例においても不良率が０％であった。更に、容量低下率についても、実施例１〜１２では１０％以下という良好な数値を示した。又、実施例１〜８において、チップ立ちの発生も見られなかった。

これに対して、２０．５×１０^-2≦Ｂ／Ｌ≦２８．５×１０^-2、及び、０．６１×１０^-2≦Ｒ／Ｌ≦０．９８×１０^-2の条件式を満たさない比較例１〜３及び５〜８では、容量低下率のみを見ると０〜５％という低い数値を示すため、一見良好な結果のように思える。しかし、不良率が１０〜１００％という高い数値を示すので、使用状態の悪いセラミック部品であることが分かる。又、不良率が０％を示す比較例４、及び、９についても、容量低下率が１１％と高い数値を示すので、同様に使用状態の悪いセラミック部品であることが確認できた。更に、比較例４は、チップ立ちの発生を防止することができないことが分かった。

以上より、０．５×１０^-2≦Ｂ／Ｌ≦２８．５×１０^-2、及び、０．６１×１０^-2≦Ｒ／Ｌ≦０．９８×１０^-2の条件式を満たす実施例１〜１２のセラミック電子部品は、不良率、容量低下率のいずれも望ましい結果が得られており、めっき液侵入によるＩＲ劣化の回避、及び、ツームストーン現象の発生の防止が可能であることが判明した。

又、表１、表２は、外形寸法の異なるセラミック電子部品を用いて行ったにも関わらず、Ｂ／Ｌ、Ｒ／Ｌの値が同じ領域で、同一の結果を示した。このことより、ＩＲ劣化の回避、及び、ツームストーン現象の発生の防止は、使用するセラミック電子部品の素地寸法に関わらず、Ｂ／Ｌ、Ｒ／Ｌの値に依存して起こると考えられる。

表３、４は、それぞれ、表１、２のデータを、浸漬深さＸ、浸漬深さＸ、厚みＴ、厚みＲ、長さＢ、厚みＨについて表示したものである。不良率、チップ立ち及び容量低下率については、表１、２と重複して表示を行った。

表３を参照すると、角部における最小厚みＲが１．３μｍ〜３．８μｍの範囲、
角部から４つの面１３〜１６上における先端までの長さＢが、１００μｍ〜１７９μｍの範囲にあって、本発明の条件式を満たさない比較例１〜３は、不良率が、最小で５％（比較例３）、最大では１００％（比較例１）にも達する。

また、角部における厚みＲが１１．１μｍ、角部から４つの面１３〜１６上における先端までの長さＢが２８３μｍであって、本発明の条件式を満たさない比較例４は、チップ立ちが発生する。

これに対して、厚みＲ及び長さＢが本発明の範囲内にある実施例１〜８は、不良率が零であり、チップ立ちも発生しない。容量低下率も２〜１０％の範囲内に収まる。これは、集みＲ及び長さＢが適切に選定されているため、湿式バレルメッキメッキ処理において、めっき液の侵入が防止され、不良率や容量低下率が改善されたものと推測される。また、厚みＲ、長さＢ及び厚みＴが適切であるため、チップ立ちの発生が防止されたものと推測される。

表３を見ると、厚みＲ及び長さＢの増減と、厚みＴの増減とは相関関係にあり、厚みＲ及び長さＢが上述した条件式を満たす範囲では、厚みＴは４３μｍ≦Ｔ≦６０μｍを満たしている。

厚みＲ及び長さＢは、浸漬深さＸに対応して変化する。このことは、厚みＲ及び長さＢについて、適正な値を確保するのに、図４において、浸漬深さＸを制御すればよいことを意味する。

表４を参照すると、角部における最小厚みＲが３．０μｍ〜９．５μｍの範囲、
角部から４つの面１３〜１６上における先端までの長さＢが、９９μｍ〜３４８μｍの範囲にあって、本発明の条件式を満たさない比較例５〜８は、不良率が、最小で１０％（比較例８）、最大では１００％（比較例５）にも達する。

これに対して、厚みＲ及び長さＢが本発明の範囲内にある実施例９〜１３は、不良率が零であり、チップ立ちも発生しない。容量低下率も６〜１０％の範囲内に収まる。これは、集みＲ及び長さＢが適切に選定されているため、湿式バレルメッキメッキ処理において、めっき液の侵入が防止され、不良率や容量低下率が改善されたものと推測される。また、厚みＲ、長さＢ及び厚みＴが適切であるため、チップ立ちの発生が防止されたものと推測される。

表４を見ると、厚みＲ及び長さＢの増減と、厚みＴの増減とは相関関係にあり、厚みＲ及び長さＢが上述した条件式を満たす範囲では、厚みＴは８８μｍ≦Ｔ≦１２４μｍを満たしている。

厚みＲ及び長さＢは、浸漬深さＸに対応して変化する。このことは、厚みＲ及び長さＢについて、適正な値を確保するのに、図４において、浸漬深さＸを制御すればよいことを意味する。

以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。

本発明に係る積層セラミックコンデンサの構造を模式的に示す外観斜視図である。 図１に示した積層セラミックコンデンサの一部拡大断面図である。 図２に示した積層セラミックコンデンサの端部を、更に拡大して示す断面図である。 本発明に係るセラミック電子部品の端子電極形成方法を説明する図である。 図４に示した工程の後の工程を説明する図である。

符号の説明

１ セラミック基体
２１ 端子電極
２２ 端子電極
３１ 内部電極層
３２ 内部電極層

Claims (7)

1. セラミック基体と、内部電極層と、端子電極とを含むセラミック電子部品であって、
   前記セラミック基体は、六面体であり、
   前記内部電極層は、前記セラミック基体の内部に埋設され、少なくとも一端が、前記セラミック基体の側面に導出されており、
   前記端子電極は、めっき下地層と、めっき層とを有し、前記内部電極層の一端が導出された前記側面、及び、前記側面に隣接する４つの面に連続して形成されており、更に、前記側面と前記４つの面とが交差する角部の最小厚みをＲとし、前記角部から前記４つの面上における先端までの長さをＢとし、端子電極を含む素体長手方向の長さをＬとしたとき、
   ２０．５×１０^-2≦Ｂ／Ｌ≦２８．５×１０^-2、及び、
   ０．６１×１０^-2≦Ｒ／Ｌ≦０．９８×１０^-2
   を満たし、
   前記めっき下地層は、前記セラミック基体の前記側面を導電性ペーストに浸漬し、塗布された前記導電性ペーストを焼き付けて構成され、前記角部における厚みが、他の部分における厚みよりも薄くなっており、
   前記めっき層は、前記めっき下地層上に形成されており、
   前記最小厚みＲは、前記めっき下地層と、前記めっき層とを含む前記端子電極の厚みである、
   セラミック電子部品。
2. 請求項１に記載されたセラミック電子部品であって、
   ４．０μｍ≦Ｒ≦１０μｍ、及び、
   １８０μｍ≦Ｂ≦２６０μｍ
   を満たす、セラミック電子部品。
3. 請求項２に記載されたセラミック電子部品であって、前記端子電極は、前記側面上で見た厚みＴが、４３μｍ≦Ｔ≦６０μｍを満たす、セラミック電子部品。
4. 請求項１に記載されたセラミック電子部品であって、
   １２．４μｍ≦Ｒ≦２０．０μｍ、及び、
   ３９８μｍ≦Ｂ≦５７２μｍ
   を満たす、セラミック電子部品。
5. 請求項４に記載されたセラミック電子部品であって、前記端子電極は、前記側面上で見た厚みＴが、８８μｍ≦Ｔ≦１２４μｍを満たす、セラミック電子部品。
6. 請求項１乃至５に記載されたセラミック電子部品であって、積層セラミックコンデンサである、セラミック電子部品。
7. 請求項１乃至６の何れかに記載されたセラミック電子部品の製造方法であって、
   前記内部電極層を有する前記セラミック基体の前記側面側を、電極ペースト中に浸漬して引き上げ、その際、浸漬深さを制御することによって、前記厚みＲを制御し、
   その後、めっき処理を施して、前記端子電極を形成する、
   工程を含む製造方法。
   

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