JP4962402B2 - 電気光学装置の駆動回路、電気光学装置および電子機器 - Google Patents

Description

この発明は、電気光学装置の駆動回路、電気光学装置およびこの電気光学装置を表示装置に用いた電子機器に関する。

電気光学装置の一例として、アクティブマトリックス型液晶パネルが知られている。このアクティブマトリックス型液晶パネルは、素子基板と対向基板との間に電気光学材料たる液晶を封入したものである。図１０は、この種のアクティブマトリックス型液晶パネルの一例である液晶パネル１の構成を示すブロック図である。この図１０には、この液晶パネル１の他に、その周辺回路であるタイミング信号生成回路２およびγ補正回路３が図示されている。これらの周辺回路は、１または複数の半導体集積回路によって構成されている。

液晶パネル１の構成を説明するのに先立ち、これらの周辺回路について説明する。タイミング信号発生回路２は、液晶パネル１内の各部の動作タイミングを制御するための各種タイミング信号を発生する回路である。このタイミング信号発生回路２によって発生されるタイミング信号のうち主要なものとして、走査線選択パルスＧと、データ線選択パルスＤＳと、選択信号ＳＥＬＡおよびＳＥＬＢとがある。ここで、走査線選択パルスＧは、１フレーム（１垂直走査）期間毎に１個ずつタイミング信号発生回路２から出力される。また、データ線選択パルスＤＳは、各フレーム期間内の各水平走査期間毎に１個ずつ出力される。また、選択信号ＳＥＬＡおよびＳＥＬＢは、水平走査期間に同期し、排他的にレベルが切り換わる信号であり、選択信号ＳＥＬＡが例えば奇数番目の水平走査期間においてハイレベルとなるとすると、選択信号ＳＥＬＢは偶数番目の水平走査期間においてハイレベルとなる。

γ補正回路３は、液晶パネル１に供給されるアナログ画像信号のγ補正を行う回路である。すなわち、液晶パネル１における画素（後述）は、その表示の階調が印加電圧に対して非線形に変化する特性を有していることから、このγ補正回路３により、画素の非線形特性と逆関数の関係にある非線形変換（γ補正）を予めアナログ画像信号に施して液晶パネル１に供給し、表示の階調をアナログ画像信号に対してリニアに変化させるようにしているのである。

次に、液晶パネル１について説明する。この液晶パネル１は、既に説明したように、素子基板と対向基板との間に電気光学材料たる液晶を封止したものである。ここで、液晶パネル１の素子基板には、図１０に示すように、Ｍ本の平行な走査線１１−ｉ（ｉ＝１〜Ｍ）と、これらと交差するＮ本の平行なデータ線１２−ｊ（ｊ＝１〜Ｎ）が形成されている。そして、これらの走査線１１−ｉ（ｉ＝１〜Ｍ）とデータ線１２−ｊ（ｊ＝１〜Ｎ）との各交差点に、各々Ｍ行Ｎ列をなす画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）とスイッチングトランジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）とが形成されている。

各画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）は、素子基板に設けられた画素電極と、対向基板に設けられた対向電極と、画素電極と対向電極との間に挟まれた液晶とにより構成されている。スイッチングトランジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）は、素子基板上に形成されたＴＦＴ（Thin Film Transistor；薄膜トランジスタ）である。

各データ線１２−ｊは、画素における表示階調を決定するアナログ画像信号を伝送するための配線であり、列を同じくするＭ個のスイッチングトランジスタＴｉｊ（ｉ＝１〜Ｍ）のソースに接続されている。また、各走査線１１−ｉは、アナログ画像信号の書き込みを指令する選択電圧を伝送するための配線であり、行を同じくするＮ個のスイッチングトランジスタＴｉｊ（ｊ＝１〜Ｎ）のゲートに各々接続されている。各スイッチングトランジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）のドレインは、画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の画素電極に各々接続されている。各スイッチングトランジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）は、各々に対応した走査線１１−ｉを介してゲートに選択電圧が印加されることにより導通し、各々のソースに接続されたデータ線１２−ｊ上のアナログ画像信号を画素Ｑｉｊの画素電極に印加する。

液晶パネル１の素子基板には、以上説明した各要素の他、走査線駆動回路１３と、データ線駆動回路１４と、Ｎ個のサンプリング回路１５−ｊ（ｊ＝１〜Ｎ）が各々形成されている。

走査線駆動回路１３は、タイミング信号生成回路２による制御の下、１フレーム（１垂直走査）期間内の各水平走査期間毎に、走査線１１−ｉ（ｉ＝１〜Ｍ）に選択電圧Ｇｉ（ｉ＝１〜Ｍ）を順次供給する回路である。この走査線駆動回路１３は、例えば走査線選択パルスＧを順次シフトするシフトレジスタによって構成することが可能である。このシフトレジスタを用いる場合、同シフトレジスタの各ステージから得られるパルスを走査線１１−ｉ（ｉ＝１〜Ｍ）に供給するように構成すればよい。

データ線駆動回路１４は、各走査線に選択電圧が出力されている間、Ｎ個のサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）を順次出力する回路である。このデータ線駆動回路１４は、例えばデータ線選択パルスＤＳを順次シフトするシフトレジスタによって構成することが可能である。このシフトレジスタを用いる場合、同シフトレジスタの各ステージからサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）を取り出すように構成すればよい。

サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）は、データ線１２−ｊ（ｊ＝１〜Ｎ）に対応して各々設けられている。各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）には、選択信号ＳＥＬＡおよびＳＥＬＢが供給される。また、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）には、１水平期間毎に、サンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）のうち対応するものが与えられる。

各サンプリング回路１５−ｊは、アナログスイッチＳＡ−ｊ、ＳＢ−ｊ、ＳＣ−ｊ、ＳＤ−ｊおよびＳＳ−ｊと、ボルテージフォロア型バッファＢＵＦＡ−ｊおよびＢＵＦＢ−ｊと、容量ＣＡ−ｊおよびＣＢ−ｊとが、図示のように接続されてなるものである。

各アナログスイッチＳＡ−ｊ等は、素子基板上のＴＦＴにより構成されたアナログスイッチスイッチである。ここで、アナログスイッチＳＳ−ｊは、ハイレベルのサンプリングパルスＳＰｊが印加されることにより導通する。また、アナログスイッチＳＡ−ｊは、選択信号ＳＥＬＡがハイレベルである間だけ導通し、アナログスイッチＳＢ−ｊは、選択信号ＳＥＬＡがローレベルである間だけ導通する。また、アナログスイッチＳＣ−ｊは、選択信号ＳＥＬＢがハイレベルである間だけ導通し、アナログスイッチＳＤ−ｊは、選択信号ＳＥＬＢがローレベルである間だけ導通する。

図１１は、以上説明した液晶パネルの動作を示すタイムチャートである。以下、このタイムチャートを参照し、従来のアクティブマトリックス型液晶表示装置の動作について説明する。

図１１に示すように、各フレーム期間では、水平走査期間毎に、選択電圧Ｇ１、Ｇ２、…が順次出力される。また、選択信号ＳＥＬＡおよびＳＥＬＢは、水平走査期間に同期してレベルが排他的に切り換えられる。

図１１に示す例において、選択電圧Ｇ１の出力が行われる第１番目の水平走査期間では選択信号ＳＥＬＡがハイレベル、選択信号ＳＥＬＢがローレベルとされる。このため、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）では、アナログスイッチＳＡ−ｊおよびＳＤ−ｊが導通し、アナログスイッチＳＢ−ｊおよびＳＣ−ｊが非導通となる。

この状態において、サンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）がデータ線駆動回路１４から順次出力されると、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）のアナログスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）が順次導通する。そして、γ補正回路３から順次出力される各画素に対応したアナログ画像信号は、アナログスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）およびＳＡ−ｊ（ｊ＝１〜Ｎ）を介してキャパシタＣＡ−ｊ（ｊ＝１〜Ｎ）に順次印加され、各キャパシタによって保持される。

この間、直前の水平走査期間において各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）のキャパシタＣＢ−ｊ（ｊ＝１〜Ｎ）に書き込まれた電圧が、アナログスイッチＳＤ−ｊ（ｊ＝１〜Ｎ）を介することにより、データ線１２−ｊ（ｊ＝１〜Ｎ）に出力される。データ線１２−ｊ（ｊ＝１〜Ｎ）上の各出力電圧は、選択電圧Ｇ１がハイレベルである間、スイッチングトランジスタＴ１ｊ（ｊ＝１〜Ｎ）を介して、第１行目の画素Ｑ１ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される。図１１では、キャパシタＣＢ−ｊ（ｊ＝１〜Ｎ）からデータ線１２−ｊ（ｊ＝１〜Ｎ）に出力される電圧のうち画素Ｑ１ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される部分が斜線によって示されている。

次に、選択電圧Ｇ２の出力が行われる第２番目の水平走査期間では選択信号ＳＥＬＡがローレベル、選択信号ＳＥＬＢがハイレベルとされる。このため、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）では、アナログスイッチＳＢ−ｊおよびＳＣ−ｊが導通し、アナログスイッチＳＡ−ｊおよびＳＤ−ｊが非導通となる。

この状態において、サンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）がデータ線駆動回路１４から順次出力されると、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）のアナログスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）が順次導通する。そして、γ補正回路３から順次出力される各画素に対応したアナログ画像信号は、アナログスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）およびＳＢ−ｊ（ｊ＝１〜Ｎ）を介してキャパシタＣＢ−ｊ（ｊ＝１〜Ｎ）に順次印加され、各キャパシタによって保持される。

この間、直前の水平走査期間において各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）のキャパシタＣＡ−ｊ（ｊ＝１〜Ｎ）に書き込まれた各電圧が、アナログスイッチＳＣ−ｊ（ｊ＝１〜Ｎ）を介することにより、データ線１２−ｊ（ｊ＝１〜Ｎ）に出力される。このデータ線１２−ｊ（ｊ＝１〜Ｎ）上の各出力電圧は、選択電圧Ｇ２がハイレベルである間、スイッチングトランジスタＴ２ｊ（ｊ＝１〜Ｎ）を介して、第２行目の画素Ｑ２ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される。図１１では、キャパシタＣＡ−ｊ（ｊ＝１〜Ｎ）からデータ線１２−ｊ（ｊ＝１〜Ｎ）に出力される電圧のうち画素Ｑ１ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される部分が斜線によって示されている。

以後の各水平走査期間においても、同様な動作が繰り返され、これにより１画面分の全画素に対応した各アナログ画像信号が、液晶パネル１における画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の各画素電極に印加される。

各画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）では、印加電圧に応じて、画素電極と対向電極とに挟まれた液晶の配向が変化し、画素の透過率が変化する。これにより各画素ではアナログ画像信号に応じた階調での表示が行われる。

ところで、上述した従来の液晶パネルにおいて、外部から入力されたアナログ画像信号は、アナログ信号のまま液晶パネル内に保持され、各画素へと供給されるため、その保持および供給過程において、サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）のスイッチングによって発生するノイズの影響を受け易い。このため、アナログ画像信号をそのままの大きさで各画素に印加するのが困難であり、このことが表示画像の品質を高める上での障害となっていた。

また、特に大型の液晶パネルは、極めて大きな寄生容量が各データ線に介在しており、その容量値がｎＦのオーダに達するものもある。このような大型の液晶パネルでは、データ線を駆動するために大きな駆動力が必要となる。図１０に示す液晶パネル１において、バッファＢＵＦＡ−ｊ（ｊ＝１〜Ｎ）およびＢＵＦＢ−ｊ（ｊ＝１〜Ｎ）が用いられているのは、このような大きな寄生容量を持ったデータ線１２−ｊ（ｊ＝１〜Ｎ）を駆動するためである。ここで、高品質の画像表示を行うためには、液晶パネル１に与えられるアナログ画像信号に正確に対応した電圧がこれらのデータ線１２−ｊ（ｊ＝１〜Ｎ）に印加され、画素の駆動に用いられるべきである。

しかし、ＴＦＴを用いた液晶パネルの場合、ＴＦＴを用いたオペアンプによって、これらのバッファが構成されることとなる。ここで、ＴＦＴは、その閾値やいわゆるｋパラメータ（相互コンダクタンスをトランジスタのチャネル幅／チャネル長によって除したパラメータ）の製造ばらつきが大きい。このため、ＴＦＴの閾値やｋパラメータの製造ばらつきに起因したオフセットがバッファＢＵＦＡ−ｊ（ｊ＝１〜Ｎ）およびＢＵＦＢ−ｊ（ｊ＝１〜Ｎ）に生じ、本来のアナログ画像信号に対応した電圧からずれた電圧がデータ線に印加され、画像表示の品質が劣化することとなる。

このような不都合を回避するためには、オペアンプのオフセットをキャンセルする回路を液晶パネルに設けたり、あるいはオペアンプのオフセットをキャンセルするためのトリミングを個々の液晶パネル毎に実施する、といった策を講じる必要があるが、そのような策を講じた場合には製造コストの増大という別の問題が発生する。

また、従来の液晶パネル１では、ある水平走査期間においてサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）によって容量ＣＡ−ｊ（ｊ＝１〜Ｎ）またはＣＢ−ｊ（ｊ＝１〜Ｎ）へのアナログ画像信号の書き込みが順次行われた後、その次の水平走査期間においてこれらの各アナログ画像信号がデータ線１２−ｊ（ｊ＝１〜Ｎ）に印加される。この間、容量ＣＡ−ｊ（ｊ＝１〜Ｎ）またはＣＢ−ｊ（ｊ＝１〜Ｎ）に保持されたアナログ画像信号がリークにより減衰することとなるが、その減衰量が大きいと、表示画像のコントラストの低下を招くこととなる。しかも、図１１に例示されるように、例えば１列目の画素に対応した容量ＣＡ−１は、水平走査期間内の最初にアナログ画像信号の書き込みが行われるため、次の水平走査期間が始まるまでの間にアナログ画像信号が著しく減衰するのに対し、例えばＮ列目の画素に対応した容量ＣＡ−Ｎは、水平走査期間内の最後にアナログ画像信号の書き込みが行われるため、次の水平走査期間が始まるまでの間におけるアナログ画像信号の減衰は比較的少ない。このように１行を構成する各画素の順位に応じて、異なった減衰量でアナログ画像信号が減衰すると、表示画像のコントラストが画面左右方向に傾斜することになる。

このような問題を回避するためには、１水平走査期間という長期間に亙って容量ＣＡ−ｊ（ｊ＝１〜Ｎ）またはＣＢ−ｊ（ｊ＝１〜Ｎ）に保持されたアナログ画像信号をほぼ一定に維持する必要があり、そのためには、これらの容量を大きくする必要がある。しかし、これらの容量を大きくすると、各容量にアナログ画像信号を書き込む動作が遅くなってしまうため、液晶パネルを高速駆動することが困難になるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、スイッチングノイズやリークの影響を受けることなくアナログ画像信号に対応した電圧を精度良く画素に供給することができ、かつ、アナログ画像信号の高速サンプリングが可能な電気光学装置およびこれを表示装置に用いた電子機器を提供することを目的としている。

この発明は、アナログ画像信号に基づいて、基板にマトリックス状に形成された複数の画素を駆動することにより画像表示を行う電気光学装置の駆動回路において、１水平走査期間内に入力される前記アナログ画像信号をサンプリングパルスに応じて順次サンプリングする複数のサンプリング回路と、前記サンプリングパルスから所定のタイミングでタイミング制御信号を出力するタイミング制御回路と、前記タイミング制御信号に応じて、前記複数のサンプリング回路に保持された各アナログ画像信号の各々をデジタル信号に変換する複数のＡ／Ｄ変換器と、前記デジタル信号を各々記憶する複数の記憶手段と、前記複数の記憶手段に各々記憶された前記デジタル信号をアナログ信号に変換し、前記複数の画素に供給する複数のＤ／Ａ変換器とを具備することを特徴とする電気光学装置の駆動回路を提供するものである。
また、本発明は、上記の電気光学装置の駆動回路であって、前記サンプリングパルスにより前記複数のサンプリング回路のうち１のサンプリング回路が選択されてから当該１のサンプリング回路が次に選択されるまでの期間に、前記タイミング制御回路は、前記１のサンプリング回路に接続されたＡ／Ｄ変換器に前記タイミング制御信号を供給することを特徴とする。
また、本発明は、上記の電気光学装置の駆動回路であって、前記記憶手段は、第１のラッチパルスに応じて、前記複数のＡ／Ｄ変換器から出力されるデジタル信号を各々保持する複数の第１段ラッチと、前記１水平走査期間ごとに与えられる第２のラッチパルスに応じて、前記複数の第１段ラッチに保持された前記デジタル信号を一斉に保持する第２段ラッチと、を備え、前記タイミング制御回路は、前記タイミング制御信号を出力した後、前記第１のラッチパルスを複数の第１段ラッチの各々に供給することを特徴とする。
また、本発明は、上記の電気光学装置の駆動回路であって、前記タイミング制御回路が、前記サンプリングパルスが出力されてから前記タイミング制御信号及び前記第１のラッチパルスを出力するまでの時間は、前記１水平走査期間内であることを特徴とする。
また、本発明は、上記の電気光学装置の駆動回路であって、前記複数のサンプリング回路は、ｋ個のサンプリング回路を有し、前記複数のＡ／Ｄ変換器は、当該ｋ個のサンプリング回路に対応したｋ個のＡ／Ｄ変換器を有し、前記複数の第１段ラッチは、当該ｋ個のＡ／Ｄ変換器に対応したｋ個の第１段ラッチを有し、前記サンプリングパルスは、前記ｋ個のサンプリング回路に対し同時に供給され、前記タイミング制御回路は、前記ｋ個のＡ／Ｄ変換器に対しタイミング制御信号を出力し、前記ｋ個の第１段ラッチに対し前記第１のラッチパルスを出力することを特徴とする。
また、アナログ画像信号に基づいて、基板にマトリックス状に形成された複数の画素を駆動することにより画像表示を行う電気光学装置の駆動回路において、前記アナログ画像信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記デジタル信号を記憶する記憶手段と、前記記憶手段に記憶されたデジタル信号をアナログ信号に変換し、前記画素に供給するＤ／Ａ変換手段とを前記基板上に具備することを特徴とする電気光学装置の駆動回路を提供するものである。

かかる電気光学装置の駆動回路によれば、入力されたアナログ画像信号はデジタル信号に変換され、画素への供給時期まで、デジタル信号として記憶手段に保存される。従って、入力されたアナログ画像信号を劣化させることなく画素に供給することができる。

この電気光学装置の駆動回路は、１水平走査期間内に入力される前記アナログ画像信号を順次サンプリングして保持する複数のサンプリング回路を前記基板上にさらに具備し、前記Ａ／Ｄ変換手段は、前記複数のサンプリング回路に保持された各アナログ画像信号を各々デジタル信号に変換する複数のＡ／Ｄ変換器を具備し、前記記憶手段は、前記複数のＡ／Ｄ変換器から得られる複数のデジタル信号を記憶し、前記Ｄ／Ａ変換手段は、前記記憶手段に記憶された複数のデジタル信号を各々アナログ信号に変換して複数の画素に供給する複数のＤ／Ａ変換器を具備するものであってもよい。

この場合において、前記複数のＡ／Ｄ変換器および記憶手段は、前記複数のサンプリング回路に保持された各アナログ画像信号を、各々が保持されてから１水平走査期間よりも短い時間内にデジタル信号に変換して記憶するようにしてもよい。

また、Ａ／Ｄ変換手段を複数のＡ／Ｄ変換器により構成するのではなく、前記記憶手段が、一定期間内に前記Ａ／Ｄ変換手段から得られる複数のデジタル信号を記憶し、前記Ｄ／Ａ変換手段は、前記記憶手段に記憶された複数のデジタル信号を各々アナログ信号に変換して複数の画素に供給する複数のＤ／Ａ変換器を具備するものであってもよい。

この場合において、前記Ａ／Ｄ変換手段から得られるデジタル信号を前記記憶手段に供給する経路と、外部からのデジタル信号を前記記憶手段に供給する経路とを設けてもよい。

かかる電気光学装置の駆動回路によれば、アナログ画像信号を取り扱う用途と、デジタル画像信号を取り扱う用途の両方に適用することができるので、電気光学装置を必要とする複数種類の電子機器を製造する場合に、その部品たる電気光学装置を共用化し、製造コストを低減することが可能となる。

また、以上説明した各電気光学装置の駆動回路において、Ｄ／Ａ変換手段は、前記記憶手段に記憶されたデジタル信号に対応したアナログ信号にγ補正などの非線形変換を施したアナログ信号を当該デジタル信号から生成するＤ／Ａ変換器によって構成してもよい。

このようにすることで、γ補正などのためのアナログ回路を別途設ける必要がなくなり、装置を簡素化することができる。

本発明は、特に、基板に薄膜トランジスタを形成することにより構成されたＴＦＴアクティブマトリックス型液晶パネルに好適である。

本発明に係る電気光学装置の駆動回路を有する電気光学装置は、それ単体で製造・販売等される他、プロジェクタやコンピュータなどの各種電子機器の表示装置として用いられる。

以下、本発明の実施の形態について図面を参照して説明する。

Ａ・第１の実施形態
図１は、この発明に係る電気光学装置の第１の実施形態であるアクティブマトリックス型液晶パネル１Ａの構成を示すブロック図である。なお、この図において、上述した図１０と対応する部分には同一の符号を付し、その説明を省略する。

この液晶パネル１Ａにおいては、データ線１２−ｊ（ｊ＝１〜Ｎ）に対応し、サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）と、容量Ｃ−ｊ（ｊ＝１〜Ｎ）と、Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）と、第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）と、第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）と、Ｄ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）とが設けられている。

これらの回路を構成する素子は、画素の画素電極やスイッチングトランジスタ等と共に素子基板上に形成されている。

Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）は、例えば逐次比較型のＡ／Ｄ変換器である。これらのＡ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）の各アナログ入力端子は、サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）を各々介して、アナログ画像信号の入力信号ラインに接続されている。また、Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）の各アナログ信号入力端子は、容量Ｃ−ｊ（ｊ＝１〜Ｎ）の一方の電極に接続され、これらの容量における他方の電極は接地されている。

Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）は、容量Ｃ−ｊ（ｊ＝１〜Ｎ）に保持されたアナログ信号をデジタル信号に変換して出力する。ここで、Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）による各Ａ／Ｄ変換は、各々に対応したサンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）がオン状態となって容量Ｃ−ｊ（ｊ＝１〜Ｎ）にアナログ画像信号が書き込まれた後、１水平走査期間よりも短い時間内に開始される。

各ラッチ１７−ｊ（ｊ＝１〜Ｎ）は、各々に対応したＡ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）によるＡ／Ｄ変換が終了した直後、各Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）から出力されたデジタル信号を各々保持する。

Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）および第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）の動作タイミングを制御するタイミング制御回路については各種考えられるが、かかる回路は例えば図２に示すように構成することができる。

この図２に例示するタイミング制御回路は、クロック発生回路２０と、Ｎ個のＡ／Ｄ変換タイミング制御回路２１−ｊ（ｊ＝１〜Ｎ）とを有する。ここで、クロック発生回路２０は、図３に例示するように、一定周波数のクロックＣＬＫを出力する。また、各Ａ／Ｄ変換タイミング制御回路２１−ｊは、図３に例示するように、サンプリングパルスＳＰｊが出力されてから所定個数のクロックＣＬＫが出力された後、Ａ／Ｄ変換器１６−ｊがＡ／Ｄ変換を行って１個のデジタル信号を出力するのに必要な一連のタイミング制御信号をクロックＣＬＫに同期して出力し、その後、Ａ／Ｄ変換器１６−ｊから出力されるデジタル信号をラッチ１７−ｊに書き込むためのラッチパルスを出力する。

このように本実施形態では、サンプリングパルスＳＰｊによってサンプリングされ、容量Ｃ−ｊに保持されたアナログ画像信号は、その後、１水平走査期間よりも短い時間内にデジタル信号に変換され、ラッチ１７−ｊに保持される。従って、従来の液晶パネル１における容量ＣＡ−ｊ（ｊ＝１〜Ｎ）やＣＢ−ｊ（ｊ＝１〜Ｎ）よりも容量Ｃ−ｊ（ｊ＝１〜Ｎ）の容量値を小さくすることができる。

第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）は、第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）の出力データを保持する手段である。図１に示す構成では、タイミング信号生成回路２からこれらのラッチ１８−ｊ（ｊ＝１〜Ｎ）に対し、１水平走査期間毎にラッチパルスＬａｔが与えられる。これにより第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）に保持されたＮ画素分のデジタル信号は第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）に転送される。

Ｄ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）は、第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）に保持された各デジタル信号のＤ／Ａ変換を行う。ここで、Ｄ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）は、単にデジタル信号をこれに対応したアナログ信号に変換するのではなく、Ｄ／Ａ変換時にγ補正を行い、γ補正のなされたアナログ信号をデータ線１２−ｊ（ｊ＝１〜Ｎ）に各々出力する。

このＤ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）として、例えばスイッチドキャパシタ型のＤ／Ａ変換器を用いることができる。

一般的にこの種のスイッチドキャパシタ型のＤ／Ａ変換器は、変換対象であるデジタル信号の各ビットに対応した複数の容量と、各容量に対する充放電を行うためのスイッチング回路とを有している。ここで、各容量は、デジタル信号の各ビットの重みに対応した容量値を有している。そして、スイッチング回路のスイッチング動作により、変換対象である各ビットのうち値が「１」であるビットに対応した容量のみに基準電源からの基準電圧が与えられ、その後、各容量に保持された電荷が加算され、この加算後の電荷に相当するアナログ電圧が出力されるのである。このスイッチドキャパシタ型のＤ／Ａ変換器は、オペアンプを用いることなく、容量とスイッチング用のＴＦＴのみにより構成することができるので、オフセットを生じさせることなく、Ｄ／Ａ変換を行うことができる。

本実施形態におけるＤ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）は、このスイッチドキャパシタ型のＤ／Ａ変換器に対しγ補正機能を付加したものである。簡単のため、３ビットのデジタルデータＤ０〜Ｄ２のＤ／Ａ変換の場合を例に本実施形態におけるＤ／Ａ変換器の概略を説明すると次の通りである。

まず、このＤ／Ａ変換器は、３ビットのデジタルデータＤ０〜Ｄ２に対応した３個の容量を有している。これらの３個の容量は、ビットＤ０〜Ｄ２の各々の重みに対応した容量値Ｃｄａｃ、２Ｃｄａｃおよび４Ｃｄａｃを各々有している。
また、３個の容量とこのＤ／Ａ変換器の出力端子との間にはスイッチが介挿されている。ここで、Ｄ／Ａ変換器の出力端子には、容量値Ｃｓｌｎの寄生容量が介在している。さらにこのＤ／Ａ変換器には、３個の容量に所定の電圧Ｖｄａｃを印加するとともに、Ｄ／Ａ変換器の出力端子に所定の電圧Ｖｓｌｎを印加する直流電源を有している。

このような構成において、上記スイッチを開放した状態で、３個の容量のうち「１」であるビットに対応した容量に直流電源から電圧Ｖｄａｃが印加され、Ｄ／Ａ変換器の出力端子に電圧Ｖｓｌｎが印加される。その後、上記スイッチが導通状態とされる。この結果、３個の容量と出力端子側の寄生容量との間で電荷の移動が行われ、次式により与えられる電圧ＶがＤ／Ａ変換器の出力端子から出力される。

Ｖ＝（Ｎ・Ｃdac・Ｖdac＋Ｃsln・Ｖsln）／（Ｎ・Ｃdac＋Ｃsln）
上記式において、Ｎは下位３ビットに対応した数値である。上記の各容量値と各電圧値とを適当に選ぶことにより、Ｄ／Ａ変換器の出力電圧Ｖを３ビットのデジタルデータに対応した数値Ｎに応じてＳ字状に増加させ、Ｎに対応したアナログ電圧に対してγ補正を施したアナログ電圧を得ることができる。

なお、デジタルデータのビット数が多い場合には、上位ビットの値により上記電圧ＶdacおよびＶslnを切り換え、広い範囲のアナログ電圧を得るようにしてもよい。

以上が本実施形態の構成である。

図４は、以上説明した液晶パネル１Ａの動作を示すタイムチャートである。以下、このタイムチャートを参照し、本実施形態の動作について説明する。

図４に示すように、各水平走査期間では、データ線駆動回路１４からサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）が順次出力され、サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）が順次導通状態とされる。そして、外部から液晶パネル１Ａに入力されるアナログ画像信号ＳｉｇＡは、導通状態となっているサンプリングスイッチＳＳ−ｊを介して容量Ｃ−ｊに印加され、当該サンプリングスイッチＳＳ−ｊが非導通状態に戻ることにより容量Ｃ−ｊに保持される。このようなサンプリング動作が各サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）によって順次行われる結果、アナログ画像信号のＮ個のサンプルＳｉｇＡｊ（ｊ＝１〜Ｎ）が容量Ｃ−ｊ（ｊ＝１〜Ｎ）に順次保持される。

各Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）では、各々に対応した容量Ｃ−ｊにアナログ画像信号のサンプル（以下、アナログサンプルという）ＳｉｇＡｊが保持されてから１水平走査期間より短い所定時間内にアナログサンプルＳｉｇＡｊが開始される。そして、各Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）からＮ個のアナログサンプルＳｉｇＡｊ（ｊ＝１〜Ｎ）に対応したデジタル信号Ｄｊ（ｊ＝１〜Ｎ）が順次出力される。各デジタル信号Ｄｊ（ｊ＝１〜Ｎ）は、各々Ａ／Ｄ変換器からの出力後、直ちに第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）に保持される。

そして、タイミング信号発生回路２からラッチパルスＬａｔが出力されることにより、第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）に保持されたデジタル信号Ｄｊ（ｊ＝１〜Ｎ）は、第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）に一斉に書き込まれる。
その後直ちに、Ｄ／Ａ変換器１８−ｊ（ｊ＝１〜Ｎ）により、第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）に保持されたデジタル信号Ｄｊ（ｊ＝１〜Ｎ）のＤ／Ａ変換が開始される。このＤ／Ａ変換が終了すると、γ補正のなされたアナログ信号がＤ／Ａ変換器１８−ｊ（ｊ＝１〜Ｎ）から出力され、データ線１２−ｊ（ｊ＝１〜Ｎ）に各々供給される。

このデータ線１２−ｊ（ｊ＝１〜Ｎ）上の各アナログ信号は、ハイレベルの選択電圧Ｇｉが出力されている間、スイッチングトランジスタＴｉｊ（ｊ＝１〜Ｎ）を介して、画素Ｑｉｊ（ｊ＝１〜Ｎ）の各画素電極に印加される。

以後の各水平走査期間においても、同様な動作が繰り返され、これにより１画面分の全画素に対応した各アナログ信号が、液晶パネル１における画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の各画素電極に印加され、画像の表示が行われる。

以上のように、本実施形態によれば、サンプリングパルスＳＰｊによって容量Ｃ−ｊに保持されたアナログサンプルＳｉｇＡｊは、その保持後、僅かな時間のうちにデジタル信号Ｄｊに変換され、このデジタル信号ＤｊはＤ／Ａ変換器１８−ｊによるＤ／Ａ変換が開始されるまでラッチ１７−ｊに保持される。このため、容量Ｃ−ｊに保持されたアナログサンプルＳｉｇＡｊがリークによって減衰したとしても、画素に印加される電圧にはその影響が殆ど現れない。従って、本実施形態によれば、高品質での画像表示が可能となる。また、本実施形態によれば、従来の液晶パネル１における容量ＣＡ−ｊ（ｊ＝１〜Ｎ）やＣＢ−ｊ（ｊ＝１〜Ｎ）よりも容量Ｃ−ｊ（ｊ＝１〜Ｎ）の容量値を小さくすることができ、アナログ画像信号の高速サンプリングが可能になるとともに消費電力を低減することができる。

なお、上記実施形態では、各サンプリングパルスＳＰｊが出力されるのに応じて、Ａ／Ｄ変換器１６−ｊおよびラッチ１７−ｊの動作タイミングを制御する制御信号を発生させるようにしたが、Ｎ個のＡ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）およびＮ個のラッチ１７−ｊ（ｊ＝１〜Ｎ）をグループ分けし、各グループ単位でＡ／Ｄ変換の動作制御およびラッチへの書き込み制御を行うようにしてもよい。図５はその場合のタイミング制御回路の構成例を示すものである。この例では、Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）およびラッチ１７−ｊ（ｊ＝１〜Ｎ）がｋ個ずつにグループ分けされている。そして、例えば最初のグループでは、サンプリングパルスＳＰｋ＋１が出力されることにより、Ａ／Ｄ変換タイミング制御回路２１−（ｋ＋１）によるＡ／Ｄ変換器１６−ｊ（ｊ＝１〜ｋ）およびラッチ１７−ｊ（ｊ＝１〜ｋ）の動作タイミングの制御が開始される。また、次のグループでは、サンプリングパルスＳＰ２ｋ＋１が出力されることにより、Ａ／Ｄ変換タイミング制御回路２１−（２ｋ＋１）によるＡ／Ｄ変換器１６−ｊ（ｊ＝ｋ＋１〜２ｋ）およびラッチ１７−ｊ（ｊ＝ｋ＋１〜２ｋ）の動作タイミングの制御が開始される。それ以後の各グループについても同様である。

Ｂ．第２の実施形態
図６はこの発明の第２の実施形態である液晶パネル１Ｂの構成を示すブロック図である。なお、この図において、上述した図１と対応する部分には同一の符号を付し、その説明を省略する。この液晶パネル１Ｂは、上述した第１の実施形態におけるサンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）、容量Ｃ−ｊ（ｊ＝１〜Ｎ）およびＡ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）に相当するものを有していない。その代わりにこの液晶パネル１Ｂは、Ａ／Ｄ変換器２２を有している。このＡ／Ｄ変換器２２には、液晶パネル１Ｂの外部からアナログ画像信号が入力される。Ａ／Ｄ変換器２２は、このアナログ画像信号のＡ／Ｄ変換を１走査期間の間にＮ回繰り返す。１走査期間の間にはデータ線駆動回路１４によってサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）が順次出力される。Ａ／Ｄ変換器２２によるＡ／Ｄ変換は、各サンプリングパルスＳＰｊが出力される前に行われ、サンプリングパルスＳＰｊが出力されるときにはＡ／Ｄ変換によって得られたデジタル信号がラッチ１７−ｊ（ｊ＝１〜Ｎ）に供給される。

ラッチ１７−ｊ（ｊ＝１〜Ｎ）には、データ線駆動回路１４からのサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）が、ラッチパルスとして供給される。各ラッチ１７−ｊは、各々に対応したサンプリングパルスＳＰｊが与えられることにより、その時点においてＡ／Ｄ変換器２２から出力されているデジタル信号を保持する。

本実施形態では、このようなアナログ形式による画像信号の入力経路の他に、デジタル形式による画像信号の入力経路が設けられており、いずれかの入力経路を選択することが可能である。デジタル形式による画像信号の入力経路が選択された場合、外部からのデジタル画像信号ＳｉｇＤは１画素分ずつサンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）の発生タイミングに同期してこの液晶パネル１Ｂに入力される。そして、サンプリングパルスＳＰｊ（ｊ＝１〜Ｎ）によりラッチ１７−ｊ（ｊ＝１〜Ｎ）に順次書き込まれる。

他の構成は第１の実施形態と同様である。

図７は本実施形態の動作を示すタイムチャートである。

このタイムチャートに示すように、本実施形態では、各サンプリングパルスＳＰｊが出力される毎に、Ａ／Ｄ変換器２２からアナログサンプルＳｉｇＡｊに対応したデジタル信号ＳｉｇＤｊが出力され、これがデジタル信号Ｄｊとしてラッチ１７−ｊに保持される。

それ以外の動作は、上記第１の実施形態と同様である。

本実施形態によれば、液晶パネル１Ｂに供給されたアナログ画像信号は、直ちにデジタル信号に変換され、データ線への印加を行う時期が到来するまでデジタル信号としてラッチ１７−ｊ（ｊ＝１〜Ｎ）やラッチ１８−ｊ（ｊ＝１〜Ｎ）に保存され、データ線への印加時にアナログ信号に戻される。従って、液晶パネル１Ｂに入力されてからデータ線に印加されるまでの過程におけるアナログ画像信号の劣化が少なく、高品質での画像表示を行うことができる。

また、本実施形態によれば、電気光学装置によれば、アナログ形式による画像信号の入力経路の他に、デジタル形式による画像信号の入力経路が設けられているので、デジタル形式による画像信号の入力経路アナログ画像信号を取り扱う用途と、デジタル画像信号を取り扱う用途の両方に適用することができる。従って、液晶パネルを必要とする複数種類の電子機器を製造する場合に、その部品たる液晶パネルを共用化し、製造コストを低減することが可能となる。

Ｃ．第３の実施形態
次に、上述した液晶パネル１Ａまたは１Ｂを電子機器に用いた例について説明する。

＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図８は、プロジェクタの構成例を示す平面図である。

この図に示すように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。

液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇは、上述した液晶パネル１Ａまたは１Ｂと同じ構成を有しており、図示しない画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号が上述したアナログ画像信号ＳｉｇＡとして与えられる。これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。

なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、対向基板にカラーフィルタを設ける必要はない。

＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のコンピュータに適用した例について説明する。図９は、このコンピュータの構成を示す正面図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶ディスプレイ１２０６とから構成されている。この液晶ディスプレイ１２０６は、先に述べた液晶パネル１Ａまたは１Ｂの背面にバックライトを付加することにより構成されている。

なお、図８および図９を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、本発明にかかるこれらの各種電子機器に適用可能なのは言うまでもない。

さらに、本発明は、アクティブマトリクス型の液晶パネルとしてＴＦＴを用いたものを例にとって説明したが、これに限られず、スイッチング素子としてＴＦＤ（Thin Film Diode：薄膜ダイオード）を用いたものや、ＳＴＮ液晶を用いたパッシブ型の液晶装置などにも適用可能であり、またシリコン基板にスイッチング素子を作り込む場合にも適用可能である。さらに、液晶表示装置に限られず、エレクトロルミネッセンス素子など、各種の電気光学効果を用いて表示を行う表示装置にも適用可能である。

以上説明したように本発明に係る電気光学装置または電子機器によれば、入力されたアナログ画像信号はデジタル信号に変換され、画素への供給時期まで、デジタル信号として保存される。従って、スイッチングノイズや装置内でのリークの影響によって劣化させることなく、アナログ画像信号を画素に供給し、高品質での画像表示を行うことができる。また、本発明によれば、サンプリングされたアナログ画像信号を保持するための容量を大きなものとする必要がないので、高速サンプリングが可能になり、かつ、消費電力を低減することができる。

この発明の第１の実施形態に係る液晶パネルの構成を示すブロック図である。 同実施形態におけるタイミング制御回路の構成を示すブロック図である。 同タイミング制御回路の動作を示すタイムチャートである。 同実施形態の動作を示すタイムチャートである。 タイミング制御回路の他の構成例を示すブロック図である。 この発明の第２の実施形態に係る液晶パネルの構成を示すブロック図である。 同実施形態の動作を示すタイムチャートである。 この発明の第３の実施形態に係る電子機器の例であるプロジェクタの構成を示す図である。 同電子機器の他の例であるモバイル型コンピュータを示す図である。 従来のアクティブマトリックス型液晶パネルの構成を示すブロック図である。 同液晶パネルの動作を示すタイムチャートである。

符号の説明

１Ａ，１Ｂ…液晶パネル、Ｑｉｊ（ｉ＝１〜Ｍ，ｊ＝１〜Ｎ）…画素、Ｔｉｊ（ｉ＝１〜Ｍ，ｊ＝１〜Ｎ）…スイッチングトランジスタ、１１−ｉ（ｉ＝１〜Ｍ）…走査線、１２−ｊ（ｊ＝１〜Ｎ）…データ線、１３…走査線駆動回路、１４…データ線駆動回路、ＳＳ−ｊ（ｊ＝１〜Ｎ）…サンプリングスイッチ、Ｃ−ｊ（ｊ＝１〜Ｎ）…容量、１６−ｊ（ｊ＝１〜Ｎ）…Ａ／Ｄ変換器、１７−ｊ（ｊ＝１〜Ｎ）…第１のラッチ、１８−ｊ（ｊ＝１〜Ｎ）…第２のラッチ、１９−ｊ（ｊ＝１〜Ｎ）…Ｄ／Ａ変換器、２２…Ａ／Ｄ変換器。

Claims (8)

1. アナログ画像信号に基づいて、基板にマトリックス状に形成された複数の画素を駆動することにより画像表示を行う電気光学装置の駆動回路において、
   複数のデータ線の各々に対応した複数の回路部と、
   クロックを生成するクロック生成回路と、
   を具備し、
   前記複数の回路部の各々は、
   １水平走査期間内に入力される前記アナログ画像信号をサンプリング信号に応じてサンプリングするサンプリングスイッチと、
   前記サンプリングスイッチでサンプリングした信号を保持する容量と、
   前記サンプリングスイッチに前記サンプリング信号が出力されてから前記クロックが所定数出力された後であって、前記容量にサンプリングした信号が保持されてから１水平走査期間より短い所定時間内に、タイミング制御信号を前記クロックに同期して出力するタイミング制御回路と、
   前記タイミング制御信号に応じて、前記容量に保持された信号の各々をデジタル信号に変換するＡ／Ｄ変換器と、
   前記デジタル信号を記憶する記憶手段と、
   前記記憶手段に記憶された前記デジタル信号をアナログ信号に変換し、前記複数の画素に供給すＤ／Ａ変換器と、
   を有する
   ことを特徴とする電気光学装置の駆動回路。
2. 前記タイミング制御回路は、前記サンプリングした信号を前記容量が保持してから当該容量が次にサンプリングした信号を保持するまでの期間に、前記容量に対応したＡ／Ｄ変換器に前記タイミング制御信号を供給することを特徴とする請求項１に記載の電気光学装置の駆動回路。
3. 前記記憶手段は、
   第１のラッチパルスに応じて、前記Ａ／Ｄ変換器から出力されるデジタル信号を保持する第１段ラッチと、
   前記複数の回路部において、前記１水平走査期間ごとに与えられる第２のラッチパルスに応じて、前記第１段ラッチに保持された前記デジタル信号を一斉に保持する第２段ラッチと、
   を備え、
   前記タイミング制御回路は、前記タイミング制御信号を出力した後、前記第１のラッチパルスを第１段ラッチに供給することを特徴とする請求項１又は２に記載の電気光学装置の駆動回路。
4. 前記タイミング制御回路が、前記容量にサンプリングした信号が保持されてから前記タイミング制御信号及び前記第１のラッチパルスを出力するまでの時間は、前記１水平走査期間内であることを特徴とする請求項３に記載の電気光学装置の駆動回路。
5. 前記Ｄ／Ａ変換器は、前記第２段ラッチに保持されたデジタル信号に対応したアナログ信号に非線形変換を施したアナログ信号を当該デジタル信号から生成するＤ／Ａ変換器によって構成されてなることを特徴とする請求項１に記載の電気光学装置の駆動回路。
6. 前記基板上に薄膜トランジスタを形成することにより構成されてなることを特徴とする請求項１乃至５に記載の電気光学装置の駆動回路。
7. 請求項１乃至６に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
8. 請求項７に記載の電気光学装置を表示装置に用いたことを特徴とする電子機器。

Images