JP5190281B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、シフトレジスタ回路を有する表示装置に適用して有効な技術に関する。

例えば、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設される走査線とｙ方向に延在しｘ方向に並設される映像線とで囲まれた画素領域を有する。そして、この画素領域には、走査線からの走査信号の供給によって作動する薄膜トランジスタ（ＴＦＴ）を備えている。
液晶表示装置は、各走査線のそれぞれに走査信号を供給する走査線駆動回路、および各映像線のそれぞれに映像信号を供給する映像線駆動回路を有し、これらの駆動回路は、シフトレジスタ回路を備えている。
一方、前述したアクティブ素子を構成する薄膜トランジスタの半導体層を、多結晶シリコン（ポリシリコン）で形成するポリシリコン型の液晶表示装置も知られている。このようなポリシリコン型の液晶表示装置では、走査線駆動回路および映像線駆動回路を構成する薄膜トランジスタ（例えば、ＭＩＳトランジスタ）も、アクティブ素子を構成する薄膜トランジスタと、同一工程で、前述の一方の基板面に形成される。

この走査線駆動回路として、単チャンネル（ｎ−ＭＯＳ）シフトレジスタ回路を備える液晶表示装置が、例えば、下記、特許文献１、特許文献２に記載されている。
図９は、前述の特許文献１に記載されている単チャンネル（ｎ−ＭＯＳ）シフトレジスタ回路の回路構成を示す回路図である。
以下、図９に示すシフトレジスタ回路の動作について説明する。
（１）スタートパルス（ΦＩＮ）がＨｉｇｈレベル（以下、Ｈレベルという）時に、トランジスタ（ＮＭＴ３）がオンとなり、トランジスタ（ＮＭＴ２）のゲートに基準電圧（ＶＳＳ）が入力されるので、トランジスタ（ＮＭＴ２）がオフとなる。これにより、ダイオード接続のトランジスタ（ＮＭＴ１）を介してノード（Ｎ１）がＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。ここで、ＶＨは第１駆動クロック（Φ１）と第２駆動クロック（Φ２）のＨレベル電圧、Ｖｔｈは、トランジスタ（ＮＭＴ＊）のしきい値電圧である。また、ノード（Ｎ１）がＨレベルとなることにより、トランジスタ（ＮＭＴ７）がオンとなり、トランジスタ（ＮＭＴ６）のゲートに基準電圧（ＶＳＳ）が入力されるので、トランジスタ（ＮＭＴ６）がオフとなる。そして、この後、スタートパルス（ΦＩＮ）がＬｏｗ（以下、Ｌレベルという）となる。
（２）次に、第２駆動クロック（Φ２）がＨレベルとなると、トランジスタ（ＮＭＴ４）を介してノード（Ｎ２）がＨレベルとなり、これにより、容量素子（ＣＢ１）によるブートストラップ効果によりノード（Ｎ１）の電圧がさらに上昇する。そして、ノード（Ｎ２）には、電圧降下のない第２駆動クロックが出力され、これがシフト出力（ＯＵＴ１）となる。ここで、トランジスタ（ＮＭＴ７）はオン状態を、トランジスタ（ＮＭＴ６）はオフ状態を維持する。
また、ノード（Ｎ２）がＨレベルとなると、トランジスタ（ＮＭＴ５）がオンとなるので、ノード（Ｎ３）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。そして、ノード（Ｎ３）がＨレベルとなることにより、トランジスタ（ＮＭＴ１１）がオンとなり、トランジスタ（ＮＭＴ１５）のゲートに基準電圧（ＶＳＳ）が入力されるので、トランジスタ（ＮＭＴ１５）がオフとなる。

（３）次に、第１駆動クロック（Φ１）がＨレベルとなると、トランジスタ（ＮＭＴ８）を介してノード（Ｎ４）がＨレベルとなり、これにより、容量素子（ＣＢ２）によるブートストラップ効果によりノード（Ｎ３）の電圧がさらに上昇する。そして、ノード（Ｎ４）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力（ＯＵＴ２）となる。ここで、トランジスタ（ＮＭＴ１１）はオン状態を、トランジスタ（ＮＭＴ１５）はオフ状態を維持する。
また、ノード（Ｎ４）がＨレベルとなると、トランジスタ（ＮＭＴ９）がオンとなるので、ノード（Ｎ６）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。そして、ノード（Ｎ６）がＨレベルとなることにより、トランジスタ（ＮＭＴ１６）がオンとなり、トランジスタ（ＮＭＴ２０）のゲートに基準電圧（ＶＳＳ）が入力されるので、トランジスタ（ＮＭＴ２０）がオフとなる。
また、ノード（Ｎ４）がＨレベルとなると、トランジスタ（ＮＭＴ１０）もオンとなるので、ノード（Ｎ５）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。そして、ノード（Ｎ５）がＨレベルとなることにより、トランジスタ（ＮＭＴ２）がオンとなり、ノード（Ｎ１）が基準電圧（ＶＳＳ）となる。
以降、同様な操作を繰り返す。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００２−２１５１１８号公報 特開２００６−１０７８４号公報

前述の特許文献１に記載されている単チャンネルシフトレジスタ回路では、安定動作維持のために、非選択段のフローティングノード（図９のＮ１，Ｎ３，Ｎ６,...）を、バイアス電源（Ｖｓｓ）に接続するトランジスタ（図９のＮＭＴ２、ＮＭＴ６、ＮＭＴ１５,...）のゲートは、フローティングメモリーノードとなっている。
このフローティングメモリーノードへの書き込みは、各々の段の走査状態を反映し、１走査に一回書き込み（リフレッシュ）を行う構成となっている。そのため、フローティングメモリーノードのリーク電流が動作安定性に影響し、特に、フローティングメモリーノードのリセット用トランジスタ（図９のＮＭＴ３、ＮＭＴ７、ＮＭＴ１１，．．．）のしきい値電圧Ｖｔｈが低い場合には、リセット用トランジスタ（図９のＮＭＴ３、ＮＭＴ７、ＮＭＴ１１，．．．）のリーク電流が大きくなるので、安定動作が損なわれ、結果として、しきい値の尤度が小さくなる恐れがあった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、単チャンネルシフトレジスタ回路を有する表示装置において、フローティングメモリーノードへの書き込み回数を大きくして、フローティングメモリーノードのリーク電流に対する時間的尤度を向上させることが可能となる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを有し、前記駆動回路は、シフトレジスタ回路を有する表示装置（例えば、液晶表示装置）であって、前記シフトレジスタ回路は、複数段の基本回路で構成され、前記各基本回路は、回路Ａと、回路Ｂと、回路Ｃとで構成され、奇数番目の基本回路において、前記回路Ａは、前段から転送データが入力されている時に、外部から入力される第１駆動クロックを取り込み、自段のシフト出力として出力するとともに、前記回路Ｂに転送データを転送し、前記回路Ｂは、転送データを次段の基本回路の回路Ａに転送するとともに、前記回路Ｃをリセットし、前記回路Ｃは、前記第１駆動クロックの次のタイミング以降の第１駆動クロックに同期して、前記回路Ａと前記回路Ｂとをリセットし、偶数番目の基本回路において、前記回路Ａは、前段から転送データが入力されている時に、前記第１駆動クロックとは位相が異なる外部から入力される第２駆動クロックを取り込み、自段のシフト出力として出力するとともに、前記回路Ｂに転送データを転送し、前記回路Ｂは、転送データを次段の基本回路の回路Ａに転送するとともに、前記回路Ｃをリセットし、前記回路Ｃは、前記第２駆動クロックの次のタイミング以降の第２駆動クロックに同期して、前記回路Ａと前記回路Ｂとをリセットする。

（２）（１）において、前記各基本回路の回路Ａは、第２電極から前記シフト出力を出力する第１トランジスタと、前記第１トランジスタの制御電極と第２電極との間に接続される第１容量素子と、前記第１トランジスタの第２電極と基準電圧との間に接続され、自段の前記回路Ｃによりオン・オフが制御される第１リセットトランジスタとを有し、前記奇数番目の各基本回路の回路Ａの前記第１トランジスタの第１電極には第１駆動クロックが入力され、前記偶数番目の各基本回路の回路Ａの前記第１トランジスタの第１電極には第２駆動クロックが入力され、前記各基本回路の回路Ｂは、前記回路Ａの第１トランジスタの第２電極と、次段の基本回路の回路Ａの第１トランジスタの制御電極との間に接続されるダイオード接続の第２トランジスタと、前記第２トランジスタの第１電極と基準電圧との間に接続され、自段の前記回路Ｃによりオン・オフが制御される第２リセットトランジスタとを有する。
（３）（２）において、前記第１番目の基本回路の第１トランジスタのゲートには、制御電極に前記第２駆動クロックが入力される入力トランジスタを介してスタートパルスが入力される。

（４）（２）または（３）において、前記各基本回路の前記回路Ｃは、ダイオード接続の第３トランジスタと、前記第３トランジスタの第１電極に第２電極が接続される第４トランジスタと、前記第４トランジスタの第２電極と制御電極との間に接続される第２容量素子と、前記第４トランジスタの第１電極と基準電圧との間に接続される第３リセットトランジスタとを有し、前記奇数番目の各基本回路において、前記回路Ｃの第３トランジスタの第２電極と制御電極とには、前記第１駆動クロックが入力されるとともに、前記回路Ｃの第４トランジスタの制御電極には前記第２駆動クロックが入力され、前記偶数番目の各基本回路において、前記回路Ｃの第３トランジスタの第２電極と制御電極とには、前記第２駆動クロックが入力されるとともに、前記回路Ｃの第４トランジスタの制御電極には前記第１駆動クロックが入力され、前記各基本回路の前記回路Ｃの第３リセットトランジスタの第２電極は、自段の基本回路の前記回路Ａの第１リセットトランジスタの制御電極と、前記回路Ｂの第２リセットトランジスタの制御電極に接続され、前記各基本回路の前記回路Ｃの第３リセットトランジスタの制御電極は、前段の基本回路の前記回路Ｂの第２トランジスタの第１電極に接続される。
（５）（４）において、１番目の基本回路の前記回路Ｃの第３リセットトランジスタの制御電極には、前記入力トランジスタを介してスタートパルスが入力される。
（６）（２）ないし（５）の何れかにおいて、前記各基本回路の前記回路Ａの第１トランジスタの第２電極と前記基準電圧との間に接続される第４リセットトランジスタを有し、前記奇数番目の基本回路の第４リセットトランジスタの制御電極には前記第２駆動クロックが入力され、前記偶数番目の基本回路の第４リセットトランジスタの制御電極には前記第１駆動クロックが入力される。

（７）（２）ないし（６）の何れかにおいて、前記各基本回路の回路Ａの第１リセットトランジスタ、回路Ｂの第２リセットトランジスタ、および回路Ｃの第３リセットトランジスタは、直列に接続された２個のトランジスタで構成される。
（８）（２）ないし（７）の何れかにおいて、前記各基本回路の回路Ｂの第２トランジスタの第１電極と、次段の基本回路の回路Ａの第１トランジスタの制御電極との間に接続される第５トランジスタを有し、前記第５トランジスタの制御電極には固定バイアス電圧が入力される。
（９）（２）ないし（８）の何れかにおいて、３番目以降の基本回路の回路Ｂの前記第２トランジスタの第１電極と基準電圧との間に接続され、制御電極にスタートパルスが入力される第５リセットトランジスタを有する。
（１０）（２）ないし（９）の何れかにおいて、３番目以降の基本回路の回路Ｃの前記第４トランジスタの第１電極に接続されるダイオード接続の第６リセットトランジスタを有し、前記第６リセットトランジスタの第２電極と制御電極とには、スタートパルスが入力される。
（１１）（２）ないし（１０）の何れかにおいて、前記各トランジスタは、ｎ型の電界効果トランジスタである。
（１２）（２）ないし（１０）の何れかにおいて、前記各トランジスタは、ｐ型の電界効果トランジスタである。
（１３）（１１）または（１２）において、前記各トランジスタは、半導体層が基板上に形成されたポリシリコンで構成される。
（１４）（１１）または（１２）において、前記各トランジスタは、半導体層が基板上に形成されたアモルファスシリコンで構成される。
（１５）（１）ないし（１４）の何れかにおいて、前記表示装置は、液晶表示装置である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、単チャンネルシフトレジスタ回路を有する表示装置において、フローティングメモリーノードへの書き込み回数を大きくして、フローティングメモリーノードのリーク電流に対する時間的尤度を向上させることが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１のアクティブマトリクス型液晶表示装置の液晶表示パネルの等価回路を示す回路図である。
図１に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｙ方向に並べて設けられｘ方向に延びるｎ本の走査線（ゲート線ともいう）（Ｘ１，Ｘ２,..，Ｘｎ）と、ｘ方向に並べて設けられｙ方向に延びるｍ本の映像線(ソース線、またはドレイン線ともいう）（Ｙ１，Ｙ２，．．．，Ｙｍ）とを有する。
走査線と映像線とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極に接続されるアクティブ素子（薄膜トランジスタ）（Ｔｎｍ）が設けられる。
また、画素電極と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃｎｍ）が設けられる。なお、画素電極と対向電極（ＣＴ）との間には液晶が介在するので、画素電極と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）も形成される。
各走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、走査線駆動回路（ＸＤＶ）に接続され、走査線駆動回路（ＸＤＶ）は、選択走査信号を、Ｘ１からＸｎの走査線に向かって、あるいは、ＸｎからＸ１の走査線に向かって順次供給する。
各映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、スイッチング素子（Ｓｌ，Ｓ２,...,Ｓｍ）のドレイン（または、ソース）に接続されている。スイッチング素子（Ｓ１，Ｓ２,...,Ｓｍ）のソース（または、ドレイン）は、ビデオ信号線（ＤＡＴＡ）に、ゲートは映像線駆動回路（ＹＤＶ）に接続される。映像線駆動回路（ＹＤＶ）は、Ｓ１からＳｍのスイッチング素子に向かって、あるいは、ＳｍからＳ１のスイッチング素子に向かって順次走査する。

本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば対向基板側に設けられる。ＩＰＳ方式の場合は、ＴＦＴ基板側に設けられる。なお、本発明において、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
本実施例では、走査線駆動回路（ＸＤＶ）および映像線駆動回路（ＹＤＶ）の各トランジスタは、半導体層が多結晶シリコン（ポリシリコン）で形成され、アクティブ素子を構成する薄膜トランジスタと、同一工程で、一方の基板面に形成される。

図１に示す走査線駆動回路（ＸＤＶ）、あるいは映像線駆動回路（ＹＤＶ）は、シフトレジスタ回路を有する。
図２は、本実施例のシフトレジスタ回路の回路構成を示す回路図である。
図２に示すように、本実施例のシフトレジスタ回路は複数の基本回路で構成される。各基本回路は、半導体層が、第１基板上に形成されたポリシリコンで構成されるｎ型の電界効果トランジスタ（ｎ型ＭＯＳトランジスタ；以下、単に、トランジスタという）で構成される。
各基本回路は、トランジスタ（本願の第１トランジスタ）（ＭＴ２＊）（ここで、＊＝１，２，３，４,...）と、トランジスタ（ＭＴ２＊）のゲートとドレインとの間に接続される容量素子（ブートストラップ容量）（ＣＢ１＊）と、トランジスタ（ＭＴ２＊）のドレインと、次段のトランジスタ（ＭＴ２＊）のゲートとの間に接続される、ダイオード接続のトランジスタ（本願の第２トランジスタ）（ＭＴ１＊）と、ダイオード接続のトランジスタ（本願の第３トランジスタ）（ＭＴ３＊）と、トランジスタ（ＭＴ３＊）のソースに、ドレインが接続されるトランジスタ（本願の第４トランジスタ）（ＭＴ４＊）と、トランジスタ（ＭＴ４＊）のゲートとドレインとの間に接続される容量素子（ブートストラップ容量）（ＣＢ２＊）と、トランジスタ（ＭＴ２＊）のドレインと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第１リセットトランジスタ）（ＭＴ５＊）と、トランジスタ（ＭＴ１＊）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第２リセットトランジスタ）（ＭＴ６＊）と、トランジスタ（ＭＴ４＊）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第３リセットトランジスタ）（ＭＴ７＊）と、トランジスタ（ＭＴ２＊）のドレインと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第４リセットトランジスタ）（ＭＴ８＊）とを有する。

本実施例において、トランジスタ（ＭＴ２＊）のドレインからシフト出力が出力される。
奇数番目の基本回路では、トランジスタ（ＭＴ２＊）のソースと、トランジスタ（ＭＴ４＊）のゲートには、第１駆動クロック（Φ１）が入力される。また、トランジスタ（ＭＴ３＊）のドレインとゲート、および、トランジスタ（ＭＴ８＊）のゲートには、第２駆動クロック（Φ２）が入力される。ここで、第１駆動クロック（Φ１）と第２駆動クロック（Φ２）とは、位相が１８０°異なるクロックである。
偶数番目の基本回路では、トランジスタ（ＭＴ２＊）のソースと、トランジスタ（ＭＴ４＊）のゲートには、第２駆動クロック（Φ２）が入力される。また、トランジスタ（ＭＴ３＊）のドレインとゲート、および、トランジスタ（ＭＴ８＊）のゲートには、第１駆動クロック（Φ１）が入力される。
また、各基本回路において、トランジスタ（ＭＴ５＊）のゲートと、トランジスタ（ＭＴ６＊）のゲートは、トランジスタ（ＭＴ４＊）のソースに接続され、トランジスタ（ＭＴ７＊）のゲートは、前段の基本回路のトランジスタ（ＭＴ１＊）のソースに接続される。１番目の基本回路のトランジスタ（ＭＴ２１）のゲートと、トランジスタ（ＭＴ７１）のゲートには、トランジスタ（ＭＴ１０）を介してスタートパルス（ΦＩＮ）が入力される。ここで、トランジスタ（ＭＴ１０）のゲートには第２駆動クロック（Φ２）が入力される。

図３は、図２の回路を機能ブロックで表した図である。
図３において、ＯＰ＊は、図１に示すトランジスタ（ＭＴ２＊）と、容量素子（ＣＢ１＊）とで構成される回路であり、ＭＮ１＊は、トランジスタ（ＭＴ１＊）で構成される回路である。また、ＣＰ＊は、トランジスタ（ＭＴ３＊）と、トランジスタ（ＭＴ４＊）と、容量素子（ＣＢ２＊）とで構成される回路である。
回路（ＯＰ＊）は、前段から転送データが入力されている時に、外部から入力される第１駆動クロック（Φ１）、あるいは第２駆動クロック（Φ２）を取り込み、自段のシフト出力（ＯＵＴ＊）として出力するとともに、回路（ＭＮ１＊）に転送データを転送する。
回路（ＭＮ１＊）は、転送データを次段の基本回路の回路（ＯＰ＊）に転送するとともに、次段の基本回路のトランジスタ（ＭＴ７＊）をオンとし、回路（ＣＰ＊）をリセットする。
回路（ＣＰ＊）は、第１駆動クロック（Φ１）または第２駆動クロック（Φ２）を入力とし、不活性状態になった回路（ＯＰ＊）と、回路（ＭＮ１＊）をリセット及び基準電圧（ＶＳＳ）に固定するリセットトランジスタ｛ＴＲ（ＭＴ５＊），ＴＲ（ＭＴ６＊）｝を制御する。

図４は、図２に示す各ノードの電圧変化を示すタイミングチャートである。
以下、本実施例の動作について説明する。
（１）スタートパルス（ΦＩＮ）がＨｉｇｈレベル（以下、Ｈレベルという）の間に、期間ｔ４で、第２駆動クロック（Φ２）がＨレベルとなると、トランジスタ（ＭＴ１０）がオンとなるので、ノード（Ｎ０）がＨレベルとなる。これにより、トランジスタ（ＭＴ７１）がオンとなり、ノード（Ｎ１４）が基準電圧（ＶＳＳ）となる。
（２）次に、期間ｔ５において、第２駆動クロック（Φ２）がＬｏｗレベル（以下、Ｌレベルという）になった後で、期間ｔ６において、第１駆動クロック（Φ１）がＨレベルになると、トランジスタ（ＭＴ２１）を介してノード（Ｎ１１）がＨレベルとなり、これにより、容量素子（ＣＢ１１）によるブートストラップ効果によりノード（Ｎ０）の電圧がさらに上昇する。
このとき、ノード（Ｎ＊２）のＨレベルが、第１および第２駆動クロック（Φ１、Φ２）のＨレベルと等しくなるようにブートストラップ容量（ＣＢ１＊）を設定することにより、ノード（Ｎ１１）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力（ＯＵＴ１）となる。
また、トランジスタ（ＭＴ１１）がオンとなるので、ノード（Ｎ１２）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（ＭＴ７２）がオンとなり、ノード（Ｎ２４）が基準電圧（ＶＳＳ）となる。ここで、ＶＨは第１駆動クロック（Φ１）と第２駆動クロック（Φ２）のＨレベル電圧、Ｖｔｈは、トランジスタ（ＭＴ１＊）のしきい値電圧である。
この期間では、トランジスタ（ＭＴ４１）もオンとなるが、ノード（Ｎ０）の昇圧により、トランジスタ（ＭＴ７１）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ１３）、ノード（Ｎ１４）とも、基準電圧（ＶＳＳ）のままとなる。

（３）次に、期間ｔ７において、第１駆動クロック（Φ１）がＬレベルになった後で、期間ｔ８において、第２駆動クロック（Φ２）がＨレベルになると、トランジスタ（ＭＴ２２）を介してノード（Ｎ２１）がＨレベルとなり、これにより、容量素子（ＣＢ１２）によるブートストラップ効果によりノード（Ｎ１２）の電圧がさらに上昇する。これにより、前述したように、ノード（Ｎ２１）には、電圧降下のない第２駆動クロックが出力され、これがシフト出力（ＯＵＴ２）となる。
また、トランジスタ（ＭＴ１２）がオンとなるので、ノード（Ｎ２２）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（ＭＴ７３）がオンとなり、ノード（Ｎ３４）が基準電圧（ＶＳＳ）となる。同時に、第１駆動クロック（Φ１）がゲートに入力されるトランジスタ（ＭＴ８１）もオンとなり、ノード（Ｎ１１）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（ＭＴ４２）もオンとなるが、ノード（Ｎ１２）の昇圧により、トランジスタ（ＭＴ７２）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２３）、ノード（Ｎ２４）とも、基準電圧（ＶＳＳ）のままとなる。
また、ノード（Ｎ０）がＬレベルとなるので、トランジスタ（ＭＴ７１）がオフとなり、ノード（Ｎ１４）がフローティング状態となる。また、ノード（Ｎ１３）は、トランジスタ（ＴＭ３１）を介してＨレベルとなる。

（４）次に、期間ｔ９において、第２駆動クロック（Φ２）がＬレベルになった後で、期間ｔ１０において、第１駆動クロック（Φ１）がＨレベルになると、トランジスタ（ＭＴ２３）を介してノード（Ｎ３１）がＨレベルとなり、これにより、容量素子（ＣＢ１３）によるブートストラップ効果によりノード（Ｎ２２）の電圧がさらに上昇する。これにより、前述したように、ノード（Ｎ３１）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力（ＯＵＴ３）となる。
また、トランジスタ（ＭＴ１３）がオンとなるので、ノード（Ｎ３２）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（ＭＴ７４）がオンとなり、ノード（Ｎ４４）が基準電圧（ＶＳＳ）となる。同時に、第１駆動クロック（Φ１）がゲートに入力されるトランジスタ（ＭＴ８２）もオンとなり、ノード（Ｎ２１）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（ＭＴ４３）もオンとなるが、ノード（Ｎ２２）の昇圧により、トランジスタ（ＭＴ７３）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ３３）、ノード（Ｎ３４）とも、基準電圧（ＶＳＳ）のままとなる。
また、第１駆動クロック（Φ１）がＨレベルになることにより、容量素子（ＣＢ２１）によるブートストラップ効果により、ノード（Ｎ１３）の電位が上昇するとともに、トランジスタ（ＭＴ４１）がオンとなる。これにより、ノード（Ｎ１３）とノード（Ｎ１４）とは接続され同電位となるが、この電圧は、ノード（Ｎ１３）とノード（Ｎ１４）の寄生容量で決定される。このとき、トランジスタ（ＭＴ５＊）と、トランジスタ（ＭＴ６＊）とが所望のオン抵抗で、オン状態になるように、トランジスタ（ＭＴ３＊）、トランジスタ（ＭＴ４＊）、トランジスタ（ＭＴ５＊）、トランジスタ（ＭＴ６＊）、およびトランジスタ（ＭＴ７＊）の定数を設定することは可能である。
このノード（Ｎ１４）の電圧により、トランジスタ（ＭＴ５１）、トランジスタ（ＭＴ６１）がオンとなり、これにより、ノード（Ｎ１１）と、ノード（Ｎ１２）は、基準電圧（ＶＳＳ）となる。
以降、ノード（Ｎ１４）の電圧が低下しなければ、ノード（Ｎ１２）が、再びＬレベルからＨレベルに変化するまで、ノード（Ｎ１１）、ノード（Ｎ１２）は、基準電圧（ＶＳＳ）に接続されており、この第１段ではフローティングノードがなくなるため、外乱に左右されず安定に動作する。
また、ノード（Ｎ１２）がＬレベルとなるので、トランジスタ（ＭＴ７２）はオフとなり、ノード（Ｎ２４）がフローティング状態となる。また、ノード（Ｎ２３）は、トランジスタ（ＴＭ３２）を介してＨレベルとなる。

（５）次に、期間ｔ１１において、第１駆動クロック（Φ１）がＬレベルになった後で、期間ｔ１２において、第２駆動クロック（Φ２）がＨレベルになると、トランジスタ（ＭＴ２４）を介してノード（Ｎ４１）がＨレベルとなり、これにより、容量素子（ＣＢ１４）によるブートストラップ効果によりノード（Ｎ３２）の電圧がさらに上昇する。これにより、前述したように、ノード（Ｎ４１）には、電圧降下のない第２駆動クロックが出力され、これがシフト出力（ＯＵＴ４）となる。
また、トランジスタ（ＭＴ１４）がオンとなるので、ノード（Ｎ４２）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（ＭＴ７５）（図示せず）がオンとなり、ノード（Ｎ５４）（図示せず）が基準電圧（ＶＳＳ）となる。同時に、第２駆動クロック（Φ２）がゲートに入力されるトランジスタ（ＭＴ８３）もオンとなり、ノード（Ｎ３１）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（ＭＴ４４）もオンとなるが、ノード（Ｎ３２）の昇圧により、トランジスタ（ＭＴ７４）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ４３）、ノード（Ｎ４４）とも、基準電圧（ＶＳＳ）のままとなる。
また、第２駆動クロック（Φ２）がＨレベルになることにより、容量素子（ＣＢ２２）によるブートストラップ効果により、ノード（Ｎ２３）の電位が上昇するとともに、トランジスタ（ＭＴ４２）がオンとなる。これにより、ノード（Ｎ２３）とノード（Ｎ２４）とは接続され同電位となり、ノード（Ｎ２４）の電圧により、トランジスタ（ＭＴ５２）、トランジスタ（ＭＴ６２）がオンとなる。これにより、ノード（Ｎ２１）と、ノード（Ｎ２２）は、基準電圧（ＶＳＳ）となる。
以降、ノード（Ｎ２４）の電圧が低下しなければ、ノード（Ｎ２２）が、再びＬレベルからＨレベルに変化するまで、ノード（Ｎ２１）、ノード（Ｎ２２）は、基準電圧（ＶＳＳ）に接続されており、この第２段ではフローティングノードがなくなるため、外乱に左右されず安定に動作する。
また、ノード（Ｎ２２）がＬレベルとなるので、トランジスタ（ＭＴ７３）はオフとなり、ノード（Ｎ３４）がフローティング状態となる。また、ノード（Ｎ３３）は、トランジスタ（ＴＭ３２）を介してＨレベルとなる。
以降、同様な操作を繰り返すが、ノード（Ｎ１３）とノード（Ｎ２３）との動作についてさらに説明する。
この期間では、トランジスタ（ＭＴ３１）は再びオンとなり、ノード（Ｎ１３）は、再び、Ｈレベル（厳密には、ＶＨ−Ｖｔｈ）となる。

（６）次に、期間ｔ１３において、第２駆動クロック（Φ２）がＬレベルになった後で、期間ｔ１４において、第１駆動クロック（Φ１）がＨレベルになると、容量素子（ＣＢ２１）によるブートストラップ効果により、ノード（Ｎ１３）の電位が上昇するとともに、トランジスタ（ＭＴ４１）がオンとなる。これにより、ノード（Ｎ１３）とノード（Ｎ１４）とは接続され同電位となる。
この動作は、繰り返されるので、ノード（Ｎ１４）は（ＶＨ−Ｖｔｈ）の電圧に漸近する。したがって、トランジスタ（ＭＴ５１）、トランジスタ（ＭＴ６１）のオン状態は維持され、ノード（Ｎ１１）、ノード（Ｎ１２）の電圧は、基準電圧（ＶＳＳ）となる。
また、この期間に、トランジスタ（ＭＴ３２）は再びオンとなり、ノード（Ｎ２３）は、再び、Ｈレベル（厳密には、ＶＨ−Ｖｔｈ）となる。
（７）次に、期間ｔ１５において、第１駆動クロック（Φ１）がＬレベルになった後で、期間ｔ１６において、第２駆動クロック（Φ２）がＨレベルになると、容量素子（ＣＢ２２）によるブートストラップ効果により、ノード（Ｎ２３）の電位が上昇するとともに、トランジスタ（ＭＴ４２）がオンとなる。これにより、ノード（Ｎ２３）とノード（Ｎ２４）とは接続され同電位となる。
この動作は、繰り返されるので、ノード（Ｎ２４）は（ＶＨ−Ｖｔｈ）の電圧に漸近する。したがって、トランジスタ（ＭＴ５２）、トランジスタ（ＭＴ６２）のオン状態は維持され、ノード（Ｎ２１）、ノード（Ｎ２２）の電圧は、基準電圧（ＶＳＳ）となる。

以上説明したように、本実施例では、安定動作のために、不活性段のフローティングノード（Ｎ＊１、Ｎ＊２）を、基準電圧（ＶＳＳ）に接続するためのトランジスタ（ＭＴ５＊，ＭＴ６＊）のゲートに接続されるノード（Ｎ＊４）が、第１および第２駆動クロック（Φ１,Φ２）のどちらかの周期に合わせて、ブートストラップ効果により補強される。
そのため、本実施例では、従来の回路のように、１周期に一度のメモリーノード（Ｎ＊４）ヘの書き込みに比して、リセットトランジスタ（ＭＴ７＊）等のリーク電流に対して安定動作がはるかに堅固になる。
たとえば、２４０段構成のシフトレジスタ回路をとると、従来回路においては、フローティングメモリノードの保持時間の制約が、概ね（１２０＋ａ）（ａ；ブランキング期間）倍緩和される。すなわちリセットトランジスタ（ＭＴ７＊）等のリーク電流に対する尤度が概ね（１２０＋ａ）大きくなることを意味し、使用トランジスタのしきい値電圧（Ｖｔｈ）規格を緩和することが可能となる。

［実施例２］
図５は、本発明の実施例２のシフトレジスタ回路の回路構成を示す回路図である。
本実施例は、図２に示す回路において、リセット専用のトランジスタ（ＭＴ５＊，ＭＴ６＊，ＭＴ７＊）をダブルゲート構造のトランジスタとし、リーク電流の尤度を拡犬したものである。
［実施例３］
図６は、本発明の実施例３のシフトレジスタ回路の回路構成を示す回路図である。
本実施例は、図５に示す回路において、各基本回路のトランジスタ（ＭＴ１＊）のソースと、次段の基本回路のトランジスタ（ＭＴ２＊）のゲートとの間にトランジスタ（本願の第５トランジスタ）（ＭＴ９＊）を挿入したものである。ここで、トランジスタ（ＭＴ９＊）のゲートには、Ｈレベルの固定のバイアス電圧（ＶＤＤ）が入力される。
トランジスタ（ＭＴ９＊）の役割は、ブートストラップ効果で、ノード（Ｎ＊５）の電圧が上昇しても、ノード（Ｎ＊２）の電圧が、概ね（ＶＤＤ−Ｖｔｈ）以上に上昇することを防止し、結果として、トランジスタ（ＭＴ５＊）がオフ時のドレイン電圧の上昇を抑え、ソースドレイン耐圧（Ｂｖｄｓ）に起因のリーク電流による不安定動作に対する尤度を向上させたものである。
この効果は、前述の特許文献２（特開２００６−１０７８４公報）に詳細に記載されている。なお、図２に示す回路においても、トランジスタ（ＭＴ９＊）を追加することも可能である。
図７に図６に示す回路のタイミングチャートを示す。
本実施例では、図７に示すように、ノード（Ｎ＊５）は、容量素子（ＣＢ１＊）によるブートストラップ効果により、昇圧されるのに対して、ノード（Ｎ＊２）は、容量素子（ＣＢ１＊）によるブートストラップ効果を受けない点で、図４に示すタイミングチャートとことなっているが、その他の動作は、図４と同じであるので、詳細な説明は省略する。

［実施例４］
図８は、本発明の実施例４のシフトレジスタ回路の回路構成を示す回路図である。
本実施例では、３段目の基本回路以降に、トランジスタ（本願の第５リセットトランジスタ）（ＭＴ１０＊）と、トランジスタ（本願の第６リセットトランジスタ）（ＭＴ１１＊）（＊＝３，４，５,....）を追加したものである。
トランジスタ（ＭＴ１０＊）は、トランジスタ（ＭＴ１＊）のソースと基準電圧（ＶＳＳ）との間に接続され、トランジスタ（ＭＴ１０＊）のゲートには、スタートパルス（ΦＩＮ）が入力される。
このトランジスタ（ＭＴ１０＊）は、スタート時に、スタートパルス（ΦＩＮ）がＨレベルとなった場合に、３段目の基本回路以降のノード（Ｎ＊２）（＊＝３，４，５,....）を強制的に、基準電圧（ＶＳＳ）と接続し、３段目の基本回路以降のノード（Ｎ＊２）のＬレベルを確実にするものである。
トランジスタ（ＭＴ４＊）のソースに、ソースが接続されるダイオード接続のトランジスタ（ＭＴ１１＊）は、ゲートとドレインに、スタートパルス（ΦＩＮ）が入力される。
このトランジスタ（ＭＴ１１＊）は、スタート時に、スタートパルス（ΦＩＮ）がＨレベルとなった場合、３段目の基本回路以降のノード（Ｎ＊４）（＊＝３，４，５,....）の確実にＨレベルとするものである。
このトランジスタ（ＭＴ１０＊）と、トランジスタ（ＭＴ１１＊）は、電源投人時にフローティングノードを、バイアス電圧に接続し安定状態を確実にするための回路である。

なお、前述の説明では、トランジスタを、全てｎ型のＭＯＳトランジスタで構成する場合について説明したが、電源電圧、駆動クロックのＨレベルとＬレベルとを反転させることで、全てのトランジスタを、ｐ型のＭＯＳトランジスタで構成することも可能である。
また、ＭＯＳトランジスタに代えて、ＭＩＳトランジスタを使用することも可能であるさらに、前述のシフトレジスタ回路を、半導体層がシリコンで構成されるトランジスタで構成し、半導体チップ内の回路とすることも可能である。
さらに、前述した実施例では、本発明を、液晶表示装置のシフトレジスタ回路に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などの他の表示装置に使用されるシフトレジスタ回路にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例１のアクティブマトリクス型液晶表示装置の液晶表示パネルの等価回路を示す回路図である。 本発明の実施例１の単チャンネルシフトレジスタ回路の回路構成を示す回路図である。 図２の回路を機能ブロックで表した図である。 図２に示す各ノードの電圧変化を示すタイミングチャートである。 本発明の実施例２の単チャンネルシフトレジスタ回路の回路構成を示す回路図である。 本発明の実施例３の単チャンネルシフトレジスタ回路の回路構成を示す回路図である。 図６に示す各ノードの電圧変化を示すタイミングチャートである。 本発明の実施例４の単チャンネルシフトレジスタ回路の回路構成を示す回路図である。 従来の単チャンネルシフトレジスタ回路の回路構成を示す回路図である。

符号の説明

Ｘ１，Ｘ２,..，Ｘｎ 走査線（ゲート線）
Ｙ１，Ｙ２，．．．，Ｙｍ 映像線(ソース線、またはドレイン線）
ＸＤＶ 査線駆動回路
ＹＤＶ 映像線駆動回路
Ｓｌ，Ｓ２,...,Ｓｍ スイッチング素子
ＤＡＴＡ ビデオ信号線
Ｔｎｍ アクティブ素子（薄膜トランジスタ）
ＣＴ 対向電極（共通電極）
Ｃｎｍ 保持容量
Ｃｌｃ 液晶容量
Φ１，Φ２ 駆動クロック
ΦＩＮ スタートパルス
ＮＭＴ＊，ＮＭＴＲ＊，ＭＴ１＊，ＭＴ２＊，ＭＴ３＊，ＭＴ４＊，ＭＴ５＊，ＭＴ６＊，ＭＴ７＊，ＭＴ８＊，ＭＴ９＊，ＭＴ１０＊，ＭＴ１１＊ ｎ型ＭＯＳトランジスタ
ＣＢ＊，ＣＢ１＊，ＣＢ２＊ 容量素子
Ｎ＊１，Ｎ＊２，Ｎ＊３，Ｎ＊４，Ｎ＊ ノード

Claims (13)

1. 複数の画素を有する表示パネルと、
   前記各画素を駆動する駆動回路とを有し、
   前記駆動回路は、シフトレジスタ回路を有する表示装置であって、
   前記シフトレジスタ回路は、複数段の基本回路で構成され、
   前記各基本回路は、回路Ａと、
   回路Ｂと、
   回路Ｃとで構成され、
   前記各基本回路の回路Ａは、第２電極からシフト出力を出力する第１トランジスタと、
   前記第１トランジスタの制御電極と第２電極との間に接続される第１容量素子と、
   前記第１トランジスタの第２電極と基準電圧との間に接続され、自段の前記回路Ｃによりオン・オフが制御される第１リセットトランジスタとを有し、
   前記奇数番目の各基本回路の回路Ａの前記第１トランジスタの第１電極には、外部から入力される第１駆動クロックが入力され、
   前記偶数番目の各基本回路の回路Ａの前記第１トランジスタの第１電極には、前記第１駆動クロックとは位相が異なる外部から入力される第２駆動クロックが入力され、
   前記各基本回路の回路Ｂは、前記回路Ａの第１トランジスタの第２電極と、次段の基本回路の回路Ａの第１トランジスタの制御電極との間に接続されるダイオード接続の第２トランジスタと、
   前記第２トランジスタの第１電極と基準電圧との間に接続され、自段の前記回路Ｃによりオン・オフが制御される第２リセットトランジスタとを有し、
   前記各基本回路の前記回路Ｃは、ダイオード接続の第３トランジスタと、
   前記第３トランジスタの第１電極に第２電極が接続される第４トランジスタと、
   前記第４トランジスタの第２電極と制御電極との間に接続される第２容量素子と、
   前記第４トランジスタの第１電極と基準電圧との間に接続される第３リセットトランジスタとを有し、
   前記奇数番目の各基本回路において、前記回路Ｃの第３トランジスタの第２電極と制御電極とには、前記第１駆動クロックが入力されるとともに、前記回路Ｃの第４トランジスタの制御電極には前記第２駆動クロックが入力され、
   前記偶数番目の各基本回路において、前記回路Ｃの第３トランジスタの第２電極と制御電極とには、前記第２駆動クロックが入力されるとともに、前記回路Ｃの第４トランジスタの制御電極には前記第１駆動クロックが入力され、
   前記各基本回路の前記回路Ｃの第３リセットトランジスタの第２電極は、自段の基本回路の前記回路Ａの第１リセットトランジスタの制御電極と、前記回路Ｂの第２リセットトランジスタの制御電極に接続され、
   前記各基本回路の前記回路Ｃの第３リセットトランジスタの制御電極は、前段の基本回路の前記回路Ｂの第２トランジスタの第１電極に接続されることを特徴とする表示装置。
2. 前記第１番目の基本回路の第１トランジスタの制御電極には、制御電極に前記第２駆動クロックが入力される入力トランジスタを介してスタートパルスが入力されることを特徴とする請求項１に記載の表示装置。
3. １番目の基本回路の前記回路Ｃの第３リセットトランジスタの制御電極には、前記入力トランジスタを介してスタートパルスが入力されることを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記各基本回路の前記回路Ａの第１トランジスタの第２電極と前記基準電圧との間に接続される第４リセットトランジスタを有し、
   前記奇数番目の基本回路の第４リセットトランジスタの制御電極には前記第２駆動クロックが入力され、
   前記偶数番目の基本回路の第４リセットトランジスタの制御電極には前記第１駆動クロックが入力されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
5. 前記各基本回路の回路Ａの第１リセットトランジスタ、回路Ｂの第２リセットトランジスタ、および回路Ｃの第３リセットトランジスタは、直列に接続された２個のトランジスタで構成されることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
6. 前記各基本回路の回路Ｂの第２トランジスタの第１電極と、次段の基本回路の回路Ａの第１トランジスタの制御電極との間に接続される第５トランジスタを有し、
   前記第５トランジスタの制御電極には固定バイアス電圧が入力されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
7. ３番目以降の基本回路の回路Ｂの前記第２トランジスタの第１電極と基準電圧との間に接続され、制御電極にスタートパルスが入力される第５リセットトランジスタを有することを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
8. ３番目以降の基本回路の回路Ｃの前記第４トランジスタの第１電極に接続されるダイオード接続の第６リセットトランジスタを有し、
   前記第６リセットトランジスタの第２電極と制御電極とには、スタートパルスが入力されることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
9. 前記各トランジスタは、ｎ型の電界効果トランジスタであることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
10. 前記各トランジスタは、ｐ型の電界効果トランジスタであることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
11. 前記各トランジスタは、半導体層が基板上に形成されたポリシリコンで構成されることを特徴とする請求項９または請求項１０に記載の表示装置。
12. 前記各トランジスタは、半導体層が基板上に形成されたアモルファスシリコンで構成されることを特徴とする９または請求項１０に記載の表示装置。
13. 前記表示装置は、液晶表示装置であることを特徴とする請求項１ないし請求項１２のいずれか１項に記載の表示装置。

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