JP5745075B2 - 高速入出力デバイスの試験 - Google Patents

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Description

本発明の実施形態は、一般に電子デバイスの分野に関し、より具体的には、高速入出力デバイスの試験に関する。
商用集積回路（ＩＣ）の価格は、常に競争圧力にさらされている。多くの方法で製造コストを削減することはできるが、ＩＣを試験するコストは厳しいままであり、コストレベルは増加しないまでも改善されていない。多くのＩＣ欠陥は、正確かつ確実に検出するのが困難であり、ＩＣが小型化して実行速度が高速化し続けるにつれ、このような検出のための試験はますます複雑になる可能性がある。
複雑性を必要とするＩＣの中に、高速入出力（ＨＳＩＯ）デバイスがある。ＨＳＩＯ試験を正しく機能させることはより困難であり、このような試験では、追加の専用の高性能ＡＴＥ（自動試験装置）を利用することが多いため、ＨＳＩＯデバイスの試験コストは、従来のデジタル同等物と比較して実に高くなり得る。特に、ＨＳＩＯデバイスの差動ボンディングワイヤの欠陥は、検出が困難な場合がある。
ＨＳＩＯデバイスの試験では、ＨＳＩＯループバック試験が、ＨＳＩＯ試験のコストを削減するための有用な試験選択肢となることができる。１又はそれ以上の送信機出力をループバックさせて１又はそれ以上の受信機入力に試験信号を送信する従来のＨＳＩＯループバック試験は、ＨＳＩＯ試験のための専用の高性能ＡＴＥを必要とせずに試験を可能にすることができる。
多くの場合、ＨＳＩＯデバイスは、２ビットワイヤを通じた差動信号を採用し、本質的に耐障害性がある。このため、ループバック試験では、欠陥のあるＨＳＩＯデバイスが合格してしまい、これがその後に現場での応用で機能しなくなることがある。ループバック試験の低価格な利点を保つために、この試験品質のギャップを、ループバック試験環境への試験アクセスを必要とし得る相補的試験方法で埋めることができる。
「高性能シリアルバスのための規格（Ｓｔａｎｄａｒｄ ｆｏｒ ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｅｒｉａｌ Ｂｕｓ）」１３９４〜１９９５、ＩＥＥＥ、１９９６年８月３０日発表及び捕捉
しかしながら、デバイスの高速ラインのうちの差動ラインに試験装置を接続することによって試験アクセスを行うと、一般に試験下のデバイスの動作が妨げられ、これにより試験プロセスが複雑になる。
本発明の実施形態は、一般に高速入出力デバイスの試験に関する。
本発明の第１の態様では、高速入出力装置の実施形態が、送信機及び受信機と、差動信号を送信するための第１のコネクタ及び第２のコネクタを含む、送信機の出力部から受信機の入力部までのループバック接続部とを含む。この装置は、第１の端子及び第２の端子を有する第１のインダクタと、第１の端子及び第２の端子を有する第２のインダクタとをさらに含む。第１のインダクタの第１の端子は第１のコネクタに接続され、第２のインダクタの第１の端子は第２のコネクタに接続され、第１のインダクタの第２の端子及び第２のインダクタの第２の端子は、装置の直流試験のための試験アクセスポートを形成する。
本発明の第２の態様では、高速入出力デバイスを試験する方法が、高速入出力デバイスの送信機の出力部と、このデバイスの受信機の入力部との間の、第１のコネクタ及び第２のコネクタを含むループバック接続部を有効にするステップと、このループバック接続部を使用して、第１のコネクタ及び第２のコネクタを介した差動信号の送信を含む能動的高速試験をデバイスに対して行うステップとを含む。この方法は、ループバック接続部のための試験アクセスポートを介して試験データを受け取ることを含む直流試験をデバイスに対して行うステップをさらに含む。第１の端子及び第２の端子を有する第１のインダクタが、この第１の端子によって第１のコネクタに接続され、第１の端子及び第２の端子を有する第２のインダクタが、この第１の端子によって第２のコネクタに接続され、試験ポートは、第１のインダクタの第２の端子及び第２のインダクタの第２の端子を含む。
同じ参照数字が同様の要素を示す添付図面の図に、本発明の実施形態を限定ではなく一例として示す。
デバイスのループバック試験を示す図である。 ＤＣ結合ＨＳＩＯ装置を示す図である。 ＡＣ結合ＨＳＩＯ装置を示す図である。 高速デバイスのための試験アクセスポートの実施形態を示す図である。 ＤＣ結合ＨＳＩＯ装置へのインダクタ入力部を使用することにより形成された試験アクセスポートの実施形態を示す図である。 電流源の測定を含む試験の実施形態を示す図である。 終端抵抗器の測定を含む試験の実施形態を示す図である。 ＡＣ結合ＨＳＩＯの試験アクセスの実施形態を示す図である。 ＡＣ結合ＨＳＩＯの試験アクセスの実施形態を示す図である。 同時ＤＣパラメータ測定の実施形態を示す図である。 試験装置又はシステムの実施形態を使用して検出されるボンディングワイヤ欠陥を示す図である。 試験装置又はシステムの実施形態を使用して検出される送信機上の開放故障の例を示す図である。 試験装置又はシステムの実施形態を使用して検出される受信機上の開放故障の例を示す図である。 ＤＣ電圧測定を使用した開放故障の検出の実施形態を示す図である。 ＤＣ電流測定を使用した縮退故障の検出の実施形態を示す図である。 ＤＣ電圧測定を使用した縮退故障の検出の実施形態を示す図である。 ＤＣ電流の測定を利用したブリッジ故障の検出の実施形態を示す図である。 ＤＣ電圧の測定を利用したブリッジ故障の検出の実施形態を示す図である。 試験構成の実施形態を示す図である。 高速デバイス試験のプロセスの実施形態を示す図である。 高速デバイスのパラメータ試験のプロセスの実施形態を示す図である。 高速デバイスのボンディングワイヤ試験のプロセスの実施形態を示す図である。 高速デバイスを試験するためのデバイス又はシステムの実施形態を示す図である。
本発明の実施形態は、一般に高速入出力デバイスの試験に関する。
いくつかの実施形態では、方法、装置又はシステムが、高速入出力デバイスの試験を可能にする。いくつかの実施形態では、試験が、ループバック試験に干渉せずにパラメータ試験を可能にするための試験アクセスポートを含む。いくつかの実施形態では、試験が、高速デバイスのボンディングワイヤの故障検出を含むことができる。
ＨＳＩＯデバイス及びシステムでは、一般に差動信号が採用されており、これらの固有の耐障害性が、故障の存在下でも機能ループバック試験に合格するように作用する場合があり、これによりこのような故障の検出が妨げられる。いくつかの実施形態では、機能ループバック試験で検出できない高速デバイスの故障を検出するためのシステムを提供する。
いくつかの実施形態では、方法、装置又はシステムが、試験アクセスが制限されたループバック試験環境におけるＨＳＩＯ差動ボンディングワイヤ試験のプロセスを提供することができる。いくつかの実施形態では、ＨＳＩＯ接続部が容量性負荷の影響を受けやすいという理由で、方法、装置又はシステムが、ループバック機能試験の性能に著しく影響を与えずに試験高速デバイスを提供するための非介入的試験アクセス概念を利用する。いくつかの実施形態では、ＨＤＭＩ（高品位マルチメディアインターフェイス）、シリアルＡＴＡ（アドバンスト・テクノロジ・アタッチメント）、及びＰＣＴ−ｅｘｐｒｅｓｓなどの、ＨＳＩＯの様々な試験規格に試験を適用することができ、この試験を利用して、低コストＨＳＩＯ試験に広く採用されている従来のループバック試験のテスタビリティを向上させることができる。
いくつかの実施形態では、試験法、装置又は方法が、ループバック接続部を活用するインダクタの使用を含む。いくつかの実施形態では、インダクタンスネットワークが、ＤＣパラメータ試験を可能にしながら、ループバック試験に与える影響を低減する支援となる。
図１は、デバイスのループバック試験を示す図である。この図では、試験下のデバイス１００が、出力部及び入力部を表すｋ＝０及び１とするＴＸ［ｋ］及びＲＸ［ｋ］として示す送信機（すなわちＴＸ）１１０及び受信機（すなわちＲＸ）１２０を含む高速入出力デバイスであり、２ビット差動ポートデバイスであると想定する。差動ＨＳＩＯポートは、非反転（正の）ポート及び反転（負の）ポートをそれぞれ表すＰｏｒｔ［ｋ，１］及びＰｏｒｔ［ｋ，０］として示すことができる。これらの正及び負のポートは、簡潔にＰｏｒｔ［ｋ，１：０］として書くことができる。従って、この図では、ＴＸ［ｋ，１：０］からＲＸ［ｋ，１：０］までに、ワイヤ、トレース又はその他のコネクタである試験用のループバックコネクタ１５０がそれぞれ形成される。内蔵型試験ハードウェアを、ＴＸ ＢＩＳＴ（内蔵型自己試験）及びＲＸ ＢＩＳＴとして示すことができる。この図では、ＴＸ ＢＩＳＴにより試験パターンが生成され、送信機を介して送信される。その後、この送信された試験パターンが受信機において再生され、ＲＸ ＢＩＳＴがこれをチェックしてエラーを検出する。いくつかの実施形態では、方法、装置又はシステムが、ループバックコネクタに試験アクセスポートを提供し、これにより試験下のデバイス１００の効果的なパラメータ試験が可能になる。
一般に適応されるＨＳＩＯ接続方式としては、ＤＣ（直流）結合接続及びＡＣ（交流）結合接続が挙げられる。図２に、ＤＣ結合ＨＳＩＯ装置を示し、図３に、ＡＣ結合ＨＳＩＯ装置を示す。図２に示すようなＤＣ結合ＨＳＩＯ装置では、送信機２１０及び受信機２２０が、試験のために差動ワイヤループバックコネクタ２５０によって接続される。送信機２１０は、データビット及びその論理的補完物により制御される１組のスイッチ（Ｄ−、Ｄ＋）２１５を備えた電流源と見なすことができる。受信機２２０は、ＤＣ電力ＡＶＣＣ（アナログ供給電圧）２２５に接続された終端抵抗器を介した電圧感知ユニットと見なすことができる。一般に使用されている終端抵抗器（ＲT［ｋ，ｊ］、ｊ＝０又は１）は、５０Ω抵抗器である。この図では、スイッチの機能は、電流源を差動ワイヤに接続又はこれから切断して、受信機の電圧を制御できるようにすることである。受信機において電圧レベルが感知され、これが送信中のデータ要素として解釈される。データを正しく伝えるために、送信機における電流源の精度及び受信機における終端抵抗は、設計、検証及び試験において極めて重要である。
図３に示すように、ＡＣ結合ＨＳＩＯ接続は、各送信機３１０〜３１５と受信機３２０〜３２５の接続間にコンデンサ３６０を含む。コンデンサ３６０の機能は、ＤＣ信号を阻止してＡＣ信号（又は遷移）を伝搬できるようにすることである。コンデンサ３６０を横切るＤＣ信号は存在しないので、送信機は、データ送信に必要な電圧振幅を生成するために、ＤＣ電源ＡＶＣＣ１に接続された別個のソース終端抵抗器を含む必要がある。一般に使用されている送信機のソース終端抵抗器（ＲS［ｋ，ｊ］、ｊ＝０又は１）も、５０Ω抵抗器である。コンデンサ３６０がＤＣ信号を阻止するので、ＡＶＣＣは、ＡＶＣＣ１と同じ電圧である必要はない。
いくつかの実施形態では、図２に示すＤＣ結合ＨＳＩＯ装置又は図３に示すＡＣ結合装置のいずれかに、試験アクセスポートがパラメータ試験のためのアクセスを提供する。
図４は、高速デバイスの試験アクセスポートの実施形態を示す図である。この図では、試験下のデバイス４００が、ＴＸ ＢＩＳＴ要素４１２を有する送信機４１０を含み、送信機４１０の出力部は、ループバックコネクタ４５０を介して、ＲＸ ＢＩＳＴ要素４２２を有する受信機４２０に接続される。いくつかの実施形態では、テスタチャンネル及びワイヤトレースによりＡＴＥからＴＡＰにもたらされる容量性負荷がループバック試験に著しく干渉しないようにして各ループバックコネクタにテスタチャネルを接続することにより、試験アクセスポート（ＴＡＰ）が形成される。いくつかの実施形態では、ＴＡＰに含まれるインダクタ又はインダクタネットワーク４３０が、試験装置又は試験ユニット（テスタとも呼ばれる）４８０へのＤＣ信号の送信を可能にし、従って試験アクセスポートを介したＤＣパラメータの測定を可能にする。
いくつかの実施形態では、テスタチャネルが、インダクタ又はインダクタンスネットワークを介してループバックコネクタに接続される。このインダクタを使用して、（例えば、一般には１００ＭＨｚを十分に上回る）高速で実行中のループバック試験中に容量性負荷を分離することができ、その後、このインダクタは、送信機が休止状態に保たれている時にＤＣ値を送信するためのワイヤとして機能することができる。図５に、ＤＣ結合ＨＳＩＯ装置へのインダクタ入力部を使用することによって形成された試験アクセスポートの実施形態を示す。この図では、デバイス５００が、ループバック差動ワイヤ、トレース又はその他のコネクタ５５０を介して受信機５２０に接続された送信機５１０を含み、テスタ５８０による試験のための信号を供給するために、インダクタネットワーク５３０などのインダクタを使用して差動ワイヤ５５０への試験ポート接続が生成される。いくつかの実施形態では、インダクタが、回路基板トレース又はその他の接続要素によって生じた静電容量を最小化するために差動ワイヤ５５０の近傍に配置される。
所望のインダクタンスの最小値は、インダクタのインピーダンス方程式Ｚ＝２πｆＬによって求めることができ、式中、Ｚ、ｆ及びＬは、それぞれインピーダンス、周波数及びインダクタンスを表す。例えば、１００ＭＨｚで実行されるループバック試験中に容量性負荷を分離するために１０００Ω又は１ＫΩのインピーダンスが十分である場合、Ｌ＝Ｚ／２πｆ＝１０００／（２π×１０8）＝１．６ｘ１０-6Ｈ、すなわち１．６μＨにより、最低限必要なインピーダンスを求めることができる。従って、例えばＬ＝１０μＨのインダクタを使用した場合、形成された試験アクセスポートからの著しい干渉を伴わずに、このループバック試験を実行することができる。送信機が休止状態、すなわちｆ＝０Ｈｚである場合、Ｚ＝０Ωであり、試験ポートからＡＣ信号が注入されない限り、インダクタはワイヤとして挙動する。いくつかの実施形態では、試験アクセスポートが、ＤＣパラメータ測定のための接続部を提供する。
いくつかの実施形態では、ＡＴＥからの試験アクセスを形成するようにされた基板トレースの容量性負荷をさらに分離するために、ＲL［ｋ，１：０］として示し、例えば図５では１０ＫΩ抵抗として指定している大きな抵抗５４０をインダクタンスネットワーク５３０のインターフェイスに組み込むことができる。ＲL［ｋ，１：０］をできるだけインダクタの近くに配置して、静電容量をさらに制限することができる。ＲL［Ｋ、１：０］抵抗の組み込みはあらゆる用途で利用することができ、従って以下の図面にはＲL［Ｋ、１：０］抵抗を明示的に示していないが、試験アーキテクチャの各実施形態にこのような抵抗を含めることができる。
いくつかの実施形態では、構造試験などのデジタル試験においてインダクタのワイヤ挙動を利用して、試験中に変化しない試験モード信号を供給することもできる。試験アーキテクチャの実施形態を通じた試験モード信号の実装を利用して、非ＨＳＩＯ試験にさらに多くの非ＨＳＩＯピンを利用できるようにし、従っていくつかの例では、全体的な試験時間を短縮することができる。
いくつかの実施形態では、図５の試験アクセス方式を使用して、ループバック試験の妥当性及び性能に著しく影響を与えずに、送信機のドライバ電流、すなわち電流源ＩS、及び受信機の終端抵抗（ＲT［ｋ，１：０］）などのＤＣ設計パラメータを測定することができる。いくつかの実施形態では、テスタ（又はＡＴＥ）にＤＣ信号を印加してこれを測定することにより、同じ試験アクセスを使用して差動ボンディングワイヤ欠陥の検出を試験することもできる。
電流源ＩSの測定を利用して、送信機のドライバ電流の仕様、並びにデータビットＤ＋及びＤ−によって制御されるスイッチ機能を試験することもできる。図６は、電流源の測定を含む試験の実施形態を示す図である。この図では、デバイス６００が、ループバック差動ワイヤ６５０を介して受信機６２０に接続された送信機６１０を含み、テスタ６８０による試験のための信号を供給するために、インダクタネットワーク６３０などのインダクタを使用して差動ワイヤ６５０への試験ポート接続部が生成される。送信機のドライバ電流試験では、受信機から電流が供給されないように、図６に示すように受信機を無効化し、又は終端抵抗器をオフにする。送信機内の補完的データビットＤ＋及びＤ−により、送信機のドライバ電流試験経路を確立することができる。送信機が有効になった場合、図６にＮ−ＦＥＴトランジスタとして示すスイッチの一方がオンになって２つの差動経路の一方に電流源を接続する。図６には、データビットＤ＋＝１（及びＤ−＝０）を示している。これは、例えば、論理「１」値のみで構成された試験パターンを送信機に与えることによって達成することができる。送信機のドライバ電流試験では、ＡＶＣＣの電圧が（ＴＡＰ［ｋ，０］及びＴＡＰ［ｋ，１］として示す）ＴＡＰ［ｋ，１：０］に印加され、この電流が各ＴＡＰを通じて測定される。故障を免れるために、ソース電流が接続されている場合には、ＡＴＥにおいて測定される電流ＩT［ｋ，１］はＩSの指定値に近くなければならず、そうでない場合には０でなければならない。この決定では、方程式ｘ≒ｙが、ｌｉｍL及びｌｉｍRという特定の試験限界に関して、ｙ−ｌｉｍL≦ｘ≦ｙ＋ｌｉｍRと定義される。図６では、例えば、ＩT［ｋ，１］≒ＩS及びＩT［ｋ，０］≒０である。いくつかの実施形態では、電流測定値をさらに使用して、欠陥のあるスイッチ（この図ではＮ−ＦＥＴトランジスタ）を検出することができる。例えば、ｊ＝０又は１とするＩT［ｋ，ｊ］が試験限界から外れている場合、対応するＮ−ＦＥＴトランジスタに欠陥がある（すなわち、開動作、閉動作、又はこれらの両動作が十分に機能しない）と結論付けることができる。ＩT［ｋ，１：０］を測定するために、データビットＤ＋及びＤ−に補完的論理値を与えることができる。
いくつかの実施形態では、送信機のドライバ電流試験を、以下の表１のように要約することができる。
表１−ＴＸドライバ電流試験（ＤＣ結合）
１．ＴＸをオンにしてＲＸをオフにする
２．ＴＡＰ［ｋ，１：０］＝ＡＶＣＣ
３．Ｄ＋＝０、Ｄ−＝１を設定
４．Ｄ［１］＝Ｄ＋、Ｄ［０］＝Ｄ−
５．ＴＡＰ［ｋ，１：０］における電流ＩT［ｋ，１：０］を測定
６．（０≦ｊ≦１）の場合、（ＩT［ｋ，ｊ］≒ＩS＊Ｄ［ｊ］）でなければ不合格とし、式中、＊は乗算を示す
７．Ｄ＋＝１、Ｄ−＝０を設定
８．ステップ４、５及び６を繰り返す。
９．終了
いくつかの実施形態では、同じ試験アクセスプロセスを使用して、終端抵抗器ＲＴ［ｋ，１：０］の測定を同様に実施することができる。図７は、終端抵抗器の測定を含む試験の実施形態を示す図である。この図では、デバイス７００が、ループバック差動ワイヤ７５０を介して受信機７２０に接続された送信機７１０を含み、テスタ７８０による試験のための信号を供給するために、インダクタネットワーク７３０などのインダクタを使用して差動ワイヤ７５０との試験ポート接続部が生成される。いくつかの実施形態では、終端抵抗試験の場合、図７に示すように送信機７１０がオフにされ、送信機に電流は流れていない。試験アクセスポートにＡＶＣＣ−ＩSpecＲTの電圧が印加されると、電流ＩT［ｋ，１：０］を測定することによって終端抵抗を求めることができる。故障を免れるために、測定される電流は、電流ＩT［ｋ，１：０］≒ＩSpecに近くなければならない。電流ＩSpecの値は、終端抵抗の仕様、すなわち終端抵抗器を流れることができる最大電流から求めることができる。ほとんどの場合、ＩSpec＝ＩSである。
或いは、いくつかの実施形態では、ｊ＝０又は１とし、求める終端抵抗をＲT［ｋ，ｊ］としてオームの法則ＲT’［ｋ，ｊ］＝（ＡＶＣＣ−Ｖ［ｋ，ｊ］）／ＩT［ｋ，ｊ］を使用することにより、測定した電流から終端抵抗を求めることができる。従って、差分（ＲT［ｊ］−ＲT’［ｊ］）がＲT［ｊ］の例えば±２０％以内である場合、試験下のデバイスは終端抵抗試験に合格する。
いくつかの実施形態では、受信機の終端抵抗試験手順を、以下の表２のように要約することができる。
表２−ＲＸ終端抵抗試験
１．ＴＸをオフにしてＲＸをオンにする
２．ＴＡＰ［ｋ，１：０］＝ＡＶＣＣ−ＩspecＲT［ｋ，１：０］
３．ＩT［ｋ，１：０］、ＴＡＰ［ｋ，１：０］における電圧をそれぞれ測定
４．（ＩT［ｋ，１：０］≒ＩSpec）でなければ不合格とする
５．終了
いくつかの実施形態では、ＡＣ結合ＨＳＩＯの試験アクセス方式を同様に実施することができる。図８及び図９に、ＡＣ結合ＨＳＩＯの試験アクセスの実施形態を示す。ループバック接続部における送信機と送信機の間の静電容量が、ＤＣ信号が送信機から受信機に及び受信機から送信機に流れるのを阻止するので、図８に示すような並列試験アクセス、及び図９の共有試験アクセスを導入することができる。図８では、デバイス８００が、ループバック差動ワイヤ８５０を介して受信機８２０に接続された送信機８１０を含み、コンデンサ８４０によってＡＣ結合が行われ、テスタ８８０による試験のための信号を供給するために、コンデンサ８４０の送信機側にある第１のインダクタネットワーク８３０及びコンデンサ８４０の受信機側にある第２のインダクタネットワーク８３５などのインダクタを使用して差動ワイヤ８５０への試験ポート接続部が生成される。図９では、デバイス９００が、ループバック差動ワイヤ９５０を介して受信機９２０に接続された送信機９１０を含み、コンデンサ９４０によってＡＣ結合が行われ、テスタ９８０による試験のための信号を供給するために、互いに接続されたコンデンサ９４０の送信機側にある第１のインダクタネットワーク９３０及びコンデンサ９４０の受信機側にある第２のインダクタネットワーク９３５などのインダクタを使用して差動ワイヤ９５０への試験ポート接続部が生成される。
いくつかの実施形態では、並列試験アクセスを使用して、送信機及び受信機のＤＣパラメータ測定を同時に実施することができる。図１０は、同時ＤＣパラメータ測定の実施形態を示す図である。図１０では、デバイス１０００が、ループバック差動ワイヤ１０５０を介して受信機１０２０に接続された送信機１０１０を含み、コンデンサ１０４０によってＡＣ結合が行われ、テスタ１０８０による試験のための信号を供給するために、コンデンサ１０４０の送信機側にある第１のインダクタネットワーク１０３０及びコンデンサ１０４０の受信機にある第２のインダクタネットワーク１０３５などのインダクタを使用して差動ワイヤ１０５０への試験ポート接続部が生成される。いくつかの実施形態では、データビットが、指定された電流路を有効にするように構成される。図１０では、データビットＤ＋＝１が電流路を有効にし、ＴＡＰ［ｋ，１］において送信機のドライバ電流が測定される。ソース終端抵抗器ＲS［ｋ，１］を通じた電圧源からの電流寄与を排除するために、ＴＡＰ［ｋ，１］の電圧はＡＶＣＣ１に設定される。ＴＡＰ［ｋ，１］以外の他の全ての試験アクセスポートは、これらの試験アクセスポートに接続された終端抵抗器を試験するように設定される。図示の試験では、指定した最大電流が流れるようにするのに適した電圧がこれらのポートに強制される。例えば、この強制される電圧は、Ｖ［ｋ，０］＝（ＡＶＣＣ１−ＩSＲS）及びＶ［ｋ，２：３］＝（ＡＶＣＣ−ＩSpecＲT）である。ＤＣパラメータ試験に合格するには、ＩT［ｋ，１：０］≒ＩS及びＩT［ｋ，２：３］≒ＩSpecである。
いくつかの実施形態では、送信機のドライバ電流及び受信機の終端抵抗器の並列試験を、以下のように要約することができる。
表３−ＴＸドライバ電流及びＲＸ終端抵抗器（ＡＣ結合）の並列試験
１．ＴＸ及びＲＸをいずれもオンにする
２．ＴＡＰ［ｋ，１］＝ＡＶＣＣ１−ＩSＲS［ｋ，１］及びＴＡＰ［ｋ，０］＝ＡＶＣＣ１
３．ＴＡＰ［ｋ，３：２］＝ＡＶＣＣ−ＩSpecＲT［ｋ，１：０］
４．Ｄ＋＝０、Ｄ−＝１を設定
５．ＴＡＰ［ｋ，３：０］において電流ＩT［ｋ，３：０］を測定
６．（ＩT［ｋ，３：２］≒ＩSpec及びＩT〔ｋ，１：０〕≒ＩＳ）でなければ不合格とする
７．ＴＡＰ［ｋ，１］＝ＡＶＣＣ１及びＴＡＰ［ｋ，０］＝ＡＶＣＣ１−ＩSＲS［ｋ，１］
８．Ｄ＋＝１、Ｄ−＝０を設定
９．ステップ５及び６を繰り返す
１０．終了
いくつかの実施形態では、図９に示すような共有試験アクセスを使用して他の試験を無効にすることにより、同じＤＣパラメータ試験を１つずつ行うことができる。送信機を試験すべき場合、受信機の出力を下げること、又は終端抵抗をオフにすることができ、この逆も可能である。手順の面から見て、共有試験アクセスを使用するＤＣパラメータ測定は、ソース終端抵抗器ＲS［ｋ，１：０］の試験を除き、図６及び図７に示すＤＣ結合ＨＳＩＯのＤＣパラメータ測定と同一である。例えば、図１０に示すようにＴＡＰ［ｋ，１］を介して送信機のドライバ電流源を測定している間に、ＴＡＰ［ｋ，０］を介してソース抵抗器ＲS［ｋ，０］を測定することができ、或いは図１０で説明したようにこの逆も可能である。
いくつかの実施形態では、ＤＣパラメータ測定を利用して、差動ＨＳＩＯ上のボンディングワイヤ欠陥を検出することができる。差動信号を採用するＨＳＩＯ上のボンディングワイヤ欠陥は、従来のループバック試験中には未検出のまま放置されることが多い。この理由は、２つの差動ワイヤの一方の欠陥によって引き起こされる歪みが、他方の正常なワイヤで運ばれる信号によって許容されることがあるという点で、差動信号に耐障害性が内在しているためである。
図１１は、試験装置又はシステムの実施形態を使用して検出されるボンディングワイヤ欠陥を示す図である。この図では、デバイス１１００は、ボンディングワイヤ１１７０によって集積回路１１９０に接続された、複数の受信機ポート１１２０及び複数の送信機ポート１１１０を含むことができる。ボンディングワイヤ１１７０は、例えば断線、電源又は接地接続に短絡、又は互いに短絡している可能性がある。これらの欠陥は、開放故障、縮退故障及びブリッジ故障である最も一般的な故障モデルにモデル化することができる。開放故障は、断線したワイヤのような挙動を示し、１縮退故障及び０縮退故障は、それぞれ電源への短絡及び接地への短絡のような挙動を示し、ブリッジ故障は、差動ボンディングワイヤ間の短絡のような挙動を示す。いくつかの実施形態では、これらの故障モデルを使用してボンディングワイヤ試験を発展させる。
故障は、送信機及び受信機の両方のボンディングワイヤ上で発生する可能性がある。いくつかの実施形態では、ＤＣ電流及び電圧測定を使用することにより、このような故障が検出される。ボンディングワイヤ故障は、ＤＣ結合ＨＳＩＯ及びＡＣ結合ＨＳＩＯのいずれにおいても同様の挙動を示すので、簡単にするためにＤＣ結合ＨＳＩＯを使用して関連概念を示す。図１２に、試験装置又はシステムの実施形態を使用して検出される送信機上の開放故障の例を示す。この図では、デバイス１２００が、ループバック差動ワイヤ１２５０を介して受信機１２２０に接続された送信機１２１０を含み、テスタ１２８０による試験のための信号を供給するために、インダクタネットワーク１２３０などのインダクタを使用して差動ワイヤ１２５０への試験ポート接続部が生成される。この図では、送信機及び受信機が開放故障を含む。いくつかの実施形態では、ＤＣ電流測定を使用して送信機１２１０上の開放故障を検出するために受信機の出力を下げることができ、受信機から寄与される電流は、全く（又は取るに足らない量しか）ないと想定される。受信機の出力を下げると、受信機上に示される開放故障は影響を及ぼさず、送信機のドライバ電流試験と同様に送信機のボンディングワイヤ試験を実施することができる。データビットの状態に基づいて送信機電流源を有効にし、開放故障が示されない場合には電流を安全に測定することができる。このようにして、開放故障に関する送信機のボンディングワイヤ試験を送信機のドライバ電流試験に重ね合わせることができる。
図１３に、試験装置又はシステムの実施形態を使用して検出される受信機上の開放故障の例を示す。この図では、デバイス１３００が、ループバック差動ワイヤ１３５０を介して受信機１３２０に接続された送信機１３１０を含み、テスタ１３８０による試験のための信号を供給するために、インダクタネットワーク１３３０などのインダクタを使用して差動ワイヤ１３５０への試験ポート接続部が生成される。この図では、送信機及び受信機が開放故障を含む。図１２に示す送信機上の開放故障の検出と同様に、いくつかの実施形態では、送信機に電流が流れ込まないように送信機の出力を下げている間に受信機からのＤＣ電流を測定することにより、受信機上の開放故障を検出することができる。受信機内の開放故障の検出は、終端抵抗試験と同様に実施することができる。ＡＶＣＣ−ＩSpecＲTの電圧を試験アクセスポートに印加して、開放故障が示されない場合には電流ｌT［ｋ，１：０］≒ＩSpecが予想されるようにすることができる。このようにして、この受信機の開放試験を終端抵抗試験に重ね合わせることができる。
いくつかの実施形態では、開放試験手順を、以下の表４のように要約することができる。
表４−ＤＣ電流測定を使用した開放故障試験
１．ＴＸ駆動試験を実行
２．終端抵抗試験を実行
いくつかの実施形態では、同じ開放故障をＤＣ電圧測定によって検出することができる。この開放故障試験では、送信機及び受信機をオンにする。見込まれるデータビット値を求めて２つのＤＣ電圧測定を行うことができる。電圧測定中、送信機内のデータビットは、論理「０」又は「１」の定数に固定される。
図１４に、ＤＣ電圧測定を使用した開放故障検出の実施形態を示す。この図では、デバイス１４００が、ループバック差動ワイヤ１４５０を介して受信機１４２０に接続された送信機１４１０を含み、テスタ１４８０による試験のための信号を供給するために、インダクタネットワーク１４３０などのインダクタを使用して差動ワイヤ１４５０への試験ポート接続部が生成される。この図では、送信機及び受信機が開放故障を含む。データビットＤ＋＝０（及びＤ−＝１）の場合、送信機から受信機への経路内に開放故障が存在しなければ、試験アクセスポートにおいて測定される電圧は、Ｖ［ｋ，０］＝ＡＶＣＣ−ＩSＲT［ｋ，０］及びＶ［ｋ，１］＝ＡＶＣＣである。電流源を有効にすることにより、電圧降下ＩSＲT［ｋ，１］が引き起こされる。送信機ボンディングワイヤ内に開放故障が示されない場合、予想される電圧降下を観察することができず、結果として生じる電圧は、Ｖ［ｋ，０］＝ＡＶＣＣとなり得る。同様に、データビットが補完され、すなわちＤ＋＝０（及びＤ−＝１）である場合、測定される電圧は逆になる。例えば、受信機内の差動ボンディングワイヤの一方が開放している場合、送信機電流源が接続されている時には、予想される電圧降下は観察されない。図１４に示すように受信機内に開放故障が存在し、データビットがＤ＋＝１（及びＤ−＝０）に設定されている場合、送信機電流源の電圧源は浮遊状態にある。電流源は、できるだけ多くの電荷を排出して浮遊ワイヤの電圧を下げようとしているので、この浮遊ノードにおいて測定される電圧は、予想よりも低い場合がある。いくつかの実施形態では、試験結果を向上させて試験時間を短縮するために、試験データの前に補完データを適用することができる。補完データを利用して、浮遊ノードの信号状態を逆の状態に初期化することができ、これにより試験判断を容易にする助けとすることができる。
いくつかの実施形態では、電圧測定に基づく開放試験を以下のように要約することができる。
表５−ＤＣ電流測定を使用した開放故障試験
１．ＴＸ及びＲＸをいずれもオンにする
２．Ｄ＋＝１、Ｄ−＝０を設定／／初期化
３．Ｄ＋＝０、Ｄ−＝１を設定
４．Ｄ［１］＝Ｄ＋、Ｄ［０］＝Ｄ−
５．ＴＡＰ［ｋ，１：０］においてそれぞれ電圧Ｖ［ｋ，１：０］を測定
６．（Ｖ［ｋ，１：０］≒（ＡＶＣＣ−（ＩSＲT）＊Ｄ［ｊ］）でなければ不合格とする
７．Ｄ＋＝１、Ｄ−＝０を設定
８．ステップ４、５及び６を繰り返す
９．終了
縮退故障は、ボンディングワイヤが供給電力又は接地として挙動する原因になる場合がある。いくつかの実施形態では、送信機及び受信機の両方の出力を下げた時の電流又は電圧を測定することにより、縮退故障を観察することができる。代替の実施形態では、送信機、受信機、又は送信機及び受信機の両方を正しく有効にすることにより、電圧を測定することができる。いくつかの実施形態では、ボンディングワイヤが出力電位（すなわち論理「１」）又は接地電位（論理「０」）でスタックすることがあるので、縮退試験を１縮退試験及び０縮退試験に分割することができる。
図１５に、ＤＣ電流測定を使用した縮退故障検出の実施形態を示す。この図では、デバイス１５００が、ループバック差動ワイヤ１５５０を介して受信機１５２０に接続された送信機１５１０を含み、テスタ１５８０による試験のための信号を供給するために、インダクタネットワーク１５３０などのインダクタを使用して差動ワイヤ１５５０への試験ポート接続部が生成される。この図では、送信機１５１０が０縮退故障を含み、受信機１５２０が１縮退故障を含む。いくつかの実施形態では、ＤＣ電流測定を使用して縮退故障を検出するために、送信機１５１０及び受信機１５２０の両方の出力を下げて、送信機及び受信機のボンディングワイヤを介したループバック接続部が浮遊しているようにする。図１５に示す０縮退故障及び１縮退故障では、試験ポートを介して故障部位にＡＶＣＣ及び接地（ＧＮＤ）をそれぞれ印加して、ＡＶＣＣから０縮退故障部位に、及び１縮退故障部位から接地に電流が流れるようにする。
いくつかの実施形態では、縮退試験手順を以下のように要約することができる。
表６−ＤＣ電流測定値を使用した縮退試験
１．ＴＸ及びＲＸをいずれもオフにする
２．ＴＡＰ［ｋ，１：０］＝ＡＶＣＣ
３．ＴＡＰ［ｋ，１：０］においてそれぞれ電流ＩT［ｋ，１：０］を測定
４．（＼ＩT［ｋ，１：０］＼≒０）でなければ不合格とする
５．ＴＡＰ［ｋ，１：０］＝ＧＮＤ
６．ステップ３及び４を繰り返す
７．終了
代替の実施形態では、ステップ２においてＴＡＰ［ｋ，１：０］にＡＶＣＣの半分を印加できる場合、すなわちＴＡＰ［ｋ，１：０］＝１／２ＡＶＣＣの場合には、縮退試験手順を短縮することができ、電流ＩＴ［ｋ，１：０］の値が、その方向を考慮せずに測定される。このような場合、ステップ５及び６を排除することができる。従って、いくつかの実施形態では、代替の縮退試験手順を以下のように要約することができる。
表７−ＤＣ電流測定を使用した代替の縮退試験
１，ＴＸ及びＲＸをいずれもオフにする
２．ＴＡＰ［ｋ，１：０］＝１／２ＡＶＣＣ
３．ＴＡＰ［ｋ，１：０］においてそれぞれ電流ＩT［ｋ，１：０］を測定
４．（＼ＩＴ［ｋ，１：０］＼≒０）でなければ不合格とする（式中、＼ｘ＼はｘの絶対値を示す）
５．終了
図１６に、ＤＣ電圧測定を使用した縮退故障検出の実施形態を示す。この図では、デバイス１６００が、ループバック差動ワイヤ１６５０を介して受信機１６２０に接続された送信機１６１０を含み、テスタ１６８０による試験のための信号を供給するために、インダクタネットワーク１６３０などのインダクタを使用して差動ワイヤ１６５０への試験ポート接続部が生成される。この図では、送信機１６１０が０縮退故障を含み、受信機１６２０が１縮退故障を含む。いくつかの実施形態では、送信機及び受信機をいずれもオフにしてループバック接続部を浮遊状態にした状態で縮退試験を実施することができる。いくつかの実施形態では、縮退故障を検出する試験が、電源（ＡＶＣＣ）及び接地（ＧＮＤ）への短絡をモデル化した縮退故障は、浮遊ループバック接続部における、ｄＶ／ｄｔとして示す電圧変化対時間の割合を著しく加速することがある、という概念に基づく。このような試験では、０縮退故障及び１縮退故障が、ｄＶ／ｄｔ≦０及びｄＶ／ｄｔ≧０をそれぞれ引き起こすことがある。いくつかの実施形態では、縮退故障の場合のｄＶ／ｄｔの範囲が、試験の妥当性を確保する試験の前に、浮遊ループバック接続部が、対象とする縮退故障の逆の論理状態に予充電されることを意味することができる。従って、０縮退故障及び１縮退故障を対象とする場合、浮遊ループバック接続部をそれぞれＡＶＣＣ及びＧＮＤに予充電して、ｄＶ／ｄｔを観察できるようにすることができる。このようなプロセスでは、ｔ秒後に電圧を測定し、予想される電圧変化と比較して、故障に関する判断を行うことができる。従って、測定した電圧が、電圧を予充電したものと逆である場合、縮退故障が存在すると結論付けることができる。
いくつかの実施形態では、ループバック接続部の時間定数ＲＣ及びｘ縮退の試験限界から時間ｔを求めることができる。従って、ｘ＝０又は１とするｘ縮退故障に関して、電圧測定を行うことができる時点をΔ（ｍｅａ−ｘ）とすることができる。対象とするｘ縮退（ｘ＝０又は１）に関して記述するものとして、ｘ縮退の試験限界と、予充電される浮遊ループバック接続部との間の電圧差をΔ（ｓａ−ｘ）とする。Δ（ｓａ−ｘ）は、以下のように表すことができる。
Δ（ｓａ−ｘ）＝Ｖlimit-x−（ＡＶＣＣ−Ｖsa-x）
式中、Ｖsa-xは、ｘ縮退故障の対応する電圧レベルを示し、Ｖlimit-xは、ｘ縮退の試験限界を示す。なお、０＜Ｖlimit-x＜ＡＶＣＣの場合には、Δ（ｓａ−１）＞０（電圧上昇）及びΔ（ｓａ−０）＜０（電圧降下）である。ｘ縮退故障の存在時に所与のＲＣで予充電した浮遊ループバック接続部においてΔ（ｓａ−ｘ）の電圧変化が生じ得る持続時間をｔ（ｓａ−ｘ）とする。ｔ（ｓａ−ｘ）は、ＲＣ時間定数の単位で表され、ｔ（ｓａ−ｘ）＝Ｍ＊ＲＣ又は単純にＭとすることができる（Ｍ＞０）。同様に、故障が存在しない場合にΔ（ｓａ−ｘ）の電圧変化が生じ得る持続時間をｔ（ｎｏ−ｆ）とする。ｔ（ｎｏ−ｆ）＝Ｎ＊ＲＣ又は単純にＮとなる（Ｎ＞０）。従って、以下のタイミングウィンドウ内で電圧の測定を実施することができる。
ｔ（ｓａ−ｘ）＜ｔ（ｍｅａ−ｘ）＜＜ｔ（ｎｏ−ｆ）
式中、記号＜＜は、「大幅に下回る」ことを示す。一般に、ｔ（ｓａ−ｘ）は、ｔ（ｎｏ−ｆ）よりも大幅に小さい。１縮退故障では、ＧＮＤに予充電された浮遊ループバック接続部を単独でＡＶＣＣに充電することはできないので、ｔ（ｎｏ−ｆ）は無限大又は極めて大きくなり得る。むしろ、この接続には、存在しない外部電圧源が必要である。０縮退故障では、０縮退故障（又はＧＮＤへの短絡）により電圧降下が加速されることがあるので、ｔ（ｓａ−０）は、やはりｔ（ｎｏ−ｆ）よりも大幅に小さくなり得る。ｔ（ｓａ−ｘ）に掛かる時間は、オフになった時の送信機及び受信機の漏れ電流に依存することができる。従って、この漏れ電流を数マイクロアンペア未満と仮定した場合、これらの寄与は、縮退故障に比べて取るに足らないものと見なすことができる。従って、例えばｔ（ｓａ−ｘ）＝５及びｔ（ｎｏ−ｆ）＝１００である場合、５０×ＲＣ後に電圧を測定して縮退故障を検出することができる。
いくつかの実施形態では、縮退試験手順を以下の表８のように要約することができる。ステップ２及びステップ５では、試験前に浮遊ループバック接続部が、０縮退故障及び１縮退故障の場合にＡＶＣＣ及びＧＮＤにそれぞれ予充電される。
表８−ＤＣ電流測定を使用した縮退試験
１．ＴＸ及びＲＸをいずれもオフにする
２．ＴＡＰ［ｋ，１：０］＝ＡＶＣＣ／／０縮退試験のためにＡＶＣＣに予充電
３．ＴＡＰ［ｋ，１：０］において電圧Ｖ［ｋ，１：０］を測定
４．（Ｖ［ｋ，１：０］≒ＧＮＤ）である場合は不合格とする
５．ＴＡＰ［ｋ，１：０］＝ＧＮＤ／／１縮退試験のためにＧＮＤに予充電
６．ＴＡＰ［ｋ，１：０］において電圧Ｖ［ｋ，１：０］を測定
７．（Ｖ［ｋ，１：０］＝ＡＶＣＣ）である場合は不合格とする
８．終了
いくつかの実施形態では、送信機及び受信機をいずれもオンにした場合、０縮退故障の検出が差し迫っていることがある。この理由は、送信機及び受信機がいずれもオンになった場合、ループバック試験接続部における最低電圧が、ｊ＝Ｄ＋とするＡＶＣＣ−ＩSＲS［ｋ，ｊ］であるためである。ＡＣ結合ＨＳＩＯでは、最低電圧は、（ＡＶＣＣ−ＩSＲS［ｋ，ｊ］）である。この最低電圧は、接地電位よりも大幅に高く、０縮退故障に起因する電圧である。いくつかの実施形態では、この０縮退検出法を、上述した電圧測定を採用する縮退試験手順に組み込むことができる。必要であれば、送信機及び受信機をいずれもオンにして０縮退故障を対象とし、送信機及び受信機をいずれもオフにして１縮退故障を対象とすることもできる。
ブリッジ故障では、デバイスの元々の設計で意図されていない余分な信号経路が形成されることがある。例えば、差動ボンディングワイヤがともに架橋された場合、この短絡したボンディングワイヤ間に信号経路が生じる可能性があり、この結果として生じた信号経路がループバック接続部内に存続する。いくつかの実施形態では、ＤＣ電流及び電圧を使用して、ブリッジ故障により形成された余分な信号経路を過敏にすることによってブリッジ故障を標的とすることができる。このようなブリッジ試験中には、送信機及び受信機はいずれも出力を下げられる。
図１７に、ＤＣ電流の測定を利用したブリッジ故障検出の実施形態を示し、図１８に、ＤＣ電圧の測定を利用したブリッジ故障検出の実施形態を示す。図１７では、デバイス１７００が、第１のループバック差動ワイヤ１７５０を介して、第１の終端抵抗１７２０として示す第１の受信機に結合された第１の送信機１７１０と、第２のループバック差動ワイヤ１７５５を介して、第２の終端抵抗１７２５として示す第２の受信機に結合された第２の送信機１７１５とを含む。第１のループバック差動ワイヤ１７５０には、第１のインダクタ１７３０を介してテスタ１７８０がリンクされ、このテスタ１７８０は、第２のインダクタ１７３５を介して第２のループバック差動ワイヤ１７５５にもリンクされる。この図では、第１のループバック差動ワイヤ１７５０と第２のループバック差動ワイヤ１７５５の間にブリッジ故障１７９０が存在する。いくつかの実施形態では、図１７に示すような電流に基づく検出のために、１又はそれ以上の試験アクセスポートにＡＶＣＣ電圧電位を強制し、その他の試験アクセスポートに接地電位を強制する。いくつかの実施形態では、送信機及び受信機がいずれも出力を下げられるので、ブリッジ故障が存在しない場合には、一般に電流は全く又は最低限しか流れない。しかしながら、試験アクセスポートのいずれかにおいて測定した電流が一定の試験限界よりも大きい場合、１又はそれ以上のブリッジ故障が存在すると判断することができる。
図１８では、デバイス１８００が、第１のループバック差動ワイヤ１８５０を介して、第１の終端抵抗１８２０として示す第１の受信機に結合された第１の送信機１８１０と、第２のループバック差動ワイヤ１８５５を介して、第２の終端抵抗１８２５として示す第２の受信機に結合された第２の送信機１８１５とを含む。第１のループバック差動ワイヤ１８５０には、第１のインダクタ１８３０を介してテスタ１８８０がリンクされ、このテスタ１８８０は、第２のインダクタ１８３５を介して第２のループバック差動ワイヤ１８５５にもリンクされる。この図では、第１のループバック差動ワイヤ１８５０と第１のループバック差動ワイヤ１８５０の間にブリッジ故障１８９０が存在する。図１８に示す電圧に基づく検出では、試験アクセスポートの１つ又はいくつかにＡＶＣＣ電位を強制し、その他の試験アクセスポートにおいて、結果として生じる電圧を測定する。測定した電圧のいずれかが試験限界よりも大きい場合、１又はそれ以上のブリッジ故障が存在すると判断することができる。
試験時間によって測定した必要な試験コストは、意図する試験を完了するために必要な平行測定の数に依存することができる。試験時間を短縮するために、平行測定の数を最小化又は低減すべきである。いくつかの実施形態では、試験判断を行うために、ある時点で任意の１つの試験アクセスポートに刺激入力を供給し、他の試験アクセスポートにおいてＤＣ電流又は電圧を測定することが可能である。図１７では、例えば、１つのＴＡＰに同時にＡＶＣＣ電圧電位を強制し、残りの試験アクセスポートにおいて並行して、又はＡＶＣＣを強制したＴＡＰにおいて電流を測定することができる。同様に、図１８では、１つのＴＡＰに同時にＡＶＣＣを強制し、残りの試験アクセスポートにおける電圧を並行して測定することができる。いくつかの実施形態では、このような試験手順が、試験を完了するために、最大Ｎ回（Ｎ＝４）の平行測定を行うことができる。いくつかの実施形態では、特定の製造試験に関しては、より高速な試験方法が好ましい場合がある。
いくつかの実施形態では、試験実施のための平行電流又は電圧測定の回数を、
Figure 0005745075
とすることができ、この場合、Ｎは、試験アクセスポートの数を示し、下付き演算子
Figure 0005745075
は、ｙ＝０の場合には
Figure 0005745075
＝ｘ、そうでない場合には
Figure 0005745075
＝ｘ＋１と定義され、ｘ及びｙは整数であるとともにｘ，ｙ≧０である。例えば、
Figure 0005745075
＝１であり、
Figure 0005745075
＝２である。
いくつかの実施形態では、ＤＣ測定中に試験アクセスポートが全て使用中である活動を、試験構成（ＴＣ）と定義する。ＴＡＰの活動は、ＡＶＣＣを強制すること、又はＧＮＤを強制すること、電流を測定すること、又は電圧を測定することなどの行為で構成することができる。電圧又は電流ｘを強制することは、ｆｏｒｃｅ（ｘ、ｕｎｉｔ）として表され、ＤＣ信号ｙを測定することは、ｍｅａ（ｔｙｐｅ（ｙ））として表される。関心のある信号タイプは電流及び電圧であるため、電流の単位（Ａ）及び電圧の単位（Ｖ）が使用される。図１７のＴＡＰの活動は、例えば、ｆｏｒｃｅ（ＡＶＣＣ，Ｖ）＆ｍｅａ（Ａ）又はｆｏｒｃｅ（ＧＮＤ，Ｖ）とすることができる。図１８では、この活動を、ｆｏｒｃｅ（ＡＶＣＣ，Ｖ）又はｍｅａ（Ｖ）とすることができる。
図１９は、試験構成の実施形態を示す図である。いくつかの実施形態では、
Figure 0005745075
変数の２進値の全ての可能な組み合わせの組を考慮することにより、試験構成の組を取得することができる。図１９には、ＴＣ［２：０］として示す、８つの試験アクセスポートの全ての試験構成の組を要約している。この図では、図１９に示す表内の論理０及び論理１のエントリを、試験アクセスポートの活動として解釈することができる。論理「０」及び「１」の解釈は、何を測定しているかによって異なる場合がある。例えば、図１６のように、論理１を、ｆｏｒｃｅ（ＡＶＣＣ，Ｖ）＆ｍｅａ（Ａ）として解釈し、論理「０」を、ｆｏｒｃｅ（ＧＮＤ，Ｖ）として解釈することができ、逆もまた可能である。一方、図１７では、論理「１」及び「０」を、ｆｏｒｃｅ（ＡＶＣＣ，Ｖ）及びｍｅａ（Ｖ）として解釈することができる。ＴＣ［２：０］内の値の各列は、対象の平行測定に関する各ＴＡＰの活動を指定する。いくつかの実施形態では、可能な組み合わせを制限することにより、少ない数の試験アクセスポートの試験構成を生成することができる。例えば、４つの試験アクセスポート（Ｎ＝４）が存在する場合には、２つの（ｌｏｇ2４＝２）試験構成が存在することができる。２ビットの２進値の４つの可能な組み合わせを強調表示しており、ＴＣ［１：０］に４ビットの２つの列が割り当てられる。ＴＣ［１：０］の各列は、上述した活動を指定する。従って、規定電圧が強制されて、これが０≦ｎ≦１とするＴＣ［ｎ］に従って測定され、測定された電流又は電圧の少なくとも一方が試験限界を上回る場合、ブリッジ故障が存在すると結論付けることができる。
いくつかの実施形態では、ブリッジ試験を、以下の表９及び表１０のように要約することができる。この試験手順は、試験前に試験構成を計算し、これを試験に利用できると仮定したものである。
表９−ＤＣ電流測定を使用したブリッジ試験
１．ＴＸ及びＲＸをいずれもオフにする
２．全ての試験構成（ＴＣ［ｘ］、０≦ｘ≦Ｘ）について以下を行う
２．１．ＴＣ［ｘ］に指定されるようにＡＶＣＣ及びＧＮＤを強制する
２．２． ＴＣ［ｘ］に指定されるように電流を測定する
２．３． 試験限界を越える電圧測定値が存在する場合は不合格とする
３．終了
表１０−ＤＣ電圧測定を使用したブリッジ試験
１．ＴＸ及びＲＸをいずれもオフにする
２．全ての試験構成（ＴＣ［ｘ］、０≦ｘ≦Ｘ）について以下を行う
２．１．ＴＡＰを介した全ての浮遊ループバック接続部にＧＮＤを強制する
２．２．ＴＣ［ｘ］に指定されるようにＡＶＣＣを強制する
２．３．ＴＣ［ｘ］に指定されるように電圧を測定する
２．４．試験限界を越える電圧測定値が存在する場合は不合格とする
３．終了
いくつかの実施形態では、デバイス内の故障の場所を特定するプロセスを提供する。デバイスの製造では、製造のボリュームランプを加速させてデバイスを市場に出す時間を早めるために、故障の場所を特定する効率が重要である。表１〜表１０に示す提案する実施形態を利用して、故障試験中に故障の場所を特定するのに役立てることができる。いくつかの実施形態では、予想される電圧又は電流が存在する時又は存在しない時に、故障に的を絞って場所を特定する。
上述したように検出された場合、開放故障の場所を特定することができる。いくつかの実施形態では、故障性の電流又は電圧が観察されるＴＡＰを識別することにより、縮退故障の場所が特定される。故障性の電流の位相又は方向により、１縮退故障及び０縮退故障が区別される。例えば、０縮退は、電流シンクとしての挙動を示し、縮退１は、電流源としての挙動を示す。
いくつかの実施形態では、表１０に示す電圧ベースの方法によってブリッジ故障の場所を特定する。いくつかの実施形態では、表１０の試験構成を、１つのＴＡＰのみに同時にＡＶＣＣが強制されるワンホット試験構成に置き換える。残りのＴＡＰを介して強制電圧を観察する。観察側ＴＡＰのいずれかのサブセットにおいて電圧が観察された場合、ソースＴＡＰと、故障性の電圧が観察される観察側ＴＡＰとの間にブリッジ故障が存在すると結論付けられる。
いくつかの実施形態では、表９に示す電流ベースの方法を使用して、故障場所の特定が行われる。ワンホット試験構成内に故障性の電流が存在することを観察することにより、電圧ベースの試験で特定したものと同じ故障場所が特定される。いくつかの実施形態では、ＡＶＣＣを強制されたＴＡＰにおける故障性の電流が、電流源としての挙動を示し、観察側ＴＡＰにおける故障性の電流が、電流シンクとしての挙動を示す。いくつかの実施形態では、ソース電流とシンクの間の電流の割合が、供給元ＴＡＰと短絡したボンディングワイヤの数を示す。
図２０に、高速デバイスの試験プロセスの実施形態を示す。この図では、高速デバイス２０００の試験が、送信機出力部からＨＳＩＯデバイス２００５の受信機入力部へのループバック接続部を有効にすることを含む。このような試験では、ループバック接続部２０１０の差動ライン上に試験アクセスポートが存在し、この試験アクセスポートは、ループバック試験の高速動作中に試験アクセスポートへの送信を阻止するためのインダクタ接続部を含む。いくつかの実施形態では、ループバック試験が、送信機ＢＩＳＴによる送信機試験信号の生成、及びこのような信号２０１５の送信を含むことができる。この試験信号は、受信機において受信され、受信機ＢＩＳＴ２０２０により評価される。いくつかの実施形態では、その後、図２１にさらに示すように、ＤＣパラメータ試験２０２５、及び送信機の電流及び受信機の終端抵抗の測定を含むこのようなパラメータ試験２０３０の実行のために送信機を休止状態に入れることができる。いくつかの実施形態では、図２２にさらに示すように、この試験が、ボンディングワイヤ故障試験２０３５の実行をさらに含むことができる。
図２０、図２１及び図２２には、説明を簡単にするために特定の試験順序を示しているが、実施形態は、いずれの特定の試験実施順にも限定されない。いくつかの実施形態では、例えば、（要素２００５から開始する）ループバック試験よりも短い試験時間で済むことができる（要素２０３０から開始する）パラメータ試験を最初に行い、デバイスがパラメータ試験に正常に合格した場合にループバック試験を行うことができる。さらに、試験によっては、他の試験と同時に行うことができるものもある。
図２１に、高速デバイスのパラメータ試験のプロセスの実施形態を示す。いくつかの実施形態では、ＤＣ結合回路に関して、ＨＳＩＯデバイス２１００のパラメータ試験が、表１に示すプロセスを含むことができる送信機ドライバ電流試験２１０５を含むことができる。この図では、試験が、送信機をオンにして受信機をオフにすること２１１０、及び試験アクセスポートを利用する各経路の電流を測定すること２１１５を含むことができる。いくつかの実施形態では、試験が、表２に示すプロセスを含むことができる抵抗器終端試験をさらに含むことができる。この図では、試験が、送信機をオフにして受信機をオンにすること２１２５、及びＴＡＰにおける電圧を測定して終端抵抗を求めること２１３０を含むことができる。いくつかの実施形態では、ＡＣ結合の試験が、表３に示すプロセスを含む、送信機ドライバ電流及び受信機終端抵抗の平行試験を含むことができる。この図では、試験が、送信機及び受信機をオンにして各経路を流れる電流を測定することを含むことができる。
図２２に、高速デバイスのボンディングワイヤ試験のプロセスの実施形態を示す。いくつかの実施形態では、ボンディングワイヤ試験が、開放故障のための試験を含むことができる２２０５。いくつかの実施形態では、開放故障試験が、送信機ドライバ試験の実行及び終端抵抗試験の実行を含む、ＤＣ測定を使用した試験を含むことができる２２１０。このような試験は、表４に示すプロセスを含むことができる。いくつかの実施形態では、送信機と受信機をオンにしてＴＡＰにおける電圧を測定することを含め、ＤＣ電圧測定を使用して代わりに開放故障を検出することができる。このような試験は、表５に示すプロセスを含むことができる。
いくつかの実施形態では、ボンディングワイヤ試験が、縮退故障のための試験を含むことができる２２２０。いくつかの実施形態では、縮退試験が、ＴＡＰをＡＶＣＣ及び接地に強制して各場合における電流を測定することを含む、ＤＣ電流測定を使用した試験を含むことができる２２２５。このような試験は、表６に示すプロセスを含むことができる。いくつかの実施形態では、縮退試験が、ＴＡＰを１／２ＡＶＣＣに強制してＴＡＰにおける電流を測定することなどの代替のＤＣ電流試験を含むことができる２２３０。このような試験は、表７に示すプロセスを含むことができる。いくつかの実施形態では、送信機及び受信機をオフにし、ＴＡＰをＡＶＣＣ及び接地に強制してＴＡＰにおける電圧を測定することを含め、ＤＣ電圧測定を使用して縮退故障を検出することができる２２３５。このような試験は、表８に示すプロセスを含むことができる。
いくつかの実施形態では、ボンディングワイヤ試験が、開放故障のための試験を含むことができる２２４０。いくつかの実施形態では、ブリッジ故障試験が、送信機及び受信機をオフにし、１又はそれ以上のＴＡＰをＡＶＣＣ又はＧＮＤに強制して他の各ポートにおける電流を測定することを含む、ＤＣ電流測定を使用した試験を含むことができる２２４５。このような試験は、表９に示すプロセスを含むことができる。いくつかの実施形態では、送信機及び受信機をオフにし、ＴＡＰをＡＶＣＣに強制して他の各ＴＡＰにおける電圧を測定することを含め、ＤＣ電圧測定を使用して代わりにブリッジ故障を検出することができる送信機及び受信機をオフにし、ＴＡＰをＡＶＣＣに強制して他の各ＴＡＰにおける電圧を測定することを含む。このような試験は、表１０に示すプロセスを含むことができる。
実施形態は、表１〜１０に示すプロセスを実施するいずれの特定の順序にも限定されず、表１〜１０に示すプロセスは、試験下のデバイスの送信機と受信機の対の全体又はサブグループに対して直列的に又は並列的に実施することができる。
図２３は、高速デバイスを試験するためのデバイス又はシステムの実施形態を示す図である。この図には、本説明に密接に関連しないいくつかの標準的な及び周知の構成要素については示していない。いくつかの実施形態では、デバイス又はシステム２３００が、ＨＳＩＯデバイスを含む高速デバイスのＤＣパラメータ試験及びボンディングワイヤ故障試験を目的としたＤＣ電流及び電圧測定を含む試験データを評価するためのシステムである。
いくつかの実施形態では、デバイス又はシステム２３００が、相互接続部又はクロスバー２３０５、或いはデータ送信のためのその他の通信手段を含む。データは、視聴覚データ及び関連する制御データを含むことができる。デバイス又はシステム２３００は、相互接続部２３０５に結合された１又はそれ以上のプロセッサ２３１０などの、情報を処理するための処理手段を含むことができる。プロセッサ２３１０は、１又はそれ以上の物理プロセッサ及び１又はそれ以上の論理プロセッサを含むことができる。さらに、プロセッサ２３１０の各々は、複数のプロセッサコアを含むことができる。相互接続部２３０５は、簡単にするために単一の相互接続部として示しているが、複数の異なる相互接続部又はバスを表すことができ、このような相互接続部への構成要素の接続は異なることがある。図２３に示す相互接続部２３０５は、適当なブリッジ、アダプタ又はコントローラによって接続された、任意の１又はそれ以上の別個の物理バス、ポイントツーポイント接続、又はこれらの両方を表す抽象概念である。相互接続部２３０５は、例えば、システムバス、ＰＣＩ又はＰＣＩｅバス、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ又は業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピューターシステムインターフェイス（ＳＣＳＩ）バス、ＩＩＣ（Ｉ２Ｃ）バス、又は「Ｆｉｒｅｗｉｒｅ」と呼ばれることもある米国電気電子技術者協会（ＩＥＥＥ）標準１３９４バス（「高性能シリアルバスのための規格（Ｓｔａｎｄａｒｄ ｆｏｒ ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｅｒｉａｌ Ｂｕｓ）」１３９４〜１９９５、ＩＥＥＥ、１９９６年８月３０日発表及び捕捉）を含むことができる。デバイス又はシステム２３００は、１又はそれ以上のＵＳＢ互換接続部を接続できるＵＳＢバスなどのシリアルバスをさらに含むことができる。
いくつかの実施形態では、デバイス又はシステム２３００が、情報及びプロセッサ２３１０が実行すべき命令を記憶するためのメモリ２３１５として、ランダムアクセスメモリ（ＲＡＭ）又はその他の動的ストレージデバイスをさらに含む。メモリ２３１５は、データストリーム又はサブストリームのためのデータの記憶に使用することもできる。ＲＡＭメモリは、例えば、メモリコンテンツのリフレッシュを必要とする動的ランダムアクセスメモリ（ＤＲＡＭ）、及びコンテンツのリフレッシュは不要であるがコストが高い静的ランダムアクセスメモリ（ＳＲＡＭ）を含む。ＤＲＡＭメモリは、信号を制御するためのクロック信号を含む同期型動的ランダムアクセスメモリ（ＳＤＲＡＭ）、及び拡張データ出力動的ランダムアクセスメモリ（ＥＤＯ ＤＲＡＭ）を含むことができる。いくつかの実施形態では、システムのメモリが、特定のレジスタ又はその他の専用メモリを含むことができる。デバイス又はシステム２３００は、プロセッサ２３１０のための静的情報及び命令を記憶するための読み取り専用メモリ（ＲＯＭ）２３３０又はその他の静的ストレージデバイスを含むこともできる。デバイス又はシステム２３００は、特定の要素を記憶するための１又はそれ以上の不揮発性メモリ要素２３３５を含むこともできる。
いくつかの実施形態では、デバイス又はシステム２３００の相互接続部２３０５に、情報及び命令を記憶するためのデータストレージ２３２０を結合することができる。データストレージ２３２０は、磁気ディスク、光ディスク及びその対応するドライブ、又はその他の記憶装置を含むことができる。このような要素は、互いに組み合わせることも、又は別個の構成要素とすることもでき、またデバイス又はシステム２３００の他の要素の部分を利用することもできる。
相互接続部２３０５を介して、デバイス又はシステム２３００をマルチビューディスプレイ装置又は要素２３４０に結合することもできる。いくつかの実施形態では、このディスプレイが、エンドユーザに情報又はコンテンツを表示するための液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、又は他のいずれかの表示技術を含むことができる。
いくつかの実施形態では、装置又はシステム２３００に、プロセッサ２３１０に情報及び／又はコマンド選択を伝えるための入力デバイス２３６０を結合し、又はこれと通信できるようにすることができる。様々な実装では、入力デバイス２３６０を、遠隔制御装置、キーボード、キーパッド、タッチ画面、音声起動システム、又はその他の入力デバイス、或いはこのようなデバイスの組み合わせとすることができる。いくつかの実施形態では、デバイス又はシステム２３００が、マウス、トラックボール、タッチパッドなどのカーソル制御デバイス２３６５、又は、１又はそれ以上のプロセッサ２３１０に方向情報及びコマンド選択を伝えるとともに、ディスプレイ２３４０上のカーソル移動を制御するためのその他のデバイスをさらに含むことができる。
相互接続部２３０５には、１又はそれ以上の送信機又は受信機２３７０を結合することもできる。いくつかの実施形態では、デバイス又はシステム２３００が、データを受信又は送信するための１又はそれ以上のポート２３７５を含むことができる。受信又は送信できるデータとして、試験下の高速デバイス２３９０から受け取られる試験データ２３８０を挙げることができ、試験アクセスポート（ＴＡＰ）は、高速ループバック試験中に信号を阻止する一方でＤＣパラメータ試験のためのＤＣ電流を伝えるインダクタ２３９５を含む。図には、単一のポートへの単一のＴＡＰを示しているが、試験下のデバイスは複数のＴＡＰを含むことができ、またデバイス又はシステム２３００は、試験データを受け取るための複数のポートを含むことができる。デバイス又はシステム２３００は、電源、バッテリ、太陽電池、燃料電池、又は電力を供給又は生成するためのその他のシステム又はデバイスを含むことができる電力デバイス又はシステム２３８５を含むこともできる。必要に応じて、この電力デバイス又はシステム２３８５により供給された電力を、デバイス又はシステム２３００の要素に分散させることもできる。
上記の説明では、本発明を完全に理解できるようにするために、説明を目的として数多くの特定の詳細を記載した。しかしながら、当業者には、これらの特定の詳細の一部を伴わずに本発明を実施できることが明らかであろう。その他の場合、周知の構造及びデバイスについてはブロック図形式で示している。図示の構成要素間には、中間構造が存在してもよい。本明細書で説明又は図示した構成要素は、図示又は説明していない追加の入力部又は出力部を有することができる。また、図示の要素又は構成要素を、いずれかのフィールドの並べ換え又はフィールドサイズの修正を含む異なる配列又は順序で配置することもできる。
本発明は、様々なプロセスを含むことができる。本発明の処理は、ハードウェア構成要素によって実行することも、或いはコンピュータ可読命令の形で具体化し、これを使用して汎用又は専用プロセッサ、又は命令をプログラムした論理回路が処理を実行するようにすることもできる。或いは、ハードウェアとソフトウェアの組み合わせによって処理を実行することもできる。
本発明の一部を、コンピュータプログラム命令を記憶した非一時的コンピュータ可読記憶媒体を含むことができるコンピュータプログラム製品として提供し、これを使用して、本発明による処理を実行するようにコンピュータ（又はその他の電子装置）をプログラムすることもできる。コンピュータ記憶可読媒体としては、以下に限定されるわけではないが、フロッピーディスケット、光学ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読出し専用メモリ）、及び磁気光学ディスク、ＲＯＭ（読出し専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラム可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ）、磁気又は光学カード、フラッシュメモリ、又は電子命令を記憶するのに適したその他の種類の媒体／コンピュータ可読媒体を挙げることができる。さらに、本発明をコンピュータプログラム製品としてダウンロードし、このプログラムをリモートコンピュータから要求側コンピュータへ転送することもできる。
方法の多くをその最も基本的な形で説明しているが、本発明の基本的範囲から逸脱することなく、これらの方法のいずれかに対して処理の追加又は削除を行うことができ、また説明した内容のいずれかに対して情報の追加又は削除を行うことができる。当業者には、多くのさらなる修正及び適合化を行い得ることが明らかであろう。特定の実施形態は、本発明を限定するためではなく、例示するために提供したものである。
要素「Ａ」が要素「Ｂ」に又は要素「Ｂ」と結合されると言う場合、要素Ａを要素Ｂに直接結合することもでき、又は要素Ｃなどを介して間接的に結合することもできる。本明細書に、構成要素、特徴、構造、処理、又は特性Ａが、構成要素、特徴、構造、処理、又は特性Ｂを「もたらす（ｃａｕｓｅｓ）」と記載している場合、これは、「Ａ」が「Ｂ」の少なくとも部分的な原因ではあるが、「Ｂ」をもたらす上で支援となる少なくとも１つの他の構成要素、特徴、構造、処理、又は特性が存在してもよいことを意味する。本明細書に、構成要素、特徴、構造、処理、又は特性を含めることが「できる（ｍａｙ、ｍｉｇｈｔ、又はｃｏｕｌｄ）」と示している場合、この特定の構成要素、特徴、構造、処理、又は特性を含める必要性はない。本明細書において、「１つの（英文不定冠詞）」要素について言及している場合、これは、記載する要素が１つしか存在しないことを意味するものではない。
実施形態は、本発明の実装又は実施例である。本明細書における、「ある実施形態」、「１つの実施形態」、「いくつかの実施形態」、又は「他の実施形態」についての言及は、実施形態に関連して説明する特定の特徴、構造、又は特性が少なくともいくつかの実施形態に含まれるが、必ずしも全ての実施形態には含まれるわけではないことを意味する。様々な箇所で出現する「ある実施形態」、「１つの実施形態」、又は「いくつかの実施形態」は、必ずしも全てが同じ実施形態を示すものではない。上述の本発明の例示的な実施形態についての説明では、本開示を簡素化するとともに様々な本発明の態様の１又はそれ以上の理解に役立てる目的で、１つの実施形態、図、又はその説明において本発明の様々な特徴を１つにまとめていることがあると理解されたい。
４００：試験下のデバイス
４１０：送信機
４１２：ＴＸ ＢＩＳＴ要素
４２０：受信機
４２２：ＲＸ ＢＩＳＴ要素
４３０：インダクタ又はインダクタネットワーク
４５０：ループバックコネクタ
４８０：試験装置又は試験ユニット（テスタ）

Claims (26)

  1. 高速入出力装置であって、
    第１送信機及び第１受信機を含む複数の送信機及び複数の受信機と、
    複数のループバック接続部と、を備え、
    各前記ループバック接続部は、差動信号を送信するための第１のコネクタ及び第２のコネクタを含み、前記送信機の出力部から前記受信機の入力部までを接続し、
    前記複数のループバック接続部は、前記第１送信機と前記第１受信機とを接続する第１のループバック接続部を含み、
    当該高速入出力装置はさらに、各前記ループバック接続部ごとに第１のインダクタ及び第２のインダクタを備え、
    前記第１のインダクタはそれぞれ、第１の端子及び第２の端子を有し、
    前記第２のインダクタはそれぞれ、第１の端子及び第２の端子を有し、
    前記第１のインダクタの前記第１の端子は前記ループバック接続部の前記第１のコネクタに接続され、
    前記第２のインダクタの前記第１の端子は前記ループバック接続部の前記第２のコネクタに接続され、
    前記第１のインダクタの前記第２の端子及び前記第２のインダクタの前記第２の端子は、当該高速入出力装置の前記ループバック接続部の直流試験のための試験アクセスポートを形成し、
    前記第１のループバック接続部は、第１の試験アクセスポートを有し、
    当該高速入出力装置はさらに、受信機内蔵型自己試験（ＢＩＳＴ）部及び送信機ＢＩＳＴ部をさらに備え、
    前記受信機ＢＩＳＴ部及び前記送信機ＢＩＳＴ部は、当該高速入出力装置の高速ループバック試験及び直流試験を実行し、
    前記直流試験は、当該高速入出力装置のパラメータ試験及びボンディングワイヤ欠陥試験を含み、
    前記ボンディングワイヤ欠陥試験は、ブリッジ型ボンディングワイヤ欠陥試験を含み、
    前記第１のループバック接続部のためのブリッジ型ボンディングワイヤ欠陥試験は、
    前記接続されている送信機及び受信機をオフにし、
    前記第１の試験アクセスポート以外の１つ以上の試験アクセスポートにおける電流又は電圧を測定することを含む、
    ことを特徴とする高速入出力装置。
  2. 前記試験アクセスポートが、試験装置に信号を供給することを特徴とする請求項１に記載の高速入出力装置。
  3. 当該高速入出力装置の前記ボンディングワイヤ欠陥試験は、開放型ボンディングワイヤ欠陥試験をさらに含む、
    ことを特徴とする請求項１に記載の高速入出力装置。
  4. 前記第１のインダクタの前記第２の端子と接地との間に接続された第１の絶縁抵抗と、前記第２のインダクタの前記第２の端子と接地との間に接続された第２の絶縁抵抗とを接続することをさらに含む、
    ことを特徴とする請求項１に記載の高速入出力装置。
  5. 高速入出力デバイスを試験する方法であって、
    複数の送信機と複数の受信機とを含む前記高速入出力デバイスのための複数のループバック接続部を有効にするステップを含み、
    各前記ループバック接続部は、前記送信機の出力部と前記受信機の入力部との間の接続であり、第１のコネクタ及び第２のコネクタを含み、
    当該方法はさらに、各前記ループバック接続部のための試験アクセスポートを介して試験データを受け取ることを含む直流試験を前記高速入出力デバイスに対して行うステップを含み、
    各前記ループバック接続部ごとに、
    第１のインダクタは、第１の端子及び第２の端子を有し、その第１の端子によって前記ループバック接続部の前記第１のコネクタに接続され、
    第２のインダクタは、第１の端子及び第２の端子を有し、その第１の端子によって前記ループバック接続部の前記第２のコネクタに接続され、
    各前記ループバック接続部のための前記試験アクセスポートが、前記ループバック接続部のための前記第１のインダクタの前記第２の端子と、前記ループバック接続部のための前記第２のインダクタの前記第２の端子を含み、
    前記直流試験は、当該高速入出力デバイスのパラメータ試験及びボンディングワイヤ試験を含み、
    前記ボンディングワイヤ試験は、ブリッジ型ボンディングワイヤ欠陥試験を含み、
    第１の試験アクセスポートを含む第１のループバック接続部のためのブリッジ型ボンディングワイヤ欠陥試験は、
    前記接続されている送信機及び受信機をオフにし、
    前記第１の試験アクセスポート以外の１つ以上の試験アクセスポートにおける電流又は電圧を測定することを含む、
    ことを特徴とする方法。
  6. 前記高速入出力デバイスのパラメータ試験が、送信機駆動電流の測定及び受信機抵抗の測定の一方又は両方を含む、
    ことを特徴とする請求項５に記載の方法。
  7. 前記高速入出力デバイスの前記ボンディングワイヤ試験が、開放型ボンディングワイヤ欠陥のための試験をさらに含む、
    ことを特徴とする請求項５に記載の方法。
  8. 前記試験アクセスポートが、前記第１のインダクタの前記第２の端子と接地との間に接続された第１の絶縁抵抗と、前記第２のインダクタの前記第２の端子と接地との間に接続された第２の絶縁抵抗とをさらに含む、
    ことを特徴とする請求項５に記載の方法。
  9. 前記ループバック接続部を使用して、前記第１のコネクタ及び前記第２のコネクタを介した差動信号の送信を含む、前記高速入出力デバイスの能動的高速試験を行うステップをさらに含む、
    ことを特徴とする請求項５に記載の方法。
  10. 前記高速入出力デバイスの前記能動的高速試験の実行中、前記試験アクセスポートが、前記ループバック接続部に結合されたままである、
    ことを特徴とする請求項９に記載の方法。
  11. 試験対象のデバイスの故障を識別する方法であって、
    前記デバイスのためのループバック接続部を有効にするステップを含み、
    前記デバイスは、
    複数の送信機及び複数の受信機を含み、
    前記複数の送信機のうちの１又はそれ以上は、前記ループバック接続部によって前記受信機の１又はそれ以上に結合され、第１のループバック接続部によって第１の受信機に結合された第１の送信機を含み、
    各ループバック接続部は、試験出力ポートを含み、
    前記第１のループバック接続部のための第１の試験アクセスポートを含み、
    当該方法は、前記ループバック接続部のための前記試験アクセスポートを利用して、ボンディングワイヤ故障がないかどうか前記試験対象のデバイスを試験するステップをさらに含み、
    各前記ループバック接続部は、第１のコネクタ及び第２のコネクタを含み、
    各前記ループバック接続部のための第１のインダクタは、第１の端子及び第２の端子を有し、その第１の端子によって前記第１のコネクタに接続され、
    各前記ループバック接続部のための第２のインダクタは、第１の端子及び第２の端子を有し、その第１の端子によって前記第２のコネクタに接続され、
    各前記ループバック接続部のための前記試験アクセスポートは、前記第１のインダクタの前記第２の端子及び前記第２のインダクタの前記第２の端子を含み、
    ボンディングワイヤ故障の場所を特定することは、ブリッジ故障の場所を特定することを含み、
    ブリッジ故障の場所を特定することは、
    前記接続されている送信機及び受信機をオフにし、
    前記第１の試験アクセスポート以外の１つ以上の試験アクセスポートにおける電流又は電圧を測定することを含む、
    ことを特徴とする方法。
  12. ボンディングワイヤ故障の場所を特定することは、
    前記第１の送信機の開放故障の場所を特定することを含み、
    前記第１の送信機の開放故障の場所を特定することは、
    前記第１の受信機の出力を下げて、前記第１の送信機及び前記第１の受信機の前記試験アクセスポートにおける電流又は電圧を測定することによって前記第１の送信機の開放故障の場所を特定すること、又は
    前記第１の送信機の出力を下げて、前記第１の試験アクセスポートにおける電流又は電圧を測定することによって前記第１の受信機の開放故障の場所を特定することによって行われる、
    ことを特徴とする請求項１１に記載の方法。
  13. 他の各ループバック接続部に関して開放故障の検出を繰り返すステップをさらに含む、
    ことを特徴とする請求項１２に記載の方法。
  14. ブリッジ故障の場所を特定することはさらに、
    前記第１の試験アクセスポートが一定の電圧電位に強制され、かつ１つ以上の他の試験アクセスポートが接地電位に強制される試験構成を確立し、
    １つ以上の前記他の試験アクセスポートの各々における電圧又は電流を測定し、
    １つ以上の前記他の試験アクセスポートにおける電圧又は電流測定値が閾値外である場合にブリッジ欠陥の場所を特定する、
    ことを含むことを特徴とする請求項１１に記載の方法。
  15. 他の各ループバック接続部に関してブリッジ故障の場所特定を繰り返すステップをさらに含む、
    ことを特徴とする請求項１４に記載の方法。
  16. 試験システムであって、
    試験対象のデバイスのためのインターフェイス及び試験ユニットを有し、
    前記試験対象のデバイスは、
    第１送信機及び第１受信機を含む複数の送信機及び複数の受信機と、
    複数のループバック接続部と、を備え、
    各前記ループバック接続部は、差動信号を送信するための第１のコネクタ及び第２のコネクタを含み、各送信機の出力部から対応する受信機の入力部までを接続し、
    前記複数のループバック接続部は、前記第１送信機と前記第１受信機とを接続する第１のループバック接続部を含み、
    複数の試験アクセスポートを備え、
    各試験アクセスポートは、
    前記ループバック接続部と結合されており、
    前記ループバック接続部の前記第１のコネクタに結合された第１のインダクタと、前記ループバック接続部の前記第２のコネクタに結合された第２のインダクタとを含み、
    前記複数の試験アクセスポートは、前記第１のループバック接続部のための第１の試験アクセスポートを含み、
    前記試験ユニットは、
    前記複数の試験アクセスポートに接続され、
    前記試験アクセスポートにおける電圧又は電流を測定するとともに、前記試験アクセスポートにおいて電圧又は電流を印加するように動作可能であり、
    当該試験システムは、前記試験対象のデバイスに対して、前記ループバック接続部のための前記試験アクセスポートを介して前記試験ユニットにおいて試験データを受け取ることを含む直流試験を行い、
    前記直流試験は、前記試験対象のデバイスのパラメータ試験及びボンディングワイヤ試験を含み、
    前記ボンディングワイヤ試験は、ブリッジ型ボンディングワイヤ欠陥試験を含み、
    前記第１のループバック接続部のブリッジ型ボンディングワイヤ欠陥試験は、
    前記接続されている送信機及び受信機をオフにし、
    前記第１の試験アクセスポート以外の１つ以上の試験アクセスポートにおける電流又は電圧を測定することを含む、
    ことを特徴とする試験システム。
  17. 前記試験対象のデバイスの前記パラメータ試験が、送信機駆動電流の測定及び受信機抵抗の測定の一方又は両方を含む、
    ことを特徴とする請求項１６に記載の試験システム。
  18. 前記試験対象のデバイスの前記ボンディングワイヤ試験が、開放型ボンディングワイヤ欠陥のための試験をさらに含むことを特徴とする請求項１６に記載の試験システム。
  19. 前記試験システムが、前記ループバック接続部を使用して、各ループバック接続部の前記第１のコネクタ及び前記第２のコネクタを介した差動信号の送信を含む、前記試験対象のデバイスの能動的高速試験をさらに行う、
    ことを特徴とする請求項１６に記載の試験システム。
  20. 命令シーケンスを表すデータを記憶するコンピュータ可読記憶媒体であって、
    前記命令シーケンスは、プロセッサによる実行時に、該プロセッサに、
    複数の送信機及び複数の受信機を備える高速入出力デバイスのための複数のループバック接続部を有効にすることを含む動作を行わせ、
    各前記ループバック接続部は、前記送信機の出力部から前記受信機の入力部までを接続し、第１のコネクタ及び第２のコネクタを備え、
    前記動作は、各前記ループバック接続部のための試験アクセスポートを介して試験データを受け取ることを含む直流試験を前記高速入出力デバイスに対して行わせることをさらに含み、
    各前記ループバック接続部のために、
    第１の端子及び第２の端子を有する第１のインダクタが、その第１の端子によって前記ループバック接続部の前記第１のコネクタに接続され、
    第１の端子及び第２の端子を有する第２のインダクタが、その第１の端子によって前記ループバック接続部の前記第２のコネクタに接続され、
    各前記ループバック接続部のための前記試験アクセスポートが、前記ループバック接続部のための前記第１のインダクタの前記第２の端子及び前記ループバック接続部のための前記第２のインダクタの前記第２の端子を含み、
    前記直流試験は、前記高速入出力デバイスのパラメータ試験及びボンディングワイヤ試験を含み、
    前記ボンディングワイヤ試験は、ブリッジ型ボンディングワイヤ欠陥試験を含み、
    第１の試験アクセスポートを備える第１のループバック接続部のためのブリッジ型ボンディングワイヤ欠陥試験は、
    前記接続されている送信機及び受信機をオフにし、
    前記第１の試験アクセスポート以外の１つ以上の試験アクセスポートにおける電流又は電圧を測定することを含む、
    ことを特徴とするコンピュータ可読記憶媒体。
  21. 前記高速入出力デバイスの前記パラメータ試験が、送信機駆動電流の測定及び受信機抵抗の測定の一方又は両方を含む、
    ことを特徴とする請求項２０に記載のコンピュータ可読記憶媒体。
  22. 試験対象の高速入出力デバイスの前記ボンディングワイヤ試験が、開放型ボンディングワイヤ欠陥のための試験をさらに含む、
    ことを特徴とする請求項２０に記載のコンピュータ可読記憶媒体。
  23. 前記プロセッサによる実行時に、該プロセッサに、前記ループバック接続部を使用して、前記第１のコネクタ及び前記第２のコネクタを介した差動信号の送信を含む、前記高速入出力デバイスの能動的高速試験を行うことを含む動作を行わせる命令をさらに含む、
    ことを特徴とする請求項２０に記載のコンピュータ可読記憶媒体。
  24. 命令シーケンスを表すデータを記憶するコンピュータ可読記憶媒体であって、
    前記命令シーケンスは、プロセッサによる実行時に、該プロセッサに、
    デバイスのためのループバック接続部を有効にすることを含む動作を行わせ、
    前記デバイスは、
    複数の送信機及び複数の受信機を含み、
    前記複数の送信機のうちの１又はそれ以上は、前記ループバック接続部によって前記受信機の１又はそれ以上に結合され、
    第１のループバック接続部によって第１の受信機に結合された第１の送信機を含み、
    各ループバック接続部は、試験出力ポートを含み、
    前記第１のループバック接続部のための第１の試験アクセスポートを含み、
    前記動作は、前記ループバック接続部のための前記試験アクセスポートを利用して、ボンディングワイヤ故障がないかどうか前記デバイスを試験することをさらに含み、
    各ループバック接続部は、第１のコネクタ及び第２のコネクタを含み、
    各前記ループバック接続部のための、第１の端子及び第２の端子を有する第１のインダクタが、前記第１の端子によって前記第１のコネクタに接続され、
    各前記ループバック接続部のための、第１の端子及び第２の端子を有する第２のインダクタが、前記第１の端子によって前記第２のコネクタに接続され、
    各前記ループバック接続部のための前記試験アクセスポートは、前記第１のインダクタの前記第２の端子及び前記第２のインダクタの前記第２の端子を含み、
    ボンディングワイヤ故障の場所の特定は、前記第１のループバック接続部におけるブリッジ故障の場所を特定することを含み、
    前記第１のループバック接続部におけるブリッジ故障の場所を特定することは、
    前記接続されている送信機及び受信機をオフにし、
    前記第１の試験アクセスポート以外の１つ以上の試験アクセスポートにおける電流又は電圧を測定することを含む、
    ことを特徴とするコンピュータ可読記憶媒体。
  25. ボンディングワイヤ故障の場所を特定することが、前記第１のループバック接続部における開放故障の場所を特定することを含み、
    前記第１のループバック接続部における開放故障の場所の特定は、
    前記第１の受信機の出力を下げて、前記第１の送信機及び前記第１の受信機の前記試験アクセスポートにおける電流又は電圧を測定することにより、前記第１の送信機における開放故障の場所を特定すること、
    前記第１の送信機の出力を下げて、前記第１の試験アクセスポートにおける電流又は電圧を測定することにより、前記第１の受信機における開放故障の場所を特定すること、
    によって行われることを特徴とする請求項２４に記載のコンピュータ可読記憶媒体。
  26. ブリッジ故障の場所を特定することがさらに、
    前記第１の試験アクセスポートが一定の電圧電位に強制され、かつ一つ又はそれ以上の他の試験アクセスポートが接地電位に強制される試験構成を確立し、
    前記一つ又はそれ以上の他の試験アクセスポートの各々における電圧又は電流を測定し、
    前記一つ又はそれ以上の他の試験アクセスポートにおける電圧又は電流の測定値が閾値外である場合にブリッジ欠陥の場所を特定する、
    ことを含むことを特徴とする請求項２４に記載のコンピュータ可読記憶媒体。
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