JP5773073B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5773073B2
JP5773073B2 JP2014515513A JP2014515513A JP5773073B2 JP 5773073 B2 JP5773073 B2 JP 5773073B2 JP 2014515513 A JP2014515513 A JP 2014515513A JP 2014515513 A JP2014515513 A JP 2014515513A JP 5773073 B2 JP5773073 B2 JP 5773073B2
Authority
JP
Japan
Prior art keywords
sic
type
region
conductivity type
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014515513A
Other languages
English (en)
Other versions
JPWO2013172059A1 (ja
Inventor
吉川　功
功 吉川
博樹 脇本
博樹 脇本
荻野　正明
正明 荻野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2014515513A priority Critical patent/JP5773073B2/ja
Application granted granted Critical
Publication of JP5773073B2 publication Critical patent/JP5773073B2/ja
Publication of JPWO2013172059A1 publication Critical patent/JPWO2013172059A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/114—PN junction isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置に関する。
最近、電力変換装置においてＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換等を行うにあたって、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から、直接リンク形変換回路等のマトリックスコンバータが注目されている。その理由の一つに、次の点が挙げられる。通常のインバータ／コンバータからなる電力変換装置は、コンバータにより交流電圧から直流中間電圧を生成した後、インバータにより直流中間電圧を交流電圧に変換する方式であり、コンバータとインバータとの中間部に直流中間電圧を平滑化する直流平滑コンデンサーを必要とする。しかも、この直流平滑コンデンサーとして使用される電界コンデンサーの寿命によって、電力変換装置の寿命が決まる傾向にある。これに対して、マトリックスコンバータは、交流電圧から交流電圧を直接生成するため、通常のインバータ／コンバータからなる電力変換装置よりも電力変換効率が高い。さらに、マトリックスコンバータは、直流中間電圧を生成しないため、直流平滑コンデンサーを必要としないからである。
マトリックスコンバータに使用される好適なデバイスは、双方向に電流を制御することができる双方向スイッチング素子である。図１４は、一般的な双方向スイッチング素子の等価回路を示す回路図である。このような双方向スイッチング素子は、図１４（ａ）の等価回路図に示すように２個のダイオード１００２と２個のトランジスタ１００１とによって表すことができる。この構成では、スイッチング素子であるトランジスタ１００１に印加される逆方向電圧を阻止するために、トランジスタ１００１にダイオード１００２を直列接続する必要がある。トランジスタ１００１としては、ゲート電圧によってオンオフの切り替えと電流制御とが可能な電圧駆動型のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などが好適に用いられる。
図１４（ａ）に示す２個のトランジスタ１００１で構成された一般的な双方向スイッチング素子において、上述したように逆方向電圧を阻止するためのダイオード１００２を必要とする理由は、通常のＩＧＢＴやＭＯＳＦＥＴなどは逆方向の耐圧信頼性（逆阻止能力）を確保するようには設計されていない、また、逆阻止能力が確保されるように製造することが容易でないからである。従って、通常のＩＧＢＴやＭＯＳＦＥＴなどにおいて耐圧と言えば、順方向耐圧のことである。最近では、通常のＩＧＢＴが備える順方向耐圧（順阻止能力）に加えて逆阻止能力も確保した逆阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）と呼ばれるパワーデバイスも開発されるようになった（例えば、下記特許文献１参照。）。
この逆阻止ＩＧＢＴを用いた双方向スイッチング素子の等価回路図を図１４（ｂ）に示す。図１４（ｂ）に示す双方向スイッチング素子は２個の逆阻止ＩＧＢＴ１００３を逆並列接続することで、より簡単に構成することができる。この図１４（ｂ）に示す２個の逆阻止ＩＧＢＴ１００３で構成された双方向スイッチング素子は、図１４（ａ）に示す２個のダイオード１００２と２個のトランジスタ１００１とで構成された双方向スイッチング素子と比較すれば分かるようにダイオードが不要となる。このため、図１４（ｂ）に示す双方向スイッチング素子は、ダイオードを備えない分だけ電力損失も小さく、かつコンパクトになる。従って、図１４（ｂ）に示す双方向スイッチング素子を用いることにより、マトリックスコンバータをコンパクトなサイズで、かつ低コストで提供することができるようになる。
従来の逆阻止ＩＧＢＴについて、シリコン（Ｓｉ）を基板材料（以下、Ｓｉ基板とする）に用いた場合（以下、シリコン逆阻止ＩＧＢＴとする）を例に説明する。図１５は、従来のシリコン逆阻止ＩＧＢＴの構成を模式的に示す断面図である。図１５に示すように、ｎ-型ドリフト層５２となるシリコンでできた半導体基板表面の領域には、オン状態のときに主電流が流れる活性領域４２と、順方向耐圧を確保する耐圧構造部３２とが設けられている。活性領域４２の構成は、基本的には一般的なＩＧＢＴと同じである。エミッタ電極５１はｐベース領域５５の表面およびｎ+エミッタ領域５６の表面にオーミック接触することにより電気的に接続される。ゲート電極５８は、ｎ+エミッタ領域５６表面とｎ-型ドリフト層５２表面との間に挟まれた部分のｐベース領域５５の表面上にゲート絶縁膜５７を介して形成され、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を構成する。コレクタ電極６０は、半導体基板の裏面側に形成されるｐコレクタ層５９の表面にオーミック接触して電気的に接続されている。
半導体基板の側面には、基板裏面側のｐコレクタ層５９と基板おもて面側のｐ型チャネルストッパー領域５４とに接触し、基板の両主面を繋ぐように基板裏面から基板おもて面に達するｐ型の分離領域５３が設けられている。このように分離領域５３を設けることによって、半導体基板の裏面から側面にわたってｐｎ接合６１が形成される。ｐｎ接合６１は、デバイスの活性領域４２に形成されているＭＯＳゲート構造を包むような形状の接合面となる。このｐｎ接合６１は、デバイスの逆方向耐圧を負担する機能を有する。このため、デバイスに逆方向の電圧が印加された（エミッタ端子Ｅに印加される電圧がコレクタ端子Ｃに印加される電圧よりも高い）場合、破線で示される空乏層６２は逆方向印加電圧の上昇とともに、ｐｎ接合６１から主としてｎ-型ドリフト層５２側に広がる。
逆方向電圧印加時に、ｐｎ接合６１から広がる空乏層６２の端部が半導体基板おもて面と交差する部分（すなわち、ｎ-型ドリフト層５２の、ｐベース領域５５とｐ型チャネルストッパー領域５４とに挟まれた部分）は絶縁保護膜（図示しない）により保護される。この絶縁保護膜により保護される半導体基板おもて面の領域は耐圧構造部３２となる。この耐圧構造部３２に、図示しないＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）などの耐圧構造を設けて、半導体基板おもて面近傍で高くなり易い電界強度を緩和し、活性領域４２下のｐコレクタ層５９近傍のｐｎ接合６１における電界強度よりも小さくすることによって半導体デバイスの逆方向耐圧の信頼性を高くすることが提案されている（例えば、下記特許文献１，２参照。）。
一方、炭化珪素（ＳｉＣ）半導体や窒化ガリウム（ＧａＮ）半導体は、バンドギャップがシリコン（Ｓｉ）半導体の約３倍であり、絶縁破壊電界強度が約１０倍という優れた特性を有する。このため、ＳｉＣ半導体やＧａＮ半導体は、Ｓｉ半導体に比べて、同じ耐圧で、より低オン電圧化および高速スイッチング化を図ることができる。例えば、ＳｉＣやＧａＮを基板材料（以下、ＳｉＣ基板、ＧａＮ基板とする）に用いたパワーデバイスは、Ｓｉ基板を用いた同じ耐圧のパワーデバイスと比較してｎ-型ドリフト層５２（図１５）の厚さを約１／１０にすることが可能となる。詳細には、ＳｉＣ基板やＧａＮ基板を用いた縦型パワーデバイスのｎ-型ドリフト層５２の厚さ、すなわち基板厚さは、耐圧１２００Ｖ級とするために必要な１５μｍ程度、耐圧６００Ｖ級とするために必要な１０μｍ以下程度の厚さに薄くすることができる。
しかしながら、ＳｉＣやＧａＮは、上述したようにＳｉよりもバンドギャップが広い（以下、ワイドバンドギャップ：Ｗｉｄｅ Ｂａｎｄ Ｇａｐとする）ため、ＳｉＣ基板やＧａＮ基板を用いてＩＧＢＴを構成した場合、ｐｎ接合のビルトイン電位（３Ｖ程度）がＳｉ基板を用いた場合のｐｎ接合のビルトイン電位（０．７Ｖ程度）よりも大きくなる。これによって、６００Ｖ級や１２００Ｖ級の耐圧程度のデバイスでは低オン電圧のメリットが得られにくい。そのため、この程度の耐圧クラスのトランジスタデバイスをＳｉＣ基板やＧａＮ基板を用いて構成するために、オン時に主電流が横切るｐｎ接合を有していない（すなわちビルトイン電位の影響が無い）または逆方向耐圧特性を備えないＭＯＳＦＥＴやＪ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の開発から進められている。
また、別の逆阻止デバイスとして、次の装置が提案されている。低抵抗で厚いＳｉ基板（サブストレート）のおもて面上に、ＡｌＮ（窒化アルミニウム）層などのバッファ層を介してＧａＮ層が設けられている。ＧａＮ層の表面（Ｓｉ基板側に対して反対側の表面）にＭＯＳゲート構造などが設けられている。Ｓｉ基板の裏面側からＧａＮ層に到達する深いトレンチが設けられている。トレンチの内部には、トレンチ内壁面にショットキー接合を形成する金属電極が埋設され、逆阻止ＭＯＳＦＥＴ（以下、ＧａＮ逆阻止ＭＯＳＦＥＴとする）が構成されている。このＧａＮ逆阻止ＭＯＳＦＥＴは、トレンチ底部のショットキー接合により逆阻止能力を確保する構造を備える（例えば、下記特許文献２参照。）。
また、別の逆阻止デバイスとして、次の装置が提案されている。Ｓｉ基板のおもて面上に、バッファ層を介して高濃度のＧａＮ層と低濃度のＧａＮ層とが順に積層されている。Ｓｉ基板裏面から高濃度のＧａＮ層に達するトレンチが設けられている。トレンチの内部にはショットキーバリア金属が埋め込まれ、ショットキーバリアダイオードが構成されている（例えば、下記特許文献３参照。）。
また、別の逆阻止デバイスとして、ｐ+Ｓｉ基板裏面からコレクタ層を貫通してｎ-型ドリフト層に達するトレンチが設けられており、トレンチの内部に埋め込まれた導電体とｎ-型ドリフト層とがショットキー接触する構成のＩＧＢＴが提案されている（例えば、下記特許文献４参照。）。
さらに、別の逆阻止デバイスとして、次の装置が提案されている。図１６は、従来のｐチャネル型の逆阻止ＩＧＢＴの構成を示す断面図である。図１６は、下記特許文献５の図７である。図１６に示すように、低抵抗の厚いｎ-ＳｉＣ基板７０のおもて面上に、低濃度ｐ-ＳｉＣ層７１がエピタキシャル成長されている。低濃度ｐ-ＳｉＣ層７１の表面（ｎ-ＳｉＣ基板７０側に対して反対側の表面）にＭＯＳゲート構造７２などが設けられている。低抵抗の厚いｎ-ＳｉＣ基板７０の裏面側からｎ-ＳｉＣ基板７０を貫通して低濃度ｐ-ＳｉＣ層７１に到達する深いトレンチ７３が設けられている。トレンチ７３の内壁に沿って低濃度ｐ-ＳｉＣ層７１表面にショットキー接合を形成する金属電極７４が埋設されて、ｐチャネル型ＩＧＢＴ１０１１が構成されている（例えば、下記特許文献５参照。）。
また、別の逆阻止デバイスとして、半導体基板の一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、他方の主面側に、前記中央部に対向する位置に凹部を備えることにより、低オン抵抗と基板強度とを備え、ウェハプロセスにおけるウェハ割れを少なくした装置が提案されている（例えば、下記特許文献６参照。）。
また、別の逆阻止デバイスとして、第１端子が形成されている基板おもて面側にワイドバンドギャップ半導体を用いたスイッチ素子を有し、第２端子が形成されている基板裏面側に逆方向電流を阻止するヘテロ接合ダイオード要素を有する逆阻止型のスイッチング素子であって、基板側面（チップ切断面）に裏面からおもて面に達するようにヘテロ接合を延在させることで分離領域が構成された装置が提案されている（例えば、下記特許文献７参照。）。
また、別の逆阻止デバイスとして、ＧａＮ半導体またはＳｉＣ半導体を主たる半導体結晶とする半導体基板からなるｎ-型ドリフト層のおもて面側にゲート電極とエミッタ電極とを含むＭＯＳゲート構造を備え、チップ化のための切断面が、ｎ-型ドリフト層のおもて面と裏面とを連結するｐ型分離領域を有し、ｎ-型ドリフト層の裏面に接触するコレクタ電極がショットキー性金属膜を有する装置が提案されている（例えば、下記特許文献８参照。）。
下記特許文献７，８では、逆方向電圧が印加されたときに、基板側面の分離領域を介して基板おもて面にドレイン電位があらわれる。そして、空乏層は、基板裏面からおもて面にまで達する逆方向耐圧を確保するための接合によって基板裏面側からおもて面側へと広がり、基板側面には到達しない。このため、逆方向漏れ電流が小さくなる。また、下記特許文献７では、基板おもて面側に設けられたＦＬＲやフィールドプレート（ＦＰ）などからなる逆方向耐圧構造により、十分な逆方向耐圧が得られる。
特開２００２−３１９６７６号公報（第０００７〜０００８段落） 特開２０１０−２５８３２７号公報（第０００４〜０００５，００２１段落、第１６図） 特開２００９−５４６５９号公報（第１図、第００１８段落） 米国特許第７１３２３２１号明細書（第８図） 特開２０１０−２０６００２号公報（第７図、要約） 特開２００７−２４３０８０号公報（要約、第１図〜第３図） 特開２００７−２８８１７２号公報 特開２００９−１２３９１４号公報
しかしながら、通常のＭＯＳＦＥＴやＪ−ＦＥＴは、逆方向耐圧を確保するためのｐｎ接合を備えておらず、逆阻止能力を有していない。従って、ＭＯＳＦＥＴやＪ−ＦＥＴなどを単体で上述した逆阻止デバイスとするために、基板裏面からドレイン層を貫通してｎ-型ドリフト層に達するトレンチの内壁にドレイン電極とｎ-型ドリフト層とのショットキー接合を設けて逆方向耐圧を確保するための接合とする構造が知られている。しかしながら、ＳｉＣ基板やＧａＮ基板を用いて耐圧６００Ｖ〜１２００Ｖ級のデバイスを構成する場合、上述したようにデバイスに必要とされるｎ-型ドリフト層の厚さは１０μｍ〜１５μｍ程度にすぎない。このため、半導体基板の厚さが薄くなりすぎてウェハ割れなどが起きやすくなり、通常のウェハプロセスが極めて困難になることが問題である。
また、上記特許文献５では、低抵抗の厚いｎ-ＳｉＣ基板７０を貫通して低濃度ｐ-ＳｉＣ層７１に到達する深いトレンチ７３の内壁に沿ってショットキー接合を有しているため、トレンチ７３の底部では構造的に電流集中や電界集中が生じ易いという問題点がある。また、トレンチ７３の底部に露出する低濃度ｐ-ＳｉＣ７１層の表面のエッチングダメージを取り除くことが難しく、低濃度ｐ-ＳｉＣ層７１の表面のエッチングダメージが耐圧低下の要因の一つとなる。さらに、トレンチ７３の幅は数μｍと狭いため、アスペクト比の高いトレンチ７３を形成した後に、トレンチ７３の内壁に沿ってショットキー接合を形成することは構造的に困難であるという問題点もある。
上記特許文献７では、基板おもて面から深さ方向に垂直にトレンチを形成し、このトレンチ内部にＳｉ層を埋め込むことにより分離領域を形成する。このため、特に高耐圧デバイスを作製（製造）する場合、半導体基板の厚さが厚くなることでトレンチのアスペクト比が高くなり、製造が困難になるという問題がある。また、上記特許文献７では、逆方向耐圧構造部に不純物拡散法によりＦＬＲを設けているため、不純物が拡散しにくいワイドバンドギャップ半導体で構成されたデバイスでは、ＦＬＲのドリフト層とのｐｎ接合部の曲率半径が小さくなり、逆方向耐圧構造の長さが長くなる傾向にある。さらに、上記特許文献７では、順方向耐圧構造部および逆方向耐圧構造部ともにＦＬＲを設け、かつ順方向耐圧構造部と逆方向耐圧構造部との境界に順方向耐圧構造部と逆方向耐圧構造部とを分離するｎ型高濃度領域を設けているため、耐圧構造部の長さが長くなるという問題がある。また、上記特許文献８では、逆方向耐圧構造部が設けられていないため、十分な逆方向耐圧を得にくいという問題がある。
本発明は、上述した従来技術による問題点を解消するため、ＳｉＣやＧａＮなどのシリコンよりもバンドギャップの広い半導体材料（ワイドバンドギャップ半導体）からなる半導体基板を用いた場合に、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の順阻止能力および逆阻止能力を備える半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第２導電型の半導体基板の一方の主面には、シリコンよりもバンドギャップの広い半導体材料からなる第１導電型半導体層が設けられている。前記第１導電型半導体層の前記半導体基板側に対して反対側の表面側に、絶縁ゲート構造を含む活性領域が設けられている。前記活性領域の外周を取り巻く耐圧構造部が設けられている。前記半導体基板の他方の主面の前記活性領域に対して反対側の領域に、前記半導体基板を貫通して前記第１導電型半導体層に達する深さで、前記活性領域の面積に対応する面積を有する凹部が設けられている。前記凹部の内壁に沿って金属膜が設けられている。前記金属膜は、前記凹部の底部で前記第１導電型半導体層と接触してショットキー接合を形成する。
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域と前記凹部との間の前記第１導電型半導体層に流れる主電流の最外周側の電流経路が、前記第１導電型半導体層の前記半導体基板側に対して反対側の表面となす角度は４５度以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層の、前記耐圧構造部の外周を取り巻く部分に設けられた、前記第１導電型半導体層を深さ方向に貫通して前記半導体基板に達する第２導電型分離層をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型分離層が、前記半導体基板の他方の主面から前記第１導電型半導体層の前記半導体基板側に対して反対側の表面に達する深さのトレンチの側壁に沿って配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、前記半導体基板の他方の主面から前記トレンチの内壁にわたって設けられ、前記トレンチの側壁で前記第２導電型分離層に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、さらに、前記半導体基板の他方の主面から前記第１導電型半導体層の前記半導体基板側に対して反対側の表面に達する深さのトレンチの側壁に沿って配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、前記トレンチの側壁で前記第１導電型半導体層と接触してショットキー接合を形成していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記耐圧構造部は、順方向耐圧構造部と逆方向耐圧構造部と、からなる。前記順方向耐圧構造部は、前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層に設けられ、順方向電圧が印加されたときに前記活性領域側から伸びる空乏層を外周側へ広げる第２導電型の第１接合終端領域を有する。前記逆方向耐圧構造部は、前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層の、前記第１接合終端領域よりも外周側に設けられ、逆方向電圧が印加されたときに外周側から伸びる空乏層を前記活性領域側へ広げる第２導電型の第２接合終端領域を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１接合終端領域の内部に、前記第１接合終端領域よりも不純物濃度が高い第２導電型の第３接合終端領域が設けられている。前記第２接合終端領域の内部に、前記第２接合終端領域よりも不純物濃度が高い第２導電型の第４接合終端領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層の、前記第１接合終端領域と前記第２接合終端領域とに挟まれた部分は、前記順方向耐圧構造部と前記逆方向耐圧構造部とを兼ねることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層が窒化ガリウム半導体層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、金属−酸化膜−半導体からなる前記絶縁ゲート構造、または、金属−絶縁膜−半導体からなる前記絶縁ゲート構造を有する絶縁ゲート型電界効果トランジスタであることを特徴とする。
本発明にかかる半導体装置によれば、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体からなる半導体基板を用いた場合に、半導体基板の他方の主面から半導体基板を貫通して第１導電型半導体層に達する凹部の底部に、第１導電型半導体層とのショットキー接合を形成する金属膜を形成することで、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の順阻止能力および逆阻止能力を確保することができるという効果を奏する。
図１は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部を模式的に示す断面図である。 図２は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を模式的に示す要部断面図である（その１）。 図３は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を模式的に示す要部断面図である（その２）。 図４は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を模式的に示す要部断面図である（その３）。 図５は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を模式的に示す要部断面図である（その４）。 図６は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を模式的に示す要部断面図である（その５）。 図７は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧構造部近傍の概略を示す断面図である。 図８は、図７のＳｉＣ逆阻止ＭＯＳＦＥＴのチップ全体の平面レイアウトを示す平面図である。 図９は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧特性を示す特性図である。 図１０は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴのオン時のＩ−Ｖ特性を示す特性図である。 図１１は、従来のシリコン逆阻止ＩＧＢＴの活性領域の要部を示す断面図である。 図１２は、従来のシリコン逆阻止ＩＧＢＴの耐圧構造部近傍の概略を示す断面図である。 図１３は、本発明の実施の形態２にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部を示す断面図である。 図１４は、一般的な双方向スイッチング素子の等価回路を示す回路図である。 図１５は、従来のシリコン逆阻止ＩＧＢＴの構成を模式的に示す断面図である。 図１６は、従来のｐチャネル型の逆阻止ＩＧＢＴの構成を示す断面図である。 図１７は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの主要な製造工程の概要を示すフローチャートである。 図１８は、本発明の実施の形態３にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の構成を示す断面図である。 図１９は、図１８の耐圧構造部を拡大して示す断面図である。 図２０は、従来のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の耐圧構造部を示す断面図である。 図２１は、本発明の実施の形態４にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の耐圧構造部を示す断面図である。 図２２は、本発明の実施の形態５にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の耐圧構造部を示す断面図である。 図２３は、本発明の実施の形態６にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の構成を示す断面図である。 図２４は、図２３の耐圧構造部を拡大して示す断面図である。
以下に添付図面を参照して、本発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施の形態に限定されるものではない。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、本発明の構成を見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。
（実施の形態１）
本発明の実施の形態１にかかるシリコンよりもバンドギャップの広い半導体材料からなる逆阻止絶縁ゲート型半導体装置（ワイドバンドギャップ逆阻止ＭＯＳ型半導体装置）について、図１〜図６を参照して詳細に説明する。まず、実施の形態１にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の構成について、炭化珪素（ＳｉＣ）を半導体材料として用いた逆阻止ＭＯＳＦＥＴ（以下、ＳｉＣ逆阻止ＭＯＳＦＥＴとする）を例に説明する。図１は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部を模式的に示す断面図である。図１には、ＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の主として活性領域４０を中心とする部分を示す。
図１に示すように、実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４は、ｐ+型ＳｉＣ基板１００と、その一方の主面に接して積層されｐ+型ＳｉＣ基板１００より低濃度のＳｉＣ−ｎ-型ドリフト層１とを備える。このＳｉＣ−ｎ-型ドリフト層１の表面層（ｐ+型ＳｉＣ基板１００側に対して反対側の表面層）には、イオン注入により形成されたＳｉＣ−ｐ+型ベース領域２が選択的に設けられている。
ＳｉＣ−ｎ-型ドリフト層１の表面には、ＳｉＣ−ｐ+型ベース領域２を覆うように、ＳｉＣ−ｐ型エピタキシャル層が堆積されている。ＳｉＣ−ｐ型エピタキシャル層には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造の一部を構成するＳｉＣ−ｐ型エピタキシャル領域３、ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４、ＳｉＣ−ｎ+型ソース領域５およびＳｉＣ−ｐ+型ボディ領域６が選択イオン注入により所定のパターンで配置されている。
ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４を挟むように配置されたＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４の両側のＳｉＣ−ｐ型エピタキシャル領域３の表面（ＳｉＣ−ｎ-型ドリフト層１側に対して反対側の表面）には、ゲート絶縁膜７を介してｐｏｌｙ−Ｓｉゲート電極８が設けられている。ｐｏｌｙ−Ｓｉゲート電極８は、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ；層間絶縁膜）９を介してソース電極１０により覆われる。ソース電極１０は、ＢＰＳＧ９に設けられた開口部を介してＳｉＣ−ｎ+型ソース領域５およびＳｉＣ−ｐ+型ボディ領域６に接触し、その下層のＳｉＣ−ｐ+型ベース領域２に導電接続される。
さらに、ｐ+型ＳｉＣ基板１００には、ＭＯＳゲート構造が形成される活性領域４０に対向する反対側の他方の主面（裏面）からｐ+型ＳｉＣ基板１００を貫通してＳｉＣ−ｎ-型ドリフト層１に達する深さで凹部１０１が設けられている。凹部１０１の面積は、ＭＯＳゲート構造の形成領域（すなわち活性領域４０）の面積とほぼ同程度である。凹部１０１の面積とは、凹部１０１の底部（底面）の面積である。凹部１０１の詳細な説明については後述する。この凹部１０１の内壁を含む他方の主面側の表面には、ドレイン電極１２となる導電膜（金属膜）が設けられている。ドレイン電極１２となる金属膜は、ＳｉＣ−ｎ-型ドリフト層１とのショットキー接合を形成しており、ショットキー電極として機能する。そのような金属膜は、例えば、ショットキーバリア金属材料となるチタン（Ｔｉ）膜をスパッタにより形成し、その上にニッケル（Ｎｉ）膜と金（Ａｕ）膜とを順にめっきにより積層することにより得られる。
さらに、ＳｉＣ−ｎ-型ドリフト層１の表面（ｐ+型ＳｉＣ基板１００側に対して反対側の表面）には、ＭＯＳゲート構造側の活性領域４０の外周を取り巻く耐圧構造部３０が設けられている。耐圧構造部３０の外周には、耐圧構造部３０を取り巻き、ＳｉＣ−ｎ-型ドリフト層１の表面（ｐ+型ＳｉＣ基板１００側に対して反対側の表面）からＳｉＣ−ｎ-型ドリフト層１を貫通してｐ+型ＳｉＣ基板１００に達するｐ型分離領域２６が設けられている。ｐ型分離領域２６は、ＳｉＣ−ｎ-型ドリフト層１の表面からｐ+型ＳｉＣ基板１００の裏面にまで達していてもよい。耐圧構造部３０のＳｉＣ−ｎ-型ドリフト層１上にはＢＰＳＧ９が設けられている。耐圧構造部３０においてＳｉＣ−ｎ-型ドリフト層１を被覆するＢＰＳＧ９は、フィールド絶縁膜（絶縁保護膜）９ａとして機能する。
次に、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の製造方法を説明する。図２〜図６は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を模式的に示す要部断面図である。図１７は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの主要な製造工程の概要を示すフローチャートである。まず、７５ｍｍ径、３００μｍ厚で、かつ主面が（０００１）Ｓｉ面である４Ｈ−ｐ+型ＳｉＣ基板１００を準備する（図１７（ａ））。次に、ｐ+型ＳｉＣ基板１００の一方の主面（おもて面）上に、周知の技術であるＣＶＤ法（化学的気相成長法）によってＳｉＣ−ｎ-型ドリフト層１をエピタキシャル成長によって厚さ１５μｍに形成する（図１７（ｂ））。ここまでの状態が図２に示されている。
図１７（ｂ）の工程において、ＳｉＣ−ｎ-型ドリフト層１の不純物濃度は、例えば１．８×１０16ｃｍ-3とした。ＳｉＣ−ｎ-型ドリフト層１を形成するためのエピタキシャル成長のシリコン材料として例えばシラン（ＳｉＨ4）ガス、炭素材料として例えばプロパン（Ｃ3Ｈ8）ガスを用いる。また、ＳｉＣ−ｎ-型ドリフト層１となるエピタキシャル層をｎ型化するために、ドーパント材料として例えばアルシン（ＡｓＨ3）およびスチビン（ＳｂＨ3）ガスを用いる。
次に、フォトリソグラフィ工程により、ＳｉＣ−ｎ-型ドリフト層１の表面に、ＳｉＣ−ｐ+型ベース領域２の形成領域に対応する部分が所定のパターンで開口するフォトレジストパターン（不図示）を形成する。このフォトレジストパターンをマスクとして、例えばアルミニウム（Ａｌ）イオンを６００℃の温度で１×１０15ｃｍ-2程度のドーズ量を照射し、ＳｉＣ−ｎ-型ドリフト層１に選択的にイオン注入する。フォトレジストパターンを除去した後に、１７００℃の温度で２分程度のラピッドサーマルアニール（以降、ＲＴＡ）を行うことにより、ＳｉＣ−ｎ-型ドリフト層１に注入したＡｌイオンを活性化させることにより、所定のパターンでＳｉＣ−ｐ+型ベース領域２を形成する。
次に、ＣＶＤ法によって、ＳｉＣ−ｐ型エピタキシャル領域３をエピタキシャル成長によって厚さ１μｍ〜５μｍで、ＳｉＣ−ｎ-型ドリフト層１の表面全面に堆積する。ＳｉＣ−ｐ型エピタキシャル領域３を形成するためのエピタキシャル成長は、例えば、ドーパントガスとしてトリメチルインジウム（Ｉｎ（ＣＨ3）3）を用いて、ＳｉＣ−ｐ型エピタキシャル領域３の不純物濃度が５×１０15ｃｍ-3となるように行う。次に、フォトリソグラフィ工程、高温イオン注入工程およびＲＴＡ工程により、ＳｉＣ−ｐ型エピタキシャル領域３の表面に、ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４、ＳｉＣ−ｎ+型ソース領域５およびＳｉＣ−ｐ+型ボディ領域６を所定のパターンで順次形成する。ここまでの状態が図３に示されている。
ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４、ＳｉＣ−ｎ+型ソース領域５およびＳｉＣ−ｐ+型ボディ領域６の形成順序は種々変更可能である。これらＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４、ＳｉＣ−ｎ+型ソース領域５およびＳｉＣ−ｐ+型ボディ領域６の不純物濃度は、例えば、それぞれ順に約２×１０16ｃｍ-3、約３×１０20ｃｍ-3、および約１×１０19ｃｍ-3とする。ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４およびＳｉＣ−ｐ+型ボディ領域６を形成するためのイオン注入は、例えば、加速エネルギーを４０ｋｅＶから４６０ｋｅＶまで変化させることで深い領域までイオン種が到達されるように行う。
ＲＴＡ工程は、例えば１７００℃の温度で２分間行う。また、ＲＴＡ工程は、ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４、ＳｉＣ−ｎ+型ソース領域５およびＳｉＣ−ｐ+型ボディ領域６を形成するためのイオン注入ごとに行ってもよいし、これらのイオン注入がすべて終わった後に１回行ってもよい。次に、ＲＴＡ工程後に、ｐ+型ＳｉＣ基板１００、ＳｉＣ−ｎ-型ドリフト層１およびＳｉＣ−ｐ型エピタキシャル領域３が積層されてなる半導体基板（以下、ＳｉＣ基板とする）を酸化雰囲気で熱処理することで、ＳｉＣ基板のＳｉＣ−ｐ型エピタキシャル領域３側の表面（以下、おもて面とする）にゲート絶縁膜７を７０ｎｍの厚さで形成する。
次に、ゲート絶縁膜７上にＣＶＤ法によって高不純物濃度ポリシリコンを０．５μｍの厚さで形成する。次に、フォトリソグラフィ工程およびエッチング工程によって、高不純物濃度ポリシリコンを所定のパターン形状にエッチングしてｐｏｌｙ−Ｓｉゲート電極８とする。このように、ＳｉＣ基板のＳｉＣ−ｐ型エピタキシャル領域３側の表面に、ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４、ＳｉＣ−ｎ+型ソース領域５、ＳｉＣ−ｐ+型ボディ領域６、ゲート絶縁膜７およびｐｏｌｙ−Ｓｉゲート電極８からなるＭＯＳゲート構造を形成する（図１７（ｃ））。
次に、ＣＶＤ法によって、ｐｏｌｙ−Ｓｉゲート電極８を覆う厚さ１．０μｍのＢＰＳＧ９を層間絶縁膜として形成する。次に、フォトリソグラフィ工程およびエッチング工程によってＢＰＳＧ９をパターニングし、ＳｉＣ−ｎ+型ソース領域５表面とＳｉＣ−ｐ+型ボディ領域６表面とを選択的に露出させる開口パターンをＢＰＳＧ９に形成する。次に、ソース電極１０としてニッケル（Ｎｉ）膜とチタン（Ｔｉ）膜との積層膜をＳｉＣ−ｎ+型ソース領域５表面とＳｉＣ−ｐ+型ボディ領域６の表面とにオーミック接触するように形成する。ここまでの状態が図４に示されている。
次に、ｐ+型ＳｉＣ基板１００のＭＯＳゲート構造側の表面（すなわちＳｉＣ基板のおもて面）に図示しない支持基板を貼り付けた後、厚さ３００μｍのｐ+型ＳｉＣ基板１００の裏面をバックグラインドして、ｐ+型ＳｉＣ基板１００の厚さを例えば５０μｍにまで減厚する（図１７（ｄ））。実施の形態１では、後工程となるｐ+型ＳｉＣ基板１００の裏面からのトレンチエッチング工程の所要時間を短縮するためにバックグラインドをするが、バックグラインド工程前のｐ+型ＳｉＣ基板１００の厚さが３００μｍより十分に薄い場合、例えば５０μｍに近い厚さの場合にはバックグラインド工程を省略してもよい。
次に、ｐ+型ＳｉＣ基板１００のＭＯＳゲート構造側の表面に貼り付けた図示しない支持基板を残したままで、ｐ+型ＳｉＣ基板１００のバックグラインドした裏面全面にニッケル膜１１を１μｍ程度の厚さに被着する（図１７（ｅ））。次に、フォトリソグラフィ工程およびエッチング工程によって、素子内周部１３のニッケル膜１１をマスクとして残し、素子周辺部１４のニッケル膜１１を除去する（図１７（ｆ））。次に、ニッケル膜１１の残部をエッチングマスクとして用いて、ｐ+型ＳｉＣ基板１００を裏面からエッチングし、ｐ+型ＳｉＣ基板１００の素子周辺部１４に、ＳｉＣ基板のおもて面に到達するトレンチ溝１０５を形成する（図１７（ｇ））。素子内周部１３とは、活性領域４０、耐圧構造部３０およびｐ型分離領域２６が形成される部分である。素子周辺部１４とは素子内周部１３の外周を囲む部分であり、素子周辺部１４にはチップエッジ部（チップ側面）が露出される。
次に、トレンチ溝１０５のエッチングマスクとして使用したニッケル膜１１の残部をイオン注入マスクとしてｐ+型ＳｉＣ基板１００の裏面から斜めイオン注入工程およびレーザーアニール工程を行い（図１７（ｊ））、トレンチ溝１０５の側壁にｐ型分離領域２６を形成する（図１７（ｈ））。この際、斜めイオン注入工程後、レーザーアニール工程の前に、ｐ+型ＳｉＣ基板１００裏面のニッケル膜１１を一旦全部除去しておく（図１７（ｉ））。ｐ型分離領域２６の不純物濃度は、例えば約１×１０18ｃｍ-3とする。ｐ型分離領域２６のイオン注入は、例えば４０ｋｅＶ、１００ｋｅＶおよび１５０ｋｅＶの３つの加速エネルギーで行い、比較的深い領域までイオン種が到達されるように行う。ここまでの状態が図５（ａ）に示されている。
次に、ｐ+型ＳｉＣ基板１００の裏面に再度ニッケル膜１１ａを１μｍ程度の厚さに堆積する（図１７（ｋ））。次に、フォトリソグラフィ工程およびエッチング工程によって、活性領域４０に対応する基板裏面側のニッケル膜１１ａを除去し、活性領域４０を取り巻く外周部に対応する基板裏面側のニッケル膜１１ａを残す（図１７（ｌ））。ここまでの状態が図５（ｂ）に示されている。次に、ニッケル膜１１ａの残部をエッチングマスクとして用いてｐ+型ＳｉＣ基板１００を裏面からエッチングし、素子内周部１３の活性領域４０に対応する基板裏面部分に凹部１０１を形成する（図１７（ｍ））。この時、凹部１０１のエッチングの深さを、ｐ+型ＳｉＣ基板１００の厚さを超えてＳｉＣ−ｎ-型ドリフト層１に達する深さとすることにより、凹部１０１の先端（底部）にＳｉＣ−ｎ-型ドリフト層１が現れるようにする。次に、ニッケル膜１１ａを除去し、ｐ+型ＳｉＣ基板１００の裏面（凹部１０１の内壁も含む）に、ドレイン電極１２としてＴｉ膜、Ｎｉ膜、Ａｕ膜を順に蒸着によって積層する（図１７（ｎ））。ここまでの状態が図６に示されている。次に、ＳｉＣ基板おもて面側の支持基板を剥離する（図１７（ｏ））。これによって、実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４が完成する（図１７（ｐ））。
ＳｉＣ逆阻止ＭＯＳＦＥＴ１００４において、凹部１０１内壁にドレイン電極１２として形成されたＴｉ膜とＳｉＣ−ｎ-型ドリフト層１とがショットキー接合を形成する。このショットキー接合がドレイン電極１２とソース電極１０との間にドレイン電極１２側が負の電位になるような電圧（すなわち逆方向電圧）が印加された場合に、逆方向電圧を負担する。このように、この実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４では、ｐ+型ＳｉＣ基板１００の裏面の活性領域４０に対応する部分全面にＳｉＣ−ｎ-型ドリフト層１に達する深さの凹部１０１を形成し、凹部１０１の先端（底部）で、平坦なＳｉＣ−ｎ-型ドリフト層１とショットキー接合を形成するＴｉ膜を設けることで、電流集中や電界集中が発生しないという効果を奏する。
図７は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧構造部近傍の概略を示す断面図である。図７には、ＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の耐圧構造部３０および活性領域４０の一部を含むＳｉＣ基板（チップ）のチップ端部側の断面構成を示す。図８は、図７のＳｉＣ逆阻止ＭＯＳＦＥＴのチップ全体の平面レイアウトを示す平面図である。以下、ＳｉＣ基板の裏面から基板深さ方向にエッチングにより形成する凹部１０１について説明する。図７に示すように、ＳｉＣ−ｐ+型ベース領域２の最外周の開口部１９の外側の端部と、凹部１０１底部の最外周側の端部とを結ぶ一点鎖線１５と基板表面とのなす角度が４５度以上となるように凹部１０１を配置することが本発明では好ましい。ＳｉＣ−ｐ+型ベース領域２の開口部１９とは、隣り合うＳｉＣ−ｐ+型ベース領域２間に挟まれた、ＳｉＣ−ｐ+型ベース領域２が設けられていない所定幅のＳｉＣ−ｎ-型ドリフト層１部分である。上述したように、凹部１０１は、ＳｉＣ基板の裏面からｐ+型ＳｉＣ基板１００を貫通してＳｉＣ−ｎ-型ドリフト層１に達する深さを有する。このため、凹部１０１をこのような配置にすることで、外周側のＭＯＳゲート構造に最外周の開口部１９より外側の部分の開口部１９を介する電流が集中しないようにすることが可能となる。前記一点鎖線１５と基板おもて面とのなす角度を４５度に近い９０度以下とした場合、図８のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の上面図に示すように、基板裏面の凹部１０１（破線）の面積２０２が、主電流の流れる活性領域４０の面積より大きくなる。前記角度を一点鎖線１５ａのように、さらに大きくすると、凹部１０１（破線）の面積２０２が活性領域４０の面積より小さくなることもあるが、この場合も本発明に含まれ、一点鎖線１５と基板おもて面とのなす角度が４５度に近い場合と同様の効果を奏する。
また、活性領域４０の外周を取り巻くように耐圧構造部３０が形成される。この耐圧構造部３０は、図７に示すように、電界緩和機能を有するＳｉＣ−ｐ型接合終端伸張領域２２ａ，２２ｂからなるＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）と、耐圧構造部３０の基板おもて面を保護するＳｉＯ2膜などの絶縁保護膜９ａとを備えている。ＳｉＣ−ｐ型接合終端伸張領域２２ａは、ＭＯＳゲート構造の最外周のＳｉＣ−ｐ+型ベース領域２の外側に接して形成される。ＳｉＣ−ｐ型接合終端伸張領域２２ｂは、耐圧構造部３０の最外周に形成されるｐ型分離領域２６の内周側に接する耐圧構造部３０の表面に形成される。このようなｐ型分離領域２６とＳｉＣ−ｐ型接合終端伸張領域２２ａ，２２ｂとを形成することで、空乏層を伸び易くして順方向および逆方向の両耐圧を向上させるとともに、印加電圧の上昇とともに伸びる空乏層を、チップ端面（側面）の切断部に直接接触させなくすることができる。その結果、高信頼性の逆方向耐圧を保持することができる。
図９は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧特性を示す特性図である。図１０は、本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴのオン時の電流電圧特性（Ｉ−Ｖ特性）を示す特性図である。本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の順方向耐圧は約７５０Ｖ、逆方向耐圧（図示せず）は約８５０Ｖであり、６００Ｖ耐圧素子として十分な阻止特性を示していることが分かる。今回の測定に用いた素子（実施例）のチップサイズは５ｍｍ×５ｍｍ、定格電流を５０Ａ（活性領域面積＝０．２ｃｍ2、定格電流密度＝２５０Ａ／ｃｍ2）とした。また、比較のために、通常の定格電圧６００Ｖで定格電流５０Ａ（定格電流密度２００Ａ／ｃｍ2）のシリコン逆阻止ＩＧＢＴ１０１０（比較例）のオン時の電流電圧特性を図１０に示す。図９に示す実施例では、接合温度Ｔｊを室温（２５℃程度）とした。図１０に示す実施例および比較例では、接合温度Ｔｊを１２５℃とした。
比較のために用いた前述のシリコン逆阻止ＩＧＢＴ１０１０の活性領域４００およびその外周を取り巻く耐圧構造部３５０について図１１、図１２を参照して説明する。図１１は、従来のシリコン逆阻止ＩＧＢＴの活性領域の要部を示す断面図である。図１２は、従来のシリコン逆阻止ＩＧＢＴの耐圧構造部近傍の概略を示す断面図である。図１１に示すように、活性領域４００は、ｎ-型ドリフト層３００の一方の主面に形成されるｐ型ベース領域３０１と、このｐ型ベース領域３０１の表面層に形成されるｎ型エミッタ領域３０３およびｐ+型ボディ領域３０２とを備える。ｐ型ベース領域３０１は、活性領域４００内に島状またはストライプ状の平面パターンで複数設けられる。
各ｐ型ベース領域３０１において、ｎ型エミッタ領域３０３とｎ-型ドリフト層３００とに挟まれた部分におけるｐ型ベース領域３０１の表面上には、ゲート絶縁膜３０４を介してポリシリコン膜などからなるゲート電極３０５が形成され、おもて面側ＭＯＳゲート構造が構成される。このゲート絶縁膜３０４およびゲート電極３０５は、基板表面で隣り合うｐ型ベース領域３０１に対しては共通のＭＯＳゲート構造となる。ｎ型エミッタ領域３０３およびｐ+型ボディ領域３０２の表面には、層間絶縁膜３０６の開口部で共通に導電接触するエミッタ電極３１０が形成される。ｎ-型ドリフト層３００の他方の主面側には、コレクタ領域３０８およびコレクタ電極３１２が形成される。
図１２に示すように、耐圧構造部３５０は、活性領域４００の外周に複数の環状に形成されたＦＬＲ３２０などの電界緩和機構を有する。ｎ-型ドリフト層３００の、隣り合うＦＬＲ３２０に挟まれた部分の表面上には絶縁保護膜３０７が形成される。この耐圧構造部３５０の最外周側の素子終端部３１３には、基板おもて面（ｎ-型ドリフト層３００の一方の主面）から基板裏面（ｎ-型ドリフト層３００の他方の主面）側のコレクタ領域３０８に達する深さでｐ+型接合分離領域３２１が形成される。ｎ-型ドリフト層３００の厚さは、耐圧６００Ｖ級のシリコン逆阻止ＩＧＢＴ１０１０の場合、約１００μｍである。
本発明の実施の形態１のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の接合温度Ｔｊ＝１２５℃におけるターンオフ損失は、Ｅｏｆｆ＝１．９ｍＪであった。一方、比較例のシリコン逆阻止ＩＧＢＴ１０１０の接合温度Ｔｊ＝１２５℃におけるターンオフ損失はＥｏｆｆ＝２．０ｍＪであった。本発明のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４のオン電圧は１．６２Ｖと、比較例のシリコン逆阻止ＩＧＢＴ１０１０の２．２０Ｖと比較して十分に低い値が得られており、低オン電圧化が実現可能であることを確認した。さらに、本発明のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４においては、前述のように低オン電圧化されていることから、基板の裏面の活性領域４０全面にトレンチ（凹部１０１）を設け、このトレンチの底部でショットキー接合を形成し、かつこのショットキー接合を形成する金属膜をドレイン電極１２とする構造とすることで、有効な順阻止能力および逆阻止能力を実現した電圧特性を有する縦型のスイッチングデバイスとして十分に機能していることが分かる。
以上、説明したように、実施の形態１によれば、ＳｉＣ基板裏面からｐ+型ＳｉＣ基板を貫通してｎ-型ドリフト層に達する凹部の底部に、ｎ-型ドリフト層とのショットキー接合を形成するドレイン電極を形成することにより、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の順阻止能力および逆阻止能力を確保することができる。
（実施の形態２）
本発明の実施の形態２にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置について説明する。図１３は、本発明の実施の形態２にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部を示す断面図である。実施の形態２にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００５が実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴと異なる点は、耐圧構造部３１の外周に設けられたトレンチ２０の内壁に沿ってｐ型分離領域２６ａが形成されている点である。具体的には、このＳｉＣ逆阻止ＭＯＳＦＥＴ１００５は、活性領域４１を取り囲むように形成される耐圧構造部３１のさらに外周の周辺部に、基板おもて面からＳｉＣ−ｎ型Ｊ−ＦＥＴ領域４およびＳｉＣ−ｎ-型ドリフト層１を貫通してｐ+型ＳｉＣ基板１００に到達する深さのトレンチ２０を有する。このトレンチ２０を囲うようにトレンチ２０の内壁にｐ型分離領域２６ａが形成されている。
ｐ型分離領域２６ａは、例えばトレンチ２０内壁への斜めイオン注入および熱処理による不純物イオン拡散によって形成される。トレンチ２０の内部が絶縁膜２１で充填される。このように、耐圧構造部３１の外周側に、活性領域４１と耐圧構造部３１とを取り巻くように、かつＳｉＣ−ｎ-型ドリフト層１の表面（ｐ+型ＳｉＣ基板１００側に対して反対側の表面）側からｐ+型ＳｉＣ基板１００に到達するようにｐ型分離領域２６ａが形成されていれば、トレンチ２０とｐ型分離領域２６ａとからなる周辺部構造は上記構成に限らず、その他の構造であってもかまわない。
以上、説明したように、実施の形態２にかかるＳｉＣ逆阻止ＭＯＳＦＥＴによっても、実施の形態１と同様に、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の順阻止能力および逆阻止能力を備える縦型のスイッチングデバイスとすることができる。
（実施の形態３）
図１８は、本発明の実施の形態３にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の構成を示す断面図である。図１９は、図１８の耐圧構造部を拡大して示す断面図である。図１９では、ｐ+型ＳｉＣ基板１００を図示省略する（以下、図２０〜２２，２４においても同様）。本発明の実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の耐圧構造部３０の構成を、実施の形態３として詳細に説明する。図１８に示すように、ＳｉＣ逆阻止ＭＯＳＦＥＴ１００４は、ｐ+型ＳｉＣ基板１００上にＳｉＣ−ｎ-型ドリフト層１が積層されてなるＳｉＣ基板からなり、活性領域４０にイオン注入およびエピタキシャル成長で形成されたＩＥ−ＭＯＳＦＥＴ（Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｅｐｉｔａｘｉａｌ ＭＯＳＦＥＴ）が構成されている。
具体的には、活性領域４０において、ＳｉＣ基板のおもて面側（ＳｉＣ−ｎ-型ドリフト層１側）には、実施の形態１と同様に、ＳｉＣ−ｐ+型ベース領域２、ＳｉＣ−ｐ型エピタキシャル領域３、ＳｉＣ−ｎ+型ソース領域５、ＳｉＣ−ｐ+型ボディ領域６、ゲート絶縁膜７およびｐｏｌｙ−Ｓｉゲート電極８からなるＭＯＳゲート構造と、ＢＰＳＧ９によりｐｏｌｙ−Ｓｉゲート電極８と絶縁されたソース電極１０とが形成されている。ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域は設けられていなくてもよい。ＳｉＣ基板の厚さは、例えば５０μｍ以上であってもよい。
ＳｉＣ基板側面には、実施の形態１と同様に、基板おもて面から裏面にわたってｐ型分離領域２６が設けられている。ＳｉＣ基板側面（チップエッジ部）は、基板主面に対して所定の角度で傾斜していてもよい。図１８には、ＳｉＣ基板の幅がおもて面から裏面に向かって狭くなるようにＳｉＣ基板側面が傾斜している場合を図示している。ＳｉＣ基板の裏面には、実施の形態１と同様に、活性領域４０に対向する部分に、ｐ+型ＳｉＣ基板１００を貫通してＳｉＣ−ｎ-型ドリフト層１に達する凹部１０１が設けられている。実施の形態１では、凹部１０１の側壁を基板主面に対して略９０度としているが、図１８に示すようにテーパー角からなる側壁を持つ凹部１０１としてもよい。図１８には、凹部１０１の開口幅が基板裏面側からおもて面側に向かって狭くなっている場合を図示している。
ＳｉＣ基板の裏面（凹部１０１の内壁も含む）から側面にわたって、実施の形態１と同様に、ドレイン電極１２が設けられている。ドレイン電極１２は、凹部１０１の底面においてＳｉＣ−ｎ-型ドリフト層１とショットキー接合を形成している。ドレイン電極１２は、基板側面においてｐ型分離領域２６に接続されている。このような構成にすることにより、逆方向電圧が印加されたときに、基板側面のｐ型分離領域２６とＳｉＣ−ｎ-型ドリフト層１との間のｐｎ接合から空乏層が広がり、逆方向漏れ電流が大きくなることを回避することができる。また、ドレイン電極１２が基板側面のｐ型分離領域２６に接続されていることにより、逆方向電圧が印加されたときに、ｐ型分離領域２６を介して基板おもて面にドレイン電位があらわれる。このため、逆方向電圧が印加されたときや過渡的にサージ電流が流れたときに、ＳｉＣ基板のおもて面側と裏面側の電位差がほぼない状態とすることができ、後述する逆方向耐圧構造部の最適化が容易となる。
活性領域４０の外周を囲む耐圧構造部３０は、ＳｉＣ基板のおもて面側に設けられたＳｉＣ−ｐ型接合終端伸張領域２２ａ，２２ｂからなるＪＴＥ構造となっている。ＳｉＣ−ｐ型接合終端伸張領域２２ａは、耐圧構造部３０の内側に設けられ、最外周のＳｉＣ−ｐ+型ベース領域２に接している。また、ＳｉＣ−ｐ型接合終端伸張領域２２ａは、ｐ+型高濃度領域２３ａを介してＳｉＣ−ｎ+型ソース領域５に電気的に接続されている。（図１９では、ＳｉＣ−ｎ+型ソース領域５を図示省略する：図２１，２２，２４においても同様）。ＳｉＣ−ｐ型接合終端伸張領域２２ａは、順阻止能力を確保する機能を有し、順方向耐圧構造部を構成する。
ＳｉＣ−ｐ型接合終端伸張領域２２ｂは、耐圧構造部３０の外側に設けられ、ｐ+型高濃度領域２３ｂを介してｐ型分離領域２６に電気的に接続されている。ＳｉＣ−ｐ型接合終端伸張領域２２ｂは、逆阻止能力を確保する機能を有し、逆方向耐圧構造部を構成する。耐圧構造部３０の基板おもて面は、絶縁保護膜９ａで覆われている。このように、耐圧構造部３０は、ＳｉＣ−ｐ型接合終端伸張領域２２ａからなる順方向耐圧構造部、ＳｉＣ−ｐ型接合終端伸張領域２２ｂからなる逆方向耐圧構造部および絶縁保護膜９ａで構成されている。
ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分には、順方向電圧が印加されたときに、活性領域４０側からｐ型分離領域２６側へ向かって伸びる空乏層２４が広がる。また、ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分には、逆方向電圧が印加されたときに、ｐ型分離領域２６側から活性領域４０側へ向かって伸びる空乏層２５が広がる。すなわち、ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分は、順方向耐圧構造部と逆方向耐圧構造部とを兼ねる。
ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分の長さ（ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとの間の幅）は、順方向電圧が印加されたときに、活性領域４０側から伸びる空乏層２４がＳｉＣ−ｐ型接合終端伸張領域２２ｂに達しないように設定される。また、ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分の長さは、逆方向電圧が印加されたときに、ｐ型分離領域２６側から伸びる空乏層２５がＳｉＣ−ｐ型接合終端伸張領域２２ａに達しないように設定される。
比較として、従来のＦＬＲからなる順方向耐圧構造部および逆方向耐圧構造部を備えたワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の動作について説明する。図２０は、従来のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の耐圧構造部を示す断面図である。図２０は、上記特許文献７の図１などに示す耐圧構造部に相当する。図２０に示すように、従来のＳｉＣ逆阻止ＭＯＳＦＥＴにおいて、図示省略する活性領域には、ｐ型Ｓｉ基板上にＳｉＣ−ｎ-型ドリフト層１１１が積層されてなる半導体基板のおもて面側（ＳｉＣ−ｎ-型ドリフト層１１１側）に一般的なＭＯＳゲート構造が設けられている。符号１１２はＳｉＣ−ｐ+型ベース領域であり、符号１２０はソース電極である。
半導体基板の側面には、半導体基板のおもて面からＳｉＣ−ｎ-型ドリフト層１１１を貫通してｐ型Ｓｉ基板（不図示）に達するシリコン半導体領域１２６が設けられている。耐圧構造部１３０は、半導体基板のおもて面側に設けられたリング状の複数のＦＬＲ１２２ａ，１２２ｂと、半導体基板のおもて面を覆う層間絶縁膜１１９とで構成される。活性領域側に設けられた複数のＦＬＲ１２２ａによって順方向耐圧構造部が構成される。シリコン半導体領域１２６側に設けられた複数のＦＬＲ１２２ｂによって逆方向耐圧構造部が構成される。最外周のＦＬＲ１２２ａと最内周のＦＬＲ１２２ｂとの間には、ｎ型ストッパー領域１２７が設けられている。
従来のＳｉＣ逆阻止ＭＯＳＦＥＴにおいて、順方向電圧が印加されたときに活性領域側からシリコン半導体領域１２６側へ向かって伸びる空乏層１２４は、ｎ型ストッパー領域１２７の活性領域側の端部で止まる。逆方向電圧が印加されたときにシリコン半導体領域１２６側から活性領域側へ向かって伸びる空乏層１２５は、ｎ型ストッパー領域１２７のシリコン半導体領域１２６側の端部で止まる。すなわち、耐圧構造部１３０のうち、ｎ型ストッパー領域１２７の活性領域側の端部から活性領域側が順方向耐圧構造部であり、ｎ型ストッパー領域１２７のシリコン半導体領域１２６の端部からシリコン半導体領域１２６側が逆方向耐圧構造部である。
このように、従来のＳｉＣ逆阻止ＭＯＳＦＥＴでは、ｎ型ストッパー領域１２７を境に順方向耐圧構造部と逆方向耐圧構造部とがそれぞれ設けられている。それに対して、本発明のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４においては、ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分を、順方向耐圧構造部と逆方向耐圧構造部とに共通の領域とすることができる。このため、本発明のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の耐圧構造部３０の長さを、従来のＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧構造部１３０の長さよりも短くすることができる。また、ＳｉＣ基板はＳｉ基板の約１００倍の基板濃度（ＳｉＣ−ｎ-型ドリフト層１の不純物濃度）を有する。このため、ＳｉＣ逆阻止ＭＯＳＦＥＴ１００４は、シリコン逆阻止ＩＧＢＴよりも耐電荷性が高く、耐圧構造部の長さを短くすることができる。
図１８，１９に示すＳｉＣ逆阻止ＭＯＳＦＥＴ１００４を製造する方法は、実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の製造方法において、等方性エッチングにより、凹部１０１と、チップエッジ部を形成するためのトレンチ溝１０５とを形成すればよい。図１８，１９に示すＳｉＣ逆阻止ＭＯＳＦＥＴ１００４のそれ以外の製造方法は、実施の形態１にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の製造方法と同様である。
本発明のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の製造方法においては、上述した従来のＳｉＣ逆阻止ＭＯＳＦＥＴのようにトレンチ内部にＳｉ層を埋め込んでシリコン半導体領域１２６を形成する工程を行う必要がなく、逆阻止能力を確保することができる。このため、本発明のＳｉＣ逆阻止ＭＯＳＦＥＴ１００４の製造方法は、半導体基板に高アスペクト比のトレンチを形成する場合にも適用可能であり、半導体基板の厚さが厚い高耐圧の逆阻止デバイスに適している。また、ＳｉＣ基板の裏面からおもて面に達するトレンチ溝１０５を形成することによりチップエッジ部が形成されるため、ダイシングを行う必要がない。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
図２１は、本発明の実施の形態４にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の耐圧構造部を示す断面図である。実施の形態４にかかるＳｉＣ逆阻止ＭＯＳＦＥＴが実施の形態３にかかるＳｉＣ逆阻止ＭＯＳＦＥＴと異なる点は、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとの間にｎ型ストッパー領域２７を設けた点である。ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとの間にｎ型ストッパー領域２７を設けることにより、活性領域４０側からｐ型分離領域２６側へ向かって伸びる空乏層２４の広がり、および、ｐ型分離領域２６側から活性領域４０側へ向かって伸びる空乏層２５の広がりをさらに抑制することができる。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
図２２は、本発明の実施の形態５にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の耐圧構造部を示す断面図である。実施の形態５にかかるＳｉＣ逆阻止ＭＯＳＦＥＴが実施の形態３にかかるＳｉＣ逆阻止ＭＯＳＦＥＴと異なる点は、ＳｉＣ−ｐ型接合終端伸張領域（以下、第１ｐ型接合終端伸張領域とする）２２ａ，２２ｂの内部に、それぞれ、第１ｐ型接合終端伸張領域２２ａ，２２ｂよりも不純物濃度が高い第２ｐ型接合終端伸張領域２８ａ，２８ｂを設けた点である。
順方向耐圧構造部は、第１ｐ型接合終端伸張領域２２ａと、第１ｐ型接合終端伸張領域２２ａの内部に設けられた第２ｐ型接合終端伸張領域２８ａとの２段のＪＴＥ構造となっている。第２ｐ型接合終端伸張領域２８ａは、ｐ+型高濃度領域２３ａに接する。第１ｐ型接合終端伸張領域２２ａと第２ｐ型接合終端伸張領域２８ａとの間に、第１ｐ型接合終端伸張領域２２ａよりも不純物濃度が高く、第２ｐ型接合終端伸張領域２８ａよりも不純物濃度が低いｐ型接合終端伸張領域をさらに設けて、順方向耐圧構造部を３段以上のＪＴＥ構造としてもよい。
逆方向耐圧構造部は、第１ｐ型接合終端伸張領域２２ｂと、第１ｐ型接合終端伸張領域２２ｂの内部に設けられた第２ｐ型接合終端伸張領域２８ｂとの２段のＪＴＥ構造となっている。第２ｐ型接合終端伸張領域２８ｂは、ｐ+型高濃度領域２３ｂに接する。第１ｐ型接合終端伸張領域２２ｂと第２ｐ型接合終端伸張領域２８ｂとの間に、第１ｐ型接合終端伸張領域２２ｂよりも不純物濃度が高く、第２ｐ型接合終端伸張領域２８ｂよりも不純物濃度が低いｐ型接合終端伸張領域をさらに設けて、逆方向耐圧構造部を３段以上のＪＴＥ構造としてもよい。
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。
（実施の形態６）
図２３は、本発明の実施の形態６にかかるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の構成を示す断面図である。図２４は、図２３の耐圧構造部を拡大して示す断面図である。実施の形態６にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００６が実施の形態３にかかるＳｉＣ逆阻止ＭＯＳＦＥＴと異なる点は、基板側面にｐ型分離領域を設けておらず、基板側面にドレイン電極１２とＳｉＣ−ｎ-型ドリフト層１とのショットキー接合が形成されている点である。
実施の形態６にかかるＳｉＣ逆阻止ＭＯＳＦＥＴ１００６においては、基板側面に形成されたショットキー接合により逆阻止能力が確保される。したがって、実施の形態１と同様に、耐圧構造部３３において、ＳｉＣ−ｎ-型ドリフト層１の、ＳｉＣ−ｐ型接合終端伸張領域２２ａとＳｉＣ−ｐ型接合終端伸張領域２２ｂとに挟まれた部分が順方向耐圧構造部と逆方向耐圧構造部とを兼ねる。
以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができる。また、実施の形態６によれば、逆方向電圧が印加されたときに、基板側面のショットキー接合から空乏層が広がるため、基板側面にｐ型分離領域とＳｉＣ−ｎ-型ドリフト層との間のｐｎ接合を形成した場合と同様に、逆方向漏れ電流が大きくなることを回避することができる。
以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において例えば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では、ＭＯＳゲート構造を備える場合を例に説明しているが、ＭＩＳゲート（金属−絶縁膜−半導体からなる絶縁ゲート）構造を備えていてもよい。
以上のように、本発明にかかる半導体装置は、ドレイン・ソース間の逆方向電圧印加に対して高信頼性を必要とするインバータやコンバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
１ ＳｉＣ−ｎ-型ドリフト層
２ ＳｉＣ−ｐ+型ベース領域
３ ＳｉＣ−ｐ型エピタキシャル領域
４ ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域
５ ＳｉＣ−ｎ+型ソース領域
６ ＳｉＣ−ｐ+型ボディ領域
７ ゲート絶縁膜
８ ゲート電極
９ ＢＰＳＧ
９ａ 絶縁保護膜
１０ ソース電極
１１，１１ａ ニッケル膜
１２ ドレイン電極
１３ 素子内周部
１４ 素子周辺部
１５，１５ａ 一点鎖線
１９ 開口部
２０ トレンチ
２１ 絶縁膜
２２ａ，２２ｂ ＳｉＣ−ｐ型接合終端伸張領域
２３ａ，２３ｂ ｐ+型高濃度領域
２４ 順方向電圧印加時の空乏層
２５ 逆方向電圧印加時の空乏層
２６，２６ａ ｐ型分離領域
２７ ｎ型ストッパー領域
３０〜３３ 耐圧構造部
４０〜４２ 活性領域
１００ ｐ+型ＳｉＣ基板
１０１ 凹部
１０５ トレンチ溝
２０２ 凹部の面積
１００１ トランジスタ
１００２ ダイオード
１００３ 逆阻止ＩＧＢＴ
１００４〜１００６ ＳｉＣ逆阻止ＭＯＳＦＥＴ

Claims (11)

  1. 第２導電型の半導体基板の一方の主面に成長させた、シリコンよりもバンドギャップの広い半導体材料からなる第１導電型半導体層と、
    前記第１導電型半導体層の前記半導体基板側に対して反対側の表面側に設けられた、絶縁ゲート構造を含む活性領域と、
    前記活性領域の外周を取り巻く耐圧構造部と、
    前記半導体基板の他方の主面の前記活性領域に対して反対側の領域に、前記半導体基板を貫通して前記第１導電型半導体層に達する深さで設けられた、前記活性領域の面積に対応する面積を有する凹部と、
    前記凹部の内壁に沿って設けられ、前記凹部の底部で前記第１導電型半導体層と接触してショットキー接合を形成する金属膜と、
    を備え、
    前記活性領域と前記凹部との間の前記第１導電型半導体層に流れる主電流の最外周側の電流経路が、前記第１導電型半導体層の前記半導体基板側に対して反対側の表面となす角度は４５度以上であることを特徴とする半導体装置。
  2. 前記第１導電型半導体層の、前記耐圧構造部の外周を取り巻く部分に設けられた、前記第１導電型半導体層を深さ方向に貫通して前記半導体基板に達する第２導電型分離層をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型分離層が、前記半導体基板の他方の主面から前記第１導電型半導体層の前記半導体基板側に対して反対側の表面に達する深さのトレンチの側壁に沿って配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記金属膜は、前記半導体基板の他方の主面から前記トレンチの内壁にわたって設けられ、前記トレンチの側壁で前記第２導電型分離層に接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記金属膜は、さらに、前記半導体基板の他方の主面から前記第１導電型半導体層の前記半導体基板側に対して反対側の表面に達する深さのトレンチの側壁に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記金属膜は、前記トレンチの側壁で前記第１導電型半導体層と接触してショットキー接合を形成していることを特徴とする請求項５に記載の半導体装置。
  7. 前記耐圧構造部は、
    前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層に設けられ、順方向電圧が印加されたときに前記活性領域側から伸びる空乏層を外周側へ広げる第２導電型の第１接合終端領域を有する順方向耐圧構造部と、
    前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層の、前記第１接合終端領域よりも外周側に設けられ、逆方向電圧が印加されたときに外周側から伸びる空乏層を前記活性領域側へ広げる第２導電型の第２接合終端領域を有する逆方向耐圧構造部と、
    からなることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１接合終端領域の内部に設けられた、前記第１接合終端領域よりも不純物濃度が高い第２導電型の第３接合終端領域と、
    前記第２接合終端領域の内部に設けられた、前記第２接合終端領域よりも不純物濃度が高い第２導電型の第４接合終端領域と、
    をさらに備えることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１導電型半導体層の、前記第１接合終端領域と前記第２接合終端領域とに挟まれた部分は、前記順方向耐圧構造部と前記逆方向耐圧構造部とを兼ねることを特徴とする請求項７または８に記載の半導体装置。
  10. 前記第１導電型半導体層が窒化ガリウム半導体層であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 金属−酸化膜−半導体からなる前記絶縁ゲート構造、または、金属−絶縁膜−半導体からなる前記絶縁ゲート構造を有する絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。

JP2014515513A 2012-05-15 2013-02-05 半導体装置 Expired - Fee Related JP5773073B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014515513A JP5773073B2 (ja) 2012-05-15 2013-02-05 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012111192 2012-05-15
JP2012111192 2012-05-15
JP2014515513A JP5773073B2 (ja) 2012-05-15 2013-02-05 半導体装置
PCT/JP2013/052576 WO2013172059A1 (ja) 2012-05-15 2013-02-05 半導体装置

Publications (2)

Publication Number Publication Date
JP5773073B2 true JP5773073B2 (ja) 2015-09-02
JPWO2013172059A1 JPWO2013172059A1 (ja) 2016-01-12

Family

ID=49583484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014515513A Expired - Fee Related JP5773073B2 (ja) 2012-05-15 2013-02-05 半導体装置

Country Status (4)

Country Link
US (1) US20140361312A1 (ja)
JP (1) JP5773073B2 (ja)
DE (1) DE112013002538T8 (ja)
WO (1) WO2013172059A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018516459A (ja) * 2015-04-24 2018-06-21 アーベーベー・シュバイツ・アーゲー 厚い上部金属設計を有するパワー半導体デバイスおよびそのパワー半導体デバイスの製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8999768B2 (en) * 2011-03-14 2015-04-07 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
JP5991384B2 (ja) * 2013-01-16 2016-09-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6178181B2 (ja) * 2013-09-12 2017-08-09 株式会社東芝 半導体装置及びその製造方法
US9385222B2 (en) * 2014-02-14 2016-07-05 Infineon Technologies Ag Semiconductor device with insert structure at a rear side and method of manufacturing
JP2015230849A (ja) * 2014-06-05 2015-12-21 富士電機株式会社 開閉器
JP6337964B2 (ja) * 2014-07-23 2018-06-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6335717B2 (ja) * 2014-08-20 2018-05-30 昭和電工株式会社 半導体デバイス
GB2530284A (en) 2014-09-17 2016-03-23 Anvil Semiconductors Ltd High voltage semiconductor devices
CN105814694B (zh) * 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
WO2016084158A1 (ja) * 2014-11-26 2016-06-02 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
DE112017003587B4 (de) * 2016-07-15 2024-05-29 Rohm Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
WO2018016029A1 (ja) * 2016-07-20 2018-01-25 三菱電機株式会社 半導体装置およびその製造方法
US10923562B2 (en) 2016-08-19 2021-02-16 Rohm Co., Ltd. Semiconductor device, and method for manufacturing semicondcutor device
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
IT201700073767A1 (it) 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
US10608079B2 (en) * 2018-02-06 2020-03-31 General Electric Company High energy ion implantation for junction isolation in silicon carbide devices
JP6737379B2 (ja) * 2019-05-31 2020-08-05 富士電機株式会社 半導体装置
CN111446287A (zh) * 2020-03-05 2020-07-24 深圳大学 一种mosfet器件及其制备方法
CN112216694B (zh) * 2020-09-21 2024-05-28 安徽芯塔电子科技有限公司 一种SiC IGBT器件及其制备方法
EP4095888B1 (en) * 2021-05-28 2024-12-18 Hitachi Energy Ltd Semiconductor device having a reduced concentration of carbon vacancies and method for manufacturing a semiconductor device
JP7748347B2 (ja) * 2022-09-22 2025-10-02 株式会社東芝 半導体装置及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828506B2 (ja) * 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JPH09102604A (ja) * 1995-10-06 1997-04-15 Oki Electric Ind Co Ltd 半導体装置
JP3907174B2 (ja) * 2002-02-26 2007-04-18 新電元工業株式会社 半導体装置
US8093652B2 (en) * 2002-08-28 2012-01-10 Ixys Corporation Breakdown voltage for power devices
US7132321B2 (en) * 2002-10-24 2006-11-07 The United States Of America As Represented By The Secretary Of The Navy Vertical conducting power semiconductor devices implemented by deep etch
JP5682102B2 (ja) * 2009-04-28 2015-03-11 富士電機株式会社 逆耐圧を有する縦型窒化ガリウム半導体装置
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018516459A (ja) * 2015-04-24 2018-06-21 アーベーベー・シュバイツ・アーゲー 厚い上部金属設計を有するパワー半導体デバイスおよびそのパワー半導体デバイスの製造方法

Also Published As

Publication number Publication date
WO2013172059A1 (ja) 2013-11-21
DE112013002538T8 (de) 2015-04-30
JPWO2013172059A1 (ja) 2016-01-12
US20140361312A1 (en) 2014-12-11
DE112013002538T5 (de) 2015-02-19

Similar Documents

Publication Publication Date Title
JP5773073B2 (ja) 半導体装置
US8618557B2 (en) Wide-band-gap reverse-blocking MOS-type semiconductor device
JP6911486B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN104285301B (zh) 半导体装置及其制造方法
CN101939843B (zh) 半导体装置
JP6855793B2 (ja) 半導体装置
JP6282088B2 (ja) 半導体装置及びその製造方法
JP7647239B2 (ja) 半導体装置
JP7683677B2 (ja) 半導体装置
JP2011171552A (ja) 半導体装置およびその製造方法
JP2019106507A (ja) 炭化シリコン半導体装置及びその製造方法
JP7476502B2 (ja) 半導体装置
JP7703882B2 (ja) 炭化珪素半導体装置及びその製造方法
CN115810629B (zh) 半导体装置
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
WO2023100454A1 (ja) 炭化珪素半導体装置及びその製造方法
JP7068994B2 (ja) 半導体装置
JP7768317B2 (ja) 半導体装置
JP5682102B2 (ja) 逆耐圧を有する縦型窒化ガリウム半導体装置
JPWO2018034250A1 (ja) 半導体装置および半導体装置の製造方法
JP7113386B2 (ja) 半導体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
US20240297248A1 (en) Silicon carbide semiconductor device and method for producing same
JP2016092331A (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150615

R150 Certificate of patent or registration of utility model

Ref document number: 5773073

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees