JP6024103B2 - 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器 - Google Patents

Description

本開示は、撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器に関し、特に、より良好な画像を撮像することができるようにした撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器に関する。

従来、半導体を用いた固体撮像素子（イメージセンサ）において、受光した光を電気的な信号に変換する光電変換素子として、半導体のｐｎ接合を利用した光電変換部であるＰＤ（Photodiode：フォトダイオード）が知られている。また、ＰＤを利用した素子は、デジタルカメラ、ビデオカメラ、監視用カメラ、複写機、ファクシミリなど多くの機器に搭載されている。近年、固体撮像素子として、周辺回路も含めてCMOS（Complementary Metal Oxide Semiconductor）プロセスで製造される、いわゆるCMOS型固体撮像素子が多く用いられている。

例えば、固体撮像素子では、画素が有するＰＤで光電変換された電荷が、浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、ＦＤの電位を測定することで、ＰＤで発生した電荷に応じた電圧の信号が取り出される。

つまり、図１に示すように画素１１は構成されており、画素１１において、ＰＤ１２で発生した電荷は、転送トランジスタ１３の駆動に従ってＦＤ１４に転送され、ＦＤ１４が有する容量１５において蓄積される。そして、ＦＤ１４に蓄積された電荷は、増幅トランジスタ１６により電圧に変換され、選択トランジスタ１７の駆動に従って垂直信号線に出力される。垂直信号線は、定電圧でバイアスされたトランジスタ（定電流源）に接続されており、このトランジスタと増幅トランジスタ１６とが組み合わされて、いわゆるソースフォロワ回路が構成されている。また、ＦＤ１４に蓄積された電荷は、リセットトランジスタ１８の駆動に従って定電圧源ＶＤＤに排出される。

このような構成の画素１１が半導体基板上にマトリックス状に配置されて構成された固体撮像素子では、単位電子あたりの出力電圧（変換効率）は、電荷を蓄積可能なＦＤ１４の全容量成分と、ソースフォロワ回路の変調度により決定される。ここで、電荷を蓄積可能なＦＤ１４の全容量成分は、ＦＤ１４が有する容量１５と、ＦＤ１４に接続されている各トランジスタにより生じる容量とを合算して求められる。

ところで、従来の固体撮像素子では、ＦＤ１４が有する容量は固定されており、ダイナミックレンジや低照度時の出力電圧などが変更されない構成となっていた。そこで、ダイナミックレンジや低照度時の出力電圧などを動的に変更するために、電荷を蓄積可能なＦＤ１４の容量を変更することができる画素を備えた固体撮像素子が提案されている（特許文献１参照）。

図２は、電荷を蓄積可能なＦＤ１４’の容量を変更することができる画素の平面的な構造を模式的に示した図である。

画素１１’は、ＰＤ１２が、転送トランジスタ１３を介してＦＤ１４’に接続され、ＦＤ１４’が、増幅トランジスタ１６のゲート電極に接続され、増幅トランジスタ１６の両側に選択トランジスタ１７およびリセットトランジスタ１８が配置されて構成されている。そして、画素１１’では、転送トランジスタ１３およびリセットトランジスタ１８の間のＦＤ１４’にスイッチング素子１９が配置されている。これにより、ＦＤ１４’は、ＦＤ１４’が有する容量１５と、スイッチング素子１９を介してＦＤ１４’に接続される付加容量１５’とにより電荷を蓄積することができる。

このような構成の画素１１’おいて、ＰＤ１２で発生した電荷は、低輝度時には容量１５において蓄積され、高輝度時には容量１５および付加容量１５’において蓄積されるように、スイッチング素子１９の駆動が制御される。このように、電荷を蓄積可能なＦＤ１４’の全容量成分がスイッチング素子１９により動的に変更されることにより、画素１１’では、高ダイナミックレンジが実現される。

一方、従来のCMOS型固体撮像素子では、画素の行ごとに順番で画素信号の読み出しが行われることにより画像に歪が発生してしまう。そこで、このような歪の発生を回避するために、固体撮像素子が有する全てのＰＤで一斉に電荷の転送を行うグローバルシャッタと呼ばれる技術が開発されている。

例えば、特許文献２には、配線層中に配置した薄膜トランジスタを用いてグローバルシャッタを実現する固体撮像装置が開示されている。また、非特許文献１にも、配線層中に薄膜トランジスタを配置したCMOSイメージセンサが開示されている。

特開２００８−２０５６３８号公報 特開２０１１−１１９９５０号公報 Aoki et al., "Electronic Global Shutter CMOS Image Sensor using Oxide Semiconductor FET with Extremely Low Off-state Current", Symp. on VLSI Technology 2011, p.174, 2011

しかしながら、特許文献１で開示されている画素構造では、ＦＤが有する容量と、ＦＤに接続される付加容量との間のスイッチング素子や、付加容量などが光電変換領域（ＰＤ）と同じシリコン基板中に作成されている。同様に、特許文献２に開示されている固体撮像装置においても、ＰＤで発生した電荷を保持する容量素子がシリコン基板中に設けられている。この場合、光電変換領域の面積が低下してしまい、光電変換効率が低下することが懸念される。

また、非特許文献１に開示されているCMOSイメージセンサにおいては、ストレージ容量素子が設けられていないため、保持できる電荷量が少なくなってしまい、ダイナミックレンジを増加することは困難であると想定される。

ところで、グローバルシャッタを実現することによる歪のない画像や、ダイナミックレンジが拡張された画像などを得るために、画素内に容量素子を追加することが検討されているが、容量素子を追加することによる光電変換領域の面積の低下を回避して、より良好な画像を撮像することが求められている。

本開示は、このような状況に鑑みてなされたものであり、より良好な画像を撮像することができるようにするものである。

本開示の一側面の撮像素子は、画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部とを有する画素を備え、前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われ、前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される。

本開示の一側面の撮像素子の駆動方法は、画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部とを有する画素を備える撮像素子の駆動方法であって、前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われるステップを含み、前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される。

本開示の一側面の撮像素子の製造方法は、画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部とを有する画素を備え、前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われ、前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される撮像素子の製造方法であって、前記容量部を、前記光電変換部が形成されるシリコン基板から層間絶縁膜を介して配置される配線層中に配線を形成するのと同時に形成するステップを含む。

本開示の一側面の電子機器は、画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部とを有する画素を備え、前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われ、前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される撮像素子を有する。

本開示の一側面においては、容量部および接続部が、光電変換部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置される配線層中に形成され、容量部は、蓄積部の容量に対して付加的に電荷を蓄積可能とされ、接続部は、蓄積部および容量部を接続する薄膜トランジスタからなる。そして、画素から信号を読み出す読み出し期間中に、接続部が蓄積部と容量部との接続を切り替えるように駆動することで、接続部により蓄積部および容量部を接続状態とした信号の読み出しと、接続部により蓄積部および容量部を非接続状態とした信号の読み出しとが行われ、蓄積部および容量部を接続状態とした信号の信号量を超えたときには、蓄積部および容量部を非接続状態とした信号が採用される。

本開示の一側面によれば、より良好な画像を撮像することができる。

従来の固体撮像素子の画素の構成例を示す回路図である。 電荷を蓄積可能なＦＤの容量を変更することができる画素の平面的な構造を模式的に示した図である。 本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 画素の第１の構成例を示す回路図である。 画素の断面的および平面的な構成例を示す図である。 入射光量と信号量との関係を示す図である。 第１の駆動方法による画素の駆動タイミングの例を示す図である。 第２の駆動方法による画素の駆動タイミングの例を示す図である。 画素の第２の構成例を示す回路図である。 第３の駆動方法による画素の駆動タイミングの例を示す図である。 シリコン基板上のレイアウトを示す図である。 第１のメタル配線層のレイアウトを示す図である。 第２のメタル配線層のレイアウトを示す図である。 画素の第３の構成例を示す断面図である。 画素の第４の構成例を示す断面図である。 画素の第５の構成例を示す回路図である。 第４の駆動方法による画素の駆動タイミングの例を示す図である。 画素の第６の構成例を示す回路図である。 第５の駆動方法による画素の駆動タイミングの例を示す図である。 薄膜トランジスタの各種の構成例を示す図である。 画素の製造方法について説明する図である。 画素の第７の構成例を示す回路図である。 画素の断面的および平面的な構成例を示す図である。 第６の駆動方法による画素の駆動タイミングの例を示す図である。 画素の第８の構成例を示す回路図である。 第７の駆動方法による画素の駆動タイミングの例を示す図である。 画素の第９の構成例を示す回路図である。 第８の駆動方法による画素の駆動タイミングの例を示す図である。 画素の第１０の構成例を示す回路図である。 画素の平面的な構成例を示す図である。 画素の第１１の構成例を示す回路図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図３は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。

図３において、固体撮像素子３１は、画素アレイ部３２、垂直駆動回路３３、水平駆動回路３４、および出力回路３５を備えて構成される。

画素アレイ部３２には、複数の画素４１が行列状に配置されており、それぞれの画素４１は、水平信号線４２により行ごとに垂直駆動回路３３に接続されるとともに、垂直信号線４３により列ごとに水平駆動回路３４に接続されている。

垂直駆動回路３３は、水平信号線４２を介して駆動信号（例えば、転送信号ＴＸ、選択信号ＳＥＬ、およびリセット信号ＲＳＴ）を出力して、画素アレイ部３２に配置されている画素４１を行ごとに駆動する。

水平駆動回路３４は、垂直信号線４３を介して画素アレイ部３２の各画素４１から出力される信号から、CDS(Correlated Double Sampling：相関２重サンプリング)動作により信号レベルを検出するカラム処理を行い、光電変換により画素４１で発生した電子に応じた出力信号を出力回路３５に出力する。

出力回路３５は、水平駆動回路３４から順次出力される出力信号を、所定のレベルの電圧値に増幅して、後段の画像処理回路などに出力する。

図４は、画素４１の第１の構成例を示す回路図である。

図４に示すように、画素４１は、ＰＤ５１、転送トランジスタ５２、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５、および薄膜トランジスタ５６を備えて構成される。また、転送トランジスタ５２と増幅トランジスタ５３との接続点がＦＤ５７を構成しており、ＦＤ５７は、ＦＤ５７が有する容量５８と、薄膜トランジスタ５６を介して接続される付加容量５９とにより電子を蓄積することができる。

ＰＤ５１は、シリコン基板内に形成されるｐｎ接合により構成され、入射した光を光電変換により電荷（電子または正孔）に変換して蓄積する光電変換部である。また、ＰＤ５１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ５２を介してＦＤ５７に接続されている。

転送トランジスタ５２は、水平信号線４２Ｔを介して垂直駆動回路３３（図３）から供給される転送信号ＴＸに従って駆動し、転送信号ＴＸがパルス状にHighレベルとなるタイミングでオンとなる。そして、転送トランジスタ５２がオンになると、ＰＤ５１で発生した電子が転送トランジスタ５２を介してＦＤ５７に転送される。

増幅トランジスタ５３のゲート電極にＦＤ５７が接続されており、増幅トランジスタ５３は、ＦＤ５７に蓄積されている電子に応じたレベルの電圧、即ち、光電変換によりＰＤ５１で発生してＦＤ５７に転送された電子に応じたレベルの電圧を出力する。

選択トランジスタ５４は、水平信号線４２Ｓを介して垂直駆動回路３３から供給される選択信号ＳＥＬに従って駆動し、選択信号ＳＥＬがパルス状にHighレベルとなるタイミングでオンとなる。そして、選択トランジスタ５４がオンになると、増幅トランジスタ５３から出力される電圧が、選択トランジスタ５４を介して垂直信号線４３に出力可能な状態となる。

例えば、垂直信号線４３には、複数の画素４１が接続されており、ある特定のライン（行）の選択トランジスタ５４をオンにすることで、所望のＰＤ５１からの信号が出力される。なお、垂直信号線４３は、図３の水平駆動回路３４が有する定電流源６０に接続されており、増幅トランジスタ５３および定電流源６０からなるソースフォロワ回路により、ＦＤ５７に蓄積されている電子に応じたレベルを示す信号が出力（Output）される。

リセットトランジスタ５５は、水平信号線４２Ｒを介して垂直駆動回路３３から供給されるリセット信号ＲＳＴに従って駆動し、リセット信号ＲＳＴがパルス状にHighレベルとなるタイミングでオンとなる。リセットトランジスタ５５がオンになると、リセットトランジスタ５５を介して、ＦＤ５７に蓄積されている電子が定電圧源ＶＤＤに排出されて、ＦＤ５７がリセットされる。

薄膜トランジスタ５６は、ＦＤ５７と付加容量５９との接続をオン／オフするスイッチング素子（接続部）である。薄膜トランジスタ５６は、水平信号線４２ＳＴＲを介して垂直駆動回路３３から供給される接続信号ＳＴＲに従って駆動し、接続信号ＳＴＲがパルス状にオンとなるタイミングで、ＦＤ５７に付加容量５９を接続する。

ＦＤ５７は、転送トランジスタ５２を介してＰＤ５１から転送されてくる電子を蓄積する。例えば、薄膜トランジスタ５６がオフである場合、ＦＤ５７は、ＦＤ５７が有する容量５８において電子を蓄積する。一方、薄膜トランジスタ５６がオンである場合、ＦＤ５７は、ＦＤ５７が有する容量５８、および、薄膜トランジスタ５６を介して接続される付加容量５９において電子を蓄積する。

次に、図５を参照して、画素４１の構造について説明する。図５Ａには、画素４１のＦＤ５７の近傍における断面的な構成例が示されており、図５Ｂには、画素４１の配線層における平面的な構成例が示されている。

また、図５に示されている画素４１は、いわゆる裏面照射型の固体撮像素子の構造を採用することで、光電変換領域に入射する光量を減少することなく層間絶縁膜中に薄膜トランジスタ５６および付加容量５９が配置される構成となっている。なお、裏面照射型の固体撮像素子の構造については、例えば、本願出願人が出願した特許３７５９４３５号に詳細に開示されている。

画素４１は、図５Ａにおいて下側を向くシリコン基板６１の裏面に対して入射光が入射され、その裏面に対して反対側を向く面が表面とされる。そして、シリコン基板６１の表面に層間絶縁膜６２−１が積層され、層間絶縁膜６２−１に層間絶縁膜６２−２が積層されており、層間絶縁膜６２−１および６２−２の間に配線層が形成されている。

ＰＤ５１は、例えば、Ｐ型のシリコン基板６１の内部に形成されるＮ型領域により構成され、転送トランジスタ５２のゲート電極６３が、ＰＤ５１に隣接するようにシリコン基板６１の表面に絶縁層６４を介して配置されている。また、ＰＤ５１に対して転送トランジスタ５２を挟んで離間する位置のシリコン基板６１内の表面部分に形成されるＮ型領域によりＦＤ５７が構成される。

ＦＤ５７は、層間絶縁膜６２−１を貫通するように形成されたコンタクトビア６５を介して、層間絶縁膜６２−１および６２−２の間に形成された配線層のメタル配線６６に接続されている。

メタル配線６６の一端は、増幅トランジスタ５３およびリセットトランジスタ５５に接続されており、メタル配線６６の他端は、配線層に形成された薄膜トランジスタ５６の一端に接続されている。そして、薄膜トランジスタ５６の他端に付加容量５９の一方の電極５９Ａが接続されており、付加容量５９の他方の電極５９Ｂは接地（ＧＮＤ）されている。なお、付加容量５９の他方の電極５９Ｂは定電圧源ＶＤＤに接続されていてもよい。

ここで、図５Ｂに示すように、付加容量５９を構成する１対の電極５９Ａおよび５９Ｂは、いわゆる櫛形状をしており、櫛の歯に対応する配線部分が、互いに所定の間隔を有するように交互に配置されている。この櫛の歯に対応する配線部分が、電子を蓄積する容量として機能する。また、付加容量５９は、ある一定の面積を有して形成され、平面的に見たときに、ＰＤ５１と重なり合う領域に形成されている。

このように画素４１は構成されており、薄膜トランジスタ５６が垂直駆動回路３３の制御に従って駆動することにより、ＦＤ５７と付加容量５９との接続がオン／オフされる。例えば、垂直駆動回路３３は、入射光の光量に応じて薄膜トランジスタ５６のオン／オフを制御する。

また、画素４１では、図５に示すように、薄膜トランジスタ５６および付加容量５９が、ＰＤ５１が形成されるシリコン基板６１中ではなく、シリコン基板６１から層間絶縁膜６２−１を介して配置される配線層中に形成される。これにより、例えば、シリコン基板６１中にスイッチング素子や付加容量などを形成するような構造よりも、ＰＤ５１の面積を広くとることができ、そのような構造においてＰＤ５１の光電変換効率が低下するようなことを回避することができる。なお、付加容量の一部にメタル配線などを使用している構成例においても、スイッチング素子やメタル配線部分などへのコンタクトが残っている場合には、ＰＤ５１の面積が低下してしまうが、画素４１では、ＰＤ５１の面積の低下が回避されている。

さらに、画素４１では、上述したように裏面照射型の固体撮像素子の構造を採用し、配線層のメタル配線６６を用いてＰＤ５１と重なるように配線層に付加容量５９を形成することにより、容量の確保と工数の削減とを同時に実現することができる。

図６には、入射光量と信号量との関係が示されている。

例えば、ＦＤ５７は、薄膜トランジスタ５６がオフである場合には、ＦＤ５７が有する容量５８において電子を蓄積する。また、ＦＤ５７は、薄膜トランジスタ５６がオンである場合には、ＦＤ５７が有する容量５８と薄膜トランジスタ５６を介して接続される付加容量５９とにおいて電子を蓄積する。そして、ＦＤ５７において電子を蓄積可能な容量が少ない場合には、ＦＤ５７において電子を蓄積可能な容量が多い場合と比較して、入射光量に対する出力信号の信号量の傾斜が急勾配（高ゲイン）となる。

従って、入射光量が少ない場合には薄膜トランジスタ５６をオフにし、ＦＤ５７において電子を蓄積可能な容量を小さくすることで、高ゲインで信号レベルを出力することができるようにする。一方、入射光量が多い場合には薄膜トランジスタ５６をオンにし、ＦＤ５７において電子を蓄積可能な容量を大きくすることで、大きな光量まで対応可能にする。

次に、画素４１の駆動方法について説明する。

図７には、第１の駆動方法による画素４１の駆動タイミングの例が示されている。第１の駆動方法では、信号の読み出し期間中に薄膜トランジスタ５６をオンにしておくか、オフにしておくかにより、画素４１のダイナミックレンジを選択することができる。また、水平信号線４２を介して供給される信号は、それぞれHighレベルおよびLowレベルのいずれかを取り得る。なお、図７に示す時刻Ｔ１から時刻Ｔ６までの期間（以下、適宜、読み出し期間と称する）の前に、ＰＤ５１に、光量に応じて光電変換された電子が蓄積されているものとする。

垂直駆動回路３３は、行列状に配置されている画素４１の行ごとに読み出しを順次行っており、画素４１に対する読み出し期間を開始する時刻Ｔ１になると、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにする。これにより、画素４１の信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態になる。

時刻Ｔ２において、垂直駆動回路３３は、水平信号線４２Ｒを介してリセットトランジスタ５５に供給するリセット信号ＲＳＴをHighレベルにして、リセットトランジスタ５５をオンにし、ＦＤ５７に蓄積されている電子を排出する。

時刻Ｔ３において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにしてリセットトランジスタ５５をオフにし、ＦＤ５７のリセットを完了する。このとき、ＦＤ５７とリセットトランジスタ５５とのカップリング容量によって出力電圧が若干低下するため、出力電圧が安定した後、ＦＤ５７のリセットレベルを示す信号が、検出値Ｄ１として水平駆動回路３４の検出器により検出される。

時刻Ｔ４において、垂直駆動回路３３は、水平信号線４２Ｔを介して転送トランジスタ５２に供給する転送信号ＴＸをHighレベルにして、転送トランジスタ５２をオンにし、ＰＤ５１に蓄積されている電子をＦＤ５７に転送する。

時刻Ｔ５において、垂直駆動回路３３は、転送信号ＴＸをLowレベルにして転送トランジスタ５２をオフにして電子の転送を完了する。その後、ＦＤ５７に蓄積された電子に応じたレベルを示す信号が、検出値Ｄ２として水平駆動回路３４の検出器により検出される。

時刻Ｔ６において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをLowレベルにして、画素４１に対する読み出し期間が終了する。

このような駆動タイミングで垂直駆動回路３３は画素４１を駆動し、検出値Ｄ１と検出値Ｄ２との差分を示す信号が、光電変換によりＰＤ５１で発生した電子に応じたレベルを示す出力信号として水平駆動回路３４から出力される。

ここで、垂直駆動回路３３は、画素４１から信号の読み出しを開始する前に、低ゲインモードまたは高ゲインモードのいずれかを予め選択する。例えば、垂直駆動回路３３は、１フレーム前に出力された信号に基づいた光量や、図示しないセンサから出力される光量などに従い、入射光の光量に応じて、低ゲインモードまたは高ゲインモードの選択を行うことができる。

そして、垂直駆動回路３３は、光量が少ない場合には高ゲインモードを選択して、水平信号線４２ＳＴＲを介して薄膜トランジスタ５６に供給する接続信号ＳＴＲをLowレベルにして、ＦＤ５７が有する容量５８により、電子を蓄積するように駆動する。一方、垂直駆動回路３３は、光量が多い場合には低ゲインモードを選択して、水平信号線４２ＳＴＲを介して薄膜トランジスタ５６に供給する接続信号ＳＴＲを、時刻Ｔ２から時刻Ｔ６までの期間においてHighレベルにする。これにより、ＦＤ５７が有する容量５８と、薄膜トランジスタ５６を介してＦＤ５７に接続される付加容量５９とにより、電子を蓄積するように駆動する。

従って、固体撮像素子３１では、低照度時には高ゲインモードが選択されて、高ゲインで増幅された出力信号が出力され、高照度時には低ゲインモードが選択されて、大きな光量まで対応することが可能となる。このように、ＦＤ５７において電子を蓄積可能な容量を動的に変更することで、固体撮像素子３１は、ダイナミックレンジを拡大することができる。さらに、低照度時でもノイズの少ない画像を得ることができ、かつ、高照度時でも適切な（オーバーフローのない）画像を得ることができる。

ここで、図７を参照して説明した第１の駆動方法では、高ゲインモードまたは低ゲインモードを予め選択する必要がある。これに対し、例えば、出力信号の信号量に応じて、高ゲインモードおよび低ゲインモードのどちらを用いるのかを自動で選択する駆動方法を採用してもよい。

図８には、第２の駆動方法による画素４１の駆動タイミングの例が示されている。

時刻Ｔ１において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにする。これにより、画素４１の信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態になる。

時刻Ｔ２において、垂直駆動回路３３は、水平信号線４２Ｒを介してリセットトランジスタ５５に供給するリセット信号ＲＳＴをHighレベルにするとともに、水平信号線４２ＳＴＲを介して薄膜トランジスタ５６に供給する接続信号ＳＴＲをHighレベルにする。これにより、ＦＤ５７に付加容量５９が接続された状態で、容量５８および付加容量５９に蓄積されている電子が排出され、ＦＤ５７がリセットされる。

時刻Ｔ３において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにしてリセットトランジスタ５５をオフにし、ＦＤ５７のリセットが完了する。その後、付加容量５９が接続された状態でのＦＤ５７のリセットレベルの信号が、検出値Ｄ１として水平駆動回路３４の検出器により検出される。

時刻Ｔ４において、垂直駆動回路３３は、水平信号線４２ＳＴＲを介して薄膜トランジスタ５６に供給する接続信号ＳＴＲをLowレベルにして薄膜トランジスタ５６をオフにする。その後、付加容量５９が接続されない状態でのＦＤ５７のリセットレベルの信号が、検出値Ｄ２として水平駆動回路３４の検出器により検出される。

時刻Ｔ５において、垂直駆動回路３３は、水平信号線４２Ｔを介して転送トランジスタ５２に供給する転送信号ＴＸをHighレベルにして、転送トランジスタ５２をオンにし、ＰＤ５１に蓄積されている電子をＦＤ５７に転送する。

時刻Ｔ６において、垂直駆動回路３３は、転送信号ＴＸをLowレベルにして転送トランジスタ５２をオフにし、ＰＤ５１からＦＤ５７への電子の転送を完了する。このとき、ＦＤ５７には付加容量５９は接続されておらず、ＦＤ５７が有する容量５８において、光電変換によりＰＤ５１に発生した電子が蓄積される。その後、容量５８に蓄積された電子に応じたレベルの信号が、検出値Ｄ３として水平駆動回路３４の検出器により検出される。

時刻Ｔ７において、垂直駆動回路３３は、水平信号線４２ＳＴＲを介して薄膜トランジスタ５６に供給する接続信号ＳＴＲをHighレベルにして薄膜トランジスタ５６をオンにする。これにより、ＦＤ５７に付加容量５９が接続された状態となり、その後、容量５８および付加容量５９に蓄積された電子に応じたレベルの信号が、検出値Ｄ４として水平駆動回路３４の検出器により検出される。

時刻Ｔ８において、垂直駆動回路３３は、水平信号線４２ＳＴＲを介して薄膜トランジスタ５６に供給する接続信号ＳＴＲをLowレベルにするとともに、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをLowレベルにする。これにより、画素４１に対する読み出し期間が終了する。

このように、第２の駆動方法では、画素４１から信号を読み出す読み出し期間中に、ＦＤ５７と付加容量５９との接続が切り替えられ、ＦＤ５７と付加容量５９とが接続された状態での信号の読み出しと、ＦＤ５７と付加容量５９とが接続されていない状態での信号の読み出しとが行われる。

このような駆動により、検出値Ｄ２と検出値Ｄ３との差分を示す信号が、ＦＤ５７が有する容量５８においてＰＤ５１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１として出力される。即ち、出力信号Ｓｉｇ１は、高ゲインモードでの出力信号である。一方、検出値Ｄ１と検出値Ｄ４との差分を示す信号が、ＦＤ５７が有する容量５８とＦＤ５７に接続された付加容量５９とにおいて、ＰＤ５１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２として出力される。即ち、出力信号Ｓｉｇ２は、低ゲインモードでの出力信号である。

例えば、高ゲインモードでの出力信号Ｓｉｇ１は、低ゲインモードでの出力信号Ｓｉｇ２に対して、より低い光量で飽和してしまうため、高ゲインモードの飽和信号量を予め求めておき、その信号量を超えたときに低ゲインモードの信号を採用することで、低光量時の感度を確保しつつ、より大きな光量にも対応することができる。

つまり、第２の駆動方法では、高ゲインモードでの出力信号Ｓｉｇ１に応じて、高ゲインモードでの出力信号Ｓｉｇ１と、低ゲインモードでの出力信号Ｓｉｇ２とのどちらを採用するのかを一意に選択することができる。これにより、低照度時には高ゲインモードを選択し、高照度時には低ゲインモードを選択する処理を自動で行うことができ、ダイナミックレンジが広い固体撮像素子３１を実現することができる。

図９は、画素４１の第２の構成例を示す回路図である。

図９に示すように、画素４１Ａは、２つの画素４１−１および４１−２から構成されたいわゆる２画素共有とされているが、例えば、４画素や８画素などのように共有する画素４１の個数を増やしてもよい。

画素４１Ａは、画素４１−１および画素４１−２が、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５、およびＦＤ５７を共有するように構成されている。つまり、画素４１Ａは、画素４１−１が有するＰＤ５１−１が、転送トランジスタ５２−１を介してＦＤ５７に接続され、画素４１−２が有するＰＤ５１−２が、転送トランジスタ５２−２を介してＦＤ５７に接続されるように構成されている。また、画素４１Ａでは、図４の画素４１と同様に、ＦＤ５７に、薄膜トランジスタ５６を介して付加容量５９が接続されている。

図１０には、第３の駆動方法による画素４１Ａの駆動タイミングの例が示されている。

２画素共有の構造となっている画素４１Ａでは、例えば、１番目の画素の読み出し期間において画素４１−１から信号が読み出され、続いて、２番目の画素の読み出し期間において画素４１−２から信号が読み出される。

時刻Ｔ１において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにする。これにより、画素４１Ａの信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態になる。

時刻Ｔ２から時刻Ｔ８までが、１番目の画素の読み出し期間とされ、図８で説明した時刻Ｔ２から時刻Ｔ８までと同様に、画素４１−１から信号が読み出される。つまり、時刻Ｔ５において、転送トランジスタ５２−１に供給される転送信号ＴＸ１がHighレベルになって転送トランジスタ５２−１がオンとなり、ＰＤ５１−１に蓄積されている電子がＦＤ５７に転送される。

そして、時刻Ｔ４の後に検出される検出値Ｄ２−１と、時刻Ｔ６の後に検出される検出値Ｄ３−１との差分を示す信号が、ＦＤ５７が有する容量５８において、ＰＤ５１−１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１−１として出力される。また、時刻Ｔ３の後に検出される検出値Ｄ１−１と、時刻Ｔ７の後に検出される検出値Ｄ４−１との差分を示す信号が、ＦＤ５７が有する容量５８とＦＤ５７に接続された付加容量５９とにおいて、ＰＤ５１−１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２−１として出力される。

次に、時刻Ｔ８から時刻Ｔ１４までが、２番目の画素の読み出し期間とされ、図８で説明した時刻Ｔ２から時刻Ｔ８までと同様に、画素４１−２から信号が読み出される。つまり、時刻Ｔ１１において、転送トランジスタ５２−２に供給される転送信号ＴＸ２がHighレベルになって転送トランジスタ５２−２がオンとなり、ＰＤ５１−２に蓄積されている電子がＦＤ５７に転送される。

そして、時刻Ｔ１０の後に検出される検出値Ｄ２−２と、時刻Ｔ１２の後に検出される検出値Ｄ３−２との差分を示す信号が、ＦＤ５７が有する容量５８において、ＰＤ５１−２で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１−２として出力される。また、時刻Ｔ９の後に検出される検出値Ｄ１−２と、時刻Ｔ１３の後に検出される検出値Ｄ４−２との差分を示す信号が、ＦＤ５７が有する容量５８とＦＤ５７に接続された付加容量５９とにおいて、ＰＤ５１−２で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２−２として出力される。

以上のように、画素４１−１および４１−２を画素共有するように構成された画素４１Ａにおいて、画素４１−１から出力信号Ｓｉｇ１−１およびＳｉｇ２−１を読み出し、画素４１−２から出力信号Ｓｉｇ１−２およびＳｉｇ２−２を読み出すことができる。また、この第３の駆動方法は、図８を参照して説明した第２の駆動方法と同様に、出力信号Ｓｉｇ１−１および出力信号Ｓｉｇ１−２に応じて、高ゲインモードと低ゲインモードとを選択する処理を自動で行うことができる。なお、図７を参照して説明した第１の駆動方法と同様に、低ゲインモードまたは高ゲインモードのいずれかを予め選択するような駆動方法を、画素４１Ａに適用してもよい。

次に、図１１乃至図１３を参照して、画素４１Ａの平面的な構成例について説明する。なお、画素４１Ａは、図９に示した回路図では、１組の薄膜トランジスタ５６および付加容量５９を有した構成とされているが、図１１乃至図１３に示すように、同一の接続信号ＳＴＲに従って駆動する２組の薄膜トランジスタ５６および付加容量５９を有して構成される。

図１１には、シリコン基板上のレイアウトが示されている。

ＰＤ５１−１およびＰＤ５１−２の間に共通のＦＤ５７が配置されており、ＰＤ５１−１は転送トランジスタ５２−１を介してＦＤ５７に接続され、ＰＤ５１−２は転送トランジスタ５２−２を介してＦＤ５７に接続されている。また、ＦＤ５７に隣接してリセットトランジスタ５５が配置されている。そして、リセットトランジスタ５５に隣接して増幅トランジスタ５３が配置され、増幅トランジスタ５３に隣接して選択トランジスタ５４が配置されており、出力バッファとなるソースフォロワとなる。また、ＰＤ５１−１およびＰＤ５１−２の間の分離領域に、ウェルコンタクト６７が形成されている。

図１２には、シリコン基板に対して第１の層間絶縁膜を介して形成される第１のメタル配線層のレイアウトが示されている。

ＦＤ５７に接続されたコンタクトビア６５−１にメタル配線６６が接続されている。また、メタル配線６６は、増幅トランジスタ５３にコンタクトビア６５−２を介して接続されるとともに、薄膜トランジスタ５６−１および５６−２の一端に接続されている。そして、薄膜トランジスタ５６−１の他端は付加容量５９−１に接続され、薄膜トランジスタ５６−２の他端は付加容量５９−２に接続されている。

薄膜トランジスタ５６−１および付加容量５９−１は、平面的に見てＰＤ５１−１に重なる領域に形成されており、薄膜トランジスタ５６−２および付加容量５９−２は、平面的に見てＰＤ５１−２に重なる領域に形成されている。また、付加容量５９−１および５９−２は、図５Ｂを参照して説明したように、櫛型に形成されている。

また、垂直信号線４３を構成する出力信号配線４３ＳＩＧに、選択トランジスタ５４の出力（ソース電極）が接続されており、垂直信号線４３を構成する接地配線４３ＧＮＤに、ウェルコンタクト６７が接続されている。

図１３には、第１のメタル配線層に対して第２の層間絶縁膜を介して形成される第２のメタル配線層のレイアウトが示されている。

第２のメタル配線層に形成されている配線６８−１を介して、付加容量５９−１の一方の電極が接地配線４３ＧＮＤに接続されており、配線６８−２を介して、付加容量５９−２の一方の電極が接地配線４３ＧＮＤに接続されている。

また、第２のメタル配線層には、水平信号線４２ＳＴＲ−１および４２ＳＴＲ−２、水平信号線４２Ｔ−１および４２Ｔ−２、水平信号線４２Ｓ、並びに水平信号線４２Ｒが形成されている。水平信号線４２ＳＴＲ−１および４２ＳＴＲ−２は、薄膜トランジスタ５６−１および５６−２にそれぞれ接続されており、水平信号線４２Ｔ−１および４２Ｔ−２は、転送トランジスタ５２−１および５２−２にそれぞれ接続されている。また、水平信号線４２Ｓは、選択トランジスタ５４に接続されており、水平信号線４２Ｒは、リセットトランジスタ５５に接続されている。

以上のようなレイアウトで、画素４１−１および４１−２による２画素共有構造の画素４１Ａを構成することができる。また、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５、およびＦＤ５７を共有することにより、ＰＤ５１−１および５１−２の面積を広くすることができ、光電変換効率を向上させることができる。

なお、図１１乃至図１３に示したレイアウトは、本実施の形態における機能を実現する一例であり、同様の機能を実現可能な様々なレイアウトを採用することができる。

次に、図１４は、画素４１の第３の構成例を示す断面図である。

図１４に示すように、画素４１Ｂは、シリコン基板６１の表面に層間絶縁膜６２−１乃至６２−３が積層されており、層間絶縁膜６２−１および６２−２の間に第１の配線層が形成され、層間絶縁膜６２−２および６２−３の間に第２の配線層が形成されている。そして、画素４１Ｂでは、薄膜トランジスタ５６および付加容量５９が第２の配線層に形成されており、シリコン基板６１と第２の配線層との間の第１の配線層に遮光膜６９が形成されている。遮光膜６９は、第１の配線層のメタルを使用して、シリコン基板６１側から見て薄膜トランジスタ５６を覆うように配置される。

このように、画素４１Ｂでは、遮光膜６９を形成することにより、裏面から入射された光のうち、シリコン基板６１で吸収されなかった光を遮光膜６９で遮光することができる。例えば、シリコン基板６１で吸収されなかった光が薄膜トランジスタ５６に到達する場合には、バンドギャップが狭い半導体層を使用していると、薄膜トランジスタ５６での光電変換によってリーク電流が発生する恐れがある。

これに対し、画素４１Ｂでは、薄膜トランジスタ５６よりもシリコン基板６１側に遮光膜６９を形成することにより、上述したようなリーク電流の発生を防止することができる。これにより、よりノイズの少ない固体撮像素子３１を実現することができる。

次に、図１５は、画素４１の第４の構成例を示す図である。図１５Ａには、画素４１ＣのＦＤ５７の近傍における断面的な構成例が示されており、図１５Ｂには、画素４１Ｃの配線層における平面的な構成例が示されている。

画素４１Ｃは、積層型の付加容量５９’を備えて構成される。即ち、画素４１Ｃにおいて、付加容量５９’は、平面形状に形成された１対の電極５９Ａ’および５９Ｂ’の間に、絶縁膜５９Ｃが挟み込まれて構成される。

このように、画素４１Ｃでは、積層型の付加容量５９’を採用することにより、櫛型の付加容量５９を採用した場合よりも、より大容量化を図ることができる。これにより、画素４１Ｃは、より大きな光量まで対応することができる。

次に、図１６は、画素４１の第５の構成例を示す回路図である。

図１６に示すように、画素４１Ｄは、ＰＤ５１、転送トランジスタ５２、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５を備える点で、図４の画素４１と共通する。但し、画素４１Ｄは、薄膜トランジスタ５６−１および５６−２、並びに、付加容量５９−１および５９−２を備える点で、図４の画素４１と異なる構成となっている。

画素４１Ｄでは、薄膜トランジスタ５６−１が水平信号線４２ＳＴＲ−１に接続されており、薄膜トランジスタ５６−２が水平信号線４２ＳＴＲ−２に接続されており、薄膜トランジスタ５６−１および５６−２は、それぞれ独立して駆動する。

このように構成されている画素４１Ｄでは、光電変換によりＰＤ５１で発生した電子が、容量５８に蓄積され、容量５８および付加容量５９−１に蓄積され、または、容量５８と付加容量５９−１および５９−２に蓄積されるように、電子を蓄積可能なＦＤ５７の容量を変更することができる。

次に、図１７には、第４の駆動方法による画素４１Ｄの駆動タイミングの例が示されている。

時刻Ｔ１において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにする。これにより、画素４１Ｄの信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態になる。

時刻Ｔ２において、垂直駆動回路３３は、水平信号線４２Ｒを介してリセットトランジスタ５５に供給するリセット信号ＲＳＴをHighレベルにする。また、このとき、垂直駆動回路３３は、水平信号線４２ＳＴＲ−１を介して薄膜トランジスタ５６−１に供給する接続信号ＳＴＲ１をHighレベルにするとともに、水平信号線４２ＳＴＲ−２を介して薄膜トランジスタ５６−２に供給する接続信号ＳＴＲ２をHighレベルにする。これにより、ＦＤ５７が有する容量５８と、薄膜トランジスタ５６−１および５６−２を介してＦＤ５７に接続される付加容量５９−１および５９−２とがリセットされる。

時刻Ｔ３において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにしてリセットトランジスタ５５をオフにし、ＦＤ５７のリセットが完了する。その後、ＦＤ５７が有する容量５８に、付加容量５９−１および５９−２が接続された状態でのＦＤ５７のリセットレベルの信号が、検出値Ｄ１として水平駆動回路３４の検出器により検出される。

時刻Ｔ４において、垂直駆動回路３３は、水平信号線４２ＳＴＲ−１を介して薄膜トランジスタ５６−１に供給する接続信号ＳＴＲ１をLowレベルにして薄膜トランジスタ５６−１をオフにする。その後、ＦＤ５７が有する容量５８に付加容量５９−２が接続された状態でのＦＤ５７のリセットレベルの信号が、検出値Ｄ２として水平駆動回路３４の検出器により検出される。

時刻Ｔ５において、垂直駆動回路３３は、水平信号線４２ＳＴＲ−２を介して薄膜トランジスタ５６−２に供給する接続信号ＳＴＲ２をLowレベルにして薄膜トランジスタ５６−２をオフにする。その後、容量５８だけの状態でのＦＤ５７のリセットレベルの信号が、検出値Ｄ３として水平駆動回路３４の検出器により検出される。

時刻Ｔ６において、垂直駆動回路３３は、水平信号線４２Ｔを介して転送トランジスタ５２に供給する転送信号ＴＸをHighレベルにして、転送トランジスタ５２をオンにし、ＰＤ５１に蓄積されている電子をＦＤ５７に転送する。

時刻Ｔ７において、垂直駆動回路３３は、転送信号ＴＸをLowレベルにして転送トランジスタ５２をオフにし、ＰＤ５１からＦＤ５７への電子の転送を完了する。その後、容量５８だけが接続された状態でＦＤ５７に蓄積された電子に応じたレベルの信号が、検出値Ｄ４として水平駆動回路３４の検出器により検出される。

時刻Ｔ８において、垂直駆動回路３３は、水平信号線４２ＳＴＲ−２を介して薄膜トランジスタ５６−２に供給する接続信号ＳＴＲ２をHighレベルにして薄膜トランジスタ５６−２をオンにする。その後、容量５８に付加容量５９−２が接続された状態でＦＤ５７に蓄積された電子に応じたレベルの信号が、検出値Ｄ５として水平駆動回路３４の検出器により検出される。

時刻Ｔ９において、垂直駆動回路３３は、水平信号線４２ＳＴＲ−１を介して薄膜トランジスタ５６−１に供給する接続信号ＳＴＲ１をHighレベルにして薄膜トランジスタ５６−１をオンにする。その後、容量５８に付加容量５９−１および５９−２が接続された状態でＦＤ５７に蓄積された電子に応じたレベルの信号が、検出値Ｄ６として水平駆動回路３４の検出器により検出される。

時刻Ｔ１０において、垂直駆動回路３３は、水平信号線４２ＳＴＲ−１および４２ＳＴＲ−２を介して薄膜トランジスタ５６−１および５６−２に供給する接続信号ＳＴＲ１およびＳＴＲ２を、それぞれLowレベルにする。また、このとき、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをLowレベルにする。これにより、画素４１Ｄに対する読み出し期間が終了する。

このような駆動タイミングで垂直駆動回路３３は画素４１Ｄを駆動し、検出値Ｄ３と検出値Ｄ４との差分を示す信号が、ＦＤ５７が有する容量５８においてＰＤ５１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１として出力される。また、検出値Ｄ２と検出値Ｄ５との差分を示す信号が、容量５８に付加容量５９−２が接続された状態のＦＤ５７においてＰＤ５１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２として出力される。また、検出値Ｄ１と検出値Ｄ６との差分を示す信号が、容量５８に付加容量５９−１および５９−２が接続された状態のＦＤ５７においてＰＤ５１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ３として出力される。

以上のように、画素４１Ｄでは、光電変換によりＰＤ５１で発生した電子が、それぞれ異なる３種類の容量からなるＦＤ５７において出力信号に変換されるので、照射される光量に適したゲインで変換することができる。

次に、図１８は、画素４１の第６の構成例を示す回路図である。

図１８に示すように、画素４１Ｅは、２画素共有の構成となっている点で、図９の画素４１Ａと共通する。但し、画素４１Ｅは、薄膜トランジスタ５６−１および５６−２、並びに、付加容量５９−１および５９−２を備え、薄膜トランジスタ５６−１および５６−２は、それぞれ独立して駆動する点で、図９の画素４１Ａと異なる構成となっている。

次に、図１９には、第５の駆動方法による画素４１Ｅの駆動タイミングの例が示されている。

２画素共有の構造となっている画素４１Ｅでは、例えば、１番目の画素の読み出し期間において画素４１−１から信号が読み出され、続いて、２番目の画素の読み出し期間において画素４１−２から信号が読み出される。

時刻Ｔ１において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにする。これにより、画素４１Ｅの信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態になる。

時刻Ｔ２から時刻Ｔ１０までが、１番目の画素の読み出し期間とされ、図１７で説明した時刻Ｔ２から時刻Ｔ１０までと同様に、画素４１−１から信号が読み出される。つまり、時刻Ｔ６において、転送トランジスタ５２−１に供給される転送信号ＴＸ１がHighレベルになって転送トランジスタ５２−１がオンとなり、ＰＤ５１−１に蓄積されている電子がＦＤ５７に転送される。

そして、時刻Ｔ５の後に検出される検出値Ｄ３−１と、時刻Ｔ７の後に検出される検出値Ｄ４−１との差分を示す信号が、ＦＤ５７が有する容量５８においてＰＤ５１−１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１−１として出力される。また、時刻Ｔ４の後に検出される検出値Ｄ２−１と、時刻Ｔ８の後に検出される検出値Ｄ５−１との差分を示す信号が、容量５８に付加容量５９−２が接続された状態のＦＤ５７においてＰＤ５１−１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２−１として出力される。また、時刻Ｔ３の後に検出される検出値Ｄ１−１と、時刻Ｔ９の後に検出される検出値Ｄ６−１との差分を示す信号が、容量５８に付加容量５９−１および５９−２が接続された状態のＦＤ５７においてＰＤ５１−１で発生した電子が蓄積された出力信号Ｓｉｇ３−１として出力される。

次に、時刻Ｔ１０から時刻Ｔ１８までが、２番目の画素の読み出し期間とされ、図１７で説明した時刻Ｔ２から時刻Ｔ１０までと同様に、画素４１−２から信号が読み出される。つまり、時刻Ｔ１４において、転送トランジスタ５２−２に供給される転送信号ＴＸ２がHighレベルになって転送トランジスタ５２−２がオンとなり、ＰＤ５１−２に蓄積されている電子がＦＤ５７に転送される。

そして、時刻Ｔ１３の後に検出される検出値Ｄ３−２と、時刻Ｔ１５の後に検出される検出値Ｄ４−２との差分を示す信号が、ＦＤ５７が有する容量５８においてＰＤ５１−２で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１−２として出力される。また、時刻Ｔ１２の後に検出される検出値Ｄ２−２と、時刻Ｔ１６の後に検出される検出値Ｄ５−２との差分を示す信号が、容量５８に付加容量５９−２が接続された状態のＦＤ５７においてＰＤ５１−２で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２−２として出力される。また、時刻Ｔ１１の後に検出される検出値Ｄ１−２と、時刻Ｔ１７の後に検出される検出値Ｄ６−２との差分を示す信号が、容量５８に付加容量５９−１および５９−２が接続された状態のＦＤ５７においてＰＤ５１−２で発生した電子が蓄積された出力信号Ｓｉｇ３−２として出力される。

以上のように、２画素共有の構成とされる画素４１Ｅにおいて、光電変換によりＰＤ５１−１および５１−２で発生した電子が、それぞれ異なる３種類の容量からなるＦＤ５７において出力信号に変換されるので、照射される光量に適したゲインで変換することができる。

次に、図２０を参照して、画素４１で採用される薄膜トランジスタ５６の各種の構成例について説明する。薄膜トランジスタ５６については、さまざまな材料、構造のものが利用可能である。

図２０Ａには、逆スタガー構造の薄膜トランジスタ５６Ａが示されている。薄膜トランジスタ５６Ａは、層間絶縁膜６２の表面に、まず、金属からなるゲート電極７１を形成し、ゲート絶縁膜７２を形成した後、半導体層７３を作成する。次に、ソース／ドレイン電極となる金属層をメタル配線６６で形成し、逆スタガー構造の薄膜トランジスタ５６Ａが完成する。

ゲート電極７１およびメタル配線６６は、例えばAl、Cu、Ti、Mo、W、Crや、それらの窒化物、酸化物、ITO、ZnOなどの透明金属、あるいはこれらのうちの複数の金属の積層構造が利用可能である。またゲート絶縁膜７２としてはSi酸化物、Si窒化物、Hf酸化物、Al酸化物、Ta酸化物やそれらの積層構造を用いることができる。半導体層７３としては、ZnO、SnO、InOやそれらにGaを添加したもの、またはこれらのうちの元素を複数含有した酸化物半導体を用いることができる。なお、半導体層７３として有機薄膜を用いた構成を採用することで、塗布により容易に製造することができる。

図２０Ｂには、半導体層７３とメタル配線６６との間に、コンタクト層７４が挟まれた構造の薄膜トランジスタ５６Ｂが示されている。コンタクト層の材料としては、導電率を向上させた酸化物半導体を用いることができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系またはＺｎ−Ｏ系の酸化物半導体を用いることができる。

図２０Ｃには、ゲート電極７１が層間絶縁膜６２に埋め込まれた構造の薄膜トランジスタ５６Ｃが示されている。

図２０Ｄには、ゲート電極７１が層間絶縁膜６２に埋め込まれ、ゲート電極７１および層間絶縁膜６２の全面にゲート絶縁膜７２が残されるような構造の薄膜トランジスタ５６Ｄが示されている。

図２０Ｅには、スタガー構造の薄膜トランジスタ５６Ｅが示されており、薄膜トランジスタ５６Ｅとして、薄膜トランジスタ５６Ａ乃至５６Ｄのような逆スタガー構造ではなく、スタガー構造を採用することができる。

次に、図２１を参照して、固体撮像素子３１の製造方法について説明する。

まず、第１の工程において、例えば、イオン注入法などにより、シリコン基板６１の内部にＰＤ５１およびＦＤ５７を形成する。

次に、第２の工程において、シリコン基板６１の表面に、絶縁層６４を介して転送トランジスタ５２のゲート電極６３を形成し、層間絶縁膜６２−１を積層した後に、コンタクトビア６５を形成してＦＤ５７に接続する。

そして、第３の工程において、薄膜トランジスタ５６（図２０のゲート電極７１、ゲート絶縁膜７２、および半導体層７３）を形成した後に、メタル配線６６を形成するのと同時に、櫛形状の付加容量５９を形成する。

その後、第４の工程において、層間絶縁膜６２−２を積層することにより、画素４１が形成された固体撮像素子３１を製造することができる。

以上のように、固体撮像素子３１の製造方法では、メタル配線６６を形成するのと同時に、櫛形状の付加容量５９を形成することができ、従来の製造方法から付加容量５９を形成するためだけに工程を増やすことはなく、固体撮像素子３１を製造することができる。なお、以下で説明する構成例の画素４１を有する固体撮像素子３１も同様の製造方法により製造することができる。

次に、図２２乃至図３１を参照し、グローバルシャッタの機能を有する固体撮像素子３１に採用される画素４１の構成例について説明する。

つまり、図５に示したような、層間絶縁膜６２−１および６２−２の間に付加容量５９が形成されている画素４１の構造を応用して、全ての画素４１の露光タイミングを揃えて、一括読み出しを行う、いわゆるグローバルシャッタ機能を有する固体撮像素子３１を実現することができる。

図２２は、画素４１の第７の構成例を示す回路図である。

図２２に示すように、画素４１Ｆは、ＰＤ５１、転送トランジスタ５２、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５、ＦＤ５７、容量５８、排出トランジスタ８１、薄膜トランジスタ８２、および容量８３を備えて構成される。

画素４１Ｆでは、ＰＤ５１のアノード端子が接地され、ＰＤ５１のカソード端子が、転送トランジスタ５２を介してＦＤ５７に接続されるとともに、排出トランジスタ８１を介して定電圧源ＶＤＤに接続されている。また、ＦＤ５７は、容量５８を介して接地され、リセットトランジスタ５５を介して定電圧源ＶＤＤに接続され、薄膜トランジスタ８２を介して増幅トランジスタ５３のゲート電極に接続されている。そして、薄膜トランジスタ８２と増幅トランジスタ５３のゲート電極との接続点は、容量８３を介して電源ＶＣＳに接続されている。また、増幅トランジスタ５３は、一方の端子が定電圧源ＶＤＤに接続されるとともに、他方の端子が、選択トランジスタ５４を介して、定電流源６０が接続された垂直信号線４３に接続されている。

また、転送トランジスタ５２のゲート電極には水平信号線４２Ｔが接続され、選択トランジスタ５４のゲート電極には水平信号線４２Ｓが接続され、リセットトランジスタ５５のゲート電極には水平信号線４２Ｒが接続されている。さらに、排出トランジスタ８１のゲート電極には水平信号線４２ＡＢＧが接続され、薄膜トランジスタ８２のゲート電極には水平信号線４２ＳＴＲが接続されている。

つまり、画素４１Ｆでは、ＦＤ５７と増幅トランジスタ５３との間の接続を切り替える薄膜トランジスタ８２（スイッチング素子）が接続され、薄膜トランジスタ８２と増幅トランジスタ５３との接続点に容量８３の一方の端子が接続され、容量８３の他方の端子に電源ＶＣＳが接続されている点で、図４の画素４１の異なる構成とされている。また、画素４１Ｆでは、ＰＤ５１に蓄積された電子を排出するために、排出トランジスタ８１が設けられている点でも、図４の画素４１の異なる構成とされている。

このように画素４１Ｆは構成されており、複数の画素４１Ｆが画素アレイ部３２に行列状に配置された固体撮像素子３１では、グローバルシャッタの機能を実現するために、全ての画素４１Ｆにおいて、ＰＤ５１からＦＤ５７へ同時に電子が転送される。その後、薄膜トランジスタ８２を介してＦＤ５７から容量８３に電子が転送され、容量８３において電子が保持される。そして、画素信号の読み出し対象となった画素４１Ｆでは、容量８３に蓄積されている電子に応じたレベルの信号、即ち、光電変換によりＰＤ５１で発生してＦＤ５７に転送された後に容量８３に転送された電子に応じたレベルの信号が出力される。

次に、図２３を参照して、画素４１Ｆの構造について説明する。図２３Ａには、画素４１ＦのＦＤ５７の近傍における断面的な構成例が示されており、図２３Ｂには、画素４１Ｆの配線層における平面的な構成例が示されている。なお、図２３では、図５の画素４１と共通する構成について同一の符号を付しており、その詳細な説明については省略する。

画素４１Ｆは、図５の画素４１と同様に、シリコン基板６１に層間絶縁膜６２−１および６２−２が積層され、層間絶縁膜６２−１および６２−２の間に配線層が形成されて構成されている。また、その配線層に形成される容量８３は、図５を参照して説明した付加容量５９と同様に、櫛形状をしている。但し、図２２に示したように、画素４１Ｆでは、薄膜トランジスタ８２を介してＦＤ５７および増幅トランジスタ５３が接続される点で、画素４１と異なる構成とされている。

即ち、ＦＤ５７は、コンタクトビア６５を介して、層間絶縁膜６２−１および６２−２の間に形成された配線層のメタル配線６６に接続され、メタル配線６６の一端は、リセットトランジスタ５５に接続されている。また、メタル配線６６の他端は、配線層に形成された薄膜トランジスタ８２の一端に接続されており、薄膜トランジスタ８２の他端に、容量８３を構成する一方の電極８３Ａが接続されている。さらに、電極８３Ａは、増幅トランジスタ５３に接続されており、容量８３を構成する他方の電極８３Ｂは、電源ＶＣＳに接続されている。

ここで、図２３Ｂに示すように、容量８３を構成する１対の電極８３Ａおよび８３Ｂは、いわゆる櫛形状をしており、櫛の歯に対応する配線部分が、互いに所定の間隔を有するように交互に配置されている。この櫛の歯に対応する配線部分が、電子を蓄積する容量として機能する。また、容量８３は、ある一定の面積を有して形成され、平面的に見たときに、ＰＤ５１と重なり合う領域に形成されている。

このように画素４１Ｆは構成されており、薄膜トランジスタ８２が垂直駆動回路３３の制御に従って駆動することにより、ＦＤ５７と容量８３との接続がオン／オフされる。例えば、ＰＤ５１からＦＤ５７に電子が転送された後、薄膜トランジスタ８２がオンとなり、ＦＤ５７に蓄積されている電子が、容量８３に転送される。なお、このとき、電極８３Ｂに接続される電源ＶＣＳがHighレベルの状態とされることで、電極８３Ａの電圧が上昇し、ＦＤ５７に蓄積されている電子を容量８３に転送することが可能となる。なお、電源ＶＣＳのHighレベルの電圧は、０Ｖから定電圧源ＶＤＤまでの間の適当な値とすることができる。

このように、画素４１Ｆでは、グローバルシャッタの機能を有する固体撮像素子３１において、全ての画素４１Ｆで同時にＰＤ５１から転送された電子を保持する容量８３が、シリコン基板６１から層間絶縁膜６２−１を介して配置される配線層中に形成される。また、薄膜トランジスタ８２も、容量８３と同じ配線層中に形成される。このように、薄膜トランジスタ８２および容量８３が配線層中に形成されることで、それらがシリコン基板６１中に形成されるような構造よりも、ＰＤ５１の面積を広くとることができる。従って、そのような構造においてＰＤ５１の光電変換効率が低下するようなことを回避することができる。

図２４には、第６の駆動方法による画素４１Ｆの駆動タイミングの例が示されている。第６の駆動方法は、グローバルシャッタ動作における読み出し方法であり、各信号は、HighレベルおよびLowレベルの２値を取り得る。

まず、時刻Ｔ１において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、ＰＤ５１、ＦＤ５７、および容量８３のリセットを行うために、リセット信号ＲＳＴ、接続信号ＳＴＲ、および排出信号ＡＢＧをHighレベルにする。

接続信号ＳＴＲは、水平信号線４２ＳＴＲを介して薄膜トランジスタ８２に供給され、接続信号ＳＴＲがHighレベルになると薄膜トランジスタ８２がオンになり、ＦＤ５７と容量８３とが接続される。リセット信号ＲＳＴは、水平信号線４２Ｒを介してリセットトランジスタ５５に供給され、リセット信号ＲＳＴがHighレベルになるとリセットトランジスタ５５がオンになり、ＦＤ５７および容量８３がリセットされる。また、排出信号ＡＢＧは、水平信号線４２ＡＢＧを介して排出トランジスタ８１に供給され、排出信号ＡＢＧがHighレベルになると排出トランジスタ８１がオンになり、ＰＤ５１に蓄積されている電子が定電圧源ＶＤＤに排出される。

時刻Ｔ２において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、リセット信号ＲＳＴ、接続信号ＳＴＲ、および排出信号ＡＢＧをLowレベルにして、リセットトランジスタ５５、薄膜トランジスタ８２、および排出トランジスタ８１がオフになる。これにより、ＰＤ５１、ＦＤ５７、および容量８３のリセットが完了し、全ての行の画素４１Ｆにおいて同時に、ＰＤ５１の露光が開始される。

時刻Ｔ３において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、リセット信号ＲＳＴおよび接続信号ＳＴＲをHighレベルにして、時刻Ｔ４において、リセット信号ＲＳＴおよび接続信号ＳＴＲをLowレベルにする。これにより、リセットトランジスタ５５および薄膜トランジスタ８２がオンになり、露光期間中に主にＦＤ５７でリークによって生成された電子が、ＦＤ５７および容量８３から排出される。

時刻Ｔ５において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、水平信号線４２Ｔを介して転送トランジスタ５２に供給する転送信号ＴＸをHighレベルにして、転送トランジスタ５２をオンにする。これにより、画素４１Ｆの露光が終了し、全ての行の画素４１Ｆにおいて同時に、ＰＤ５１に蓄積されている電子がＦＤ５７に転送される。この転送動作が、全ての画素４１Ｆで同時に行われることにより、グローバルシャッタ動作が実現される。

時刻Ｔ６において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、転送信号ＴＸをLowレベルにして転送トランジスタ５２をオフにして電子の転送を完了する。

時刻Ｔ７において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、水平信号線４２ＳＴＲを介して薄膜トランジスタ８２に供給する接続信号ＳＴＲをHighレベルにし、薄膜トランジスタ８２を介してＦＤ５７および容量８３を接続する。このとき、垂直駆動回路３３は、薄膜トランジスタ８２と接続される端子に対して反対側となる容量８３の端子（図２３の電極８３Ｂ）に接続されている電源ＶＣＳの電位を、時刻Ｔ６から時刻Ｔ９までの間においてHighレベルにする。これにより、ＦＤ５７から容量８３へ電子が転送されるようにポテンシャルが形成され、ＦＤ５７に蓄積されている電子を容量８３に転送することができる。

また、時刻Ｔ７において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、水平信号線４２ＡＢＧを介して排出トランジスタ８１に供給される排出信号ＡＢＧをHighレベルにする。排出信号ＡＢＧは、時刻Ｔ７以降においてHighレベルが維持され、ＰＤ５１において光電変換により発生する電子が定電圧源ＶＤＤに排出され続けることで、ＰＤ５１に余分な電子が蓄積されないようにする。

時刻Ｔ８において、垂直駆動回路３３は、全ての行の画素４１Ｆに対して同時に、水平信号線４２ＳＴＲを介して薄膜トランジスタ８２に供給する接続信号ＳＴＲをLowレベルにして、ＦＤ５７から容量８３への電子の転送を完了する。

ここで、時刻Ｔ１から時刻Ｔ８までの動作は、全ての画素４１Ｆで同じタイミングで行われ、全ての画素４１ＦのＰＤ５１において発生した電子が容量８３に蓄積されており、その後、画素４１Ｆの行ごとに順次、信号の読み出しが行われる。例えば、時刻Ｔ９から時刻１２までが１行目の画素４１Ｆの読み出し期間とされ、時刻Ｔ１３から時刻Ｔ１６までが２行目の画素４１Ｆの読み出し期間とされる。そして、以下同様に、最終行まで順次、読み出し期間とされた行の画素４１Ｆの信号の読み出しが行われる。

時刻Ｔ９において、垂直駆動回路３３は、１行目の画素４１Ｆに対して、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにし、画素４１Ｆの信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態にする。そして、出力電圧が安定した後、容量８３に蓄積された電子に応じたレベルを示す信号が、検出値Ｄ１として水平駆動回路３４の検出器により検出される。

時刻Ｔ１０において、垂直駆動回路３３は、１行目の画素４１Ｆに対して、リセット信号ＲＳＴおよび接続信号ＳＴＲをHighレベルにして、リセットトランジスタ５５および薄膜トランジスタ８２をオンにする。これにより、ＦＤ５７および容量８３に蓄積された電子が定電圧源ＶＤＤに排出されて、ＦＤ５７および容量８３がリセットされる。

時刻Ｔ１１において、垂直駆動回路３３は、リセット信号ＲＳＴおよび接続信号ＳＴＲをLowレベルにしてリセットトランジスタ５５および薄膜トランジスタ８２をオフにし、ＦＤ５７および容量８３のリセットを完了する。そして、出力電圧が安定した後、容量８３のリセットレベルを示す信号が、検出値Ｄ２として水平駆動回路３４の検出器により検出される。

時刻Ｔ１２において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをLowレベルにして、１行目の画素４１Ｆに対する読み出し期間が終了する。

このように、時刻Ｔ９から時刻１２までが１行目の画素４１Ｆの読み出し期間とされ、検出値Ｄ１と検出値Ｄ２との差分を示す信号が、光電変換によりＰＤ５１で発生した電子に応じたレベルを示す出力信号Ｓｉｇとして水平駆動回路３４から出力される。

その後、時刻Ｔ９から時刻１２までと同様に、時刻Ｔ１３から時刻１６までが２行目の画素４１Ｆの読み出し期間とされ、２行目の画素４１ＦのＰＤ５１で発生した電子に応じたレベルを示す出力信号Ｓｉｇが出力される。以下、全ての行の画素４１Ｆについて同様の動作が繰り返され、全ての画素４１Ｆから画素信号が出力される。

以上のように、画素４１Ｆを有する固体撮像素子３１において、グローバルシャッタ動作を実現することができる。

図２５は、画素４１の第８の構成例を示す回路図である。

図２５に示されている画素４１Ｇは、リセットレベルを示す信号が読み出された後に、ＰＤ５１から転送された電子に応じたレベルを示す信号を読み出して画素信号を算出する相関二重サンプリングが可能な構成である。

図２５に示すように、画素４１Ｇは、ＰＤ５１、転送トランジスタ５２、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５、ＦＤ５７、容量５８、排出トランジスタ８１、薄膜トランジスタ８２、および容量８３を備える点で、図２２の画素４１Ｆと共通する。但し、画素４１Ｇは、薄膜トランジスタ８４および容量８５を備える点で、図２２の画素４１Ｆと異なる構成となっている。

薄膜トランジスタ８４および容量８５は、薄膜トランジスタ８２および容量８３と同様に、層間絶縁膜６２−１および６２−２（図２３）の間に形成される。

薄膜トランジスタ８４は、薄膜トランジスタ８２および容量８３の接続点と、増幅トランジスタ５３のゲート電極との接続を切り替えることができるように配置される。そして、薄膜トランジスタ８４と増幅トランジスタ５３との接続点には、容量８５の一方の端子が接続されるとともに、リセットトランジスタ５５を介して定電圧源ＶＤＤが接続される。また、薄膜トランジスタ８２のゲート電極には水平信号線４２ＳＴＲ１が接続され、薄膜トランジスタ８４のゲート電極には水平信号線４２ＳＴＲ２が接続され、容量８５の他方の端子には水平信号線４２ＣＳが接続されている。

このように画素４１Ｇは構成されており、複数の画素４１Ｇが画素アレイ部３２に行列状に配置された固体撮像素子３１では、グローバルシャッタの機能を実現するために、全ての画素４１Ｇにおいて、ＰＤ５１からＦＤ５７へ同時に電子が転送される。その後、薄膜トランジスタ８２を介してＦＤ５７から容量８３に電子が転送され、容量８３において電子が保持される。そして、画素信号の読み出し対象となった画素４１Ｇでは、容量８５のリセットレベルの信号が出力された後に、薄膜トランジスタ８４を介して容量８３から容量８５に電子が転送されて、容量８５に蓄積されている電子に応じたレベルの信号が出力される。

図２６には、第７の駆動方法による画素４１Ｇの駆動タイミングの例が示されている。

まず、時刻Ｔ１において、垂直駆動回路３３は、全ての行の画素４１Ｇに対して同時に、ＰＤ５１、ＦＤ５７、容量８３、および容量８５のリセットを行うために、リセット信号ＲＳＴ、排出信号ＡＢＧ、接続信号ＳＴＲ１、および接続信号ＳＴＲ２をHighレベルにする。

接続信号ＳＴＲ１は、水平信号線４２ＳＴＲ１を介して薄膜トランジスタ８２に供給され、接続信号ＳＴＲ１がHighレベルになると薄膜トランジスタ８２がオンになり、ＦＤ５７と容量８３とが接続される。接続信号ＳＴＲ２は、水平信号線４２ＳＴＲ２を介して薄膜トランジスタ８４に供給され、接続信号ＳＴＲ２がHighレベルになると薄膜トランジスタ８４がオンになり、容量８３と容量８５とが接続される。

リセット信号ＲＳＴは、水平信号線４２Ｒを介してリセットトランジスタ５５に供給され、リセット信号ＲＳＴがHighレベルになるとリセットトランジスタ５５がオンになり、ＦＤ５７、容量８３、および容量８５がリセットされる。また、排出信号ＡＢＧは、水平信号線４２ＡＢＧを介して排出トランジスタ８１に供給され、排出信号ＡＢＧがHighレベルになると排出トランジスタ８１がオンになり、ＰＤ５１に蓄積されている電子が定電圧源ＶＤＤに排出される。

時刻Ｔ２において、垂直駆動回路３３は、リセット信号ＲＳＴ、排出信号ＡＢＧ、接続信号ＳＴＲ１、および接続信号ＳＴＲ２をLowレベルにして、リセットトランジスタ５５、排出トランジスタ８１、薄膜トランジスタ８２、および薄膜トランジスタ８４がオフになる。これにより、ＰＤ５１、ＦＤ５７、容量８３、および容量８５のリセットが完了し、全ての行の画素４１Ｇにおいて同時に、ＰＤ５１の露光が開始される。

時刻Ｔ３において、垂直駆動回路３３は、全ての行の画素４１Ｇに対して同時に、リセット信号ＲＳＴ、接続信号ＳＴＲ１、および接続信号ＳＴＲ２をHighレベルにして、時刻Ｔ４において、それらの信号をLowレベルにする。これにより、リセットトランジスタ５５、薄膜トランジスタ８２、および薄膜トランジスタ８４がオンになり、露光期間中に主にＦＤ５７でリークによって生成された電子が、ＦＤ５７、容量８３、および容量８５から排出される。

そして、時刻Ｔ５から時刻Ｔ８までが、図２４の時刻Ｔ５から時刻Ｔ８までと同様に、全ての行の画素４１Ｇに対して同時に、ＰＤ５１に蓄積されている電子がＦＤ５７に転送され、さらにＦＤ５７から容量８３へ電子が転送される。その後、行ごとに順次、信号の読み出しが行われるが、図２６には、それらのうちの１行の駆動タイミングが示されている。このとき、垂直駆動回路３３は、時刻Ｔ６から時刻Ｔ９までの間において電源ＶＣＳの電位をHighレベルにする。これによりＦＤ５７から容量８３へ電子が転送されるようにポテンシャルが形成され、ＦＤ５７に蓄積されている電子を容量８３に転送することができる。

時刻Ｔ９において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにし、画素４１Ｇの信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態にする。同時に、垂直駆動回路３３は、リセット信号ＲＳＴをHighレベルにして、リセットトランジスタ５５をオンにする。これにより、容量８５に蓄積された電子が定電圧源ＶＤＤに排出されて、容量８５がリセットされる。

時刻Ｔ１０において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにしてリセットトランジスタ５５をオフにし、容量８５のリセットを完了する。そして、出力電圧が安定した後、容量８５のリセットレベルを示す信号が、検出値Ｄ１として水平駆動回路３４の検出器により検出される。

時刻Ｔ１１において、垂直駆動回路３３は、水平信号線４２ＳＴＲ２を介して薄膜トランジスタ８４に供給する接続信号ＳＴＲ２をHighレベルにして、容量８３と容量８５と薄膜トランジスタ８４を介して接続する。このとき、垂直駆動回路３３は、薄膜トランジスタ８４と接続される端子に対して反対側となる容量８５の端子に接続されている水平信号線４２ＣＳの電位を、時刻Ｔ１０から時刻Ｔ１３までの間においてHighレベルにする。これにより、容量８３から容量８５へ電子が転送されるように、容量８３側よりも容量８５側（増幅トランジスタ５３びゲート端子側）の電圧が高くなり、容量８３に蓄積されている電子を容量８５に転送することができる。

時刻Ｔ１２において、垂直駆動回路３３は、水平信号線４２ＳＴＲ２を介して薄膜トランジスタ８４に供給する接続信号ＳＴＲ２をLowレベルにして、容量８３から容量８５への電子の転送を完了する。そして、出力電圧が安定した後、容量８５に蓄積された電子に応じたレベルを示す信号が、検出値Ｄ２として水平駆動回路３４の検出器により検出される。

時刻Ｔ１３において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをLowレベルにして、読み出し期間が終了する。なお、その後、次の行の画素４１Ｇが順次読み出しの対象とされ、時刻Ｔ９から時刻Ｔ１３までの動作が繰り返され、全ての行の画素４１Ｇが読み出しの対象とされることで、全ての画素４１Ｇからの信号の読み出しが完了する。

このように、画素４１Ｇでは、増幅トランジスタ５３のゲート電極に接続される容量８５のリセットを行った後、そのリセットレベルを示す信号の読み出しと、ＰＤ５１で発生した電子に応じたレベルを示す信号の読み出しとが連続して行われる。これにより、画素４１Ｇを有する固体撮像素子３１では、グローバルシャッタ動作を実現するとともに、相関二重サンプリングが可能となり、リセット時のノイズを低減することができる。

図２７は、画素４１の第９の構成例を示す回路図である。

図２７に示すように、画素４１Ｈは、２つの画素４１Ｈ−１および４１Ｈ−２を有し、図９の画素４１Ａと同様に、増幅トランジスタ５３、選択トランジスタ５４、およびリセットトランジスタ５５を共有する２画素共有とされている。

画素４１Ｈ−１は、ＰＤ５１−１、転送トランジスタ５２−１、ＦＤ５７−１、容量５８−１、排出トランジスタ８１−１、薄膜トランジスタ８２−１、容量８３−１、および薄膜トランジスタ８６−１を備えて構成される。

画素４１Ｈ−１では、ＰＤ５１−１のアノード端子が接地され、ＰＤ５１−１のカソード端子が、転送トランジスタ５２−１を介してＦＤ５７−１に接続されるとともに、排出トランジスタ８１−１を介して定電圧源ＶＤＤに接続されている。また、ＦＤ５７−１は、容量５８−１を介して接地され、薄膜トランジスタ８２−１および薄膜トランジスタ８６−１を介して増幅トランジスタ５３のゲート電極に接続されている。そして、薄膜トランジスタ８２−１と薄膜トランジスタ８６−１との接続点は、容量８３−１を介して電源ＶＣＳに接続され、薄膜トランジスタ８６−１と増幅トランジスタ５３との接続点は、リセットトランジスタ５５を介して定電圧源ＶＤＤに接続されている。

また、転送トランジスタ５２−１のゲート電極には水平信号線４２Ｔ−１が接続され、排出トランジスタ８１−１のゲート電極には水平信号線４２ＡＢＧ−１が接続されている。また、薄膜トランジスタ８２−１のゲート電極には水平信号線４２ＳＴＲ１−１が接続され、薄膜トランジスタ８６−１のゲート電極には水平信号線４２ＳＴＲ２−１が接続されている。

画素４１Ｈ−２は、ＰＤ５１−２、転送トランジスタ５２−２、ＦＤ５７−２、容量５８−２、排出トランジスタ８１−２、薄膜トランジスタ８２−２、容量８３−２、および薄膜トランジスタ８６−２を備えて構成され、画素４１Ｈ−１と同様の接続構成を有している。

このように、画素４１Ｈ−１および４１Ｈ−２は、ＰＤ５１−１および５１−２で発生した電荷を保持する容量８３−１および８３−２をそれぞれ備えており、図２２の画素４１Ｆと同様に、グローバルシャッタ動作を実現することができる。

図２８には、第８の駆動方法による画素４１Ｈの駆動タイミングの例が示されている。

まず、時刻Ｔ１において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、ＰＤ５１−１および５１−２、ＦＤ５７−１および５７−２、並びに、容量８３−１および８３−２のリセットを行うために、リセット信号ＲＳＴ、排出信号ＡＢＧ１およびＡＢＧ２、接続信号ＳＴＲ１−１およびＳＴＲ２−１、並びに、接続信号ＳＴＲ１−２およびＳＴＲ２−２をHighレベルにする。

リセット信号ＲＳＴ、並びに、接続信号ＳＴＲ１−１およびＳＴＲ２−１がHighレベルになることにより、リセットトランジスタ５５、薄膜トランジスタ８２−１および８６−１がオンになり、ＦＤ５７−１および容量８３−１がリセットされる。同様に、リセット信号ＲＳＴ、並びに、接続信号ＳＴＲ１−２およびＳＴＲ２−２がHighレベルになることにより、リセットトランジスタ５５、薄膜トランジスタ８２−２および８６−２がオンになり、ＦＤ５７−２および容量８３−２がリセットされる。また、排出信号ＡＢＧ１およびＡＢＧ２がHighレベルになることにより、排出トランジスタ８１−１および８１−２がオンになり、ＰＤ５１−１および５１−２に蓄積されている電子が定電圧源ＶＤＤに排出される。

時刻Ｔ２において、垂直駆動回路３３は、リセット信号ＲＳＴ、排出信号ＡＢＧ１およびＡＢＧ２、接続信号ＳＴＲ１−１およびＳＴＲ２−１、並びに、接続信号ＳＴＲ１−２およびＳＴＲ２−２をLowレベルにする。これに応じて、リセットトランジスタ５５、排出トランジスタ８１−１および８１−２、並びに、薄膜トランジスタ８２−１および８２−２がオフになる。これにより、ＰＤ５１−１および５１−２、ＦＤ５７−１および５７−２、並びに、容量８３−１および８３−２のリセットが完了し、全ての行の画素４１Ｈにおいて同時に、ＰＤ５１−１および５１−２の露光が開始される。

時刻Ｔ３において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、リセット信号ＲＳＴ、接続信号ＳＴＲ１−１およびＳＴＲ２−１、並びに、接続信号ＳＴＲ１−２およびＳＴＲ２−２をHighレベルにして、時刻Ｔ４において、それらの信号をLowレベルにする。これにより、露光期間中に主にＦＤ５７−１および５７−２でリークによって生成された電子が、ＦＤ５７−１および５７−２、並びに、容量８２−１および８２−２から排出される。

時刻Ｔ５において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、水平信号線４２Ｔ−１および４２Ｔ−２を介して転送トランジスタ５２−１および５２−２に供給する転送信号ＴＸ１およびＴＸ２をそれぞれHighレベルにして、転送トランジスタ５２−１および５２−２をオンにする。これにより、画素４１Ｈの露光が終了し、全ての行の画素４１Ｈにおいて同時に、ＰＤ５１−１および５１−２に蓄積されている電子がＦＤ５７−１および５７−２にそれぞれ転送される。この転送動作が、全ての画素４１Ｈで同時に行われることにより、グローバルシャッタ動作が実現される。

時刻Ｔ６において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、転送信号ＴＸ１およびＴＸ２をLowレベルにして転送トランジスタ５２−１および５２−２をオフにして電子の転送を完了する。

時刻Ｔ７において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、水平信号線４２ＳＴＲ−１および４２ＳＴＲ−２を介して薄膜トランジスタ８２−１および８２−２に供給する接続信号ＳＴＲ１およびＳＴＲ２をそれぞれHighレベルにする。これに応じて、ＦＤ５７−１および容量８３−１が薄膜トランジスタ８２−１を介して接続され、ＦＤ５７−２および容量８３−２が薄膜トランジスタ８２−２を介して接続される。

このとき、垂直駆動回路３３は、電源ＶＣＳの電位を、時刻Ｔ６から時刻Ｔ９までの間においてHighレベルにしている。電源ＶＣＳは、薄膜トランジスタ８２−１と接続される端子に対して反対側となる容量８３−１の端子、および、薄膜トランジスタ８２−２と接続される端子に対して反対側となる容量８３−２の端子に接続されている。

これにより、薄膜トランジスタ８２−１と接続されていない側の容量８３−１の端子の電圧が上がり、ＦＤ５７−１に蓄積されている電子が容量８３−１に転送される。同様に、薄膜トランジスタ８２−２と接続されていない側の容量８３−２の端子の電圧が上がり、ＦＤ５７−２に蓄積されている電子が容量８３−２に転送される。

また、時刻Ｔ７において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、水平信号線４２ＡＢＧ−１および４２ＡＢＧ−２を介して排出トランジスタ８１−１および８１−２に供給される排出信号ＡＢＧ１およびＡＢＧ２をそれぞれHighレベルにする。排出信号ＡＢＧ１およびＡＢＧ２は、時刻Ｔ７以降においてHighレベルが維持され、ＰＤ５１−１および５１−２において光電変換により発生する電子が定電圧源ＶＤＤに排出され続けることで、ＰＤ５１−１および５１−２に余分な電子が蓄積されないようにする。

時刻Ｔ８において、垂直駆動回路３３は、全ての行の画素４１Ｈに対して同時に、水平信号線４２ＳＴＲ１−１および４２ＳＴＲ１−２を介して薄膜トランジスタ８２−１および８２−２に供給する接続信号ＳＴＲ１−１およびＳＴＲ１−２をLowレベルにする。これに応じて、ＦＤ５７−１から容量８３−１への電子の転送、および、ＦＤ５７−２から容量８３−２への電子の転送を完了する。

時刻Ｔ９において、垂直駆動回路３３は、電源ＶＣＳをLowレベルにする。ここまでの動作は、全ての画素４１Ｈにおいて同時に行われており、全てのＰＤ５１で発生した電子は、それぞれ対応する容量８３に保持された状態となる。

時刻Ｔ１０において、垂直駆動回路３３は、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをHighレベルにし、画素４１Ｈの信号が垂直信号線４３を介して水平駆動回路３４に出力することができる状態にする。また、時刻Ｔ１０において、垂直駆動回路３３は、リセット信号ＲＳＴをHighレベルにして、リセットトランジスタ５５をオンにする。これにより、薄膜トランジスタ８６−１および８６−２と増幅トランジスタ５３のゲート電極との接続点から不要な電子を排出する。

時刻Ｔ１１において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにするとともに、水平信号線４２ＳＴＲ２−１を介して薄膜トランジスタ８６−１に供給する接続信号ＳＴＲ２−１をHighレベルにする。これにより、容量８３−１と増幅トランジスタ５３のゲート電極とが接続され、容量８３−１に保持されている電子のレベルに応じた信号が増幅トランジスタ５３から出力される。そして、出力電圧が安定した後、容量８３−１に保持されている電子のレベルに応じた信号が、検出値Ｄ１―１として水平駆動回路３４の検出器により検出される。

時刻Ｔ１２において、垂直駆動回路３３は、リセット信号ＲＳＴをHighレベルにして、リセットトランジスタ５５をオンにする。これにより、容量８３−１に保持されている電子が定電圧源ＶＤＤに排出されて、容量８３−１がリセットされる。

時刻Ｔ１３において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにして、容量８３−１のリセットを完了する。そして、出力電圧が安定した後、容量８３−１のリセットレベルを示す信号が、検出値Ｄ２−１として水平駆動回路３４の検出器により検出される。

そして、時刻Ｔ１１の後に検出される検出値Ｄ１−１と、時刻１３の後に検出される検出値Ｄ２−１との差分を示す信号が、つまり、ＰＤ５１−１で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ１が、画素４１Ｈ−１の画素信号として検出される。

時刻Ｔ１４において、垂直駆動回路３３は、水平信号線４２ＳＴＲ２−１を介して薄膜トランジスタ８６−１に供給する接続信号ＳＴＲ２−１をLowレベルにして、容量８３−１と増幅トランジスタ５３のゲート電極との接続を解除する。同時に、垂直駆動回路３３は、リセット信号ＲＳＴをHighレベルにして、増幅トランジスタ５３のゲート電極の接続点から不要な電子を排出する。

時刻Ｔ１５において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにするとともに、水平信号線４２ＳＴＲ２−２を介して薄膜トランジスタ８６−２に供給する接続信号ＳＴＲ２−２をHighレベルにする。これにより、容量８３−２と増幅トランジスタ５３のゲート電極とが接続され、容量８３−２に保持されている電子のレベルに応じた信号が増幅トランジスタ５３から出力される。そして、出力電圧が安定した後、容量８３−２に保持されている電子のレベルに応じた信号が、検出値Ｄ１―２として水平駆動回路３４の検出器により検出される。

時刻Ｔ１６において、垂直駆動回路３３は、リセット信号ＲＳＴをHighレベルにして、リセットトランジスタ５５をオンにする。これにより、容量８３−２に保持されている電子が定電圧源ＶＤＤに排出されて、容量８３−２がリセットされる。

時刻Ｔ１７において、垂直駆動回路３３は、リセット信号ＲＳＴをLowレベルにして、容量８３−２のリセットを完了する。そして、出力電圧が安定した後、容量８３−２のリセットレベルを示す信号が、検出値Ｄ２−２として水平駆動回路３４の検出器により検出される。

そして、時刻Ｔ１５の後に検出される検出値Ｄ１−２と、時刻１７の後に検出される検出値Ｄ２−２との差分を示す信号が、つまり、ＰＤ５１−２で発生した電子が蓄積されたレベルに応じた出力信号Ｓｉｇ２が、画素４１Ｈ−２の画素信号として検出される。

時刻Ｔ１８において、垂直駆動回路３３は、水平信号線４２ＳＴＲ２−２を介して薄膜トランジスタ８６−２に供給する接続信号ＳＴＲ２−２をLowレベルにするとともに、水平信号線４２Ｓを介して選択トランジスタ５４に供給する選択信号ＳＥＬをLowレベルにして、画素４１Ｈに対する読み出し期間が終了する。なお、その後、次の行の画素４１Ｈが順次読み出しの対象とされ、時刻Ｔ１０から時刻Ｔ１８までの動作が繰り返され、全ての行の画素４１Ｈが読み出しの対象とされることで、全ての画素４１Ｈからの信号の読み出しが完了する。

以上のように、画素４１Ｈ−１および４１Ｈ−２により増幅トランジスタ５３などを共有する構造の画素４１Ｈにおいては、トランジスタを配置する面積を削減することによりＰＤ５１の面積を広くすることができ、光電変換効率を向上させることができる。

なお、画素４１Ｈでは、相関二重サンプリング（ＣＤＳ）を行うことができる構成となっていないが、図２５の画素４１Ｇのように、薄膜トランジスタ８４および容量８５を設け、図２６を参照して説明したような駆動タイミングで駆動することにより、画素４１Ｈにおいても相関二重サンプリングを行うことができる。

図２９は、画素４１の第１０の構成例を示す回路図である。

図２９に示すように、画素４１Ｊは、ＰＤ５１、転送トランジスタ５２、増幅トランジスタ５３、選択トランジスタ５４、リセットトランジスタ５５、薄膜トランジスタ５６、ＦＤ５７、容量５８、付加容量５９、排出トランジスタ８１、薄膜トランジスタ８２、および容量８３を備えて構成される。即ち、画素４１Ｊは、図２２に示した画素４１Ｆの構成に、図４を参照して説明したような、ＦＤ５７が有する容量５８と薄膜トランジスタ５６を介して接続される付加容量５９とにより電子を蓄積することができる構成が組み合わされて構成されている。

画素４１Ｊでは、ＰＤ５１のアノード端子が接地され、ＰＤ５１のカソード端子が、転送トランジスタ５２を介してＦＤ５７に接続されるとともに、排出トランジスタ８１を介して定電圧源ＶＤＤに接続されている。また、ＦＤ５７は、容量５８を介して接地され、リセットトランジスタ５５を介して定電圧源ＶＤＤに接続され、薄膜トランジスタ８２を介して増幅トランジスタ５３のゲート電極に接続されている。

そして、薄膜トランジスタ８２と増幅トランジスタ５３のゲート電極との接続点は、容量８３を介して電源ＶＣＳに接続されている。さらに、この接続点は、薄膜トランジスタ５６を介して付加容量５９の一方の端子に接続され、付加容量５９の他方の端子は接地されている。また、増幅トランジスタ５３は、一方の端子が定電圧源ＶＤＤに接続されるとともに、他方の端子が、選択トランジスタ５４を介して、定電流源６０が接続された垂直信号線４３に接続されている。

また、転送トランジスタ５２のゲート電極には水平信号線４２Ｔが接続され、選択トランジスタ５４のゲート電極には水平信号線４２Ｓが接続され、リセットトランジスタ５５のゲート電極には水平信号線４２Ｒが接続されている。さらに、排出トランジスタ８１のゲート電極には水平信号線４２ＡＢＧが接続され、薄膜トランジスタ８２のゲート電極には水平信号線４２ＳＴＲ１が接続され、薄膜トランジスタ５６のゲート電極には水平信号線４２ＳＴＲ２が接続されている。

つまり、画素４１Ｊでは、薄膜トランジスタ８２と増幅トランジスタ５３のゲート電極との接続点に、薄膜トランジスタ５６を介して付加容量５９が接続可能に構成されている点で、図２２の画素４１Ｆの異なる構成とされている。

このように構成されている画素４１Ｊでは、図２２の画素４１Ｆと同様に、グローバルシャッタの機能を実現することができるのに加えて、図４の画素４１と同様に、増幅トランジスタ５３のゲート電極の接続点に接続される蓄積容量を可変とすることができる。つまり、画素４１Ｊでは、ＰＤ５１で発生した電子を、容量８３の蓄積容量で蓄積し、または、容量８３に付加容量５９を接続した蓄積容量で蓄積することができる。即ち、画素４１Ｊを有する固体撮像素子３１では、グローバルシャッタの機能により歪のない画像を得ることができるとともに、ダイナミックレンジを拡大した画像を得ることができる。

次に、図３０を参照して、画素４１Ｊの構造について説明する。図３０Ａには、画素４１Ｊのシリコン基板上のレイアウトの構成例が示されており、図３０Ｂには、画素４１Ｊの配線層における平面的な構成例が示されている。

図３０Ａに示すように、ＰＤ５１は転送トランジスタ５２を介してＦＤ５７に接続され、ＦＤ５７に隣接してリセットトランジスタ５５が配置されている。また、ＰＤ５１には、排出トランジスタ８１が接続されている。そして、リセットトランジスタ５５に隣接して増幅トランジスタ５３が配置され、増幅トランジスタ５３に隣接して選択トランジスタ５４が配置されており、出力バッファとなるソースフォロワとなる。また、選択トランジスタ５４から離間した位置にウェルコンタクト６７が形成されている。

図３０Ｂに示すように、容量８３を構成する１対の電極８３Ａおよび８３Ｂは、いわゆる櫛形状をしており、櫛の歯に対応する配線部分が、互いに所定の間隔を有するように交互に配置されている。同様に、付加容量５９を構成する１対の電極５９Ａおよび５９Ｂは、いわゆる櫛形状をしており、櫛の歯に対応する配線部分が、互いに所定の間隔を有するように交互に配置されている。そして、容量８３および付加容量５９は、ある一定の面積を有して形成され、平面的に見たときに、ＰＤ５１と重なり合う領域に形成されている。

また、ＦＤ５７に接続されるメタル配線６６が、薄膜トランジスタ８２を介して、容量８３を構成する一方の電極８３Ａに接続されており、容量８３を構成する他方の電極８３Ｂは、電源ＶＣＳに接続されている。また、電極８３Ａは、増幅トランジスタ５３に接続されるとともに、薄膜トランジスタ５６を介して付加容量５９を構成する一方の電極５９Ａに接続されており、付加容量５９を構成する一方の電極５９Ｂは接地（ＧＮＤ）されている。

このように画素４１Ｊは構成されており、画素４１Ｊを有する固体撮像素子３１では、グローバルシャッタの機能により歪のない画像を得ることができるとともに、ダイナミックレンジを拡大した画像を得ることができる。

次に、図３１は、画素４１の第１１の構成例を示す図である。図３１Ａには、画素４１ＫのＦＤ５７の近傍における断面的な構成例が示されており、図３１Ｂには、画素４１Ｋの配線層における平面的な構成例が示されている。なお、図３１では、図２３の画素４１Ｆと共通する構成について同一の符号を付しており、その詳細な説明については省略する。

画素４１Ｋは、図２２の画素４１Ｆと同様の回路構成をしており、櫛形状をしている容量８３に替えて、積層型の容量８３’を備えて構成される。即ち、画素４１Ｋでは、ＦＤ５７が薄膜トランジスタ８２を介して、積層型の容量８３’および増幅トランジスタ５３に接続されている。

図３１に示すように、容量８３’は、平面形状に形成された１対の電極８３Ａ’および８３Ｂ’の間に、絶縁膜８３Ｃが挟み込まれて構成される。このように、画素４１Ｋでは、積層型の容量８３’を採用することにより、櫛型の容量８３を採用した場合よりも、より大容量化を図ることができる。これにより、画素４１Ｋは、より大きな光量まで対応することができる。

また、上述したような固体撮像素子３１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図３２は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図３２に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、ＤＳＰ（Digital Signal Processor）１０４を備えており、バス１０７を介して、ＤＳＰ１０４、表示装置１０５、操作系１０６、メモリ１０８、記録装置１０９、および電源系１１０が接続されて構成され、静止画像および動画像を撮像可能である。

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。

撮像素子１０３としては、上述したいずれかの構成例の画素４１を有する固体撮像素子３１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号がＤＳＰ１０４に供給される。

ＤＳＰ１０４は、撮像素子１０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ１０８に一時的に記憶させる。メモリ１０８に記憶された画像のデータは、記録装置１０９に記録されたり、表示装置１０５に供給されて画像が表示されたりする。また、操作系１０６は、ユーザによる各種の操作を受け付けて撮像装置１０１の各ブロックに操作信号を供給し、電源系１１０は、撮像装置１０１の各ブロックの駆動に必要な電力を供給する。

このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような固体撮像素子３１を適用することにより、よりダイナミックレンジの広い高画質な撮像画像を取得することができる。

また、本技術における固体撮像素子の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD（Charge Coupled Device）型固体撮像素子に採用することができる。

なお、本技術は以下のような構成も取ることができる。
（１）
画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、
所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、
前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配置される容量部と、
前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配置され、前記蓄積部および前記容量部を接続する接続部と
を有する画素を備える撮像素子。
（２）
前記光電変換部から前記蓄積部への電荷の転送が、複数の前記画素において同時に行われるように駆動され、前記蓄積部に蓄積された電荷が前記接続部を介して前記容量部に保持される
上記（１）に記載の撮像素子。
（３）
前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配置される第２の容量部と、
前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配置され、前記容量部と前記第２の容量部とを接続する第２の接続部と
をさらに有し、
前記第２の容量部のリセットレベルの信号が読み出された後に、前記第２の接続部を介して前記容量部から前記第２の容量部に電荷が転送され、前記第２の容量部に保持されている電荷に応じたレベルの信号が読み出される
上記（１）または（２）に記載の撮像素子。
（４）
前記容量部に保持されている電荷に応じたレベルの信号を出力する出力部が、複数の前記画素により共有されて構成されている
上記（１）から（３）までのいずれかに記載の撮像素子。
（５）
前記蓄積部の容量に対して付加的に、前記電荷を蓄積可能な付加容量部と、
前記蓄積部と前記付加容量部との接続を切り替える接続切替部と
をさらに有し、
前記付加容量部および前記接続切替部は、前記光電変換部が形成されるシリコン基板から層間絶縁膜を介して配置される配線層中に形成されている
上記（１）から（４）までのいずれかに記載の撮像素子。
（６）
前記容量部は、前記蓄積部の容量に対して付加的に、前記電荷を蓄積可能な付加容量部であり、
前記接続部は、前記画素から信号を読み出す読み出し期間中に、前記蓄積部と前記付加容量部との接続を切り替えるように駆動される
上記（１）に記載の撮像素子。
（７）
前記画素から信号を読み出す読み出し期間中に、前記接続部により前記蓄積部および前記付加容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記付加容量部を非接続状態とした信号の読み出しとが行われる
上記（６）に記載の撮像素子。
（８）
前記シリコン基板に前記配線層が積層される面に対して反対側を向く面である前記シリコン基板の裏面に、前記光電変換部が受光する光が入射する構造である
上記（６）または（７）に記載の撮像素子。
（９）
複数の前記画素により前記蓄積部が共有されて構成されている
上記（６）から（８）までのいずれかに記載の撮像素子。
（１０）
前記蓄積部に、複数の前記接続部を介して前記容量部がそれぞれ接続されて構成されている
上記（６）から（９）までのいずれかに記載の撮像素子。
（１１）
前記光電変換部が形成されるシリコン基板と前記接続部との間に、光を遮光する遮光膜が形成されている
上記（６）から（１０）までのいずれかに記載の撮像素子。
（１２）
前記容量部は、互いに所定の間隔を有するように交互に配置された配線部分を有する１対の櫛型形状の電極により形成されている
上記（１）から（１１）までのいずれかに記載の撮像素子。
（１３）
前記容量部は、絶縁膜を挟み込んで向かい合うように形成された１対の平板形状の電極により形成されている
上記（１）から（１１）までのいずれかに記載の撮像素子。

なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

３１ 固体撮像素子， ３２ 画素アレイ部， ３３ 垂直駆動回路， ３４ 水平駆動回路， ３５ 出力回路， ４１ 画素， ４２ 水平信号線， ４３ 垂直信号線， ５１ ＰＤ， ５２ 転送トランジスタ， ５３ 増幅トランジスタ， ５４ 選択トランジスタ， ５５ リセットトランジスタ， ５６ 薄膜トランジスタ， ５７ ＦＤ， ５８ 容量， ５９ 付加容量， ６０ 定電流源

Claims (15)

1. 画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、
   所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、
   前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、
   前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部と
   を有する画素を備え、
   前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われ、
   前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される
   撮像素子。
2. 前記光電変換部から前記蓄積部への電荷の転送が、複数の前記画素において同時に行われるように駆動され、前記蓄積部に蓄積された電荷が前記接続部を介して前記容量部に保持される
   請求項１に記載の撮像素子。
3. 前記容量部に保持されている電荷に応じたレベルの信号を出力する出力部が、複数の前記画素により共有されて構成されている
   請求項１に記載の撮像素子。
4. 前記シリコン基板に前記配線層が積層される面に対して反対側を向く面である前記シリコン基板の裏面に、前記光電変換部が受光する光が入射する構造である
   請求項１に記載の撮像素子。
5. 複数の前記画素により前記蓄積部が共有されて構成されている
   請求項１に記載の撮像素子。
6. 前記蓄積部に、複数の前記接続部を介して前記容量部がそれぞれ接続されて構成されている
   請求項１に記載の撮像素子。
7. 前記光電変換部が形成されるシリコン基板と前記接続部との間に、光を遮光する遮光膜が形成されている
   請求項１に記載の撮像素子。
8. 前記容量部は、互いに所定の間隔を有するように交互に配置された配線部分を有する１対の櫛型形状の電極により形成されている
   請求項１に記載の撮像素子。
9. 前記容量部は、絶縁膜を挟み込んで向かい合うように形成された１対の平板形状の電極により形成されている
   請求項１に記載の撮像素子。
10. 画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、
    所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、
    前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、
    前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部と
    を有する画素を備える撮像素子の駆動方法であって、
    前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われるステップを含み、
    前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される
    撮像素子の駆動方法。
11. 前記撮像素子は、前記シリコン基板に前記配線層が積層される面に対して反対側を向く面である前記シリコン基板の裏面に、前記光電変換部が受光する光が入射する構造である
    請求項１０に記載の駆動方法。
12. 画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、
    所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、
    前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、
    前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部と
    を有する画素を備え、前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われ、前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される撮像素子の製造方法であって、
    前記容量部を、前記光電変換部が形成されるシリコン基板から層間絶縁膜を介して配置される配線層中に配線を形成するのと同時に形成する
    ステップを含む撮像素子の製造方法。
13. 前記撮像素子は、前記シリコン基板に前記配線層が積層される面に対して反対側を向く面である前記シリコン基板の裏面に、前記光電変換部が受光する光が入射する構造である
    請求項１２に記載の製造方法。
14. 画素ごとに設けられ、受光した光に応じた電荷を発生する光電変換部と、
    所定の容量を有し、前記光電変換部から転送されてくる電荷を蓄積する蓄積部と、
    前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部の容量に対して付加的に前記電荷を蓄積可能な容量部と、
    前記光電変換部および前記蓄積部が形成されるシリコン基板から層間絶縁膜を介して配線層中に配置され、前記蓄積部および前記容量部を接続する薄膜トランジスタからなる接続部と
    を有する画素を備え、前記画素から信号を読み出す読み出し期間中に、前記接続部が前記蓄積部と前記容量部との接続を切り替えるように駆動することで、前記接続部により前記蓄積部および前記容量部を接続状態とした信号の読み出しと、前記接続部により前記蓄積部および前記容量部を非接続状態とした信号の読み出しとが行われ、
    前記蓄積部および前記容量部を接続状態とした信号の信号量を超えたときには、前記蓄積部および前記容量部を非接続状態とした信号が採用される撮像素子を有する電子機器。
15. 前記撮像素子は、前記シリコン基板に前記配線層が積層される面に対して反対側を向く面である前記シリコン基板の裏面に、前記光電変換部が受光する光が入射する構造である
    請求項１４に記載の電子機器。

Images