JP6284336B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するものである。

ラテラル（横型）のＩＧＢＴ（Insulated Gate Bipolar Transistor）は従来から知られており、たとえば特開平５−２９６１４号（特許文献１）に開示されている。

特開平５−２９６１４号公報

ラテラルのＩＧＢＴなどの高耐圧素子は、同一ピッチの素子を折り返して対称にレイアウトすることにより偏った動作による電流集中を防ぐことなどによって素子特性の安定化を図っている。このような高耐圧素子では、素子の短絡耐量を向上させるためには素子全体の電流能力を低下させる必要がある。そのため、短絡耐量の向上と電流能力の向上との両立は困難である。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態の半導体装置においては、それぞれが半導体基板の主表面に一方向に並んで配置された複数個の絶縁ゲート型トランジスタ部を有する素子は、一方向において最端部に配置された素子と、最端部に配置された素子よりも中央側に配置された素子とを含んでいる。最端部に配置された素子の電流能力は、中央側に配置された素子の電流能力よりも大きい。

前記一実施の形態の半導体装置によれば、最端部に配置された素子の電流能力は中央側に配置された素子の電流能力よりも大きいため、素子全体での電流能力の低下を抑えつつ短絡耐量の向上が可能である。

実施の形態１における半導体装置をＰＤＰ（Plasma Display Panel）スキャンドライバに適用した場合の回路を示す図である。 実施の形態１における半導体装置をＰＤＰスキャンドライバに適用した場合のチップ全体の平面レイアウトのイメージ図（Ａ）と、（Ａ）の１ｂｉｔの平面レイアウトのイメージ図（Ｂ）である。 図１および図２のＨｉｇｈ ＳｉｄｅのＩＧＢＴとＬｏｗ ＳｉｄｅのＩＧＢＴの構成を概略的に示す平面図である。 図１および図２のＩＧＢＴの中央側に配置された素子および最端部に配置された素子を示す平面図である。 図４のＶ−Ｖ線に沿う概略断面図である。 図４のＶＩ−ＶＩ線に沿う概略断面図である。 図５のＰ１部を拡大して示す図（Ａ）とＰ２部を拡大して示す図（Ｂ）である。 図７（Ａ）および（Ｂ）のＸ−Ｘ’線に沿うドーピングプロファイルを示す図である。 図５に示す構成を用いてシュミレーションした結果の温度分布を示す図である。 図５のＰ３部を拡大して示した寄生バイポーラを説明するための図である。 中央側に配置されたＩＧＢＴＣＤのエミッタ付近の短絡耐量を説明するための図である。 比較例における図５のＰ１部に対応する部分を示す図（Ａ）とＰ２部に対応する部分を示す図（Ｂ）である。 実施例および比較例の短絡耐量比と飽和電流比との関係を示す図である。 実施の形態２における半導体装置の中央側に配置された素子および最端部に配置された素子を示す断面図である。 図１４のＸ−Ｘ’線に沿うドーピングプロファイルを示す図である。 実施の形態３における半導体装置の中央側に配置された素子および最端部に配置された素子を示す断面図である。 図１６のＹ−Ｙ’線に沿うドーピングプロファイルを示す図である。 ベース注入条件を変化させた場合における短絡耐量と飽和電流との関係を示す図である。 実施の形態４における中央側に配置された素子および最端部に配置された素子を示す平面図である。 図１９のＸＸ−ＸＸ線に沿う概略断面図である。 実施の形態５における中央側に配置された素子および最端部に配置された素子を示す平面図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。 実施の形態６における中央側に配置された素子および最端部に配置された素子を示す平面図である。 図２３のＸＸＩＶ−ＸＸＩＶ線に沿う概略断面図である。 実施の形態７における中央側に配置された素子および最端部に配置された素子を示す平面図である。 図２５のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。 実施の形態８における中央側に配置された素子および最端部に配置された素子を示す平面図である。 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略断面図である。 実施の形態９における中央側に配置された素子および最端部に配置された素子を示す平面図である。 図２９のＸＸＸ−ＸＸＸ線に沿う概略断面図である。

以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず実施の形態１における半導体装置の構成について説明する。

図１を参照して、ＰＤＰスキャンドライバの回路は、出力回路部ＯＣと、レベルシフタ部ＬＳと、ロジック回路部ＬＣと、保護回路部ＰＣとを有している。出力回路部ＯＣは、Ｌｏｗ ＳｉｄｅおよびＨｉｇｈ Ｓｉｄｅの主スイッチ素子として２つのＩＧＢＴを用いたトーテムポール回路を含んでいる。このトーテムポール回路は、第１の駆動電圧（Ｖ_H）が供給される端子と第２の駆動電圧（ＧＮＤ）が供給される端子との間に接続され、かつ出力端子から負荷に直流出力Ｖ_outを供給するように構成されている。Ｌｏｗ ＳｉｄｅおよびＨｉｇｈ Ｓｉｄｅの各々のＩＧＢＴには、エミッタ・コレクタ間にダイオードが逆接続されている。

ロジック回路部ＬＣは、出力回路部ＯＣのＬｏｗ ＳｉｄｅのＩＧＢＴのゲート電極に接続されている。またロジック回路部ＬＣは、レベルシフタ部ＬＳと保護回路部ＰＣとを介在してＨｉｇｈ ＳｉｄｅのＩＧＢＴのゲート電極に接続されている。

図２（Ａ）を参照して、上記ＰＤＰスキャンドライバの半導体チップにおいては、ｂｉｔ数に応じた出力段が保護回路部とロジック回路部とを挟み込むように図中左右両側に配置されている。また出力段とロジック回路部とを挟み込むように図中上下両側にＩ／Ｏ（Input／Output）回路部が配置されている。

図２（Ｂ）を参照して、出力段には、１ｂｉｔごとに、レベルシフタ部と、Ｈｉｇｈ ＳｉｄｅのＩＧＢＴと、Ｌｏｗ ＳｉｄｅのＩＧＢＴと、ダイオードと、出力パッドとが配置されている。

図３を参照して、Ｈｉｇｈ ＳｉｄｅのＩＧＢＴはたとえば耐圧重視の素子であり、Ｌｏｗ ＳｉｄｅのＩＧＢＴはたとえば電流重視の素子である。Ｈｉｇｈ ＳｉｄｅのＩＧＢＴは、Ｌｏｗ ＳｉｄｅのＩＧＢＴよりもドリフト領域の不純物濃度が低く設定されたり、ドリフト領域のコレクタ・エミッタ間の長さが大きく設定されるなどにより耐圧が高くなるように構成されている。またＬｏｗ ＳｉｄｅのＩＧＢＴは、Ｈｉｇｈ ＳｉｄｅのＩＧＢＴよりもチャネル幅が大きく設定されたり、チャネル長が小さく設定されたり、チャネル抵抗が小さく設定されるなどにより、電流駆動能力が高くなるように構成されている。

図４〜図６を参照して、半導体装置は、それぞれが半導体基板ＳＵＢの主表面に一方向に並んで配置された複数個の絶縁ゲート型トランジスタ部を有する素子であるＩＧＢＴを有している。上記の一方向において最端部に２つのＩＧＢＴＥＤ，ＥＤが配置されている。また、これらの最端部に配置されたＩＧＢＴＥＤ，ＥＤよりも中央側に２つのＩＧＢＴＣＤ，ＣＤが配置されている。そして、これらの最端部および中央側に配置されたＩＧＢＴＣＤ，ＣＤは、２つの中央側に配置されたＩＧＢＴＥＤ，ＥＤの隣り合う仮想の中心線に対して線対称に配置されている。また、最端部に配置されたＩＧＢＴＥＤの電流能力は中央側に配置されたＩＧＢＴＣＤの電流能力よりも大きくなっている。

各ＩＧＢＴは、ｎ^-ドリフト領域ＤＲＩと、ｎ型領域ＮＲと、ｐ⁺コレクタ領域（第１導電型のコレクタ領域）ＣＲと、ｐ型ベース領域（第１導電型のベース領域）ＢＲ、ＢＣＲと、ｎ⁺エミッタ領域（第１導電型のソース領域）ＥＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。

ｎ^-ドリフト領域ＤＲＩは半導体基板ＳＵＢ内に形成されている。ｎ型領域ＮＲは、ｎ^-ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢ内に形成されている。ｐ⁺コレクタ領域ＣＲは、ｎ型領域ＮＲとｐｎ接合を構成するように半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。

ｐ型ベース領域ＢＲ、ＢＣＲは、ｎ^-ドリフト領域ＤＲＩとｐｎ接合を構成するようにｐ⁺コレクタ領域ＣＲと分かれて半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。このｐ型ベース領域ＢＲ、ＢＣＲは、ｎ^-ドリフト領域ＤＲＩとｐｎ接合を構成するｐ型領域ＢＲと、ｐ型領域ＢＲ内の半導体基板ＳＵＢの主表面に位置するｐ⁺ベースコンタクト領域ＢＣＲとを有している。ｐ⁺ベースコンタクト領域ＢＣＲはｐ型領域ＢＲよりも高いｐ型不純物濃度を有している。ｎ⁺エミッタ領域ＥＲは、ｐ型ベース領域ＢＲ、ＢＣＲとｐｎ接合を構成するように、ｐ型ベース領域ＢＲ、ＢＣＲ内の半導体基板ＳＵＢの主表面に形成されている。

ｐ⁺コレクタ領域ＣＲとｐ型ベース領域ＢＲ、ＢＣＲとに挟まれる半導体基板ＳＵＢの主表面には素子分離構造ＥＳが形成されている。この素子分離構造ＥＳは、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）で形成されたシリコン酸化膜であってもよく、またＳＴＩ（Shallow Trench Isolation）であってもよい。

ゲート電極ＧＥは、少なくともｎ⁺エミッタ領域ＥＲとｎ^-ドリフト領域ＤＲＩとに挟まれるｐ型領域ＢＲ上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極ＧＥの一方端部は、素子分離構造ＥＳ上に乗り上げることにより、素子分離構造ＥＳを間に挟んでｎ^-ドリフト領域ＤＲＩと対向している。

各ＩＧＢＴが形成された半導体基板ＳＵＢの主表面上に、各ＩＧＢＴを覆うように層間絶縁膜ＩＩが形成されている。この層間絶縁膜ＩＩには、コンタクト用の凹部ＣＨ１、ＣＨ２が形成されている。コンタクト用の凹部ＣＨ１は、層間絶縁膜ＩＩの上面からｐ⁺コレクタ領域ＣＲに達するように形成されている。コンタクト用の凹部ＣＨ２は、層間絶縁膜ＩＩの上面からｎ⁺エミッタ領域ＥＲおよびｐ⁺ベースコンタクト領域ＢＣＲの双方に達するように形成されている。

コンタクト用の凹部ＣＨ１の内部を埋め込むように導電性の材料よりなるプラグ層（コレクタ用導電層）ＰＲ１が形成されている。またコンタクト用の凹部ＣＨ２の内部を埋め込むように導電性の材料よりなるプラグ層（エミッタ用導電層）ＰＲ２が形成されている。なお、このプラグ層ＰＲ１、ＰＲ２のそれぞれに接するように層間絶縁膜ＩＩ上に図示しない金属配線が形成されている。

図４に示すように、コンタクト用の凹部ＣＨ１、ＣＨ２の双方は、たとえばラインコンタクト（スリットコンタクト）構造を有している。このラインコンタクト構造とは、平面視において略矩形（角部がある程度ラウンドしたものも含む）の形状を有し、かつその略矩形状のコンタクト用の凹部の一方の辺の長さが他方の辺の長さの２倍以上長い構造のことである。

コンタクト用の凹部ＣＨ１はｐ⁺コレクタ領域ＣＲに達するように形成されているため、コンタクト用の凹部ＣＨ１内を埋め込むプラグ層ＰＲ１はｐ⁺コレクタ領域ＣＲに接続
されている。

複数のｎ⁺エミッタ領域ＥＲと複数のｐ⁺ベースコンタクト領域ＢＣＲとは、１つのＩＧＢＴ内において、ゲート幅方向（図中上下方向）に沿って互いに交互に配置されている。エミッタ側のコンタクト用の凹部ＣＨ２は、複数のｎ⁺エミッタ領域ＥＲと複数のｐ⁺ベースコンタクト領域ＢＣＲとの各々に達するように形成されている。このためコンタクト用の凹部ＣＨ２内を埋め込むプラグ層ＰＲ２は、複数のｎ⁺エミッタ領域ＥＲと複数のｐ⁺ベースコンタクト領域ＢＣＲとの各々に接続されている。

中央側に配置された２つのＩＧＢＴＣＤ，ＣＤはプラグ層ＰＲ２を共有している。また、中央側に配置された２つのＩＧＢＴＣＤ，ＣＤは図５に示すようにｎ⁺エミッタ領域ＥＲを共有し、図６に示すようにｐ⁺ベースコンタクト領域ＢＣＲを共有している。２つのＩＧＢＴＣＤ，ＣＤよりも外側に配置された２つのＩＧＢＴＥＤ，ＥＤは、隣り合うＩＧＢＴＣＤの各々とｐ⁺コレクタ領域ＣＲおよびプラグ層ＰＲ２を共有している。

図７（Ａ）および（Ｂ）を参照して、図７（Ａ）に示す中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬは、図７（Ｂ）に示す最端部に配置されたＩＧＢＴＥＤのチャネル長ＣＬよりも長くなっている。

図７および図８を参照して、中央側に配置されたＩＧＢＴＣＤおよび最端部に配置されたＩＧＢＴＥＤの各々のチャネル長ＣＬは、それぞれゲート電極ＧＥ下のｐ型ベース領域ＢＲの上記の一方向の長さである。図８に示すＸ−Ｘ’間のドーピングプロファイルは、ｎ^-ドリフト領域からｐ型ベース領域ＢＲを通ってｎ⁺エミッタ領域ＥＲに至る不純物濃度の変化を示している。中央側に配置されたＩＧＢＴＣＤおよび最端部に配置されたＩＧＢＴＥＤのチャネル長ＣＬはそれぞれ図８に示すＰ型不純物濃度の高い領域である。そして、中央側に配置されたＩＧＢＴＣＤのＰ型不純物濃度が高い領域の長さは、最端部に配置されたＩＧＢＴＥＤのＰ型不純物濃度が高い領域の長さよりも長くなっている。

次に、短絡耐量と電流能力との関係に関して本発明者が行なった検討について説明する。まず図５に示す構成を有する半導体装置を用いてシミュレーションを行った。このシミュレーションにおいては、ｎ⁺エミッタ領域ＥＲは１×１０²¹台、ｐ⁺コレクタ領域ＣＲは１×１０²¹台、ｐ型領域ＢＲは１×１０¹⁸台、ｎ型領域ＮＲは１×１０¹⁵台、、ｎ^-ドリフト領域ＤＲＩは１×１０¹⁵台の不純物濃度をそれぞれ有している。

図９を参照して、中央側に配置されたＩＧＢＴＣＤのエミッタ付近おいて温度が高くなった。そして、中央側に配置されたＩＧＢＴＣＤのエミッタ付近の温度は最端部に配置されたＩＧＢＴＥＤのエミッタ付近の温度よりも高くなった。これは、２つの中央側に配置されたＩＧＢＴＣＤがそれぞれ電流パスを有しているため、中央側に配置されたＩＧＢＴＣＤの自己発熱量が多くなったことによるものである。

図１０を参照して、中央側に配置されたＩＧＢＴＣＤのエミッタ付近では温度が高くなっているため、熱によってｎ⁺エミッタ領域ＥＲとｐ型領域ＢＲとｎ^-ドリフト領域ＤＲＩとによる寄生ＮＰＮ（寄生バイポーラ）がオンする。

図１１を参照して、寄生バイポーラがオンすることで過電流が流れる。そして、この過電流が流れ続けることによる急激な温度上昇によって素子は破壊に至る。ここで過電流が流れ始めてから素子が破壊に至るまでの時間を短絡耐量と定義する。以上より本発明者らは中央側に配置されたＩＧＢＴＣＤが短絡耐量に対して支配的に影響することを見出した。

続いて、図１２および図１３を参照して、本実施の形態の実施例ＡおよびＢと、比較例Ｃ〜Ｇとの短絡耐量および飽和電流を対比した。実施例ＡおよびＢは図７（Ａ）、（Ｂ）に示す構造を有している。具体的には、実施例Ａは中央側に配置されたＩＧＢＴＣＤのチャネル長を０．２μｍの寸法で長くし、最端部に配置されたＩＧＢＴＥＤのチャネル長を０．１μｍの寸法で短くしている。また、実施例Ｂは中央側に配置されたＩＧＢＴＣＤのチャネル長を０．２μｍの寸法で長くし、最端部に配置されたＩＧＢＴＥＤのチャネル長を０．２μｍの寸法で短くしている。比較例Ｃ〜Ｇは図１２（Ａ）、（Ｂ）に示すように最端部に配置されたＩＧＢＴＥＤおよび中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬが同じ寸法の構造を有している。

比較例および実施例Ａ、Ｂの短絡耐量および飽和電流を実測し、比較例に対する実施例Ａ、Ｂの短絡耐量および飽和電流の比を検討した。実施例Ａでは比較例に対して飽和電流をほぼ落とすことなく短絡耐量を約１６％向上できた。また実施例Ｂでは比較例に対して飽和電流を約１％向上でき、短絡耐量を約１５％向上できた。以上より、発明者らは最端部に配置された素子の電流能力を中央側に配置された素子の電流能力よりも大きくすることで、素子全体での電流能力の低下を抑えつつ短絡耐量の向上を図ることができるという知得を得た。

次に、本実施の形態の作用効果について説明する。
上述したように本実施の形態においては、最端部に配置されたＩＧＢＴＥＤの電流能力は中央側に配置されたＩＧＢＴＣＤの電流能力よりも大きい。これにより、中央側に配置されたＩＧＢＴＣＤの自己発熱量を抑制することにより温度上昇を抑制することができる。このため、寄生バイポーラがオンすることによる過電流を抑制することができる。この過電流を抑制することで急激な温度上昇によって素子が破壊されることを抑制することができる。このようにして、素子全体での電流能力の低下を抑えつつ短絡耐量の向上が可能である。

また、本実施の形態においては、中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬは、最端部に配置されたＩＧＢＴのチャネル長ＣＬよりも長くなっている。このため、中央側に配置されたＩＧＢＴＣＤの電流を最端部に配置されたＩＧＢＴＥＤの電流よりも小さくすることができる。つまり、最端部に配置されたＩＧＢＴの電流能力を中央側に配置されたＩＧＢＴの電流能力よりも大きくすることができる。

（実施の形態２）
図１４および図１５を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、中央側に配置された素子のチャネル長ＣＬおよびｐ型ベース領域ＢＲ、ＢＣＲの不純物濃度において異なっている。つまり、本実施の形態では、中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬは、最端部に配置されたＩＧＢＴＥＤのチャネル長ＣＬと同じ長さ寸法を有している。また、図１５に示すように、中央側に配置されたＩＧＢＴＣＤのｐ型領域ＢＲの不純物濃度は、最端部に配置されたＩＧＢＴＥＤのｐ型ベース領域ＢＲ、ＢＣＲの不純物濃度よりも高くなっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

上述したように本実施の形態においては、中央側に配置されたＩＧＢＴＣＤのｐ型領域ＢＲの不純物濃度は、最端部に配置されたＩＧＢＴＥＤのｐ型ベース領域ＢＲ、ＢＣＲの不純物濃度よりも高くなっている。このため、中央側に配置されたＩＧＢＴＣＤの電流を最端部に配置されたＩＧＢＴＥＤの電流よりも小さくすることができる。つまり、最端部に配置されたＩＧＢＴの電流能力を中央側に配置されたＩＧＢＴの電流能力よりも大きくすることができる。

また、図１０を参照して、ｐ型ベース領域ＢＲ、ＢＣＲの抵抗Ｒｗｅｌｌを低抵抗化することができる。これにより、寄生バイポーラの動作を抑制することができる。よって、寄生バイポーラがオンすることによる過電流を抑制することができる。

（実施の形態３）
図１６および図１７を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、中央側に配置された素子のチャネル長ＣＬおよびｐ型ベース領域ＢＲ、ＢＣＲの不純物プロファイルの深さにおいて異なっている。つまり、本実施の形態では、中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬは、最端部に配置されたＩＧＢＴＥＤのチャネル長ＣＬと同じ長さ寸法を有している。

また、図１７に示すように、中央側に配置されたＩＧＢＴＣＤのｐ型ベース領域ＢＲ、ＢＣＲは、最端部に配置されたＩＧＢＴのｐ型ベース領域ＢＲ、ＢＣＲよりも主表面から深い位置まで形成されている。図１７に示すＹ−Ｙ’間のドーピングプロファイルは、ｎ⁺エミッタ領域ＥＲからｐ型ベース領域ＢＲを通ってｎ^-ドリフト領域に至る不純物濃度の変化を示している。中央側に配置されたＩＧＢＴＣＤおよび最端部に配置されたＩＧＢＴＥＤのベース領域深さＢＤはそれぞれ主表面から図８に示すＰ型不純物濃度の高い領域の端部までの長さを有している。そして、中央側に配置されたＩＧＢＴＣＤのベース領域深さＢＤは、最端部に配置されたＩＧＢＴＥＤのベース領域深さＢＤよりも深くなっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

図１８を参照して、ベース注入条件を変えて短絡耐量と飽和電流との関係を検討した。なおドーズ量は同じに設定した。ベース注入条件の高い方が短絡耐量は向上した。これより、このベース注入条件の高い方がベース領域深さは深くなるため、ベース領域深さが深い方が短絡耐量は向上することを本発明者らは見出した。

上述したように本実施の形態においては、中央側に配置されたＩＧＢＴＣＤのｐ型ベース領域ＢＲ、ＢＣＲは、最端部に配置されたＩＧＢＴのｐ型ベース領域ＢＲ、ＢＣＲよりも主表面から深い位置まで形成されている。このため、図１０を参照して、ｐ型ベース領域ＢＲ、ＢＣＲの抵抗Ｒｗｅｌｌを低抵抗化することができる。これにより、寄生バイポーラの動作を抑制することができる。よって、寄生バイポーラがオンすることによる過電流を抑制することができる。

（実施の形態４）
図１９および図２０を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、中央側に配置された素子のチャネル長ＣＬおよびｎ^-ドリフト領域ＤＲＩにおいて異なっている。つまり、本実施の形態では、中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬは、最端部に配置されたＩＧＢＴＥＤのチャネル長ＣＬと同じ長さ寸法を有している。

また、中央側に配置されたＩＧＢＴのｎ^-ドリフト領域ＤＲＩは、最端部に配置されたＩＧＢＴのｎ^-ドリフト領域よりも長くなっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

上述したように本実施の形態においては、中央側に配置されたＩＧＢＴのｎ^-ドリフト領域ＤＲＩは、最端部に配置されたＩＧＢＴのｎ^-ドリフト領域よりも長くなっている。このため、中央側に配置されたＩＧＢＴＣＤの電流を最端部に配置されたＩＧＢＴＥＤの電流よりも小さくすることができる。つまり、最端部に配置されたＩＧＢＴの電流能力を中央側に配置されたＩＧＢＴの電流能力よりも大きくすることができる。

また、中央側に配置されたＩＧＢＴＣＤの熱容量を最端部に配置されたＩＧＢＴＥＤの熱容量よりも大きくすることができる。

（実施の形態５）
図２１および図２２を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、中央側に配置された素子のチャネル長ＣＬおよびゲート電極間の距離において異なっている。つまり、本実施の形態では、中央側に配置されたＩＧＢＴＣＤのチャネル長ＣＬは、最端部に配置されたＩＧＢＴＥＤのチャネル長ＣＬと同じ長さ寸法を有している。

中央側に配置された素子ＣＤは、一方向に互いに対称に配置された第１および第２の絶縁ゲート型トランジスタ部ＴＰ１、ＴＰ２を有している。第１および第２の絶縁ゲート型トランジスタ部ＴＰ１、ＴＰ２の各々は、主表面に形成されたｐ型ベース領域ＢＲ、ＢＣＲ上に形成された第１および第２のゲート電極ＧＥ１、ＧＥ２を有している。また、最端部に配置されたＩＧＢＴは、主表面に形成された第３のゲート電極ＧＥ３を有している。上記一方向において、第１および第２のゲート電極ＧＥ１、ＧＥ２間の距離は、第３のゲート電極ＧＥ３と対向する素子分離構造ＥＳとの距離の２倍よりも長くなっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

上述したように本実施の形態においては、上記一方向において、第１および第２のゲート電極ＧＥ１、ＧＥ２間の距離は、第３のゲート電極ＧＥ３と対向する素子分離構造ＥＳとの距離の２倍よりも長くなっている。このため、上記一方向において中央側に配置されたＩＧＢＴＣＤのｐ型ベース領域ＢＲ、ＢＣＲの幅を最端部に配置されたＩＧＢＴＥＤのｐ型ベース領域ＢＲ、ＢＣＲの幅よりも大きくすることができる。これにより、中央側に配置されたＩＧＢＴＣＤの熱容量を最端部に配置されたＩＧＢＴＥＤの熱容量よりも大きくすることができる。

（実施の形態６）
図２３および図２４を参照して、本実施の形態の構成は、実施の形態１〜５の構成と比較して、高耐圧ＮＭＯＳ（N channel Metal Oxide Semiconductor）である点で異なっている。具体的には、本実施の形態のｎ⁺ドレイン領域ＤＮおよびｎ⁺ソース領域ＳＥが主に異なっている。複数個の高耐圧ＮＭＯＳの各々は、半導体基板ＳＵＢに形成されたｎ⁺ドレイン領域（第１導電型のドレイン領域）ＤＮと、ｎ⁺ドレイン領域ＤＮと分かれて主表面に形成されたｐ型ベース領域（第２導電型のベース領域）ＰＷと、ｐ型ベース領域ＰＷ内の主表面に形成されたｎ⁺ソース領域（第１導電型のソース領域）ＳＥとを有している。

本実施の形態においても最端部に配置された素子ＥＤの電流能力は中央側に配置された素子ＣＤの電流能力よりも大きくなっている。

具体的には、中央側に配置された素子ＣＤのチャネル長ＣＬは最端部に配置された素子ＥＤのチャネル長ＣＬよりも長くなっていてもよい。また中央側に配置された素子ＣＤのｐ型ベース領域ＰＷの不純物濃度は、最端部に配置された素子ＥＤのｐ型ベース領域ＰＷの不純物濃度よりも高くなっていてもよい。また、中央側に配置された素子のｐ型ベース領域ＰＷは、最端部に配置された素子のｐ型ベース領域ＰＷよりも主表面から深い位置まで形成されていてもよい。また、中央側に配置された素子のｎ^-ドリフト領域ＤＲＩは、最端部に配置された素子ＥＤのｎ^-ドリフト領域ＤＲＩよりも長くなっていてもよい。また、上記一方向において、第１および第２のゲート電極ＧＥ１、ＧＥ２間の距離は、第３のゲート電極ＧＥ３と対向する素子分離構造ＥＳとの距離の２倍よりも長くてもよい。

なお上記以外の本実施の形態の構成は、上述した実施の形態１〜５の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においても実施の形態１〜５と同様の作用効果を奏することができる。
（実施の形態７）
図２５および図２６を参照して、本実施の形態は、実施の形態６の構成と比較して、高耐圧ＰＭＯＳ（P channel Metal Oxide Semiconductor）である点で異なっている。具体的にはｐ型のチャネルが形成されるように構成されている点で主に異なっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態６の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においても実施の形態６と同様の作用効果を奏することができる。
（実施の形態８）
図２７および図２８を参照して、本実施の形態は、実施の形態１〜５の構成と比較して縦型ＩＧＢＴである点で異なっている。具体的には、ｐ⁺コレクタ領域ＣＲが主表面と反対側の面に形成されており、ｎ型領域ＮＲがｐ⁺コレクタ領域ＣＲ上に形成されている点で主に異なっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態１〜５の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においても実施の形態１〜５と同様の作用効果を奏することができる。
（実施の形態９）
図２９および図３０を参照して、本実施の形態は、実施の形態６と比較して、縦型高耐圧ＮＭＯＳである点で主に異なっている。具体的には、ｎ⁺ドレイン領域ＤＮが主張面と反対側の面に形成されており、ｎ型領域ＮＲがｎ⁺ドレイン領域ＤＮ上に形成されている点で主に異なっている。

なお上記以外の本実施の形態の構成は、上述した実施の形態６の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。

本実施の形態においても実施の形態６と同様の作用効果を奏することができる。
上記の各実施の形態は適宜組み合わせることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＣＲ ベースコンタクト領域、ＢＲ ｐ型領域、ＣＤ 中央側に配置された素子、ＣＨ１，ＣＨ２ 凹部、ＣＬ チャネル長、ＣＲ ｐ⁺コレクタ領域、ＤＮ ｎ⁺ドレイン領域、ＤＲＩ ｎ^-ドリフト領域、ＥＲ ｎ⁺エミッタ領域、ＥＤ 最端部に配置された素子、ＥＳ 素子分離構造、ＧＥ ゲート電極、ＧＥ１〜ＧＥ３ 第１〜第３のゲート電極、ＧＩ ゲート絶縁膜、ＩＧＢＴ 縦型、ＩＩ 層間絶縁膜、ＬＣ ロジック回路部、ＬＳ レベルシフタ部、ＮＲ ｎ型領域、ＯＣ 出力回路部、ＰＣ 保護回路部、ＰＲ１，ＰＲ２ プラグ層、ＳＥ ソース領域、ＳＵＢ 半導体基板、ＴＰ１，ＴＰ２ 第１，第２の絶縁ゲート型トランジスタ部。

Claims (8)

1. 主表面を有する半導体基板と、
   それぞれが前記主表面に一方向に並んで配置された、複数個の絶縁ゲート型トランジスタ部を有する素子とを備え、
   前記複数個の絶縁ゲート型トランジスタ部を有する素子は、前記一方向において、最端部に配置された素子と、前記最端部に配置された素子よりも中央側に配置された素子とを含み、
   前記最端部に配置された素子の電流能力は、前記中央側に配置された素子の電流能力よりも大きく、
   前記主表面に形成された素子分離構造をさらに備え、
   前記中央側に配置された素子は、前記一方向に互いに対称に配置された第１および第２の絶縁ゲート型トランジスタ部を含み、
   前記第１および第２の絶縁ゲート型トランジスタ部の各々は、前記主表面に形成されたベース領域上に形成された第１および第２のゲート電極を含み、
   前記最端部に配置された素子は、前記主表面に形成された第３のゲート電極を含み、
   前記一方向において、前記第１および第２のゲート電極間の距離は、前記第３のゲート電極と対向する前記素子分離構造との距離の２倍よりも長い、半導体装置。
2. 前記中央側に配置された素子のチャネル長は、前記最端部に配置された素子のチャネル長よりも長い、請求項１に記載の半導体装置。
3. 前記複数個の絶縁ゲート型トランジスタ部の各々は、前記半導体基板に形成された第１導電型のコレクタ領域と、
   前記コレクタ領域と分かれて前記主表面に形成された第１導電型のベース領域と、
   前記ベース領域内の前記主表面に形成された第２導電型のエミッタ領域とを含み、
   前記中央側に配置された素子の前記ベース領域の不純物濃度は、前記最端部に配置された素子の前記ベース領域の不純物濃度よりも高い、請求項１または２に記載の半導体装置。
4. 前記複数個の絶縁ゲート型トランジスタ部の各々は、前記半導体基板に形成された第１導電型のドレイン領域と、
   前記ドレイン領域と分かれて前記主表面に形成された第２導電型のベース領域と、
   前記ベース領域内の前記主表面に形成された第１導電型のソース領域とを含み、
   前記中央側に配置された素子の前記ベース領域の不純物濃度は、前記最端部に配置された素子の前記ベース領域の不純物濃度よりも高い、請求項１または２に記載の半導体装置。
5. 前記複数個の絶縁ゲート型トランジスタ部の各々は、前記半導体基板に形成された第１導電型のコレクタ領域と、
   前記コレクタ領域と分かれて前記主表面に形成された第１導電型のベース領域と、
   前記ベース領域内の前記主表面に形成された第２導電型のエミッタ領域とを含み、
   前記中央側に配置された素子の前記ベース領域は、前記最端部に配置された素子の前記ベース領域よりも前記主表面から深い位置まで形成されている、請求項１または２に記載の半導体装置。
6. 前記複数個の絶縁ゲート型トランジスタ部の各々は、前記半導体基板に形成された第１導電型のドレイン領域と、
   前記ドレイン領域と分かれて前記主表面に形成された第２導電型のベース領域と、
   前記ベース領域内の前記主表面に形成された第１導電型のソース領域とを含み、
   前記中央側に配置された素子の前記ベース領域は、前記最端部に配置された素子の前記ベース領域よりも前記主表面から深い位置まで形成されている、請求項１または２に記載の半導体装置。
7. 前記複数個の絶縁ゲート型トランジスタ部の各々は、前記半導体基板に形成された第１導電型のコレクタ領域と、
   前記コレクタ領域と分かれて前記主表面に形成された第１導電型のベース領域と、
   前記ベース領域内の前記主表面に形成された第２導電型のエミッタ領域とを含み、
   前記中央側に配置された素子のドリフト領域は、前記最端部に配置された素子のドリフト領域よりも長い、請求項１または２に記載の半導体装置。
8. 前記複数個の絶縁ゲート型トランジスタ部の各々は、前記半導体基板に形成された第１導電型のドレイン領域と、
   前記ドレイン領域と分かれて前記主表面に形成された第２導電型のベース領域と、
   前記ベース領域内の前記主表面に形成された第１導電型のソース領域とを含み、
   前記中央側に配置された素子のドリフト領域は、前記最端部に配置された素子のドリフト領域よりも長い、請求項１または２に記載の半導体装置。

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