JP6436209B2 - 表示装置及び電子機器 - Google Patents

Description

本発明は、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネルを用いたアクティブマトリクス型の表示装置に関する。さらに、本発明は、そのような表示装置を用いた電子機器等に関する。

有機ＥＬパネルは、発光層が有機化合物から成る有機発光ダイオード（Organic Light-Emitting Diode：ＯＬＥＤ）が複数の画素に配置されて構成される。有機発光ダイオードは、発光層中に注入された電子と正孔との結合によって生じたエネルギーで励起された有機化合物の分子が励起状態から基底状態に戻る際に発光する。有機ＥＬパネルにおいては、発光ダイオードのアノード（陽極）とカソード（陰極）との間に電流を流すことにより、その電流値に応じた輝度でインパルス型の点灯が行われる。

有機ＥＬパネルの駆動方式としては、パッシブマトリクス型とアクティブマトリクス型とが存在する。パッシブマトリクス型によれば、アノードドライバーの複数の配線とカソードドライバーの複数の配線との間に、それぞれの画素の有機発光ダイオードが接続される。このように、構造は単純であるが、１ライン毎に発光するので発光輝度を大きくする必要があり、デバイスの寿命が短くなると共に、クロストークによる画質低下が問題となる。

一方、アクティブマトリクス型によれば、各々の画素に複数のトランジスターが配置されて、所定の期間において有機発光ダイオードに電流を流すことにより、高い発光効率と高画質を実現することができる。ただし、画素回路のトランジスターとしてアモルファスシリコンのＴＦＴ（薄膜トランジスター）を使用すれば、経年変化が大きくなり、低温多結晶シリコンのＴＦＴを使用すれば、画素毎のしきい値電圧のばらつきが大きくなる。いずれの場合にも、それらを補償するために画素回路の構造が複雑になってしまう。

従来のアクティブマトリクス型の表示装置においては、トランジスターや配線の配置が画質に与える影響を平均化するために、画素回路のレイアウトを同じパターンの繰り返しとするか、又は、画素回路の小型化を図るために、画素回路のレイアウトを左右及び／又は上下に対称なミラー配置としていた。

関連する技術として、特許文献１には、表示領域内に効率的に画素回路を配置することのできる画像表示装置が開示されている。この画像表示装置は、表示領域を格子状に分割してなる複数の画素領域のそれぞれに配置された発光素子を発光させて画像を表示する画像表示装置であって、複数の画素領域のそれぞれに配置された発光素子の発光を制御するための画素回路が、当該画素領域から隣接する他の画素領域に向けて突出する部分と、隣接する他の画素回路が当該画素領域内に突出する部分とを有する領域に形成されることを特徴とする。

また、特許文献２には、開口率が改善された有機電界発光素子が開示されている。この有機電界発光素子は、基板と、基板上部の複数本のゲート配線と、複数本のゲート配線と相互に交差する基板上部の複数本のデータ配線と、基板上部に形成されて相互に連結される複数個のスイッチング素子及び駆動素子と、基板上部に形成されて複数本のデータ配線に平行して少なくとも２個の駆動素子と電気的に連結される電源配線とを含む。このような構成により、電源配線の本数を１／２に減らすことができるので、従来に比べて開口率が改善され、電流レベルを高めなくても良いので素子の寿命を延ばすことができる。

特許文献１においては、画素回路のレイアウトを左右及び上下に対称なミラー配置としているが、画素回路の端部に形成されているデータ信号線（ＤＡＴ、図１及び図３Ｃ参照）が、隣の画素回路のデータ信号線と隣接してしまう。特許文献２においては、画素回路のレイアウトを左右に対称なミラー配置としているが、画素回路の端部に形成されているデータ配線（１１１、図５参照）が、隣の画素回路のデータ配線と隣接してしまう。

有機ＥＬパネルを用いたアクティブマトリクス型の表示装置においては、データ線を介して画素回路の容量に書き込まれる画素信号（電荷）によって、有機発光ダイオードに電流を流すトランジスターの容量駆動が行われる。その際に、２つのデータ線が隣接していると、画素回路の容量に一旦書き込まれた画素信号が、隣の画素回路の容量に画素信号を書き込む際に、隣接する２つのデータ線間の寄生容量によって変化して、階調に影響を与えるおそれがある。

特開２０１０−２１０９０５号公報（段落０００７−０００９） 特開２００４−６３４１号公報（段落００３９−００４１）

上記のように、有機ＥＬパネルを用いたアクティブマトリクス型の表示装置においては、各々の画素回路に複数のトランジスターが配置されるので、画素回路の小型化が難しく、高精細な画像を表示するために画素ピッチを縮小する際に、製造上の制約を受けてしまう。また、画素回路のレイアウトを左右に対称なミラー配置とする場合には、隣接する２つのデータ線間の寄生容量によるクロストークも問題となる。そこで、本発明の第１の目的は、画素回路の小型化を容易に実現できる表示装置を提供することである。また、本発明の第２の目的は、隣接する２つの画素回路におけるデータ線間の寄生容量によるクロストークを低減することである。

以上の課題を解決するため、本発明の１つの観点に係る表示装置は、有機ＥＬ（エレクトロルミネッセンス）パネルを用いたアクティブマトリクス型の表示装置であって、有機ＥＬパネルの画素領域に配置された有機発光ダイオード、及び、有機発光ダイオードを駆動する複数のトランジスターを各々が含む複数の画素回路と、有機ＥＬパネルにおいて第１の方向に沿って配置された複数の走査線と、有機ＥＬパネルにおいて第１の方向と直交する第２の方向に沿って配置された複数のデータ線とを具備し、第１の方向において隣接する少なくとも１組の画素回路において、複数のトランジスターのゲート電極及び不純物拡散領域が線対称でレイアウトされており、少なくとも１組の画素回路において対称配置されている少なくとも１組のトランジスターのゲート電極が一体的に構成されている。

本発明の１つの観点によれば、第１の方向において隣接する少なくとも１組の画素回路において、複数のトランジスターのゲート電極及び不純物拡散領域を線対称でレイアウトすることにより、配線層において効率良く配線を配置することができる。また、第１の方向において隣接する少なくとも１組の画素回路において対称配置されている少なくとも１組のトランジスターのゲート電極を共通化して一体的に構成することにより、それらのトランジスターのゲート電極を個別に構成する場合と比較して、ゲート電極間のスペース分だけトランジスターの間隔を狭くし、画素ピッチを小さくすることができる。

この表示装置は、第１の方向において隣接する１組の画素回路にそれぞれ接続された２つのデータ線の間に配置されたシールド線をさらに具備しても良い。これにより、第１の方向において隣接する１組の画素回路のレイアウトをミラー配置にしても、２つのデータ線が隣接することを防止して、データ線間の寄生容量によるクロストークを低減することができる。

また、複数の画素回路の各々が、ゲートに接続されたキャパシターの電位に従って、有機発光ダイオードに電流を供給する第１のトランジスターと、ゲートに接続された走査線の電位に従って、第１のトランジスターのゲートを１つのデータ線に接続する第２のトランジスターとを含むようにしても良い。このように、画素回路に２つのトランジスターのみが含まれている場合でも、有機ＥＬパネルに画像を表示することができる。

ここで、第１の方向において隣接する１組の画素回路の第２のトランジスターのゲート電極が一体的に構成されていても良い。これにより、１組の画素回路の第２のトランジスターの間隔を縮小することができる。

また、複数の画素回路の各々が、ゲートに供給される信号に従って、第１のトランジスターのゲートとドレインとの間の接続を開閉する第３のトランジスターと、ゲートに供給される信号に従って、第１のトランジスターのドレインと有機発光ダイオードのアノードとの間の接続を開閉する第４のトランジスターと、ゲートに供給される信号に従って、有機発光ダイオードのアノードとリセット電位線との間の接続を開閉する第５のトランジスターとをさらに含むようにしても良い。これにより、画質や機能をさらに改善することができる。

その場合に、第１の方向において隣接する第１〜第３の画素回路において、第２及び第３の画素回路の第２のトランジスターのゲート電極が一体的に構成されており、第２及び第３の画素回路の第３のトランジスターのゲート電極が一体的に構成されており、第１及び第２の画素回路の第４のトランジスターのゲート電極が一体的に構成されており、第２及び第３の画素回路の第５のトランジスターのゲート電極が一体的に構成されても良い。これにより、１組の第２のトランジスターの間隔、１組の第３のトランジスターの間隔、１組の第４のトランジスターの間隔、及び、１組の第５のトランジスターの間隔を縮小することができる。

また、この表示装置は、第１の方向において隣接する１組の画素回路の第１のトランジスターのゲート電極にそれぞれ接続された２つの配線の間に配置されたシールド線をさらに具備しても良い。このようなレイアウトパターンでシールド線を配置することによってシールド効果が増加するので、隣接する画素間において表示に与えるクロストークの影響を低減することができる。

以上において、第１の方向において隣接する少なくとも１組の画素回路において対称配置されている少なくとも１組のトランジスターの一体的に構成されたゲート電極が、１つの接続点において１つの配線に接続されても良い。これにより、スルーホールやコンタクトの数を減少させて、画素回路を小型化することができる。

本発明の１つの観点に係る電子機器は、本発明のいずれかの観点に係る表示装置を具備する。これにより、高精細な画像を表示するために画素ピッチが縮小されたエレクトリック・ビューファインダーやヘッドマウント・ディスプレイ等の電子機器を提供することができる。

本発明の一実施形態に係る表示装置を用いた電子機器を示すブロック図。 本発明の一実施形態に係る表示装置の一例を示す斜視図。 図１に示す画素部の回路構成の一例を示す回路図。 画素回路におけるゲート電極及び不純物拡散領域のレイアウトを示す平面図。 画素回路における第１の配線層のレイアウトを示す平面図。 画素回路における第２の配線層のレイアウトを示す平面図。

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る表示装置を用いた電子機器の構成を示すブロック図である。この電子機器は、エレクトリック・ビューファインダーやヘッドマウント・ディスプレイ等の電子機器であり、図１においては、画像表示に関する部分のみが示されている。

図１に示すように、この電子機器は、画像データ処理回路１０と、表示タイミング生成回路２０と、走査線ドライバー３０と、データ線ドライバー４０と、画素部５０とを含んでいる。ここで、少なくとも走査線ドライバー３０〜画素部５０が、有機ＥＬパネルを用いたアクティブマトリクス型の表示装置を構成する。

画素部５０は、有機ＥＬパネルの複数の画素領域にそれぞれ形成された複数の画素回路を含んでいる。有機ＥＬパネルにおいて、透明基板上にアモルファスシリコン又は低温多結晶シリコンでＴＦＴを形成することにより、画素回路を形成しても良い。あるいは、画素回路が形成されたシリコン（Ｓｉ）の半導体基板をバックプレーンとして使用し、その上に有機発光ダイオード（ＯＬＥＤ）が形成された有機ＥＬパネルを用いても良い。そのような有機ＥＬパネルは、「ＳｉＯＬＥＤ」とも呼ばれる。

ＳｉＯＬＥＤの場合には、各々の画素回路を構成するトランジスターの数が増加しても、それらのトランジスターを半導体基板に容易に形成することができる。また、走査線ドライバー３０〜画素部５０のみならず、画像データ処理回路１０及び表示タイミング生成回路２０の少なくとも一部を、半導体基板に形成しても良い。

画像データ処理回路１０は、画像データ及びクロック信号を入力し、画像データに対して各種の画像処理を施す。例えば、画像データ処理回路１０は、画像データに対してガンマ補正処理又は残像補正処理を施しても良い。画像データ処理回路１０は、画像処理が施された画像データを、データ線ドライバー４０に供給する。

表示タイミング生成回路２０は、外部から供給される垂直同期信号、水平同期信号、及び、ドットクロック信号に同期して、表示装置を制御するための各種のタイミング信号を生成する。例えば、表示タイミング生成回路２０は、スタート信号及びラインクロック信号を生成して走査線ドライバー３０に供給する。スタート信号は、垂直走査の開始タイミングを規定するスタートパルスを含み、画素部５０の走査を開始するためのトリガーとなる。

走査線ドライバー３０は、シフトレジスター及び出力バッファーを含んで構成され、スタートパルスが印加されると、ラインクロック信号に同期して、複数の走査線Ｇ１、Ｇ２、・・・を順次選択して、選択された走査線に走査信号を供給する。これにより、スタートパルスをトリガーとして全ての走査線が順次選択され、１垂直走査駆動が行われる。また、走査線ドライバー３０は、画素部５０の動作を制御するための各種の制御信号を画素部５０に供給しても良い。

データ線ドライバー４０は、複数のＤ／Ａコンバーターを含んで構成され、画像データ処理回路１０から供給される画像データによって表される階調に応じた複数の画素信号を生成する。データ線ドライバー４０は、走査信号に同期したタイミングで、それらの画素信号を複数のデータ線Ｄ１、Ｄ２、・・・に供給する。

画素部５０では、有機ＥＬパネルにおいて第１の方向（図中のＸ軸方向）に沿って複数の走査線Ｇ１、Ｇ２、・・・が配置されており、有機ＥＬパネルにおいて第１の方向と直交する第２の方向（図中のＹ軸方向）に沿って複数のデータ線Ｄ１、Ｄ２、・・・が配置されている。また、それらの走査線とそれらのデータ線とが交差する位置に、複数の画素回路が設けられている。

走査線ドライバー３０から供給される走査信号によって、複数行の画素回路が順次選択される。選択された１行の画素回路には、データ線ドライバー４０から複数のデータ線Ｄ１、Ｄ２、・・・を経由してそれぞれの画素信号が書込まれる。各々の画素回路は、有機発光ダイオードを備えており、有機発光ダイオードは、書き込まれた画素信号に応じた強度で発光し、画素毎に階調表示がなされる。

図２は、本発明の一実施形態に係る表示装置の一例を示す斜視図である。ここでは、ＳｉＯＬＥＤを用いた表示装置について説明する。図２に示すように、表示装置６０は、有機ＥＬパネル７０と、フレキシブル基板８０とを含んでいる。有機ＥＬパネル７０は、シリコンの半導体基板７１と、半導体基板７１上に蒸着された有機化合物からなる発光層（ＯＬＥＤ層）７２と、ＯＬＥＤ層７２上に設けられたカバーガラス７３とを含むトップエミッション型の表示パネルである。半導体基板７１には、複数の画素回路が形成されており、ＯＬＥＤ層７２から発する表示光が、カバーガラス７３側から出射する。

有機ＥＬパネル７０は、マトリックス状に配置された複数の画素を有する表示領域７０ａを備えている。図２の右上に拡大して示すように、表示領域７０ａには、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光素子が周期的に配置されており、それらの発光素子が出射する光によりフルカラーの画像が表示される。

有機ＥＬパネル７０の表示領域７０ａの周縁部（額縁部）には、走査線ドライバー３０及びデータ線ドライバー４０（図１参照）が形成されている。それらの回路を構成する回路素子は、画素回路と同様に、半導体基板７１に形成される。また、半導体基板７１がカバーガラス７３から張り出した領域に、フレキシブル基板８０が接続されている。

フレキシブル基板８０の端部には、外部機器又は専用のコントローラーと接続するための複数の端子が形成されている。有機ＥＬパネル７０は、フレキシブル基板８０を介して、外部機器又はコントローラーから画像データや電力や制御信号の供給を受けることにより、表示領域７０ａに画像や文字等を表示する。

図３は、図１に示す画素部の回路構成の一例を示す回路図である。図３においては、第１の方向（図１に示すＸ軸方向）において隣接する３つの画素回路１〜３と、テスト制御用の回路とが示されている。画素回路１〜３は、例えば、ＲＧＢの発光素子が形成された３つの画素領域にそれぞれ設けられている。画素回路１〜３には、電源電位Ｖ_EL（例えば、８Ｖ）と、電源電位Ｖ_CT（例えば、０Ｖ）とが供給される。

画素回路１は、有機ＥＬパネルの画素領域に配置された有機発光ダイオードＤと、有機発光ダイオードＤを駆動する複数のトランジスターと、画素信号を保持するキャパシターＣとを含んでいる。例えば、画素回路は、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２を含んでおり、さらに、オプションとして、ＰチャネルＭＯＳトランジスターＱＰ３〜ＱＰ５を含んでも良い。

トランジスターＱＰ１のソースは、電源電位Ｖ_ELに接続されており、トランジスターＱＰ１のドレインは、トランジスターＱＰ４のソースに接続されている。トランジスターＱＰ４を設けない場合には、トランジスターＱＰ１のドレインは、有機発光ダイオードＤのアノードに接続される。有機発光ダイオードＤのカソードは、電源電位Ｖ_CTに接続されている。また、キャパシターＣの第１の電極は、電源電位Ｖ_ELに接続されており、キャパシターＣの第２の電極は、トランジスターＱＰ１のゲートに接続されている。

トランジスターＱＰ２のソースは、データ線Ｄ１に接続されており、トランジスターＱＰ２のドレインは、キャパシターＣの第２の電極及びトランジスターＱＰ１のゲートに接続されている。また、トランジスターＱＰ２のゲートは、１つの走査線に接続されており、トランジスターＱＰ２は、ゲートに接続された走査線の電位に従って、トランジスターＱＰ１のゲートをデータ線Ｄ１に接続する。

即ち、走査線の電位をローレベルに活性化すると、トランジスターＱＰ２がオンして、データ線Ｄ１の電位をトランジスターＱＰ１のゲートに供給する。トランジスターＱＰ１は、ゲートに接続されたキャパシターＣの第２の電極に保持された電位に従って、有機発光ダイオードＤに電流を供給する。有機発光ダイオードＤは、供給される電流値に応じた輝度で発光する。

一方、走査線の電位をハイレベルに非活性化すると、トランジスターＱＰ２がオフして、トランジスターＱＰ１のゲートがデータ線Ｄ１から切り離されるが、この状態においても、トランジスターＱＰ１は、ゲートに接続されたキャパシターＣの第２の電極に保持された電位に従って、有機発光ダイオードＤに電流を供給することができる。

このように、画素回路１に２つのトランジスターＱＰ１及びＱＰ２のみが含まれている場合でも有機ＥＬパネルに画像を表示することができるが、以下においては、さらに画質や機能を改善するために、画素回路１がＰチャネルトランジスターＱＰ３〜ＱＰ５をさらに含む場合について説明する。

トランジスターＱＰ３のソースは、トランジスターＱＰ１のゲートに接続されており、トランジスターＱＰ３のドレインは、トランジスターＱＰ１のドレインに接続されている。また、トランジスターＱＰ３のゲートには、しきい値補償信号が供給されて、トランジスターＱＰ３は、しきい値補償信号に従って、トランジスターＱＰ１のゲートとドレインとの間の接続を開閉する。

即ち、しきい値補償信号をローレベルに活性化すると、トランジスターＱＰ３がオンして、トランジスターＱＰ１のゲートとドレインとが接続されるので、トランジスターＱＰ１はダイオードと等価になる。このとき、データ線Ｄ１の電位を所定の電位（例えば、０Ｖ）に固定すると共に、トランジスターＱＰ２をオンさせると、等価ダイオードの両端に順方向電圧が発生し、その電圧がキャパシターＣに保持される。

これにより、複数の画素回路においてトランジスターＱＰ１のしきい値電圧にばらつきが生じていても、しきい値電圧に相当する電圧がキャパシターＣに保持されるので、トランジスターＱＰ１のしきい値電圧のばらつきによるドレイン電流のばらつきを補償することができる。その後、しきい値補償信号をハイレベルに非活性化してトランジスターＱＰ３をオフさせた状態で、データ線Ｄ１に画素信号を供給することにより、画素信号の電位が、キャパシターＣの第２の電極に保持されている電位に重畳される。

トランジスターＱＰ４のソースは、トランジスターＱＰ１のドレインに接続されており、トランジスターＱＰ４のドレインは、有機発光ダイオードＤのアノードに接続されている。トランジスターＱＰ４のゲートには、発光制御信号が供給されて、トランジスターＱＰ４は、発光制御信号に従って、トランジスターＱＰ１のドレインと有機発光ダイオードＤのアノードとの間の接続を開閉する。

即ち、発光制御信号がローレベルに活性化されると、トランジスターＱＰ４がオンして、トランジスターＱＰ１のドレイン電流が有機発光ダイオードＤに供給される。一方、発光制御信号がハイレベルに非活性化されると、トランジスターＱＰ４がオフして、トランジスターＱＰ１のドレイン電流は有機発光ダイオードＤに供給されなくなる。このように、発光制御信号を活性化する期間に応じて、有機発光ダイオードＤの発光期間を制御することができる。

トランジスターＱＰ５のソースは、リセット電位線Ｒ１に接続されており、トランジスターＱＰ５のドレインは、有機発光ダイオードＤのアノードに接続されている。トランジスターＱＰ５のゲートには、ＬＥＤリセット信号が供給されて、トランジスターＱＰ５は、ＬＥＤリセット信号に従って、有機発光ダイオードＤのアノードとリセット電位線Ｒ１との間の接続を開閉する。

即ち、ＬＥＤリセット信号がローレベルに活性化されると、トランジスターＱＰ５がオンして、有機発光ダイオードＤのアノードに所定のリセット電位（例えば、０Ｖ）を印加する。これにより、有機発光ダイオードＤの発光を完全に停止させることができる。一方、ＬＥＤリセット信号がハイレベルに非活性化されると、トランジスターＱＰ５がオフして、有機発光ダイオードＤの発光が可能となる。

リセット電位線Ｒ１は、テストモードにおいて、トランジスターＱＰ１のドレイン電流を測定するためにも用いることができる。そのために、ＰチャネルＭＯＳトランジスターＱＰ１１とＮチャネルＭＯＳトランジスターＱＮ１１とによって構成される第１のトランスミッションゲートが、リセット電位線Ｒ１とテストラインＴ１との間に接続されている。また、ＰチャネルＭＯＳトランジスターＱＰ１２とＮチャネルＭＯＳトランジスターＱＮ１２とによって構成される第２のトランスミッションゲートが、リセット電位線Ｒ１とリセット電位との間に接続されている。

テストモードにおいては、テスト制御信号がローレベルに活性化され、インバーターＩＮＶの出力信号がハイレベルとなる。従って、第１のトランスミッションゲートのトランジスターＱＰ１１及びＱＮ１１がオンとなり、第２のトランスミッションゲートのトランジスターＱＰ１２及びＱＮ１２がオフとなって、リセット電位線Ｒ１がテストラインＴ１に接続される。これにより、トランジスターＱＰ５がオンしているときに、テストラインＴ１を介してトランジスターＱＰ１のドレイン電流を測定することができる。

一方、通常動作モードにおいては、テスト制御信号がハイレベルに非活性化され、インバーターＩＮＶの出力信号がローレベルとなる。従って、第１のトランスミッションゲートのトランジスターＱＰ１１及びＱＮ１１がオフとなり、第２のトランスミッションゲートのトランジスターＱＰ１２及びＱＮ１２がオンとなって、リセット電位線Ｒ１がリセット電位に接続される。

以上、画素回路１の構成について説明したが、画素回路２及び３の構成も、画素回路１と同様である。ここで、画素回路１の図中左側にはシールド線Ｓ１が設けられており、画素回路１と画素回路２との間にはシールド線Ｓ２が設けられており、画素回路２と画素回路３との間にはシールド線Ｓ３が設けられている。また、ＰチャネルＭＯＳトランジスターＱＰ１３とＮチャネルＭＯＳトランジスターＱＮ１３とによって構成されるトランスミッションゲートが、シールド線Ｓ１〜Ｓ３とリセット電位との間に接続されている。

テストモードにおいては、トランスミッションゲートのトランジスターＱＰ１３及びＱＮ１３がオフとなって、シールド線Ｓ１〜Ｓ３がリセット電位から切り離される。一方、通常動作モードにおいては、トランスミッションゲートのトランジスターＱＰ１３及びＱＮ１３がオンとなって、シールド線Ｓ１〜Ｓ３がリセット電位に接続される。

次に、図３に示す画素回路のレイアウトについて説明する。ＳｉＯＬＥＤの場合には、シリコンの半導体基板の一部の領域上にゲート絶縁膜を介してゲート電極が形成され、その両側の半導体基板内にソース及びドレインとなる不純物拡散領域が形成されて、トランジスターが形成される。

トランジスターが形成された半導体基板上には、第１の層間絶縁膜を介して第１の配線層が形成され、さらにその上に、第２の層間絶縁膜を介して第１の配線層が形成され、そのようにして、必要な数の配線層が形成される。例えば、層間絶縁膜は、二酸化シリコンによって形成され、配線層は、アルミニウムによって形成される。

図４は、図３に示す画素回路におけるゲート電極及び不純物拡散領域のレイアウトを示す平面図である。図５は、図３に示す画素回路における第１の配線層のレイアウトを示す平面図であり、図６は、図３に示す画素回路における第２の配線層のレイアウトを示す平面図である。図５及び図６において、ゲート電極及び不純物拡散領域のレイアウト上に、それぞれの配線層のレイアウトがグレーで示されている。また、×印は、それぞれの配線層の配線を下層に接続するために層間絶縁膜に形成されたスルーホールを表している。

図４〜図６においては、第１の方向（図１に示すＸ軸方向）において隣接する３つの画素回路１〜３が示されているが、他の画素回路のレイアウトも、第１の方向において隣接する１組（２つ）の画素回路についてミラー配置となっている。第２の方向（図１に示すＹ軸方向）において隣接する１組の画素回路については、同一パターンの繰り返しとしても良いし、ミラー配置としても良い。なお、画素回路のレイアウトにおける第１の方向及び第２の方向は、図１に示すＸ軸方向及びＹ軸方向に限定されるものではない。

図４に示すように、第１の方向において隣接する画素回路１及び２において、トランジスターＱＰ１〜ＱＰ５のゲート電極（Ｇ）、ソース（Ｓ）、及び、ドレイン（Ｄ）が、画素回路の境界線に関して線対称でレイアウトされている。さらに、対称配置されている１組のトランジスターＱＰ４のゲート電極が一体的に構成されている。

また、第１の方向において隣接する画素回路２及び３において、トランジスターＱＰ１〜ＱＰ５のゲート電極（Ｇ）、ソース（Ｓ）、及び、ドレイン（Ｄ）が、画素回路の境界線に関して線対称でレイアウトされている。さらに、対称配置されている１組のトランジスターＱＰ２のゲート電極が一体的に構成されており、対称配置されている１組のトランジスターＱＰ３のゲート電極が一体的に構成されており、対称配置されている１組のトランジスターＱＰ５のゲート電極が一体的に構成されている。

このように、第１の方向において隣接する少なくとも１組の画素回路において、複数のトランジスターのゲート電極及び不純物拡散領域を線対称でレイアウトすることにより、配線層において効率良く配線を配置することができる。また、第１の方向において隣接する少なくとも１組の画素回路において対称配置されている少なくとも１組のトランジスターのゲート電極を共通化して一体的に構成することにより、それらのトランジスターのゲート電極を個別に構成する場合と比較して、ゲート電極間のスペース分だけトランジスターの間隔を狭くし、画素ピッチを小さくすることができる。

図５に示すように、第１の配線層には、走査線、シールド線、しきい値補償信号の配線、発光制御信号の配線、及び、ＬＥＤリセット信号の配線が、第１の方向に沿って形成されている。画素回路１及び２において、１組のトランジスターＱＰ４の一体的に構成されたゲート電極が、１つの接続点において発光制御信号の配線に接続されている。また、画素回路２及び画素回路３において、１組のトランジスターＱＰ２の一体的に構成されたゲート電極が、１つの接続点において１つの走査線に接続されており、１組のトランジスターＱＰ３の一体的に構成されたゲート電極が、１つの接続点においてしきい値補償信号の配線に接続されており、１組のトランジスターＱＰ５の一体的に構成されたゲート電極が、１つの接続点においてＬＥＤリセット信号の配線に接続されている。

このように、第１の方向において隣接する１組の画素回路において対称配置されている１組のトランジスターの一体的に構成されたゲート電極を、１つの接続点において１つの配線に接続することにより、スルーホールやコンタクトの数を減少させて、画素回路を小型化することができる。

また、シールド線は、走査線としきい値補償信号の配線との間に配置されているだけではなく、画素回路１〜３の各々において、トランジスターＱＰ１のゲート電極に接続された配線と走査線との間にも配置されている。さらに、シールド線は、隣接する１組の画素回路において対称配置された１組のトランジスターＱＰ１にそれぞれ接続された２つの配線の間にも配置されている。このようなレイアウトパターンでシールド線を配置することによってシールド効果が増加するので、隣接する画素間において表示に与えるクロストークの影響を低減することができる。

図６に示すように、第２の配線層には、シールド線Ｓ１〜Ｓ３、データ線Ｄ１〜Ｄ３、及び、リセット電位線Ｒ１〜Ｒ３が、第２の方向に沿って形成されている。ここで、シールド線Ｓ３は、第１の方向において隣接する画素回路２及び３にそれぞれ接続された２つのデータ線Ｄ２及びＤ３の間に配置されている。これにより、第１の方向において隣接する１組の画素回路のレイアウトをミラー配置にしても、２つのデータ線が隣接することを防止して、データ線間の寄生容量によるクロストークを低減することができる。

また、図４〜図６に示すように、第１の方向において隣接する１組の画素回路において、上層とコンタクトする部分についてもレイアウトをミラー配置とすることにより、それらの画素回路において配線間の容量カップリング等に違いが出ないようになっている。さらに、第３の配線層には、電源電位Ｖ_ELを供給する配線が配置され、この配線は、第２の配線層及び第１の配線層を介して、トランジスターＱＰ１のソースに電気的に接続される。このように、電源電位Ｖ_ELを供給する第３の配線層を別途設けたことにより、第１及び第２の配線層から発生するノイズがトランジスターＱＰ１のソース電位に与える影響を低減することができる。

図３に示すキャパシターＣは、例えば、絶縁層を金属で挟み込んだＭＩＭ（metal-insulator-metal：金属−絶縁体−金属）構造で形成される。その場合には、第３の配線層にキャパシターＣの第１の電極を形成し、第４の配線層にキャパシターＣの第２の電極を形成し、第５の配線層にキャパシターＣの第１の電極を形成して、キャパシターＣを積層構造としても良い。第３及び第５の配線層に形成されたキャパシターＣの第１の電極には、電源電位Ｖ_ELが供給される。

このように、キャパシターＣの第１の電極の電位をトランジスターＱＰ１のソース電位及びバックゲート電位と同じにすることによって、キャパシターＣの第１の電極に供給される電源電位Ｖ_ELを、トランジスターＱＰ１のソース等にも低インピーダンスで安定して供給することができる。

以上の実施形態においては、画素回路においてＰチャネルＭＯＳトランジスターを使用する場合について説明したが、本発明は、画素回路においてＮチャネルＭＯＳトランジスターを使用する場合にも適用することが可能である。

このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１〜３…画素回路、１０…画像データ処理回路、２０…表示タイミング生成回路、３０…走査線ドライバー、４０…データ線ドライバー、５０…画素部、６０…表示装置、７０…有機ＥＬパネル、７０ａ…表示領域、７１…半導体基板、７２…ＯＬＥＤ層、７３…カバーガラス、８０…フレキシブル基板、Ｇ１、Ｇ２、・・・…走査線、Ｄ１、Ｄ２、・・・…データ線、Ｓ１〜Ｓ３…シールド線、Ｒ１〜Ｒ３…リセット電位線、Ｔ１〜Ｔ３…テストライン、Ｄ…有機発光ダイオード、ＱＰ１〜ＱＰ１３…ＰチャネルＭＯＳトランジスター、ＱＮ１１〜ＱＮ１３…ＮチャネルＭＯＳトランジスター、Ｃ…キャパシター

Claims (8)

1. 第１の方向に延在する第１データ線及び第２データ線と、
   発光制御線と、
   第１発光素子と、前記第１データ線からの第１画素信号に応じて前記第１発光素子に第１電流を流す第１トランジスターと、前記第１トランジスターと前記第１発光素子の間に接続された第２トランジスターと、を含む第１画素回路と、
   第２発光素子と、前記第２データ線からの第２画素信号に応じて前記第２発光素子に第２電流を流す第３トランジスターと、前記第３トランジスターと前記第２発光素子の間に接続された第４トランジスターと、を含む第２画素回路と、
   を有し、
   前記第２トランジスターのゲート電極と前記第４トランジスターのゲート電極は一体的に構成され、接続点において前記発光制御線に接続されてなる、ことを特徴とする表示装置。
2. 前記第２トランジスターは、前記第４トランジスターと線対称になるように配置されてなる、請求項１に記載の表示装置。
3. 前記第１データ線と前記第２データ線との間に配置されたシールド配線をさらに含む、請求項１または２に記載の表示装置。
4. 前記第１トランジスターは、前記第３トランジスターと線対称になるように配置されてなる、請求項１〜３のいずれか１項記載の表示装置。
5. 前記第１データ線、前記第２データ線、前記発光制御線、前記第１画素回路、前記第２画素回路は、半導体基板の上に形成されてなる、請求項１〜４のいずれか１項記載の表示装置。
6. 前記第１発光素子及び前記第２発光素子は、有機発光ダイオードである、請求項１〜５のいずれか１項記載の表示装置。
7. 前記発光制御線は、前記第２トランジスターのゲート電極と前記第４トランジスターのゲート電極とは異なる第１の配線層に形成されてなる、請求項１〜６のいずれか１項記載の表示装置。
8. 請求項１〜７のいずれか１項記載の表示装置を具備する電子機器。