JP7059536B2

JP7059536B2 - 信号伝送回路

Info

Publication number: JP7059536B2
Application number: JP2017151208A
Authority: JP
Inventors: 文彦森
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2017-08-04
Filing date: 2017-08-04
Publication date: 2022-04-26
Anticipated expiration: 2037-08-04
Also published as: JP2019029977A

Description

本発明は、組み込みシステムにおける信号伝送回路、特に、ビット同期のシリアル伝送に適用される信号伝送回路に関する。

入力データからノイズを除去し、この入力データから同期したクロックを生成できるようにした位相同期回路として例えば特許文献１に開示のデジタル位相同期回路が挙げられる。この位相同期回路は例えば組み込みシステムにて互いに伝送可能な複数の信号伝送回路内に実装される。また、特許文献２に開示の位相同期回路は、例えば、個々の伝送回路間にデータが巡回することにより、複数の伝送回路間のデータ伝送が行える。

特開２０１１－１９９７９２号公報特開２０１０－１８３３０７号公報

組み込みシステムにおける物理的な伝送媒体には、複数の外部の信号伝送回路が実装可能なベースボードが使用される。例えば、特許文献２の伝送システムにおいて、外部の信号伝送回路が不実装のスロットでは、データはベースボード上のＩＣ（集積回路）を通過し、バイパスする。データがＩＣを通過する際、ＩＣの遅延特性によりデータ信号のパルス幅が歪むことがある。特に、通過するＩＣが多段であると、前記パルス幅の歪みは増大し、実装ボードでの受信ができなくなる可能性がある。

本発明は、上記の事情に鑑み、集積回路が多段に実装される信号伝送回路におけるデータ信号の歪みの抑制を図ることを課題とする。

そこで、本発明は、波形整形機能を有する位相同期回路を信号伝送回路のコネクタ間に実装することによりデータ信号の歪みを抑制する。

すなわち、本発明の一態様は、信号伝送回路であって、外部の信号伝送回路が接続される複数のコネクタの間でのデータ信号の巡回的な伝送が可能なシステムバスと、このシステムバスにて直列に接続される前記コネクタの間に実装されて当該コネクタの入力信号と出力信号の位相差に基づき当該出力信号の位相を補正する位相同期回路とを備える。

前記信号伝送回路の一態様は、前記コネクタに前記外部の信号伝送回路が接続されない場合に当該コネクタと直列に接続された前記位相同期回路から出力された信号を当該コネクタに供することなく当該コネクタと直列に接続された他の前記位相同期回路に出力するバイパス回路をさらに備える。

前記信号伝送回路の一態様は、前記コネクタに対する前記外部の信号伝送回路の接続の有無に基づき当該コネクタから前記位相同期回路を介してデータ信号を伝送するマルチプレクサをさらに備える。

以上の本発明によれば、信号伝送回路において集積回路が多段に実装されてもデータ信号の歪みを抑制できる。

本発明の実施形態における信号伝送回路のシステムバスを例示する回路構成図。（ａ）は前記信号伝送回路に具備された集積回路の入力信号のパルス波形図、（ｂ）は当該集積回路の出力信号のパルス波形図。前記信号伝送回路におけるマルチプレクサの適用例を示す回路構成図。

以下に図面を参照しながら本発明の実施形態について説明する。

図１に示されたベースボード１００は、本発明の信号伝送回路の一態様であって、ＤＰＬＬ回路１１１～１１５とシステムバス１１９とを備える。

システムバス１１９は、ベースボード１００の信号伝送路であって、外部の信号伝送回路としてボード１１６～１１８が任意に接続される複数のコネクタとしてコネクタ１０１～１０５を実装する。システムバス１１９においては、コネクタ１０１～１０５の間でのデータ信号の巡回的な伝送が可能となっている。

ＤＰＬＬ回路１１１～１１５は、システムバス１１９にて直列接続されるコネクタ１０１～１０５の間に実装される位相同期回路であって、コネクタ１０１～１０５の入力信号と出力信号の位相差に基づき当該出力信号の位相を補正する。

また、システムバス１１９には、コネクタ１０１～１０５と各々並列接続されるバイパスＩＣ１０６～１１０が実装されている。バイパスＩＣ１０６～１１０は、コネクタ１０１～１０５に外部の信号伝送回路が接続されない場合にＤＰＬＬ回路１１５，１１１～１１４から出力された信号をコネクタ１０１～１０５に供することなくＤＰＬＬ回路１１１～１１５に各々出力するバイパス回路である。

以上のベースボード１００には、５つの外部の信号伝送回路としてボード１１６～１１８が実装されているが、本発明における外部の信号伝送回路の実装数はこの態様に限定されるものではない。

図１～３を参照して本実施形態のベースボード１００の動作及び作用を説明する。

ベースボード１００においてはスロット１～５を介してデータ信号が巡回するようになっている。本態様は、スロット１のボード１１６とスロット２のボード１１７とスロット５のボード１１８との間でデータ伝送が行われる。スロット１，２，５に各々実装されたボード１１６，１１７，１１８は、コネクタ１０１，１０２，１０５を介してベースボード１００との間でデータの送受信を行う。

例えば図示のようにコネクタ１０１，１０２，１０５対してボード１１６，１１７，１１８が各々接続されると、コネクタ１０１，１０２，１０５に対応したバイパスＩＣ１０６，１０７，１１０は出力ディセーブルとなる。そして、データはボード１１６，１１７，１１８を介してベースボード１００内を巡回する。

一方、例えば、外部の信号伝送回路が実装されていないスロット３，４のコネクタ１０３，１０４に対応したバイパスＩＣ１０８，１０９はイネーブルとなりデータはコネクタ１０２からコネクタ１０５に転送される。

したがって、スロットのボードの有無に関わらず、ベースボード１００内をデータが巡回することができる。

但し、ボード１１６，１１７，１１８を実装するスロット１，２，５では、データがボード１１６～１１８の内部を通過するので、このボード１１６～１１８に実装されているＤＰＬＬ回路により当該データの信号は波形整形されその品質の改善が可能となる。

しかしながら、外部の信号伝送回路が未実装のスロット３，４ではデータ信号がバイパスＩＣ１０８，１０９を通過するだけなので当該データ信号の波形が整形されない。このことから、図２に示したように、バイパスＩＣ１０６～１１０の立ち上がり伝搬遅延時間ｔｐＬＨと立ち下がり伝搬遅延時間ｔｐＨＬの遅延時間の差からパルス幅の歪みが生じる。

同図では、立ち上がり伝搬遅延時間ｔｐＬＨ＞立ち下がり伝搬遅延時間ｔｐＨＬなのでＨのパルス幅ｔＷＨ＜Ｌのパルス幅ｔＷＬとなっている。ベースボード１００において外部の信号伝送回路が実装されないスロットが連続するとパルスの歪みが積算され、当該外部の信号伝送回路が許容するパルス幅の歪みを超えて受信できなくなる可能性がある。

これに対して、ベースボード１００は、コネクタ１０１～１０５間にＤＰＬＬ回路１１１～１１５が実装されたことにより、コネクタ１０１～１０５の入力信号と出力信号の位相差に基づき当該出力信号の位相が補正される。したがって、図１に例示の外部の信号伝送回路が接続されていないスロットが連続した状況であってもシステムバス１１９において伝送されるデータ信号のパルス幅の歪みを解消できる。

また、図３に例示したようにＤＰＬＬ回路１１１～１１５においてマルチプレクサ１２０を適用するとよい。マルチプレクサ１２０は、システムバス１１９においてＤＰＬＬ回路１１１～１１５の出力側にＤＰＬＬ回路１１１～１１５と直列に各々接続されている。

マルチプレクサ１２０は、コネクタ１０１～１０５に対するボード１１６～１１８の接続の有無に基づきコネクタ１０１～１０５からＤＰＬＬ回路１１１～１１５を介してデータ信号を伝送する。

より具体的には、マルチプレクサ１２０は、任意のコネクタ１０１～１０５に外部の信号伝送回路が接続されたことを検出すると、当該任意のコネクタ１０１～１０５からのデータ信号を入力部ＡＩＮで受けてコネクタ１０２～１０５，１０１に出力する。

一方、前記外部の信号伝送回路が接続されていないことを検出すると、ＤＰＬＬ回路１１１～１１５を介して当該任意のコネクタ１０１～１０５からのデータ信号を入力部ＢＩＮで受けてコネクタ１０２～１０５，１０１に出力する。

以上のマルチプレクサ１２０によれば、ベースボード１００に実装される外部の信号伝送回路の有無により特定のスロットにおける波形整形機能の要否の切換が可能となる。

さらに、ボード１１６～１１８内におけるデータ信号の波形整形機能をベースボード１００に具備すれば、当該波形整形機能をボード１１６～１１８に備える必要がなくなる。

以上のように、本実施形態のベースボード１００によれば、ベースボード１００内でのデータ信号を巡回させる伝送形態のシステムバス１１９において、ボード１１６～１１８が任意に未実装であっても、データ信号のパルス幅の歪みが補正される。したがって、前記パルス幅の歪みに依るベースボード１００におけるスロット数の制限が解消される。

本発明は、以上の実施形態に限定されるものではなく、本発明の特許請求の範囲内で様々な態様で実施が可能である。

１００…ベースボード
１１１～１１５…ＤＰＬＬ回路（位相同期回路）
１０１～１０５…コネクタ
１１６～１１８…ボード（外部の信号伝送回路）
１０６～１１０…バイパスＩＣ（バイパス回路）
１１９…システムバス
１２０…マルチプレクサ

Claims

外部の信号伝送回路が接続される複数のコネクタの間でのデータ信号の巡回的な伝送が可能なシステムバスと、
このシステムバスにて直列に接続される前記コネクタの間に実装されて当該コネクタの入力信号と出力信号の位相差に基づき当該出力信号の位相を補正する位相同期回路と、
前記コネクタに前記外部の信号伝送回路が接続されない場合に当該コネクタと直列に接続された前記位相同期回路から出力された信号を当該コネクタに供することなく当該コネクタと直列に接続された他の前記位相同期回路に出力するバイパス回路と、
を備え、
前記位相同期回路は、前記バイパス回路の遅延特性により生じる位相差に基づき前記位相を補正することを特徴とする信号伝送回路。
前記コネクタに対する前記外部の信号伝送回路の接続の有無に基づき当該コネクタから前記位相同期回路を介してデータ信号を伝送するマルチプレクサをさらに備えたことを特徴とする請求項１に記載の信号伝送回路。