JP7168280B2 - 半導体装置、および、半導体チップの搭載方法 - Google Patents

半導体装置、および、半導体チップの搭載方法 Download PDF

Info

Publication number
JP7168280B2
JP7168280B2 JP2018121381A JP2018121381A JP7168280B2 JP 7168280 B2 JP7168280 B2 JP 7168280B2 JP 2018121381 A JP2018121381 A JP 2018121381A JP 2018121381 A JP2018121381 A JP 2018121381A JP 7168280 B2 JP7168280 B2 JP 7168280B2
Authority
JP
Japan
Prior art keywords
metal layer
semiconductor chip
solder
semiconductor
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018121381A
Other languages
English (en)
Other versions
JP2020004806A (ja
Inventor
文生 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2018121381A priority Critical patent/JP7168280B2/ja
Priority to CN201910547770.0A priority patent/CN110648978A/zh
Priority to US16/450,644 priority patent/US11031365B2/en
Publication of JP2020004806A publication Critical patent/JP2020004806A/ja
Priority to US17/240,045 priority patent/US20210242162A1/en
Application granted granted Critical
Publication of JP7168280B2 publication Critical patent/JP7168280B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/20—Conductive package substrates serving as an interconnection, e.g. metal plates
    • H10W70/24—Conductive package substrates serving as an interconnection, e.g. metal plates characterised by materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/10—Arrangements for heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00—Packaging processes not covered by the other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07236—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07336—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07353—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/331—Shapes of die-attach connectors
    • H10W72/334—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu

Landscapes

  • Die Bonding (AREA)

Description

本発明は半導体装置、および、半導体チップの搭載方法に関する。
一般的に、フェイスアップで実装されるＭＭＩＣ（Monolithic Microwave Integrated Circuit）は、銀（Ａｇ）ペーストや金錫（ＡｕＳｎ）半田によってパッケージに固定される。ＡｕＳｎ半田を用いる際は、半導体チップとパッケージとの間に介在するＡｕＳｎ半田を溶かし、半導体チップ裏面に形成した金（Ａｕ）とパッケージ表面に形成したＡｕを固定する。ＡｕＳｎ半田は熱伝導率が悪いため、薄ければ薄いほどよい。また、気泡（ボイド）が入ると半導体チップからパッケージへの熱抵抗が著しく大きくなる。そのためＡｕＳｎ半田を用いた実装では半導体チップを揺さぶること（スクラブ）でＡｕＳｎ半田を薄く形成し、かつ、気泡が入らないように実装している。
しかしながら、従来、スクラブを行っても、製造時のバラツキによって気泡を完全に無くすことは難しかった。半導体チップに形成したＦＥＴ（Field effect transistor：電界効果トランジスタ）部分の下部に気泡があると、ＦＥＴの発熱による温度上昇が想定よりも大きくなり、デバイスの寿命を低下させていた。
半導体チップの実装時に、気泡による悪影響を防ぐために、例えば、特許文献１には、減圧炉を用いて溶融半田中の気泡を除去することが開示されている。また、特許文献２には、半導体チップ裏面のＦＥＴの活性領域と重ならない箇所に溝を設け、ダイボンド時のスクラブによって、ＡｕＳｎ半田内に生ずる気泡を溝内に捕集させることが開示されている。
特開２０１５－０７００５２号公報 特開平１０－２２３８０８号公報
しかしながら、特許文献１に開示された方法では、真空引きにより気泡を追い出しているため、真空排気装置が必要となる。また、特許文献２に開示された方法では、スクラブ時にＡｕＳｎ半田が溝内に入り込み、気泡の捕集ができなくなるといった問題があった。
本発明は、これらの実情に鑑みてなされたものであり、半導体チップに形成した発熱素子の領域の裏面側において、半田内に生じる気泡の発生を減少させた半導体装置、および、半導体チップの搭載方法を提供することを目的とする。
本発明の一態様に係る半導体装置は、搭載基板と該搭載基板上にＡｕＳｎ半田を介して搭載された半導体チップとを備え、該半導体チップは、前記搭載基板に対向する裏面側に形成されたＡｕからなる裏面金属層と、表面側に形成した発熱素子を有し、該発熱素子を形成した領域を除く前記裏面側で、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなる半田阻止金属層が前記半導体チップの縁まで延びて露出し、前記半田阻止金属層が、前記裏面金属層の上に形成されている。
また、本発明の一態様に係る半導体チップの搭載方法は、半導体発熱素子を含む第１の領域と、前記半導体発熱素子を含まない第２の領域を有する半導体チップを搭載基板上にＡｕＳｎ半田を介して搭載する半導体チップの搭載方法であって、前記半導体チップの裏面にシード金属層を形成する工程と、前記シード金属層の上にＡｕからなる裏面金属層を形成する工程と、前記裏面金属層の上の前記第２の領域内に、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなり前記半導体チップの縁まで延びる半田阻止金属層を選択的に形成する工程と、前記裏面金属層を前記ＡｕＳｎ半田に接触させ、前記半導体チップを前記搭載基板上でスクラブする工程と、を有する。
本発明によれば、半導体チップに形成した発熱素子の領域の裏面側において、半田内に生じる気泡の発生を減少させることができる。
本発明の一実施形態に係る半導体装置の半導体チップの表面を模式的に示す図である。 図１Ａに示す半導体チップの裏面を示す図である。 本発明の一実施形態に係る半導体装置の断面を示す図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。 本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。
（本願発明の実施形態の説明）
最初に本願発明の実施態様を列記して説明する。
（１）本発明の一態様に係る半導体装置は、搭載基板と該搭載基板上にＡｕＳｎ半田を介して搭載された半導体チップとを備え、該半導体チップは、前記搭載基板に対向する裏面側に形成されたＡｕからなる裏面金属層と、表面側に形成した発熱素子を有し、該発熱素子を形成した領域を除く前記裏面側で、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなる半田阻止金属層が前記半導体チップの縁まで延びて露出し、前記半田阻止金属層が、前記裏面金属層の上に形成されている。
この構成により、ＡｕＳｎ半田に発生したボイドを、ＡｕＳｎ半田と濡れ性の悪い半田阻止金属層の周りに収集し、外部へ排除することが可能となる。これにより、半導体チップに形成した発熱素子の領域の裏面側において、ＡｕＳｎ半田内に生じる気泡の発生を減少させることができ、半導体チップからの熱を効率よく放熱することができる。
また、半田阻止金属層が裏面電極層の上に凸状に形成されるため、半田に生じた気泡の収集効率が高めることができる。
（２）前記裏面金属層が、前記半導体チップの前記裏面側に形成したシード金属層の上に形成されていてもよい。
この構成により、裏面金属を選択電解メッキによって形成することができ、裏面電極の厚さの調整が容易になる。
（３）前記シード金属層が、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなる半田阻止金属層として形成され、該半田阻止金属層が前記裏面金属層の除去部分で露出してもよい。
この構成により、シード金属層を半田阻止金属層として兼用できるため、半導体チップの裏面に形成した金属層の総数を減少させることができる。
（４）前記半田阻止金属層が、前記半導体チップの一の縁から、該一の縁と対向する他の縁にまで直線状に露出していることが望ましい。
この構成により、半田阻止金属層の周りに収集した気泡を、半導体チップの外部へ排除させやすくなる。
（５）前記搭載基板は、前記半導体チップを収納するパッケージの底材であってよい。
この構成により、パッケージの底材に半導体チップを搭載した際に、半導体チップからの熱がパッケージの底材を通じて効率よく放熱する。
（６）本発明の一態様に係る半導体チップの搭載方法は、半導体発熱素子を含む第１の領域と、前記半導体発熱素子を含まない第２の領域を有する半導体チップを搭載基板上にＡｕＳｎ半田を介して搭載する半導体チップの搭載方法であって、前記半導体チップの裏面にシード金属層を形成する工程と、前記シード金属層の上にＡｕからなる裏面金属層を形成する工程と、前記裏面金属層の上の前記第２の領域内に、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなり前記半導体チップの縁まで延びる半田阻止金属層を選択的に形成する工程と、前記裏面金属層を前記ＡｕＳｎ半田に接触させ、前記半導体チップを前記搭載基板上でスクラブする工程と、を有する。
この構成により、ＡｕＳｎ半田に発生したボイドを、ＡｕＳｎ半田と濡れ性の悪い半田阻止金属層の周りに収集し、外部へ排除することが可能となる。このため、半導体チップに形成した発熱素子の領域の裏面側において、半田内に生じる気泡の発生を減少させることができ、半導体チップのからの熱を効率よく放熱することができる。また、半田阻止金属層が裏面電極層の上に突出して形成されるため、半田に生じた気泡の収集効率が高めることができる。
（本願発明の実施形態の詳細）
以下、図面を参照しながら、本発明の半導体装置、および、半導体チップの搭載方法に係る好適な実施形態について説明する。以下の説明において、異なる図面においても同じ符号を付した構成は同様のものであるとして、その説明を省略する場合がある。なお、本発明はこれらの実施形態での例示に限定されるものではなく、特許請求の範囲に記載された事項の範囲内および均等の範囲内におけるすべての変更を含む。また、複数の実施形態について組み合わせが可能である限り、本発明は任意の実施形態を組み合わせたものを含む。
（第１の実施形態）
図１Ａは、本発明の一実施形態に係る半導体装置の半導体チップの表面を模式的に示す図であり、図１Ｂは、図１Ａに示す半導体チップの裏面を示す図である。また、図１Ｃは、本発明の一実施形態に係る半導体装置の断面を示す図であり、図１Ａ、図１Ｂに示す半導体チップを搭載基板上に搭載した際の断面を示している。以下の説明では、半導体チップとして，ＭＭＩＣを例に説明するが、半導体チップとしてはこれに限られない。
ＭＭＩＣは、１つ以上の高周波回路ブロックを１つの半導体基板上に設けた集積回路であり、能動素子と受動素子とが半導体製造プロセスによって、一体に形成されている。図１Ａに示す半導体チップ１の例では、約１ｍｍ×約３ｍｍのＳｉＣ（シリコンカーバイト）基板１０上に形成したＧａＡｓ（砒化ガリウム）エピタキシャル層２０に、初段アンプ２１、中段アンプ２２、および、終段アンプ２３の多段のアンプを形成した例を示している。各アンプ２１～２３は、それぞれ能動素子であるＦＥＴ２４と受動素子から構成されており、伝送線路２５によって接続されている。
半導体チップ１は、動作時において、ＦＥＴ２４が発熱素子となるため、ＦＥＴ２４を備えた各アンプ２１～２３の箇所で最も発熱量が多くなり、伝送線路２５のみが施された個所では発熱量が小さい。図１Ａでは、発熱素子を含む領域をＡで示し、発熱素子を含まない領域をＢで示している。発熱素子を含まない領域Ｂは半導体チップの周辺部と各アンプ２１～２３の段間の領域になる。そして、半導体チップ１の裏面をＡｕＳｎ半田９０によって搭載基板１００上にマウントした際に、領域Ａに気泡が生じると、発熱素子であるＦＥＴ２４からの熱が効率よく放熱されないため、領域Ａの温度が高くなり、回路特性が劣化し、半導体装置の寿命が低下する。
半導体チップ１の裏面には、シード金属層５０と、このシード金属層５０の上にＡｕからなる裏面金属層６０がメッキされている。そして、本実施形態では、裏面金属層６０の上に、ＡｕＳｎ半田９０と濡れ性の悪いニッケルクロム（ＮｉＣｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）のいずれか１つからなる金属層７０が設けられている。図１Ｂに示すように、この金属層７０は半導体チップ１の一つの縁から半導体チップ１の裏面側の段間の領域を通って、この一つの縁と反対の縁まで延びている。このように、金属層７０は、半導体チップ１の裏面から見た場合、裏面金属層６０の上で露出している。
半導体チップ１は、搭載基板１００の上にＡｕＳｎ半田９０を用いて搭載される。搭載基板１００は、半導体チップ１を収納するパッケージの底材であり、例えば、銅（Ｃｕ）から構成されるが、他の材料であってもよい。半導体チップ１の搭載時に、ＮｉＣｒ、Ｎｉ、ＴｉはＡｕＳｎ半田９０と濡れ性に劣るためＡｕＳｎ半田を弾く。このため、金属層７０の周囲には、図１Ｃに示すように空隙Ｃが生じる。そして、半導体チップ１の搭載時に搭載基板１００上でスクラブ（擦り合わせ）を行うことによって、ＡｕＳｎ半田９０に生じた気泡は空隙Ｃに収集され、半導体チップ１の縁まで形成されたこの空隙Ｃに沿って外部に排出される。
これによって、領域Ａに対応する裏面金属層６０上に発生する気泡を減少させることができる。また、領域Ｂでは空隙Ｃが生じるため、裏面金属層６０から搭載基板１００への熱伝達が悪化し、領域Ｂの温度が上昇するが、この領域ＢにはＦＥＴ等の発熱素子を設けていないため、半導体チップ１の寿命を短くさせることがない。
（半導体チップの搭載方法）
次に、半導体チップの搭載方法について説明する。図２Ａ～図２Ｊは、本発明の一実施形態に係る半導体チップの搭載方法における各工程を説明するための図である。図２Ａは表面プロセス工程、図２Ｂはフォトレジスト塗布工程、図２Ｃは支持基板貼付工程、図２Ｄは裏面研磨工程、図２Ｅはシード金属層形成工程、図２Ｆは裏面金属層メッキ工程、図２Ｇは半田阻止金属層形成工程、図２Ｈは半田阻止金属層パターニング工程、図２Ｉはエキスパンディングテープ貼付工程、図２Ｊはダイシング工程をそれぞれ示しており、各工程が順次行われる。なお、図２Ａ～図２Ｊにおいて、各構成部材の厚さの関係は、目視し易くするために実際の厚さの関係と異ならせている。また、図１Ｃは、ダイボンディング工程を説明するために用いられる。
（表面プロセス工程）
表面プロセス工程では、図２Ａに示すように、厚さ５００μｍ程度の半導体基板１０の表面上にＧａＡ等のエピタキシャル層２０を形成し、このエピタキシャル層２０に、能動素子、およびエピタキシャル層２０上に絶縁層を介して受動素子、伝送線路などを形成し、ＭＭＩＣを構成する複数の半導体チップ１を形成する。これらの素子は、既存の半導体製造技術を用いて作製される。例えば、図１Ａに示すように、多段のアンプ２１～２３とこれらのアンプ２１～２３を接続する伝送線路２５が形成される。
（フォトレジスト塗布工程）
次に、図２Ｂに示すように、基板１０の表面側に形成した各素子を保護するために、基板の表面側（エピタキシャル層２０側）にフォトレジスト３０を塗布し、さらに、フォトレジスト３０の上にワックス（図示しない）を塗布する。
（支持基板貼付工程）
次に、基板１０の裏面側（エピタキシャル層２０の反対面側）の処理のために、図２Ｃに示すように、表面側（エピタキシャル層２０側）をガラス製の支持基板４０に対向させて貼り付ける。
（裏面研磨工程）
次に、図２Ｄに示すように、基板１０が所定の厚さとなるように裏面をグラインダで研磨する。基板１０の厚さは、表面に形成した信号線用の金属パターンと裏面金属層６０とが基板１０を介してマイクロストリップ線路を形成する際に、線路の特性インピーダンスを所望の値にするために調整される。なお、表面側のグランド電位の金属パターンと裏面金属層６０とは図示しないビアホールを介して電気的に接続される。本工程で、基板１０は例えば１００μｍ程度の厚さに研磨される。
（シード金属層形成工程）
次に、図２Ｅに示すように、シード金属層５０として、ＮｉＣｒとＡｕの２層からなるシード金属層５０をＳｉＣ基板１０の裏面に全面スパッタリングによって形成する。このシード金属層５０は、後工程で裏面金属層６０を選択電解メッキで形成するために用いられる。シード金属層５０のＮｉＣｒとＡｕは、それぞれ、例えば２００ｎｍと２０００ｎｍの厚さで形成される。
（背面金属層メッキ工程）
基板１０には、図２Ｆに示すように、所定幅Ｄ１を有するスクライブラインで区画され複数の半導体チップが形成されている。シード金属層５０を形成した後、シード金属層５０の全面にフォトレジストを設け、半導体チップの領域を残して、スクライブライン間の幅Ｄ１を覆うフォトレジスト６１によってパターニングする。そして、半導体チップの裏面に露出したシード金属層５０上に、Ａｕからなる裏面金属層６０を例えば１０μｍの厚さで選択電解メッキにより形成する。フォトレジスト６１は裏面金属層６０の形成後に除去する。
（半田阻止金属層形成工程）
次に、図２Ｇに示すように、フォトレジスト６１を除去した後、ＡｕＳｎ半田と濡れ性の悪い、例えば、ＮｉＣｒを裏面金属層６０の全面にスパッタリングよって形成し、厚さ５０ｎｍ程度の金属層７０を設ける。その後、金属層７０上に、フォトレジスト７１をパターニングする。
（半田阻止金属層パターニング工程）
次に、フォトレジスト７１をマスクとして金属層７０をエッチングし、図２Ｈに示すように、裏面金属層６０の上に幅１００μｍ程度のライン状の金属層７０を残す。この金属層７０は、図１Ｂに示すように、半導体チップ１の領域Ｂに半導体チップ１の縁から他方の縁まで延びている。この工程は、図２Ｇに示すように、ＮｉＣｒからなる金属層７０を残す領域をフォトレジスト７１でマスクし、金属層７０をウェットエッチンし、その後、フォトレジスト７１を除去することによって行われる。
（エキスパンディングテープ貼付工程）
次に、図２Ｉに示すように、基板１０の裏面側をエキスパンディングテープ８０に貼り付けた後、表面側のワックス（図示なし）とフォトレジスト３０を除去し、基板を支持基板４０から外す。なお、表面側のワックス（図示なし）とフォトレジスト３０を除去して、基板１０を支持基板４０から外した後、基板１０の裏面側をエキスパンディングテープ８０に貼り付けてもよい。この工程では、基板１０はダイシング前であるので、各半導体チップ１は分離することがない。
（ダイシング工程）
次に、図２Ｊに示すように、基板１０の表面側からダイシングにより、半導体チップ１を分離する。ダイシングは、スクライブラインに沿って、例えば、スクライブラインの幅Ｄ１内で、スクライブラインの幅Ｄ１よりも狭い幅Ｄ２を有するダイシングブレードを用いて行う。そして、各半導体チップ１をエキスパンディングテープ８０から外し、個々の半導体チップ１を得る。
（ダイボンディング工程）
次に、図１Ｃに示すように、個々の半導体チップ１を、例えば配線基板、あるいは、パッケージの底材（金属製）からなる搭載基板１００上にダイボンディングする。ダイボンディングは、搭載基板１００上に予めＡｕＳｎ半田９０をボール状あるいはシート状（薄膜状）に設けておき、例えば、３２０°Ｃの窒素ガス（Ｎ2）雰囲気中でＡｕＳｎ半田９０を搭載基板１００の上で溶かし、搭載基板１００上で半導体チップ１をスクラブする（擦り合わせる）ことにより行う。
その際、先述したように、ＮｉＣｒからなる金属層７０は、ＡｕＳｎ半田９０に対し濡れ性に劣るため、実装時に金属層７０の部分には空隙Ｃができる。ＡｕＳn半田に生じた気泡がスクラブによって金属層７０に達すれば、気泡はライン状の金属層７０に沿ってチップ外に抜けていく。また、溶解したＡｕＳｎ半田９０はＡｕと濡れ性が良いため、半導体チップ１の裏面金属層６０のＡｕと搭載基板１００側のＡｕの間で一様な厚さに広がる。この時のＡｕＳｎ半田の厚さは１０μm程度になる。これにより、半導体チップ１の領域Ａの裏面側には気泡がなくなるため、発熱効率が高まり、回路特性の劣化を抑え、半導体装置の長寿命を図ることができる。
（第２の実施形態）
本発明では、裏面金属層６０と搭載基板１００とをＡｕＳｎ半田９０を用いて固着する際に、ＡｕＳｎ半田９０に生じる気泡を、ＡｕＳｎ半田９０と濡れ性の悪い金属層７０のパターンによって収集し、半導体チップ１の外部へ排出できるようにしている。このため、金属層７０のパターンは、半導体チップ１の裏面から見た際に、裏面金属層６０から露出していればよい。第１の実施形態では、基板１０の裏面側にシード金属層５０と裏面金属層６０を順番に設け、裏面金属層６０の上に金属層７０をパターニングすることにより、金属層７０を露出させている。
第２の実施形態では、シード金属層５０の材料を、ＡｕＳｎ半田９０と濡れ性の悪いＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなる材料で構成し、シード金属層５０に半田阻止金属層の機能を持たせている。このため、第２の実施形態では、シード金属層５０が金属層７０となる。そして、このシード金属層５０の上に形成した裏面金属層６０を一部除去することによって、シード金属層５０を露出させる。シード金属層５０が露出する領域は、半導体チップ１の領域Ｂ内で、また、半導体チップ１の縁まで延びている。裏面金属層６０から露出したシード金属層５０の金属層７０に対応する機能は、第１の実施形態と同様であるので、その説明を省略する。
以上、本発明の実施形態に係る半導体装置、および、半導体チップの搭載方法について説明したが、ＡｕＳｎ半田９０と濡れ性の悪い金属層７０のパターンは、ライン状のものに限られず、格子状のものあるいはその他の形状であってもよい。
１…半導体チップ、
１０…基板、
２０…エピタキシャル層、
２１…初段アンプ、
２２…中段アンプ、
２３…終段アンプ、
２４…ＦＥＴ、
２５…伝送線路、
３０…フォトレジスト、
４０…支持基板、
５０…シード金属層、
６０…裏面金属層、
６１…フォトレジスト、
７０…半田阻止金属層、
７１…フォトレジスト、
８０…エキスパンディングテープ、
９０…ＡｕＳｎ半田、
１００…搭載基板。

Claims (6)

  1. 搭載基板と該搭載基板上にＡｕＳｎ半田を介して搭載された半導体チップとを備え、
    該半導体チップは、前記搭載基板に対向する裏面側に形成されたＡｕからなる裏面金属層と、表面側に形成した発熱素子を有し、
    該発熱素子を形成した領域を除く前記裏面側で、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなる半田阻止金属層が前記半導体チップの縁まで延びて露出し、
    前記半田阻止金属層が、前記裏面金属層の上に形成されている、
    半導体装置。
  2. 前記裏面金属層が、前記半導体チップの前記裏面側に形成したシード金属層の上に形成されている、請求項１に記載の半導体装置。
  3. 前記シード金属層が、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなる半田阻止金属層として形成され、該半田阻止金属層が前記裏面金属層の除去部分で露出している、請求項２に記載の半導体装置。
  4. 前記半田阻止金属層が、前記半導体チップの一の縁から、該一の縁と対向する他の縁にまで直線状に露出している、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記搭載基板は、前記半導体チップを収納するパッケージの底材である、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 半導体発熱素子を含む第１の領域と、前記半導体発熱素子を含まない第２の領域を有する半導体チップを搭載基板上にＡｕＳｎ半田を介して搭載する半導体チップの搭載方法であって、
    前記半導体チップの裏面にシード金属層を形成する工程と、
    前記シード金属層の上にＡｕからなる裏面金属層を形成する工程と、
    前記裏面金属層の上の前記第２の領域内に、ＮｉＣｒ、Ｎｉ、Ｔｉのいずれか１つからなり前記半導体チップの縁まで延びる半田阻止金属層を選択的に形成する工程と、
    前記裏面金属層を前記ＡｕＳｎ半田に接触させ、前記半導体チップを前記搭載基板上でスクラブする工程と、を有する半導体チップの搭載方法。
JP2018121381A 2018-06-26 2018-06-26 半導体装置、および、半導体チップの搭載方法 Active JP7168280B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018121381A JP7168280B2 (ja) 2018-06-26 2018-06-26 半導体装置、および、半導体チップの搭載方法
CN201910547770.0A CN110648978A (zh) 2018-06-26 2019-06-24 半导体器件及其制造方法
US16/450,644 US11031365B2 (en) 2018-06-26 2019-06-24 Semiconductor device having a solder blocking metal layer
US17/240,045 US20210242162A1 (en) 2018-06-26 2021-04-26 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018121381A JP7168280B2 (ja) 2018-06-26 2018-06-26 半導体装置、および、半導体チップの搭載方法

Publications (2)

Publication Number Publication Date
JP2020004806A JP2020004806A (ja) 2020-01-09
JP7168280B2 true JP7168280B2 (ja) 2022-11-09

Family

ID=68980936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018121381A Active JP7168280B2 (ja) 2018-06-26 2018-06-26 半導体装置、および、半導体チップの搭載方法

Country Status (3)

Country Link
US (2) US11031365B2 (ja)
JP (1) JP7168280B2 (ja)
CN (1) CN110648978A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7392632B2 (ja) * 2020-11-06 2023-12-06 三菱電機株式会社 半導体装置、ダイパッドおよび半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261551A (ja) 2005-03-18 2006-09-28 Toyota Motor Corp 半導体モジュール及びその製造方法
JP2006351926A (ja) 2005-06-17 2006-12-28 Auto Network Gijutsu Kenkyusho:Kk 回路基板、電子部品及び電気接続箱

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5034170A (ja) * 1973-07-27 1975-04-02
JPS63312613A (ja) * 1987-06-15 1988-12-21 Nec Corp 単板コンデンサ−
DE69426090T2 (de) * 1993-04-27 2001-03-01 Nec Corp., Tokio/Tokyo Verfahren zur Herstellung einer optische Halbleitervorrichtung
JP3461632B2 (ja) * 1995-08-28 2003-10-27 三菱電機株式会社 半導体レーザ装置
DE19536463C2 (de) * 1995-09-29 2002-02-07 Infineon Technologies Ag Verfahren zum Herstellen einer Mehrzahl von Laserdiodenbauelementen
EP0793269B1 (fr) * 1996-02-28 2002-05-15 Koninklijke Philips Electronics N.V. Dispositif semiconducteur incluant une puce munie d'une ouverture de via et soudée sur un support, et procédé de réalisation de ce dispositif
JP2853692B2 (ja) * 1997-02-07 1999-02-03 日本電気株式会社 半導体装置
US6342442B1 (en) * 1998-11-20 2002-01-29 Agere Systems Guardian Corp. Kinetically controlled solder bonding
JP3689637B2 (ja) * 2000-12-25 2005-08-31 シャープ株式会社 半導体装置およびその製造方法
JP3882712B2 (ja) * 2002-08-09 2007-02-21 住友電気工業株式会社 サブマウントおよび半導体装置
US7247514B2 (en) * 2003-04-11 2007-07-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same
KR100975521B1 (ko) * 2003-10-04 2010-08-12 삼성전자주식회사 발광 소자 조립체
JP3994980B2 (ja) * 2004-03-29 2007-10-24 株式会社日立製作所 素子搭載用基板及びその製造方法並びに半導体素子実装方法
US7462861B2 (en) * 2004-04-28 2008-12-09 Cree, Inc. LED bonding structures and methods of fabricating LED bonding structures
US7864398B2 (en) * 2004-06-08 2011-01-04 Gentex Corporation Electro-optical element including metallic films and methods for applying the same
TWI462236B (zh) * 2005-03-18 2014-11-21 同和電子科技有限公司 副載置片及其製造方法
JP5214844B2 (ja) * 2005-03-29 2013-06-19 日本オクラロ株式会社 光半導体装置
US7339267B2 (en) * 2005-05-26 2008-03-04 Freescale Semiconductor, Inc. Semiconductor package and method for forming the same
US7348212B2 (en) * 2005-09-13 2008-03-25 Philips Lumileds Lighting Company Llc Interconnects for semiconductor light emitting devices
US7626275B2 (en) * 2005-12-16 2009-12-01 Mitsubishi Electric Corporation Semiconductor device
JP2007227464A (ja) * 2006-02-21 2007-09-06 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2007294899A (ja) * 2006-03-31 2007-11-08 Dowa Electronics Materials Co Ltd 半田層及びそれを用いた電子デバイス接合用基板並びに電子デバイス接合用サブマウント
JP2008091768A (ja) * 2006-10-04 2008-04-17 Sharp Corp 半導体レーザ装置および電子機器
JP2013125768A (ja) * 2011-12-13 2013-06-24 Japan Oclaro Inc はんだ接合デバイス及び受信モジュール
US8970010B2 (en) * 2013-03-15 2015-03-03 Cree, Inc. Wafer-level die attach metallization
PT3040390T (pt) * 2013-08-29 2019-09-05 Mitsui Chemicals Tohcello Inc Película adesiva e método para a fabricação de dispositivo semicondutor
JP6365919B2 (ja) 2013-09-27 2018-08-01 富士電機株式会社 半導体装置の製造方法
JP6305127B2 (ja) * 2014-03-12 2018-04-04 三菱電機株式会社 半導体レーザ光源
JP6544354B2 (ja) * 2014-06-27 2019-07-17 ソニー株式会社 半導体装置の製造方法
DE102016117826B4 (de) * 2016-09-21 2023-10-19 Infineon Technologies Ag Elektronikmodul und herstellungsverfahren dafür
JP6512231B2 (ja) * 2017-01-27 2019-05-15 トヨタ自動車株式会社 半導体装置
JP6901196B2 (ja) * 2017-05-09 2021-07-14 住友電工デバイス・イノベーション株式会社 半導体モジュール、及び半導体モジュールの製造方法
JP6355092B1 (ja) * 2017-05-11 2018-07-11 パナソニックＩｐマネジメント株式会社 はんだ合金およびそれを用いた接合構造体

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261551A (ja) 2005-03-18 2006-09-28 Toyota Motor Corp 半導体モジュール及びその製造方法
JP2006351926A (ja) 2005-06-17 2006-12-28 Auto Network Gijutsu Kenkyusho:Kk 回路基板、電子部品及び電気接続箱

Also Published As

Publication number Publication date
CN110648978A (zh) 2020-01-03
JP2020004806A (ja) 2020-01-09
US20210242162A1 (en) 2021-08-05
US20190393182A1 (en) 2019-12-26
US11031365B2 (en) 2021-06-08

Similar Documents

Publication Publication Date Title
US5770468A (en) Process for mounting a semiconductor chip to a chip carrier by exposing a solder layer to a reducing atmosphere
KR101704592B1 (ko) 집적 회로 냉각 시스템을 위한 선택적인 솔더 씰 인터페이스를 형성하기 위한 방법
US6759599B2 (en) Circuit board, method for manufacturing same, and high-output module
US5138439A (en) Semiconductor device
JP2001185519A (ja) 半導体装置及びその製造方法
JPH0758258A (ja) 改良された放熱能力を有する半導体デバイス
JP2505065B2 (ja) 半導体装置およびその製造方法
JP2006261569A (ja) サブマウントおよびその製造方法
JP7168280B2 (ja) 半導体装置、および、半導体チップの搭載方法
US11380601B2 (en) Semiconductor device and method for manufacturing semiconductor device
US20060270194A1 (en) Semiconductor package and method for forming the same
US20030006500A1 (en) Circuit board, method for manufacturing same, and high-output module
JP2017005073A (ja) 電子装置の製造方法
JP7332130B2 (ja) 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置
JPH11238870A (ja) 半導体装置とその製造方法
JP2004158739A (ja) 樹脂封止型半導体装置およびその製造方法
JPH07176760A (ja) Ｐｈｓ構造を有するウエハおよびその製造方法
JP2758888B2 (ja) 半導体装置
JP3463790B2 (ja) 配線基板
JPH0846042A (ja) バイアホールの形成方法
JPH0870069A (ja) 半導体装置
JP2697683B2 (ja) 半導体装置及びその製造方法
KR100418869B1 (ko) 히트 싱크(Heat Sink) 제조방법
JP2001176761A (ja) 薄層基板半導体装置及びその製造方法
JP2848488B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20210322

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220520

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221021

R150 Certificate of patent or registration of utility model

Ref document number: 7168280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250