JP7326725B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、トレンチゲート構造は、半導体基板に形成したトレンチ内にＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、トレンチゲート構造は、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造と比べて、チップ面積の縮小化もしくは低オン抵抗化またはその両方を図ることができる。
従来の半導体装置の構造について説明する。図１７は、従来の半導体装置の構造を示す断面図である。図１７は、図１８の切断線ＡＡ－ＡＡ’における断面構造である。図１８は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１８には、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６、トレンチ１０７およびゲート電極１０９のレイアウトを示し、ゲート絶縁膜１０８を図示省略する。
図１７，１８に示す従来の半導体装置は、半導体基板１１０に形成したトレンチ１０７の内部にゲート絶縁膜１０８を介してゲート電極１０９を埋め込んだトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）である。
この従来のトレンチゲート構造のＭＯＳＦＥＴでは、オン動作時に、ドレイン電極１１３にソース電極１１２に対して正の電圧が印加された状態で、ゲート電極１０９にゲートしきい値電圧Ｖｔｈ以上のゲート電圧が印加される。これによって、ｐ型ベース領域１０４の、ｎ+型ソース領域１０５とｎ型電流拡散領域１０３とに挟まれた、トレンチ１０７の側壁に沿った部分にｎ型の反転層（チャネル）１０４ａが形成される。
チャネル１０４ａが形成されることで、ドレイン電極１１３からｎ-型ドリフト領域１０２、ｎ型電流拡散領域１０３、チャネル１０４ａおよびｎ+型ソース領域１０５を経由してソース電極１１２へと主電流（ドレイン－ソース間電流）Ｉｄｓが流れ、ＭＯＳＦＥＴがオン状態となる。すなわち、従来のトレンチゲート構造では、ｎ+型ソース領域１０５とチャネル１０４ａとが接触した構造となっている。
ｐ++型コンタクト領域１０６は、ｎ+型ソース領域１０５よりもトレンチ１０７から離れた位置に配置されている。ｐ++型コンタクト領域１０６は、半導体基板１１０のおもて面に平行な方向にトレンチ１０７がストライプ状に延在する方向Ｘに所定の間隔で点在している。隣り合うトレンチ１０７間（メサ領域）１０７ａにおいて半導体基板１１０のおもて面の表面領域においてｐ++型コンタクト領域１０６を除く部分がｎ+型ソース領域１０５である。
ｎ型電流拡散領域１０３とは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。符号１１１は、層間絶縁膜である。符号１０１は、ｎ+型ドレイン領域である。符号１２１，１２２は、ＭＯＳＦＥＴのオフ時にゲート絶縁膜１０８にかかる電界を抑制するｐ+型領域である。符号１２３は、トレンチ１０７の底部付近よりもメサ領域１０７ａの中央付近の耐圧を低下させアバランシェ電流が流れやすい領域を形成するためのｎ型領域である。
従来の半導体装置として、ｎ+型エミッタ領域の内部にトレンチの側壁に沿ってｐ+型制限層を設けることで、ｎ+型エミッタ領域における不純物濃度の高い部分をなくした装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｎ+型エミッタ領域における不純物濃度の高い部分をなくすことで、ｎ+型エミッタ領域のシート抵抗を増加させて短絡耐量を向上させている。
特開２００６－１２０７８９号公報
しかしながら、上述した従来の半導体装置（図１７，１８参照：以下、従来例とする）では、ドレイン電極１１３にソース電極１１２に対して印加される正の電圧（ドレイン－ソース間電圧）Ｖｄｓの増加に伴って、ドレイン電極１１３からチャネル１０４ａを経由してソース電極１１２へ流れるドレイン－ソース間電流Ｉｄｓが大きくなる（後述する図１６の従来例を参照）。このため、チップ面積を縮小化したり、低オン抵抗化するほど、ドレイン－ソース間電流Ｉｄｓが定格電流を超える領域（以下、大電流領域とする）１３２での短絡耐量が低くなり、熱破壊を引き起こす虞がある。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を維持することができるとともに、短絡耐量を増加させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明は、本発明者による次のような知見に基づいてなされたものである。図１６は、本発明にかかる半導体装置の電圧－電流特性の理想曲線を示す特性図である。図１６に示すように、本発明にかかる半導体装置を、ドレイン－ソース間電流Ｉｄｓが定格電流以下である領域（以下、定格領域とする）１３１で低オン抵抗となり、大電流領域１３２で高オン抵抗となる構造として、短絡時に大電流領域１３２におけるドレイン－ソース間電流Ｉｄｓを小さくすることで（符号１３０の枠で囲む部分）、半導体装置の発熱が抑制されて短絡耐量を増加させることができることを見出した。その理由は、半導体装置の発熱に寄与する電力Ｗは、オン抵抗Ｒとドレイン－ソース間電流Ｉｄｓの２乗との乗算で得られるからである（Ｗ＝Ｒ×（Ｉｄｓ）2）。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体層は、シリコンよりもバンドギャップが広い半導体からなる半導体基板の裏面を構成する。第１導電型の第２半導体層は、前記半導体基板の、前記第１半導体層よりもおもて面側に、前記第１半導体層に接して設けられ、前記半導体基板を構成する。第２導電型の第３半導体層は、前記半導体基板の、前記第１半導体層および前記第２半導体層を除く部分であり、前記半導体基板のおもて面を構成する。
前記第３半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。前記第３半導体層の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記第１半導体領域よりも不純物濃度が低い。第２導電型の第３半導体領域は、前記第３半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である。トレンチは、前記半導体基板のおもて面から前記第３半導体層を厚さ方向に貫通して前記第２半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。
第１電極は、前記半導体基板のおもて面に設けられ、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられ、前記第１半導体層に電気的に接続されている。前記トレンチは、前記半導体基板のおもて面に平行に直線状に延在する。前記第１半導体領域は、前記ゲート絶縁膜と離れて配置されている。前記第２半導体領域は、前記第３半導体領域の、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分にオン動作時に形成される第１導電型の反転層と、前記第１半導体領域と、の間において前記第１半導体領域および前記反転層に接し、前記トレンチの長手方向に連続して設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記半導体基板のおもて面よりも前記第２電極側に深い位置で、前記反転層よりも前記第１電極側に浅い位置に配置され、かつ前記半導体基板のおもて面から前記第１半導体領域よりも前記第２電極側に深い位置に達することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の厚さは、前記第１半導体領域の厚さよりも薄いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域の、前記第２電極側の表面の全面に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層の内部に選択的に設けられ、前記第１電極に電気的に接続された、前記第３半導体層よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備える。前記第３半導体領域は、前記第３半導体層の、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域を除く部分である。前記第１半導体領域と前記第４半導体領域とは、前記半導体基板のおもて面に平行な直線状の前記トレンチが延在する方向に交互に繰り返し配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第１半導体領域と前記ゲート絶縁膜との間に配置されている。前記第２半導体領域は、前記半導体基板のおもて面から前記第４半導体領域よりも前記第２電極側に深い位置に達する。前記第２半導体領域は、前記第４半導体領域の、前記第１半導体領域よりも前記ゲート絶縁膜側における前記第２電極側の表面に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第３半導体層の内部に第２導電型不純物が導入されてなる第１導電型拡散領域である。前記第２半導体領域は、前記第４半導体領域の、前記第２電極側の表面に接する第１部分で、前記ゲート絶縁膜から前記第１部分より離れた第２部分の厚さよりも前記第１部分の厚さが薄くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の前記第１部分の厚さは、０．０５μｍ以上０．２５μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１の第２導電型領域、第２の第２導電型領域および第１導電型の第５半導体領域をさらに備える。前記第１の第２導電型領域は、前記第２半導体層の内部において前記トレンチの底部に厚さ方向に対向し、前記第３半導体領域と離れて選択的に設けられている。前記第２の第２導電型領域は、前記第２半導体層の内部に、前記トレンチおよび前記第１の第２導電型領域と離れて、かつ前記第３半導体領域に接して設けられている。前記第５半導体領域は、前記第２半導体層の内部において前記第２の第２導電型領域よりも前記第２電極側に選択的に設けられ、前記第２の第２導電型領域に厚さ方向に対向することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の、前記第３半導体層との界面側の表面層に、前記第２半導体層よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備える。前記トレンチの底部は前記第６半導体領域の内部で終端している。前記第１の第２導電型領域および前記第２の第２導電型領域は、前記第６半導体領域の内部に選択的に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、４×１０17／ｃｍ3以上３×１０18／ｃｍ3以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、３×１０19／ｃｍ3以上３×１０20／ｃｍ3以下であることを特徴とする。
上述した発明によれば、第２電極から第１，２半導体層、反転層、第２半導体領域および第１半導体領域を経由して第１電極へ向かって流れる主電流が定格電流以下である間は所定のオン抵抗が維持され、定格電流を超える大電流となったときにだけ、定格電流時のオン抵抗に、第２半導体領域による抵抗値を加算したオン抵抗とすることができる。
本発明にかかる半導体装置によれば、オン抵抗を維持することができるとともに、短絡耐量を増加させることができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施例のｎ型シャント抵抗領域の厚さと定格電圧Ｖｏｎおよび飽和電流密度との関係をシミュレーションした結果を示す特性図である。 定格電圧および飽和電流密度の定義を説明するための説明図である。 本発明にかかる半導体装置の電圧－電流特性の理想曲線を示す特性図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１，２は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１，２は、それぞれ図３，４の切断線Ａ－Ａ’，Ｂ－Ｂ’における断面構造である。図３，４は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図３，４は、それぞれメサ領域７ａを図１，２の切断線Ｃ１－Ｃ１，Ｃ２－Ｃ２で半導体基板１０のおもて面に平行に切断した平面であり、半導体基板１０のおもて面から異なる深さにおけるｎ+型ソース領域５、ｎ型シャント抵抗領域（第２半導体領域）１５およびｐ++型コンタクト領域６（第４半導体領域）のレイアウトを示している。図３，４ではゲート絶縁膜８を図示省略する。
図１～４に示す実施の形態１にかかる半導体装置は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴであり、ｎ型シャント抵抗領域１５を備える。ｎ型シャント抵抗領域１５は、短絡時に大電流領域１３２（図１６参照）における主電流（ドレイン－ソース間電流Ｉｄｓ）を小さくするための抵抗体となる。図１には、素子がオン状態のときに主電流が流れる活性領域のみを示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。エッジ終端領域は、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する耐圧構造を有する。耐圧とは、素子が使用電圧で誤動作や破壊を起こさない上限側の電圧である。
ＭＯＳゲートは、ｐ型ベース領域（第３半導体領域）４、ｎ+型ソース領域（第１半導体領域）５、ｎ型シャント抵抗領域１５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８、ゲート電極９で構成される。具体的には、半導体基板１０は、例えば、炭化珪素からなるｎ+型出発基板（第１半導体層）４１のおもて面にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第２，３半導体層）４２，４３を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。ｎ+型出発基板４１は、ｎ+型ドレイン領域１を構成する。半導体基板１０の、ｐ型炭化珪素層４３側の主面をおもて面とし、ｎ+型出発基板４１側の主面（ｎ+型出発基板４１の裏面）を裏面とする。
ｎ-型炭化珪素層４２の内部には、ｐ型炭化珪素層４３に接して、ｎ型電流拡散領域（第６半導体領域）３が設けられている。ｎ型電流拡散領域３は、ｎ-型炭化珪素層４２とｐ型炭化珪素層４３との境界に沿って一様な厚さで設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ-型炭化珪素層４２の、ｎ型電流拡散領域３を除く部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域３の内部に、第１，２ｐ+型領域（第１，２の第２導電型領域）２１，２２がそれぞれ選択的に設けられている。第１，２ｐ+型領域２１，２２は、ｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合により、ＭＯＳＦＥＴのオフ時にゲート絶縁膜８にかかる電界を抑制する機能を有する。
第１ｐ+型領域２１は、ｐ型ベース領域４と離れて設けられ、かつトレンチ７の底部に厚さ方向Ｚに対向する。第１ｐ+型領域２１の内部でトレンチ７の底部が終端していてもよい。第２ｐ+型領域２２は、隣り合うトレンチ７間（メサ領域）７ａにおいてｐ型ベース領域４に接し、かつ第１ｐ+型領域２１およびトレンチ７と離れて設けられている。第２ｐ+型領域２２は、メサ領域７ａの略中央に設けられていてもよい。第２ｐ+型領域２２は、第１ｐ+型領域２１に部分的に連結されていてもよい。第２ｐ+型領域２２の直下（ｎ+型ドレイン領域１側）においてｎ-型ドリフト領域２の内部に、ｎ型領域２３（第５半導体領域）が選択的に設けられている。ｎ型領域２３は、第１ｐ+型領域２１付近よりも第２ｐ+型領域２２付近の耐圧を低下させる機能を有する。
ｐ型炭化珪素層４３の内部には、ｎ+型ソース領域５、ｎ型シャント抵抗領域１５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｐ型炭化珪素層４３の、ｎ+型ソース領域５、ｎ型シャント抵抗領域１５およびｐ++型コンタクト領域６を除く部分がｐ型ベース領域４である。メサ領域７ａにおいて半導体基板１０のおもて面には、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に露出されている。ｎ型シャント抵抗領域１５は、ＭＯＳＦＥＴのオン動作時にｐ型ベース領域４の内部においてトレンチ７の側壁に沿って形成されるチャネル（ｎ型の反転層）４ａと、ｎ+型ソース領域５と、の間に設けられ、これらｎ+型ソース領域５およびチャネル４ａに接する。
また、ｎ型シャント抵抗領域１５は、半導体基板１０のおもて面よりもドレイン側（ドレイン電極（第２電極）１３側）に深い位置に配置され、半導体基板１０のおもて面には露出されていない。半導体基板１０のおもて面と、ｎ型シャント抵抗領域１５と、の間には、ｐ型ベース領域４の一部（以下、第１部分とする）１４ａおよびｎ+型ソース領域５が配置されている。ｎ+型ソース領域５は、半導体基板１０のおもて面から厚さ方向Ｚにｎ型シャント抵抗領域１５に達し、ｎ型シャント抵抗領域１５の内部で終端している。ｎ+型ソース領域５のドレイン側の表面全面がｎ型シャント抵抗領域１５に接する。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、トレンチ７の側壁のゲート絶縁膜８から離れた位置に配置されている。
ｐ型ベース領域４の、ｎ型シャント抵抗領域１５よりもソース側（ソース電極（第１電極）１２側）の第１部分１４ａと、ｎ型シャント抵抗領域１５よりもドレイン側の第２部分１４ｂとは、ｐ++型コンタクト領域６により電気的に接続されている。ｎ型シャント抵抗領域１５は、トレンチ７の側壁から離れる方向へｐ++型コンタクト領域６に達する程度に延在して終端し、ｐ++型コンタクト領域６に接する。ｎ型シャント抵抗領域１５およびｐ++型コンタクト領域６と、ｎ型電流拡散領域３と、の間はｐ型ベース領域４の第２部分１４ｂである。ｐ++型コンタクト領域６は、半導体基板１０のおもて面から厚さ方向Ｚにｎ+型ソース領域５よりもドレイン側へ深い位置まで達していてもよい。
ｐ++型コンタクト領域６がｎ型シャント抵抗領域１５よりもドレイン側へ深い位置にまで達する場合、例えば、ｎ型シャント抵抗領域１５は、ｐ型ベース領域４をソース側の第１部分１４ａとドレイン側の第２部分１４ｂとに分割するように配置される。ｐ++型コンタクト領域６は、半導体基板１０のおもて面からｎ型シャント抵抗領域１５を厚さ方向Ｚに貫通して、ｐ型ベース領域４の第２部分１４ｂに達する。半導体基板１０のおもて面からｎ+型ソース領域５よりもドレイン側に深い位置において半導体基板１０のおもて面側から見たときに、ｐ++型コンタクト領域６は、第１方向Ｘに所定の間隔で点在し、その周囲はｎ型シャント抵抗領域１５に囲まれている（図４参照）。
ｎ型シャント抵抗領域１５の不純物濃度は、ｎ型電流拡散領域３の不純物濃度以上であり、かつｎ+型ソース領域５の不純物濃度よりも低い。また、ｎ型シャント抵抗領域１５は、オン動作時に主電流が流れる程度に可能な限り、不純物濃度を低くし、かつ厚さｔ１を厚くして高抵抗とすることがよい。ｎ型シャント抵抗領域１５の厚さｔ１は、ｎ+型ソース領域５の、半導体基板１０のおもて面からの深さ（ｎ+型ソース領域５の厚さ）ｄ２よりも薄い。また、ｎ型シャント抵抗領域１５は高抵抗であることがよいため、ｎ型シャント抵抗領域１５の不純物濃度は低いほど好ましい。
ｎ型シャント抵抗領域１５の、半導体基板１０のおもて面からの深さｄ１は、従来構造（図１７，１８参照）のｎ+型ソース領域１０５の深さｄ１０１と同程度（例えば０．５５μｍ程度）として、従来構造と同程度のチャネル長とすることが好ましい。チャネル長とは、チャネル４ａのトレンチ７の側壁に沿った部分の厚さ方向Ｚの長さである。したがって、ｎ型シャント抵抗領域１５の不純物濃度によって、ｎ型シャント抵抗領域１５の抵抗値を調整することが好ましい。
具体的には、ｎ型シャント抵抗領域１５の不純物濃度は、例えば１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下程度であることがよい。また、ｎ型シャント抵抗領域１５の不純物濃度は、チャネル４ａの不純物濃度よりも高いことがよい。具体的には、ｎ型シャント抵抗領域１５の不純物濃度は、例えば４×１０17／ｃｍ3以上３×１０18／ｃｍ3以下程度であることが好ましい。ｎ型電流拡散領域３の不純物濃度は、例えば１×１０17／ｃｍ3程度であってもよい。
ｎ+型ソース領域５の不純物濃度は、例えば３×１０19／ｃｍ3以上３×１０20／ｃｍ3以下程度であってもよい。ｎ+型ソース領域５の、半導体基板１０のおもて面からの深さｄ２は、例えば０．１５μｍ程度であってもよい。ｐ++型コンタクト領域６の、半導体基板１０のおもて面からの深さ（ｐ++型コンタクト領域６の厚さ）ｄ３は、例えば０．３５μｍ以上０．４５μｍ以下程度であってもよい。
トレンチ７は、ｎ+型ソース領域５およびｐ++型コンタクト領域６から離れた位置において、半導体基板１０のおもて面からｐ型炭化珪素層４３を厚さ方向Ｚに貫通してｎ型電流拡散領域３に達する。すなわち、トレンチ７は、半導体基板１０のおもて面からｐ型ベース領域４の第１部分１４ａ、ｎ型シャント抵抗領域１５およびｐ型ベース領域４の第２部分１４ｂ、を貫通してｎ型電流拡散領域３に達する。ｐ型ベース領域４およびｎ型シャント抵抗領域１５は、トレンチ７の側壁に露出され、トレンチ７の側壁においてゲート絶縁膜８を挟んでゲート電極９に対向する。
具体的には、トレンチ７は、例えば、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘにストライプ状に延在している。トレンチ７の幅ｗ１は、例えば０．７μｍ程度である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体基板１０のおもて面に平行な方向でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙにトレンチ７の側壁のゲート絶縁膜８から離れて配置され、メサ領域７ａの略中央において第１方向Ｘに交互に繰り返し配置されている。ｐ型ベース領域４の第１部分１４ａおよびｎ型シャント抵抗領域１５は、トレンチ７と、ｎ+型ソース領域５およびｐ++型コンタクト領域６と、の間に、第１方向Ｘに平行な直線状に配置されている（図３参照）。
１つのトレンチ７を挟んで隣り合うｎ+型ソース領域５間の距離ｗ１１は、例えば２．４μｍ程度であってもよい。１つのトレンチ７を挟んで隣り合うｐ++型コンタクト領域６の距離ｗ１２は、例えば、１つのトレンチ７を挟んで隣り合うｎ+型ソース領域５間の距離ｗ１１と同じである。ｎ+型ソース領域５およびｐ++型コンタクト領域６の第１方向Ｘの幅ｗ２１ｘ，ｗ２２ｘは、例えば１．０μｍ以上６．５μｍ以下程度であってもよい。ｎ+型ソース領域５およびｐ++型コンタクト領域６の第２方向Ｙの幅ｗ２１ｙ，ｗ２２ｙは、例えば１．０μｍ程度であってもよい。
トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。層間絶縁膜１１は、ゲート電極９を覆うように、半導体基板１０のおもて面上に設けられている。層間絶縁膜１１のコンタクトホール１１ａ間の幅ｗ２は、例えば１．８μｍ程度であってもよい。ソース電極１２は、コンタクトホール１１ａを介してｐ型ベース領域４の第１部分１４ａ、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接し、かつ層間絶縁膜１１によりゲート電極９と電気的に絶縁されている。半導体基板１０の裏面に、ｎ+型ドレイン領域１に接してドレイン電極１３が設けられている。
このようにｎ+型ソース領域５およびｎ型シャント抵抗領域１５を配置することで、上述した実施の形態１にかかる半導体装置のオン動作時、ｐ型ベース領域４の、ｎ型シャント抵抗領域１５とｎ型電流拡散領域３とに挟まれた、トレンチ７の側壁に沿った部分にｎ型の反転層（チャネル）４ａが形成される。すなわち、上述した実施の形態１にかかる半導体装置は、トレンチ７の側壁に沿った部分で、ｎ型シャント抵抗領域１５とチャネル４ａとが接触した構造となっている。
以上、説明したように、実施の形態１によれば、ｐ型ベース領域の内部において、ｎ+型ソース領域がトレンチから離れて配置され、ｎ+型ソース領域とチャネルとの間に、ｎ+型ソース領域よりも不純物濃度の低いｎ型シャント抵抗領域が配置される。これによって、ドレイン電極からチャネル、ｎ型シャント抵抗領域およびｎ+型ソース領域を経由してソース電極へ向かって流れる主電流が定格電流以下である間は所定のオン抵抗が維持され、定格電流を超える大電流となったときにだけ、定格電流時のオン抵抗に、ｎ型シャント抵抗領域による抵抗値を加算したオン抵抗とすることができる。このため、定常オン動作時には、所定のオン抵抗を維持することができるとともに、大電流が流れる異常時には、短絡耐量を増加させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図５，６は、実施の形態２にかかる半導体装置の構造を示す断面図である。図５，６は、それぞれ図７～９の切断線Ｄ－Ｄ’，Ｅ－Ｅ’における断面構造である。図７～９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図７～９は、それぞれメサ領域７ａを図５，６の切断線Ｆ１－Ｆ１～Ｆ３－Ｆ３で半導体基板１０のおもて面に平行に切断した平面であり、半導体基板１０のおもて面から異なる深さにおけるｎ+型ソース領域５、ｎ型シャント抵抗領域２５およびｐ++型コンタクト領域２６のレイアウトを示している。図７～９ではゲート絶縁膜８を図示省略する。
実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、メサ領域７ａにおいて半導体基板１０のおもて面に、ｎ+型ソース領域５およびｐ++型コンタクト領域２６のみがそれぞれ選択的に露出されている点である。具体的には、メサ領域７ａにおける半導体基板１０のおもて面の表面領域において、ｎ+型ソース領域５は、第１方向Ｘに所定の間隔で点在し、その周囲をｐ++型コンタクト領域２６に囲まれている（図７参照）。
すなわち、ｐ++型コンタクト領域２６は、第１方向Ｘに隣り合うｎ+型ソース領域５間に配置されるとともに、ｎ+型ソース領域５とゲート絶縁膜８との間においてトレンチ７の側壁に沿って第１方向Ｘに延在している。ソース電極１２は、ｎ+型ソース領域５およびｐ++型コンタクト領域２６のみに接する。ｐ++型コンタクト領域２６の、半導体基板１０のおもて面からの深さｄ１３は、ｎ+型ソース領域５の、半導体基板１０のおもて面からの深さｄ２よりも深くてもよい。
ｎ型シャント抵抗領域２５は、メサ領域７ａにおいてｎ+型ソース領域５およびｐ++型コンタクト領域２６よりもドレイン側に深い位置に配置されている。ｎ型シャント抵抗領域２５は、実施の形態１と同様に、チャネル２４ａとｎ+型ソース領域５との間に配置され、これらｎ+型ソース領域５およびチャネル２４ａと接する。ｎ型シャント抵抗領域２５は、ゲート絶縁膜８から離れた部分において、実施の形態１と同様にｎ+型ソース領域５のドレイン側の表面全面に接する。
ｎ型シャント抵抗領域２５は、ｎ+型ソース領域５よりもゲート絶縁膜８側の（以下、第１部分とする）２５ａにおいてｐ++型コンタクト領域２６のドレイン側の表面に接する。ｎ型シャント抵抗領域２５のうち、ゲート絶縁膜８側の第１部分２５ａは、ｐ++型コンタクト領域２６を形成するためのｐ型不純物のイオン注入によりｐ型に打ち返され、ゲート絶縁膜８から離れた部分（以下、第２部分とする）２５ｂの厚さｔ１２よりも厚さｔ１１が薄くなっている。
例えば、ｐ型炭化珪素層４３の内部にイオン注入によりｎ型シャント抵抗領域２５およびｐ++型コンタクト領域２６をそれぞれ選択的に形成するにあたって、ｎ型シャント抵抗領域２５の不純物濃度をｐ++型コンタクト領域２６の不純物濃度よりも低くする。これに加えて、ｎ型シャント抵抗領域２５の、半導体基板１０のおもて面からの深さｄ１１を、ｐ++型コンタクト領域２６の、半導体基板１０のおもて面からの深さｄ１３よりも深くする。
そして、ｐ++型コンタクト領域２６を形成するための例えばアルミニウム（Ａｌ）等のｐ型不純物のイオン注入の加速エネルギーを、ｎ型シャント抵抗領域２５の第１部分２５ａが所定の厚さｔ１１で残る程度に、ｎ型シャント抵抗領域２５を形成するための例えばリン（Ｐ）等のｎ型不純物のイオン注入の加速エネルギーよりも低くすればよい。これによって、ｎ型シャント抵抗領域２５の第１部分２５ａを所定の厚さｔ１１で制御性良く残すことができる。
ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１は、例えば０．０５μｍ以上０．２５μｍ以下程度であることが好ましい。ｎ型シャント抵抗領域２５のうち、ゲート絶縁膜８から離れた第２部分２５ｂとは、ｎ型シャント抵抗領域２５の、ｎ+型ソース領域５のドレイン側の表面に接する部分である。ｎ型シャント抵抗領域２５、ｎ+型ソース領域５およびｐ++型コンタクト領域２６の、半導体基板１０のおもて面からの各深さｄ１１，ｄ２，ｄ１３は、実施の形態１と同程度である（ｄ１１＝ｄ１、ｄ１３＝ｄ３）。
ｐ型炭化珪素層４３の、ｎ+型ソース領域５、ｎ型シャント抵抗領域２５およびｐ++型コンタクト領域２６よりもドレイン側の部分がｐ型ベース領域２４であり、ｐ型ベース領域２４は半導体基板１０のおもて面には露出されていない。ｐ型ベース領域２４は、第１方向Ｘに隣り合うｎ+型ソース領域５間においてｐ++型コンタクト領域２６に接する。すなわち、ｐ型ベース領域２４の、ｐ++型コンタクト領域２６に接する部分は、半導体基板１０のおもて面側から見て第１方向Ｘに点在して配置され、その周囲はｎ型シャント抵抗領域２５に囲まれている（図９参照）。
ｐ型ベース領域２４の、ｐ++型コンタクト領域２６に接する部分の第１，２方向Ｙの幅ｗ２２ｘ’，ｗ２２ｙ’は、それぞれ、例えば実施の形態１のｐ++型コンタクト領域６の第１，２方向Ｙの幅ｗ２２ｘ，ｗ２２ｙ（図４参照）と同じである。１つのトレンチを挟んで隣り合うｐ型ベース領域２４の、ｐ++型コンタクト領域２６に接する部分の距離ｗ１２’は、例えば、１つのトレンチ７を挟んで隣り合うｐ++型コンタクト領域６の距離ｗ１２（図４参照）と同じである。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１０，１１は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置を半導体基板１０のおもて面側から見たレイアウトを示す平面図は、図３，４と同じであるので、ここでも図３，４を用いて説明する。図１０，１１は、それぞれ図３，４の切断線Ａ－Ａ’，Ｂ－Ｂ’における断面構造である。
実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、トレンチ７の底部に厚さ方向Ｚに対向する第１ｐ+型領域２１を省いた点である。１つのトレンチ７を挟んで隣り合うｎ+型ソース領域５間の距離ｗ１１を実施の形態１（図１参照）よりも狭めたときに第１ｐ+型領域２１を省略してもよい。そして、第１ｐ+型領域２１を省略する際は、第１ｐ+型領域２１付近よりも第２ｐ+型領域２２付近の耐圧を低下させる機能を有するｎ型領域２３（第５半導体領域）も省略することができる。実施の形態３にかかる半導体装置の、その他の構成は実施の形態１と同じであるので、説明を省略する。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１２，１３は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置を半導体基板１０のおもて面側から見たレイアウトを示す平面図は、図３，４と同じであるので、ここでも図３，４を用いて説明する。図１２，１３は、それぞれ図３，４の切断線Ａ－Ａ’，Ｂ－Ｂ’における断面構造である。
実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、隣り合うトレンチ７の間に、トレンチ７よりも浅いトレンチ７ｂを設け、このトレンチ７ｂの底部に厚さ方向Ｚにｎ+型ソース領域５およびｐ++型コンタクト領域６を設けた点である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型ベース領域４の第１部分１４ａよりもトレンチ７ｂの深さ分だけ厚さ方向Ｚに落とし込んだ形状となっており、いわゆるコンタクトトレンチを構成している。なお、実施の形態４において、実施の形態１と同様に第１ｐ+型領域２１およびｎ型領域２３（第５半導体領域）を設けてもよい。
（実施例）
次に、ｎ型シャント抵抗領域２５の不純物濃度、および、ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１について検証した。図１４は、実施例のｎ型シャント抵抗領域の厚さと定格電圧Ｖｏｎおよび飽和電流密度との関係をシミュレーションした結果を示す特性図である。図１４の横軸はｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１であり、縦軸は定格電圧Ｖｏｎと飽和電流密度とを乗算した値（＝定格電圧Ｖｏｎ×飽和電流密度）である。図１５は、定格電圧および飽和電流密度の定義を説明するための説明図である。図１５には、図１６の電圧－電流特性の理想曲線を示す。
上述した実施の形態２にかかる半導体装置の構造を備えたＭＯＳＦＥＴ（図５～９参照：以下、実施例とする）において、ｎ型シャント抵抗領域２５の不純物濃度、および、ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１を種々変更した場合の定格電圧Ｖｏｎおよび飽和電流密度をシミュレーションした結果を図１４に示す。実施例のｎ型シャント抵抗領域２５の不純物濃度は、５×１０17／ｃｍ3～３×１０19／ｃｍ3の間で種々変更した。ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１は、０．０５μｍ～０．４μｍの間で種々変更した。
また、図１４には、従来構造（図１７，１８参照：以下、従来例とする）の定格電圧Ｖｏｎおよび飽和電流密度をシミュレーションした結果を示す。ｎ型シャント抵抗領域を有していないこと以外の従来例の条件は実施例と同様である。定格電圧Ｖｏｎは、オン動作時にドレイン－ソース間電流Ｉｄｓが定格電流に達したときに、ソース電極１２に対してドレイン電極１３に印加されている正の電圧（ドレイン－ソース間電圧）Ｖｄｓである。定格電流は、例えば６００Ａ／ｃｍ2である。飽和電流密度とは、大電流領域１３２で飽和するドレイン－ソース間電流Ｉｄｓの電流密度である（図１５）。
定格電圧Ｖｏｎおよび飽和電流密度ともに低いことが好ましい。このため、図１４の縦軸に示す「定格電圧Ｖｏｎ×飽和電流密度」の数値は小さいことが好ましい。したがって、図１４に示す結果から、ｎ型シャント抵抗領域２５の不純物濃度は、３×１０18／ｃｍ3以下程度であることが好ましい。ｎ型シャント抵抗領域２５の不純物濃度が３×１０18／ｃｍ3を超える場合、「定格電圧Ｖｏｎ×飽和電流密度」が従来例と同程度となることが確認されたからである。
また、図１４に示す結果から、ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１は０．２５μｍ以下であることが好ましい。ｎ型シャント抵抗領域２５の不純物濃度を最も低濃度の５×１０17／ｃｍ3とした試料において、ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１が０．２５μｍ以下である場合に、「定格電圧Ｖｏｎ×飽和電流密度」が小さくなることが確認されたからである。
また、ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１が０．０５μｍである場合、イオン注入による厚さｔ１１の制御が困難となる。このため、ｎ型シャント抵抗領域２５の第１部分２５ａの厚さｔ１１は０．０５μｍ以上とすることが好ましい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ型シャント抵抗領域を形成するための例えばリン（Ｐ）等のｎ型不純物のイオン注入の加速エネルギーを調整することで、ｐ++型コンタクト領域のドレイン側の表面に接する第１部分の厚さを決めることができる。また、ｎ型シャント抵抗領域を形成するための例えばリンのイオン注入の制御性は悪いが、実施の形態２によれば、ｎ型シャント抵抗領域の、ｐ++型コンタクト領域のドレイン側の表面に接する第１部分の厚さを、ｎ型シャント抵抗領域を形成するためのリン等のｎ型不純物のイオン注入の加速エネルギーと、ｐ++型コンタクト領域を形成するため例えばアルミニウム等のｐ型不純物のイオン注入の加速エネルギーと、で決定することができる。このため、第１部分の厚さが薄いｎ型シャント抵抗領域を形成することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、炭化珪素を半導体材料として用いる場合を例に説明しているが、これに限らず、炭化珪素以外にも、窒化ガリウム（ＧａＮ）等のシリコンよりもバンドギャップが広い半導体を半導体材料として用いる場合にも本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に炭化珪素を半導体材料として用いた半導体装置に適している。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
４，２４ ｐ型ベース領域
４ａ，２４ａ チャネル（ｎ型の反転層）
５ ｎ+型ソース領域
６，２６ ｐ++型コンタクト領域
７ トレンチ
７ａ メサ領域
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基板
１１ 層間絶縁膜
１１ａ コンタクトホール
１２ ソース電極
１３ ドレイン電極
１４ａ ｐ型ベース領域の第１部分
１４ｂ ｐ型ベース領域の第２部分
１５，２５ ｎ型シャント抵抗領域
２１ トレンチ底部のｐ+型領域（第１ｐ+型領域）
２２ メサ領域のｐ+型領域（第２ｐ+型領域）
２３ 第２ｐ+型領域の直下のｎ型領域
２５ａ ｎ型シャント抵抗領域のうち、ｐ++型コンタクト領域のドレイン側の表面に接する部分（第１部分）
２５ｂ ｎ型シャント抵抗領域のうち、ｎ+型ソース領域のドレイン側の表面に接する部分（第２部分）
４１ ｎ+型出発基板
４２ ｎ-型炭化珪素層
４３ ｐ型炭化珪素層
ｄ１，ｄ１１ ｎ型シャント抵抗領域の、半導体基板のおもて面からの深さ
ｄ２ ｎ+型ソース領域の、半導体基板のおもて面からの深さ
ｄ３，ｄ１３ ｐ++型コンタクト領域の半導体基板のおもて面からの深さ
ｔ１ ｎ型シャント抵抗領域の厚さ
ｔ１１ ｎ型シャント抵抗領域の第１部分の厚さ
ｔ１２ ｎ型シャント抵抗領域の第２部分の厚さ
ｗ１ トレンチの幅
ｗ２ コンタクトホール間の幅
ｗ１１ １つのトレンチを挟んで隣り合うｎ+型ソース領域間の距離
ｗ１２ １つのトレンチを挟んで隣り合うｐ++型コンタクト領域の距離
ｗ１２’ １つのトレンチを挟んで隣り合うｐ型ベース領域の、ｐ++型コンタクト領域に接する部分の距離
ｗ２１ｘ ｎ+型ソース領域の第１方向の幅
ｗ２１ｙ ｎ+型ソース領域の第２方向の幅
ｗ２２ｘ ｐ++型コンタクト領域の第１方向の幅
ｗ２２ｘ’ ｐ型ベース領域の、ｐ++型コンタクト領域に接する部分の第１方向の幅
ｗ２２ｙ ｐ++型コンタクト領域の第２方向の幅
ｗ２２ｙ’ ｐ型ベース領域の、ｐ++型コンタクト領域に接する部分の第２方向の幅
Ｘ 半導体基板のおもて面に平行にストライプ状にトレンチが延在する方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 厚さ方向

Claims (12)

  1. シリコンよりもバンドギャップが広い半導体からなる半導体基板と、
    前記半導体基板の裏面を構成する第１半導体層と、
    前記半導体基板の、前記第１半導体層よりもおもて面側に前記第１半導体層に接して設けられ、かつ前記第１半導体層よりも不純物濃度が低く、前記半導体基板を構成する第１導電型の第２半導体層と、
    前記半導体基板の、前記第１半導体層および前記第２半導体層を除く部分であり、前記半導体基板のおもて面を構成する第２導電型の第３半導体層と、
    前記第３半導体層のおもて面側に選択的に設けられた第１導電型の第１半導体領域と、
    前記第３半導体層の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域と、
    前記第３半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である第２導電型の第３半導体領域と、
    前記半導体基板のおもて面から前記第３半導体層を厚さ方向に貫通して前記第２半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記半導体基板のおもて面に設けられ、前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられ、前記第１半導体層に電気的に接続された第２電極と、
    を備え、
    前記トレンチは、前記半導体基板のおもて面に平行に直線状に延在し、
    前記第１半導体領域は、前記ゲート絶縁膜と離れて配置され、
    前記第２半導体領域は、
    前記第３半導体領域の前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分にオン動作時に形成される第１導電型の反転層と、前記第１半導体領域と、に接し、かつ、前記トレンチの長手方向に連続して設けられ、前記第１半導体領域における前記第２電極側の表面の全面に接することを特徴とする半導体装置。
  2. シリコンよりもバンドギャップが広い半導体からなる半導体基板と、
    前記半導体基板の裏面を構成する第１半導体層と、
    前記半導体基板の、前記第１半導体層よりもおもて面側に前記第１半導体層に接して設けられ、かつ前記第１半導体層よりも不純物濃度が低く、前記半導体基板を構成する第１導電型の第２半導体層と、
    前記半導体基板の、前記第１半導体層および前記第２半導体層を除く部分であり、前記半導体基板のおもて面を構成する第２導電型の第３半導体層と、
    前記第３半導体層のおもて面側に選択的に設けられた第１導電型の第１半導体領域と、
    前記第３半導体層の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域と、
    前記第３半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である第２導電型の第３半導体領域と、
    前記半導体基板のおもて面から前記第３半導体層を厚さ方向に貫通して前記第２半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記半導体基板のおもて面に設けられ、前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられ、前記第１半導体層に電気的に接続された第２電極と、
    を備え、
    前記トレンチは、前記半導体基板のおもて面に平行に直線状に延在し、
    前記第１半導体領域は、前記ゲート絶縁膜と離れて配置され、
    前記第３半導体層のおもて面側に選択的に設けられ、前記第１電極に電気的に接続された、前記第３半導体層よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備え、
    前記第３半導体領域は、前記第３半導体層の、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域を除く部分であり、
    前記第１半導体領域と前記第４半導体領域とは、前記半導体基板のおもて面に平行な直線状の前記トレンチが延在する方向に交互に繰り返し配置され、
    前記第４半導体領域は、前記第１半導体領域と前記ゲート絶縁膜との間に配置された第２導電型拡散領域であり、
    前記第２半導体領域は、
    前記第３半導体領域の、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分にオン動作時に形成される第１導電型の反転層と、前記第１半導体領域と、に接し、かつ、前記トレンチの長手方向に連続して設けられ、前記半導体基板のおもて面から前記第４半導体領域よりも前記第２電極側に深い位置に達し、前記第４半導体領域の、前記第１半導体領域よりも前記ゲート絶縁膜側における前記第２電極側の表面に接し、前記第４半導体領域の、前記第２電極側の表面に接する第１部分で、前記ゲート絶縁膜から前記第１部分より離れた第２部分の厚さよりも前記第１部分の厚さが薄くなっていることを特徴とする半導体装置。
  3. 前記第２半導体領域は、前記半導体基板のおもて面よりも前記第２電極側に深い位置で、前記反転層よりも前記第１電極側に浅い位置に配置され、かつ前記半導体基板のおもて面から前記第１半導体領域よりも前記第２電極側に深い位置に達することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域の厚さは、前記第１半導体領域の厚さよりも薄いことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記第２半導体領域は、前記第１半導体領域の、前記第２電極側の表面の全面に接することを特徴とする請求項２～４のいずれか一つに記載の半導体装置。
  6. 前記第２半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低いことを特徴とする請求項２に記載の半導体装置。
  7. 前記第２半導体領域の前記第１部分の厚さは、０．０５μｍ以上０．２５μｍ以下であることを特徴とする請求項２に記載の半導体装置。
  8. 前記第２半導体層の内部において前記トレンチの底部に厚さ方向に対向し、前記第３半導体領域と離れて選択的に設けられた第１の第２導電型領域と、
    前記第２半導体層の内部に、前記トレンチおよび前記第１の第２導電型領域と離れて、かつ前記第３半導体領域に接して設けられた第２の第２導電型領域と、
    前記第２半導体層の内部において前記第２の第２導電型領域よりも前記第２電極側に選択的に設けられ、前記第２の第２導電型領域に厚さ方向に対向する第１導電型の第５半導体領域と、
    をさらに備えることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  9. 前記第２半導体層の、前記第３半導体層との界面側の表面層に、前記第２半導体層よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備え、
    前記トレンチの底部は前記第６半導体領域の内部で終端し、
    前記第１の第２導電型領域および前記第２の第２導電型領域は、前記第６半導体領域の内部に選択的に設けられていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第２半導体領域の不純物濃度は、１×１０ 17 ／ｃｍ 3 以上１×１０ 19 ／ｃｍ 3 以下であることを特徴とする請求項１～９のいずれか一つに記載の半導体装置。
  11. 前記第２半導体領域の不純物濃度は、４×１０ 17 ／ｃｍ 3 以上３×１０ 18 ／ｃｍ 3 以下であることを特徴とする請求項１～１０のいずれか一つに記載の半導体装置。
  12. 前記第１半導体領域の不純物濃度は、３×１０ 19 ／ｃｍ 3 以上３×１０ 20 ／ｃｍ 3 以下であることを特徴とする請求項１～１１のいずれか一つに記載の半導体装置。

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7451981B2 (ja) * 2019-12-10 2024-03-19 富士電機株式会社 半導体装置
JP7443853B2 (ja) * 2020-03-17 2024-03-06 富士電機株式会社 炭化珪素半導体装置
EP4187617A4 (en) * 2020-10-23 2024-02-14 Nuvoton Technology Corporation Japan Semiconductor device
JP7285277B2 (ja) * 2021-03-31 2023-06-01 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
JP7287998B2 (ja) * 2021-03-31 2023-06-06 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
EP4123722B1 (en) * 2021-07-20 2024-04-03 Hitachi Energy Ltd Power semiconductor device
CN113990921B (zh) * 2021-10-18 2023-12-08 深圳市威兆半导体股份有限公司 半导体纵向器件及其生产方法
EP4333078A4 (en) 2021-12-17 2024-10-23 Fuji Electric Co., Ltd. Semiconductor device
CN114843346B (zh) * 2022-06-29 2022-09-20 瑞能半导体科技股份有限公司 低阻沟槽型碳化硅晶体管及其制造方法
JP2025042663A (ja) * 2023-09-15 2025-03-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
DE102024205558A1 (de) * 2024-06-17 2025-12-18 Robert Bosch Gesellschaft mit beschränkter Haftung Halbleiterelement mit resistiver Region im Source-Gebiet

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120789A (ja) 2004-10-20 2006-05-11 Toshiba Corp 半導体装置
WO2013118437A1 (ja) 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
JP2015072999A (ja) 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2016225343A (ja) 2015-05-27 2016-12-28 株式会社豊田中央研究所 半導体装置
WO2017126472A1 (ja) 2016-01-20 2017-07-27 ローム株式会社 半導体装置
JP2018019046A (ja) 2016-07-29 2018-02-01 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999038214A1 (en) * 1998-01-22 1999-07-29 Mitsubishi Denki Kabushiki Kaisha Insulating gate type bipolar semiconductor device
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120789A (ja) 2004-10-20 2006-05-11 Toshiba Corp 半導体装置
WO2013118437A1 (ja) 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
JP2015072999A (ja) 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2016225343A (ja) 2015-05-27 2016-12-28 株式会社豊田中央研究所 半導体装置
WO2017126472A1 (ja) 2016-01-20 2017-07-27 ローム株式会社 半導体装置
JP2018019046A (ja) 2016-07-29 2018-02-01 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法

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