JP7443263B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」や「ブレインモーフィック」や「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
Ｍ．Ｋａｎｇ ｅｔ ａｌ．，"ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ ５３，Ｎｏ．２，ｐ．６４２－６５５． Ｊ．Ｚｈａｎｇ ｅｔ ａｌ．，"ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ ５２，Ｎｏ．４，ｐ．９１５－９２４．
人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信号と、を乗じて足し合わせる必要があり、人工ニューラルネットワークの規模に応じて、例えば、当該結合強度の数、当該信号を示すパラメータの数が決まる。つまり、人工ニューラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある。
チップを構成する回路の数が増えると消費電力が高くなり、装置の駆動時に発生する発熱量も大きくなる。特に、発熱量が高くなるほど、チップに含まれている回路素子の特性に影響が出るため、チップを構成する回路は温度による影響を受けにくい回路素子を有することが好ましい。また、チップに含まれているトランジスタや電流源などの特性がばらつくと、演算結果もばらついてしまう。
本発明の一態様は、階層型の人工ニューラルネットワークが構築された半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、環境の温度の影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、トランジスタの特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持部と、第１駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、を有し、第１回路は、第１入力配線、第２入力配線、第１配線、及び、第２配線に電気的に接続され、第２回路は、第１入力配線、第２入力配線、第１配線、及び、第２配線に電気的に接続され、第１保持部は、第１配線から第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、第１駆動トランジスタは、第１駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有し、第１回路は、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第１電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線、及び第２配線に出力しない機能と、を有し、第２回路は、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第２電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第１配線、及び第２配線に出力しない機能と、を有し、第１電流、第２電流のそれぞれは、第１データに応じた電流量を有し、第１入力配線、第２入力配線、第３入力配線、第４入力配線のそれぞれに入力される第１レベル電位、第２レベル電位は、第２データに応じて決められる、半導体装置である。
（２）
又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持部と、第１駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、を有し、第１回路は、第１入力配線、第２入力配線、第１配線、及び、第２配線に電気的に接続され、第２回路は、第１入力配線、第２入力配線、第１配線、及び、第２配線に電気的に接続され、第１保持部は、第１配線から第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、第１駆動トランジスタは、第１駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有し、第１回路は、第１期間に、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第１電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線、及び第２配線に出力しない機能と、を有し、第２回路は、第１期間に、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第２電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第１配線、及び第２配線に出力しない機能と、を有し、第１電流、第２電流のそれぞれは、第１データに応じた電流量を有し、第１入力配線、第２入力配線のそれぞれに入力される第１レベル電位、第２レベル電位、及び第１期間の長さは、第２データに応じて決められる、半導体装置である。
（３）
又は、本発明の一態様は、上記（２）の構成において、第１期間は、第２期間と、第３期間と、を有し、第１入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第２入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を出力する機能を有し、第１入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第２入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を出力する機能を有し、第３期間の長さは、第２期間の長さの２倍である、半導体装置である。
（４）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有し、第１保持部は、第１トランジスタと、第１容量と、を有し、第２保持部は、第４トランジスタと、第２容量と、を有し、第１トランジスタの第１端子は、第１容量の第１端子と、第１駆動トランジスタのゲートに電気的に接続され、第１トランジスタの第２端子は、第１配線に電気的に接続され、第１駆動トランジスタの第１端子は、第２トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２トランジスタの第２端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１入力配線に電気的に接続され、第３トランジスタの第２端子は、第２配線に電気的に接続され、第３トランジスタのゲートは、第２入力配線に電気的に接続され、第４トランジスタの第１端子は、第２容量の第１端子と、第２駆動トランジスタのゲートに電気的に接続され、第４トランジスタの第２端子は、第２配線に電気的に接続され、第２駆動トランジスタの第１端子は、第５トランジスタの第１端子と、第６トランジスタの第１端子と、に電気的に接続され、第５トランジスタの第２端子は、第２配線に電気的に接続され、第５トランジスタのゲートは、第１入力配線に電気的に接続され、第６トランジスタの第２端子は、第１配線に電気的に接続され、第６トランジスタのゲートは、第２入力配線に電気的に接続されている、半導体装置である。
（５）
又は、本発明の一態様は、上記（４）の構成において、第１回路は、第７トランジスタを有し、第２回路は、第８トランジスタを有し、第７トランジスタの第１端子は、第１駆動トランジスタの第１端子と、第２トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第７トランジスタの第２端子は、第１トランジスタの第１端子、又は第２端子の一方に電気的に接続され、第８トランジスタの第１端子は、第２駆動トランジスタの第１端子と、第５トランジスタの第１端子と、第６トランジスタの第１端子と、に電気的に接続され、第８トランジスタの第２端子は、第４トランジスタの第１端子、又は第２端子の一方に電気的に接続され、第１トランジスタのゲートは、第４トランジスタのゲートと、第７トランジスタのゲートと、第８トランジスタのゲートと、に電気的に接続されている、半導体装置である。
（６）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、第１回路は、第１トランジスタ、第２トランジスタ、第３トランジスタと、第１容量と、を有し、第２回路は、第４トランジスタ、第５トランジスタ、第６トランジスタと、第２容量と、を有し、第１保持部は、第１トランジスタと、第１容量と、を有し、第２保持部は、第４トランジスタと、第２容量と、を有し、第１トランジスタの第１端子は、第１容量の第１端子と、第１駆動トランジスタのゲートに電気的に接続され、第１駆動トランジスタの第１端子は、第１トランジスタの第２端子と、第２トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２トランジスタの第２端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１入力配線に電気的に接続され、第３トランジスタの第２端子は、第２配線に電気的に接続され、第３トランジスタのゲートは、第２入力配線に電気的に接続され、第４トランジスタの第１端子は、第２容量の第１端子と、第２駆動トランジスタのゲートに電気的に接続され、第２駆動トランジスタの第１端子は、第４トランジスタの第２端子と、第５トランジスタの第１端子と、第６トランジスタの第１端子と、に電気的に接続され、第５トランジスタの第２端子は、第２配線に電気的に接続され、第５トランジスタのゲートは、第１入力配線に電気的に接続され、第６トランジスタの第２端子は、第１配線に電気的に接続され、第６トランジスタのゲートは、第２入力配線に電気的に接続されている、半導体装置である。
（７）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、第１回路は、第３保持部と、第３駆動トランジスタと、を有し、第２回路は、第４保持部と、第４駆動トランジスタと、を有し、第１回路は、第３配線に電気的に接続され、第２回路は、第３配線に電気的に接続され、第３保持部は、第１配線から第３駆動トランジスタのソース－ドレイン間に流れる第３電流に応じた第３電位を保持する機能を有し、第４保持部は、第２配線から第４駆動トランジスタのソース－ドレイン間に流れる第４電流に応じた第４電位を保持する機能を有し、第３駆動トランジスタは、第３駆動トランジスタのソース－ドレイン間において、保持された第３電位に応じた第３電流を流す機能を有し、第４駆動トランジスタは、第４駆動トランジスタのソース－ドレイン間において、保持された第４電位に応じた第４電流を流す機能を有し、第３配線に入力される信号に応じて、第１配線又は第２配線の一方に流れる第１電流を第３電流に切り替え、かつ第１配線又は第２配線の他方に流れる第２電流を第４電流に切り替える機能を有する、半導体装置である。
（８）
又は、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成において、第３回路と、第４回路と、第５回路と、を有し、第３回路は、第１配線を介して、第１回路に、第１データに応じた第１電流を供給する機能と、第２配線を介して、第２回路に、第１データに応じた第２電流を供給する機能と、第４回路は、第２データに応じて、第１入力配線に、第１レベル電位又は第２レベル電位を入力する機能と、第２データに応じて、第２入力配線に、第１レベル電位又は第２レベル電位を入力する機能と、を有し、第５回路は、第１配線と、第２配線と、のそれぞれから流れる電流を比較して、第５回路の出力端子から、第１データと第２データの積に応じた電位を出力する機能を有する半導体装置である。
（９）
又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持部と、第１駆動トランジスタと、第３駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、第４駆動トランジスタと、を有し、第１回路は、第１入力配線、第２入力配線、第３入力配線、第４入力配線、第１配線、及び、第２配線に電気的に接続され、第２回路は、第１入力配線、第２入力配線、第３入力配線、第４入力配線、第１配線、及び、第２配線に電気的に接続され、第１保持部は、第１配線から第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、第１駆動トランジスタは、第１駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有し、第３駆動トランジスタは、第３駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第３電流を流す機能を有し、第４駆動トランジスタは、第４駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第４電流を流す機能を有し、第１回路は、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第１電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線、及び第２配線に出力しない機能と、第３入力配線に第１レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第３電流を第１配線に出力する機能と、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第１レベル電位が入力されたときに、第３電流を第２配線に出力する機能と、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第３電流を第１配線、及び第２配線に出力しない機能と、を有し、第２回路は、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第２電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第１配線、及び第２配線に出力しない機能と、第３入力配線に第１レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第４電流を第２配線に出力する機能と、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第１レベル電位が入力されたときに、第４電流を第１配線に出力する機能と、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第４電流を第１配線、及び第２配線に出力しない機能と、を有し、第１電流、第２電流、第３電流、第４電流のそれぞれは、第１データに応じた電流量を有し、第１入力配線、第２入力配線、第３入力配線、第４入力配線のそれぞれに入力される第１レベル電位、第２レベル電位は、第２データに応じて決められる、半導体装置である。
（１０）
又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持部と、第１駆動トランジスタと、第３駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、第４駆動トランジスタと、を有し、第１回路は、第１入力配線、第２入力配線、第３入力配線、第４入力配線、第１配線、及び、第２配線に電気的に接続され、第２回路は、第１入力配線、第２入力配線、第３入力配線、第４入力配線、第１配線、及び、第２配線に電気的に接続され、第１保持部は、第１配線から第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、第１駆動トランジスタは、第１駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有し、第３駆動トランジスタは、第３駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第３電流を流す機能を有し、第４駆動トランジスタは、第４駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第４電流を流す機能を有し、第１回路は、第１期間に、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第１電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線、及び第２配線に出力しない機能と、第１期間に、第３入力配線に第１レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第３電流を第１配線に出力する機能と、第１期間に、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第１レベル電位が入力されたときに、第３電流を第２配線に出力する機能と、第１期間に、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第３電流を第１配線、及び第２配線に出力しない機能と、を有し、第２回路は、第１期間に、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第２電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第１配線、及び第２配線に出力しない機能と、第１期間に、第３入力配線に第１レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第４電流を第２配線に出力する機能と、第１期間に、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第１レベル電位が入力されたときに、第４電流を第１配線に出力する機能と、第１期間に、第３入力配線に第２レベル電位が入力され、かつ第４入力配線に第２レベル電位が入力されたときに、第４電流を第１配線、及び第２配線に出力しない機能と、を有し、第１電流、第２電流、第３電流、第４電流のそれぞれは、第１データに応じた電流量を有し、第１入力配線、第２入力配線、第３入力配線、第４入力配線のそれぞれに入力される第１レベル電位、第２レベル電位、及び第１期間の長さは、第２データに応じて決められる、半導体装置である。
（１１）
又は、本発明の一態様は、上記（１０）の構成において、第１期間は、第２期間と、第３期間と、を有し、第１入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第２入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第３入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第４入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第１入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第２入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第３入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第４入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第３期間の長さは、第２期間の長さの２倍である、半導体装置である。
（１２）
又は、本発明の一態様は、上記（９）乃至（１１）のいずれか一の構成において、第３回路と、第４回路と、第５回路と、を有し、第３回路は、第１配線を介して、第１回路に、第１データに応じた第１電流を供給する機能と、第２配線を介して、第２回路に、第１データに応じた第２電流を供給する機能と、第４回路は、第１入力配線に、第２データに応じて、第１レベル電位又は第２レベル電位を入力する機能と、第２入力配線に、第２データに応じて、第１レベル電位又は第２レベル電位を入力する機能と、第３入力配線に、第２データに応じて、第１レベル電位又は第２レベル電位を入力する機能と、第４入力配線に、第２データに応じて、第１レベル電位又は第２レベル電位を入力する機能と、を有し、第５回路は、第１配線と、第２配線と、のそれぞれから流れる電流を比較して、第５回路の出力端子から、第１データと第２データの積に応じた電位を出力する機能を有する半導体装置である。
（１３）
又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持部と、第１駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、を有し、第１回路は、第１入力配線、及び第１配線に電気的に接続され、第２回路は、第１入力配線、及び第２配線に電気的に接続され、第１保持部は、第１配線から第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、第１駆動トランジスタは、第１駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有し、第１回路は、第１入力配線に第１レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力しない機能と、を有し、第２回路は、第１入力配線に第１レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力しない機能と、を有し、第１電流、第２電流のそれぞれは、第１データに応じた電流量を有し、第１入力配線、第２入力配線のそれぞれに入力される第１レベル電位、第２レベル電位は、第２データに応じて決められる、半導体装置である。
（１４）
又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持部と、第１駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、を有し、第１回路は、第１入力配線、及び第１配線に電気的に接続され、第２回路は、第１入力配線、及び第２配線に電気的に接続され、第１保持部は、第１配線から第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、第１駆動トランジスタは、第１駆動トランジスタのソース－ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース－ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有し、第１回路は、第１期間に、第１入力配線に第１レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力しない機能と、を有し、第２回路は、第１期間に、第１入力配線に第１レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力しない機能と、を有し、第１電流、第２電流のそれぞれは、第１データに応じた電流量を有し、第１入力配線、第２入力配線のそれぞれに入力される第１レベル電位、第２レベル電位は、第２データに応じて決められる、半導体装置である。
（１５）
又は、本発明の一態様は、上記（１４）の構成において、第１期間は、第２期間と、第３期間と、を有し、第１入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第１入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有し、第３期間の長さは、第２期間の長さの２倍である、半導体装置である。
（１６）
又は、本発明の一態様は、上記（１３）乃至（１５）のいずれか一の構成において、第１回路は、第１トランジスタと、第２トランジスタと、第１容量と、を有し、第２回路は、第４トランジスタと、第５トランジスタと、第２容量と、を有し、第１保持部は、第１トランジスタと、第１容量と、を有し、第２保持部は、第４トランジスタと、第２容量と、を有し、第１トランジスタの第１端子は、第１容量の第１端子と、第１駆動トランジスタのゲートに電気的に接続され、第１トランジスタの第２端子は、第１配線に電気的に接続され、第１駆動トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタの第２端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１入力配線に電気的に接続され、第４トランジスタの第１端子は、第２容量の第１端子と、第２駆動トランジスタのゲートに電気的に接続され、第４トランジスタの第２端子は、第２配線に電気的に接続され、第２駆動トランジスタの第１端子は、第５トランジスタの第１端子に電気的に接続され、第５トランジスタの第２端子は、第２配線に電気的に接続され、第５トランジスタのゲートは、第１入力配線に電気的に接続されている、半導体装置である。
（１７）
又は、本発明の一態様は、上記（１）乃至（１６）のいずれか一の半導体装置と、筐体と、を有し、半導体装置によってニューラルネットワークの演算を行う電子機器である。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、抵抗値を有する回路素子、配線などとする。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとする。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「１対の導電体」「１対の導電領域」「１対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、階層型の人工ニューラルネットワークが構築された半導体装置などを提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置などを提供することができる。又は、本発明の一態様によって、環境の温度の影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、トランジスタの特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、図１Ｂは階層型のニューラルネットワークを説明する図である。
図２は半導体装置の構成例を示す回路図である。
図３は半導体装置の構成例を示す回路図である。
図４は半導体装置の構成例を示す回路図である。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆは半導体装置が有する回路の構成例を示す回路図である。
図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅ、図６Ｆは半導体装置が有する回路の構成例を示す回路図である。
図７は半導体装置の構成例を示す回路図である。
図８Ａ、図８Ｂ、図８Ｃは半導体装置が有する回路の構成例を示す回路図である。
図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｅ、図９Ｆは半導体装置が有する回路の構成例を示す回路図である。
図１０は半導体装置が有する回路の構成例を示す回路図である。
図１１は半導体装置の構成例を示す回路図である。
図１２は半導体装置の構成例を示す回路図である。
図１３は半導体装置の構成例を示す回路図である。
図１４は半導体装置の構成例を示す回路図である。
図１５Ａ、図１５Ｂ、図１５Ｃは半導体装置が有する回路の構成例を示す回路図である。
図１６Ａ、図１６Ｂは半導体装置が有する回路の構成例を示す回路図である。
図１７Ａ、図１７Ｂ、図１７Ｃは半導体装置が有する回路の構成例を示す回路図である。
図１８Ａ、図１８Ｂ、図１８Ｃは半導体装置の動作例を説明するタイミングチャートである。
図１９Ａ、図１９Ｂ、図１９Ｃは半導体装置の動作例を説明するタイミングチャートである。
図２０Ａ、図２０Ｂ、図２０Ｃは半導体装置の動作例を説明するタイミングチャートである。
図２１Ａ、図２１Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２２Ａ、図２２Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２３Ａ、図２３Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２４は半導体装置が有する回路の構成例を示す回路図である。
図２５は半導体装置が有する回路の構成例を示す回路図である。
図２６は半導体装置が有する回路の構成例を示す回路図である。
図２７は半導体装置が有する回路の構成例を示す回路図である。
図２８は半導体装置が有する回路の構成例を示す回路図である。
図２９は半導体装置が有する回路の構成例を示す回路図である。
図３０Ａ、図３０Ｂは半導体装置が有する回路の構成例を示す回路図である。
図３１は半導体装置が有する回路の構成例を示す回路図である。
図３２は半導体装置が有する回路の構成例を示す回路図である。
図３３は半導体装置が有する回路の構成例を示す回路図である。
図３４は半導体装置が有する回路の構成例を示す回路図である。
図３５は半導体装置が有する回路の構成例を示す回路図である。
図３６は半導体装置が有する回路の構成例を示す回路図である。
図３７は半導体装置が有する回路の構成例を示す回路図である。
図３８は半導体装置が有する回路の構成例を示す回路図である。
図３９は半導体装置が有する回路の構成例を示す回路図である。
図４０は半導体装置が有する回路の構成例を示す回路図である。
図４１Ａ、図４１Ｂ、図４１Ｃは半導体装置が有する回路の構成例を示す回路図である。
図４２は半導体装置が有する回路の構成例を示す回路図である。
図４３は半導体装置が有する回路の構成例を示す回路図である。
図４４は半導体装置が有する回路の構成例を示す回路図である。
図４５は半導体装置が有する回路の構成例を示す回路図である。
図４６は半導体装置が有する回路の構成例を示す回路図である。
図４７Ａ、図４７Ｂは半導体装置が有する回路の構成例を示す回路図である。
図４８Ａ、図４８Ｂ、図４８Ｃは半導体装置の動作例を説明するタイミングチャートである。
図４９Ａ、図４９Ｂ、図４９Ｃは半導体装置の動作例を説明するタイミングチャートである。
図５０は半導体装置が有する回路の構成例を示す回路図である。
図５１は半導体装置が有する回路の構成例を示す回路図である。
図５２は半導体装置が有する回路の構成例を示す回路図である。
図５３は半導体装置が有する回路の構成例を示す回路図である。
図５４Ａ、図５４Ｂは半導体装置が有する回路の構成例を示す回路図である。
図５５Ａ、図５５Ｂ、図５５Ｃは半導体装置が有する回路の構成例を示す回路図である。
図５６Ａ、図５６Ｂは半導体装置が有する回路の構成例を示す回路図である。
図５７は半導体装置が有する回路の構成例を示す回路図である。
図５８は半導体装置が有する回路の構成例を示す回路図である。
図５９は半導体装置が有する回路の構成例を示す回路図である。
図６０は半導体装置が有する回路の構成例を示す回路図である。
図６１は半導体装置の構成を説明する断面模式図である。
図６２は半導体装置の構成を説明する断面模式図である。
図６３Ａ、図６３Ｂ、図６３Ｃは半導体装置の構成を説明する断面模式図である。
図６４Ａ、図６４Ｂはトランジスタの構成例を説明する断面模式図である。
図６５は半導体装置の構成例を説明する断面模式図である。
図６６Ａ、図６６Ｂはトランジスタの構成例を説明する断面模式図である。
図６７は半導体装置の構成例を説明する断面模式図である。
図６８Ａは容量の構成例を示す上面図、図６８Ｂ、図６８Ｃは容量の構成例を示す断面斜視図である。
図６９Ａは容量の構成例を示す上面図、図６９Ｂは容量の構成例を示す断面図、図６９Ｃは容量の構成例を示す断面斜視図である。
図７０Ａは半導体ウェハの一例を示す斜視図、図７０Ｂはチップの一例を示す斜視図、図７０Ｃ、図７０Ｄは電子部品の一例を示す斜視図である。
図７１は電子機器の一例を示す斜視図である。
図７２Ａ、図７２Ｂ、図７２Ｃは電子機器の一例を示す斜視図である。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが１０の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｚｎ＝２：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．２５より大きく０．７５以下（０．２５＜Ｚｎ≦０．７５）とする。また、Ｉｎ：Ｚｎ＝５：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．１２より大きく０．２５以下（０．１２＜Ｚｎ≦０．２５）とする。また、Ｉｎ：Ｚｎ＝１０：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．０７より大きく０．１２以下（０．０７＜Ｚｎ≦０．１２）とする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、ニューラルネットワークの演算を行う演算回路について説明する。
＜階層型のニューラルネットワーク＞
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図１Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
なお、図１Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ－１）、ニューロンＮｍ （ｋ－１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ （ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目している。
図１Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
具体的には、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれの出力信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮｉ （ｋ－１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ－１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（１．１）で表すことができる。
Figure 0007443263000001
つまり、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）には、それぞれの信号に対応する重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ－１） ｊ （ｋ）・ｚ１ （ｋ－１）乃至ｗｍ （ｋ－１） ｊ （ｋ）・ｚｍ （ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（１．２）となる。
Figure 0007443263000002
また、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（１．２）は、次の式に書き直すことができる。
Figure 0007443263000003
ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure 0007443263000004
関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、例えば、３値を出力する活性化関数としては、例えば３値以上、例えば出力は－１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、－２、－１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（１．１）、式（１．２）（又は式（１．３））、式（１．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例＞
ここでは、上述のニューラルネットワーク１００において、式（１．２）（又は式（１．３））、及び式（１．４）の演算を行うことができる演算回路の例について説明する。なお、当該演算回路において、一例として、ニューラルネットワーク１００のシナプス回路の重み係数を、２値（“－１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、３値（“－１”、“０”、“１”の組み合わせ等。）、又は４値以上の多値（５値の場合、“－２”、“－１”、“０”、“１”、“２”の組み合わせ等）とし、ニューロンの活性化関数が２値（“－１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、３値（“－１”、“０”、“１”の組み合わせ等。）、４値以上の多値（４値の場合、“０”、“１”、“２”、“３”の組み合わせ等）を出力する関数とする。また、本明細書等において、重み係数と、前層のニューロンから次層のニューロンに入力される信号の値（演算値と呼称する場合がある）とについて、そのいずれか一方を第１データと呼称し、他方を第２データと呼称する場合がある。なお、ニューラルネットワーク１００のシナプス回路の重み係数や、演算値は、デジタル値に限定されず、少なくとも一方について、アナログ値を用いることも可能である。
図２に示す演算回路１１０は、一例として、アレイ部ＡＬＰと、回路ＩＬＤと、回路ＷＬＤと、回路ＸＬＤと、回路ＡＦＰと、を有する半導体装置である。演算回路１１０は、図１Ａ、及び図１Ｂにおける第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）に入力される信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を処理して、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれから出力される信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を生成する回路である。
なお、演算回路１１０の全体、または、その一部について、ニューラルネットワークやＡＩ以外の用途で使用してよい。例えば、グラフィック向けの計算や、科学計算などにおいて、積和演算処理や行列演算処理を行う場合に、演算回路１１０の全体、または、その一部を用いて、処理を行ってもよい。つまり、ＡＩ向けの計算だけでなく、一般的な計算のために、演算回路１１０の全体、または、その一部を用いてもよい。
回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、に電気的に接続される。回路ＷＬＤは、一例として、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に電気的に接続される。回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］に電気的に接続されている。回路ＡＦＰは、一例として、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、に電気的に接続されている。
＜＜アレイ部ＡＬＰ＞＞
アレイ部ＡＬＰは、一例として、ｍ×ｎ個の回路ＭＰを有している。回路ＭＰは、一例として、アレイ部ＡＬＰ内において、ｍ行ｎ列のマトリクス状に配置されている。なお、図２では、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である。）に位置する回路ＭＰを、回路ＭＰ［ｉ，ｊ］と表記している。但し、図２では、回路ＭＰ［１，１］、回路ＭＰ［ｍ，１］、回路ＭＰ［ｉ，ｊ］、回路ＭＰ［１，ｎ］、回路ＭＰ［ｍ，ｎ］のみ図示しており、それ以外の回路ＭＰについては図示を省略している。
回路ＭＰ［ｉ，ｊ］は、一例として、配線ＩＬ［ｊ］と、配線ＩＬＢ［ｊ］と、配線ＷＬＳ［ｉ］と、配線ＸＬＳ［ｉ］と、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。
回路ＭＰ［ｉ，ｊ］は、一例として、ニューロンＮｉ （ｋ－１）とニューロンＮｊ （ｋ）との間の重み係数（第１データ又は第２データの一方と呼称する場合がある。ここでは第１データと呼称する）を保持する機能を有する。具体的には、回路ＭＰ［ｉ，ｊ］は、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］から入力される、第１データ（重み係数）に応じた情報（例えば、電位、抵抗値、電流値など）の保持を行う。また、回路ＭＰ［ｉ，ｊ］は、ニューロンＮｉ （ｋ－１）から出力される信号ｚｉ （ｋ－１）（第１データ又は第２データの他方と呼称する場合がある。ここでは第２データと呼称する）と第１データとの積を出力する機能を有する。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、配線ＸＬＳ［ｉ］から第２データｚｉ （ｋ－１）が入力されることで、第１データと第２データとの積に応じた情報（例えば、電流、電圧など）、又は第１データと第２データとの積に関連した情報（例えば、電流、電圧など）を配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に出力する。なお、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］のいずれか一方のみが配置されていてもよい。
＜＜回路ＩＬＤ＞＞
回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、重み係数である第１データｗ１ （ｋ－１） １ （ｋ）乃至ｗｍ （ｋ－１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力する機能を有する。具体的な例としては、回路ＩＬＤは、回路ＭＰ［ｉ，ｊ］に対して、重み係数である第１データｗｉ （ｋ－１） ｊ （ｋ）に対応する情報（例えば、電位、抵抗値、または、電流値など）を、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］によって供給する。
＜＜回路ＸＬＤ＞＞
回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｎ］を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、ニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ）から出力された演算値に相当する第２データｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を供給する機能を有する。具体的には、回路ＸＬＤは、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に対して、ニューロンＮｉ （ｋ－１）から出力された第２データｚｉ （ｋ－１）に対応する情報（例えば、電位、電流値など）を、配線ＸＬＳ［ｉ］によって供給する。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、図２の演算回路１１０において、配線ＸＬＳ［ｉ］を複数本の配線としてもよい。具体例として、図３には、演算回路１１０の回路ＭＰ［ｉ，ｊ］に電気的に接続されている配線ＸＬＳ［ｉ］を、配線Ｘ１Ｌ、配線Ｘ２Ｌの２本に置き換えた構成の演算回路１２０を示している。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＸＬＳ［ｉ］の他に、例えば、配線ＸＬＳ［ｉ］に入力される信号の反転信号を送信する配線を別途配置されていてもよい。
＜＜回路ＷＬＤ＞＞
回路ＷＬＤは、一例として、回路ＩＬＤから入力される第１データに応じた情報（例えば、電位、抵抗値、電流値など）の書き込む先となる回路ＭＰを選択する機能を有する。例えば、アレイ部ＡＬＰのｉ行目に位置する回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報（例えば、電位、抵抗値、電流値など）の書き込みを行う場合、回路ＷＬＤは、例えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を配線ＷＬＳ［ｉ］に供給し、ｉ行目以外の回路ＭＰに含まれる書き込み用スイッチング素子をオフ状態にする電位を配線ＷＬＳに供給すればよい。なお、配線ＷＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＷＬＳ［ｉ］の他に、例えば、配線ＷＬＳ［ｉ］に入力される信号の反転信号を送信する配線を別途配置されていてもよい。
なお、図２の演算回路１１０には、配線ＷＬＳ［ｉ］が配置されている構成例を示したが、本発明の一態様は、これに限定されない。例えば、配線ＷＬＳ［ｉ］を複数の配線として置き換えてもよい。また、例えば、図３の演算回路１２０の配線Ｘ１Ｌ［ｉ］を、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報を書き込むための選択信号線として兼用してもよい。具体的には、図４に示す演算回路１３０のように、演算回路１２０の配線Ｘ１Ｌ［ｉ］を配線ＷＸ１Ｌ［ｉ］として、配線ＷＸ１Ｌは、回路ＷＬＤと、回路ＸＬＤと、に電気的に接続されていてもよい。なお、配線ＷＸ１Ｌ［ｉ］に、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を回路ＷＬＤから供給する場合、回路ＸＬＤは、回路ＸＬＤと配線ＷＸ１Ｌとの間を非導通状態にする機能を有するのが好ましい。また、配線ＷＸ１Ｌ［ｉ］を介して、ニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ）から出力された演算値に相当する第２データｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）の信号を回路ＷＬＤから回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に供給する場合、回路ＷＬＤは、回路ＷＬＤと配線ＷＸ１Ｌとの間を非導通状態にする機能を有するのが好ましい。
＜＜回路ＡＦＰ＞＞
回路ＡＦＰは、一例としては、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］を有する。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、のそれぞれに電気的に接続されている。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）に応じた信号を生成する。一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）を比較し、その比較結果に応じた信号を生成する。当該信号は、ニューロンＮｊ （ｋ）から出力される信号ｚｊ （ｋ）に相当する。つまり、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例としては、上述したニューラルネットワークの活性化関数の演算を行う回路として機能する。ただし、本発明の一態様は、これに限定されない。例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号をデジタル信号に変換する機能を有していてもよい。または例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号を増幅して出力する機能、つまり、出力インピーダンスを変換する機能を有していてもよい。または、例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、電流や電荷を電圧に変換する機能を有していてもよい。または例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、配線ＯＬ［ｊ］や配線ＯＬＢ［ｊ］の電位を初期化する機能を有していてもよい。
なお、図２乃至図４のそれぞれに示す演算回路１１０、演算回路１２０、演算回路１３０では、回路ＡＣＴＦが配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、回路ＡＦＰには、回路ＡＣＴＦが配置されていなくてもよい。
次に、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］について説明する。回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例として、図５Ａに示す回路構成とすることができる。図５Ａは、一例として、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路である。具体的には、図５Ａには、２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
図５Ａにおいて、回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、比較器ＣＭＰを有する。抵抗ＲＥ、抵抗ＲＥＢは、電流を電圧に変換する機能を有する。したがって、電流を電圧に変換する機能を有する素子または回路であれば、抵抗に限定されない。配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、比較器ＣＭＰの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、比較器ＣＭＰの第２入力端子と、電気的に接続されている。また、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。なお、抵抗ＲＥの第２端子と抵抗ＲＥＢの第２端子とは、同一の配線に接続されていてもよい。または、電位が同じである別の配線に接続されていてもよい。
抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値は、互いに等しいことが好ましい。例えば、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値の差は、１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値は互いに異なる値としてもよい。
配線ＶＡＬは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ）などとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定するのが好ましい。また、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給されていてもよい。
抵抗ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第１入力端子には、抵抗ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第２入力端子には、抵抗ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
比較器ＣＭＰは、一例としては、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰの出力端子から信号を出力する機能を有する。例えば、比較器ＣＭＰは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧が高い場合に、高レベル電位を比較器ＣＭＰの出力端子から出力し、第２入力端子に入力された電圧よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰの出力端子から出力することができる。つまり、比較器ＣＭＰの出力端子から出力される電位は、高レベル電位と低レベル電位の２通りであるため、回路ＡＣＴＦ［ｊ］が出力する出力信号ｚｊ （ｋ）は２値とすることができる。例えば、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号ｚｊ （ｋ）として“＋１”、“－１”に対応することができる。また、場合によっては、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号ｚｊ （ｋ）として“＋１”、“０”と対応してもよい。
また、図５Ａの回路ＡＣＴＦ［ｊ］では、抵抗ＲＥ、抵抗ＲＥＢを用いたが、電流を電圧に変換する機能を有する素子または回路であれば、抵抗に限定されない。そのため、図５Ａの回路ＡＣＴＦ［ｊ］の抵抗ＲＥ、抵抗ＲＥＢは、別の回路素子に置き換えることができる。例えば、図５Ｂに示す回路ＡＣＴＦ［ｊ］は、図５Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗ＲＥ、抵抗ＲＥＢを、容量ＣＥ、容量ＣＥＢに置き換えた回路であり、図５Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。なお、容量ＣＥ、容量ＣＥＢのそれぞれの静電容量の値は、互いに等しいことが好ましい。例えば、容量ＣＥ、容量ＣＥＢのそれぞれの静電容量値の差は、１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。なお、容量ＣＥ、容量ＣＥＢに蓄積された電荷を初期化する回路が設けられていてもよい。例えば、容量ＣＥと並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、配線ＶＡＬに接続され、スイッチの第１端子が、容量ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。または、スイッチの第２端子が、配線ＶＡＬとは異なる配線に接続され、スイッチの第１端子が、容量ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。また、図５Ｃに示す回路ＡＣＴＦ［ｊ］は、図５Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗ＲＥ、抵抗ＲＥＢを、ダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えた回路であり、図５Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。ダイオード素子ＤＥ、ダイオード素子ＤＥＢの向き（アノードとカソードの接続箇所）は、配線ＶＡＬの電位の大きさにより、適宜変更することが望ましい。
また、図５Ａ乃至図５Ｃの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、一例として、オペアンプＯＰに置き換えることができる。図５Ｄに示す回路ＡＣＴＦ［ｊ］は、図５Ａの回路ＡＣＴＦ［ｊ］の比較器ＣＭＰをオペアンプＯＰに置き換えた回路図を示している。
また、図５Ｂの回路ＡＣＴＦ［ｊ］にスイッチＳ０１ａ、スイッチＳ０１ｂを設けてもよい。これにより、回路ＡＣＴＦ［ｊ］は、容量ＣＥ、容量ＣＥＢのそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じた電位を保持することができる。その具体的な回路の一例としては、図５Ｅに示すとおり、スイッチＳ０１ａの第１端子に配線ＯＬ［ｊ］が電気的に接続され、スイッチＳ０１ａの第２端子に容量ＣＥの第１端子と比較器ＣＭＰの第１入力端子とが電気的に接続され、スイッチＳ０１ｂの第１端子に配線ＯＬＢ［ｊ］が電気的に接続され、スイッチＳ０１ｂの第２端子に容量ＣＥＢの第１端子と比較器ＣＭＰの第２入力端子とが電気的に接続された構成とすればよい。図５Ｅの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰの第１入力端子、第２入力端子のそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］の電位を入力するとき、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にすることによって行うことができる。また、その後、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオフ状態にすることによって、比較器ＣＭＰの第１、第２入力端子のそれぞれに入力された電位を容量ＣＥ、容量ＣＥＢに保持することができる。なお、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳ０１ａ、スイッチＳ０１ｂにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはチャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。または、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を制御することにより、容量ＣＥ、容量ＣＥＢの電圧値を制御することができる。例えば、容量ＣＥ、容量ＣＥＢに流れる電流値が大きい場合には、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を短くしておくことにより、容量ＣＥ、容量ＣＥＢの電圧値が大きくなりすぎることを防ぐことができる。
また、図５Ａ乃至図５Ｃ、図５Ｅの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、例えば、チョッパ型の比較器とすることができる。図５Ｆに示す比較器ＣＭＰは、チョッパ型の比較器を示しており、比較器ＣＭＰはスイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３と、容量ＣＣと、インバータ回路ＩＮＶ３と、を有する。なお、スイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３は、前述したスイッチＳ０１ａ、スイッチＳ０１ｂと同様に、機械的なスイッチ、ＯＳトランジスタ、Ｓｉトランジスタなどのトランジスタとすることができる。
スイッチＳ０２ａの第１端子は、端子ＶｉｎＴに電気的に接続され、スイッチＳ０２ｂの第１端子は、端子ＶｒｅｆＴに電気的に接続され、スイッチＳ０２ａの第２端子は、スイッチＳ０２ｂの第２端子と、容量ＣＣの第１端子と、に電気的に接続されている。容量ＣＣの第２端子は、インバータ回路ＩＮＶ３の入力端子と、スイッチＳ０３の第１端子と、に電気的に接続されている。端子ＶｏｕｔＴは、インバータ回路ＩＮＶ３の出力端子と、スイッチＳ０３の第２端子と、に電気的に接続されている。
端子ＶｉｎＴは、比較器ＣＭＰに入力電位を入力するための端子として機能し、端子ＶｒｅｆＴは、比較器ＣＭＰに参照電位を入力するための端子として機能し、端子ＶｏｕｔＴは、比較器ＣＭＰから出力電位を出力するための端子として機能する。なお、端子ＶｉｎＴは、図５Ａ乃至図５Ｃ、図５Ｅの比較器ＣＭＰの第１端子又は第２端子の一方に対応し、端子ＶｒｅｆＴは、図５Ａ乃至図５Ｃ、図５Ｅの比較器ＣＭＰの第１端子又は第２端子の他方に対応することができる。
図５Ａ乃至図５Ｅの回路ＡＣＴＦ［ｊ］は、２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路であるが、回路ＡＣＴＦ［ｊ］は出力信号ｚｊ （ｋ）を３値以上、又はアナログ値として出力する構成としてもよい。
図６Ａ乃至図６Ｆは、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路であり、３値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
図６Ａに示す回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、比較器ＣＭＰａ、比較器ＣＭＰｂを有する。配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、比較器ＣＭＰａの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、比較器ＣＭＰｂの第１入力端子と、電気的に接続されている。また、比較器ＣＭＰａの第２入力端子と、比較器ＣＭＰｂの第２入力端子と、は、配線ＶｒｅｆＬに電気的に接続されている。更に、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
配線ＶｒｅｆＬは、定電圧Ｖｒｅｆを与える電圧線として機能し、Ｖｒｅｆは、例えば、ＧＮＤ以上、ＶＤＤ以下であることが好ましい。また、状況に応じて、Ｖｒｅｆは、ＧＮＤ未満の電位、又はＶＤＤより高い電位としてもよい。Ｖｒｅｆは、比較器ＣＭＰａ、比較器ＣＭＰｂにおける参照電位（比較用の電位）として扱われる。
抵抗ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰａの第１入力端子には、抵抗ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰｂの第１入力端子には、抵抗ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
比較器ＣＭＰａは、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰａの出力端子から信号を出力する。例えば、比較器ＣＭＰａは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰａの出力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰａの出力端子から出力することができる。
比較器ＣＭＰｂは、比較器ＣＭＰａと同様に、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰｂの出力端子から信号を出力する。例えば、比較器ＣＭＰｂは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰｂの出力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰｂの出力端子から出力することができる。
このとき、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの出力端子から出力された電位に応じて、３値の出力信号ｚｊ （ｋ）を表すことができる。例えば、比較器ＣＭＰａの出力端子から高レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“＋１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され、比較器ＣＭＰｂの出力端子から高レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“－１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“＋０”とすることができる。
また、回路ＡＣＴＦ［ｊ］は、図６Ａに示した回路構成に限定されず、状況に応じて、変更することができる。例えば、図６Ａの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰａ、比較器ＣＭＰｂの２つの出力結果を、１つの信号としてまとめたい場合、回路ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設ければよい。図６Ｂの回路ＡＣＴＦ［ｊ］は、図６Ａの回路ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設けた構成例であり、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの出力端子は、変換回路ＴＲＦの入力端子に電気的に接続されている。変換回路ＴＲＦの具体的な例としては、デジタルアナログ変換回路（この場合、信号ｚｊ （ｋ）はアナログ値となる。）などとすることができる。
また、例えば、図６Ａにおいて、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの第２入力端子に電気的に接続されている配線ＶｒｅｆＬを、配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌの別々の配線に置き換えてもよい。図６Ｃの回路ＡＣＴＦ［ｊ］は、図６Ａの回路ＡＣＴＦ［ｊ］に含まれている比較器ＣＭＰａの第２端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ１Ｌと電気的に接続され、比較器ＣＭＰｂの第２端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ２Ｌと電気的に接続された構成となっている。配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌに入力される電位を互いに異なる値にすることによって、比較器ＣＭＰａ、比較器ＣＭＰｂにおける参照電位を別々に設定することができる。
また、例えば、図６Ａ乃至図６Ｃの回路ＡＣＴＦ［ｊ］とは別の構成として、増幅回路、または、インピーダンス変換回路などを用いてもよい。例えば、図６Ｄに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図６Ｄの回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、オペアンプＯＰａ、オペアンプＯＰｂを有しており、増幅回路として機能する。
配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、オペアンプＯＰａの非反転入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、オペアンプＯＰｂの非反転入力端子と、電気的に接続されている。また、オペアンプＯＰａの反転入力端子は、オペアンプＯＰａの出力端子に電気的に接続され、オペアンプＯＰｂの反転入力端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。更に、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
つまり、図６Ｄの回路ＡＣＴＦ［ｊ］に含まれているオペアンプＯＰａ、オペアンプＯＰｂはボルテージフォロワの接続構成となっている。これによって、オペアンプＯＰａの出力端子から出力される電位は、オペアンプＯＰａの非反転入力端子に入力された電位とほぼ等しくなり、オペアンプＯＰｂの出力端子から出力される電位は、オペアンプＯＰｂの非反転入力端子に入力された電位とほぼ等しくなる。この場合、出力信号ｚｊ （ｋ）は、２つのアナログ値として回路ＡＣＴＦ［ｊ］から出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。
また、例えば、図６Ａ乃至図６Ｄの回路ＡＣＴＦ［ｊ］とは別の構成として、積分回路、または、電流電圧変換回路などを用いてもよい。さらに、オペアンプを用いて、積分回路、または、電流電圧変換回路を構成してもよい。一例として、図６Ｅに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図６Ｅの回路ＡＣＴＦ［ｊ］は、オペアンプＯＰａ、オペアンプＯＰｂ、負荷ＬＥａ、負荷ＬＥｂを有する。
配線ＯＬ［ｊ］は、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と、負荷ＬＥａの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、オペアンプＯＰｂの第１入力端子（例えば、反転入力端子）と、負荷ＬＥｂの第１端子と、電気的に接続されている。また、オペアンプＯＰａの第２入力端子（例えば、非反転入力端子）は、配線Ｖｒｅｆ１Ｌに電気的に接続され、オペアンプＯＰｂの第２入力端子（例えば、非反転入力端子）は、配線Ｖｒｅｆ２Ｌに電気的に接続されている。負荷ＬＥａの第２端子は、オペアンプＯＰａの出力端子に電気的に接続され、負荷ＬＥａの第２端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。
なお、ここでの配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、互いに等しい電圧、又は異なる電圧を供給する配線として機能する。したがって、配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、１本の配線にまとめることができる場合がある。
図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂとしては、例えば、抵抗、容量とすることができる。特に、負荷ＬＥａ、負荷ＬＥｂとして容量を用いることによって、オペアンプＯＰａと負荷ＬＥａ、オペアンプＯＰｂと負荷ＬＥｂ、はそれぞれ積分回路として機能する。つまり、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］に流れる電流量に応じて、それぞれの容量（負荷ＬＥａ、負荷ＬＥｂ）に電荷が蓄えられる。つまり、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流は、積分回路によって、積分された電流量が電圧に変換されて、信号ｚｊ （ｋ）として出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。なお、負荷ＬＥａ、負荷ＬＥｂの容量に蓄積された電荷を初期化する回路が設けられていてもよい。例えば、負荷ＬＥａ（容量）と並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、オペアンプＯＰａの出力端子に接続され、スイッチの第１端子が、配線ＯＬ［ｊ］、および、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と接続されていてもよい。
また、図６Ｅの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流を電圧に変換して出力したい場合、負荷ＬＥａ、負荷ＬＥｂとしては、容量以外としては抵抗を用いることができる。
また、例えば、図６Ａ乃至図６Ｅの回路ＡＣＴＦ［ｊ］とは別の構成として、図６Ｆに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図４Ｆの回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、アナログデジタル変換回路ＡＤＣａ、アナログデジタル変換回路ＡＤＣｂを有する。
配線ＯＬ［ｊ］は、アナログデジタル変換回路ＡＤＣａの入力端子と、抵抗ＲＥの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、アナログデジタル変換回路ＡＤＣｂの入力端子と、抵抗ＲＥＢの第１端子と、に電気的に接続されている。抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
図６Ｆの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］から流れる電流に応じて、抵抗ＲＥ、ＲＥＢのそれぞれの第１端子の電位が定められる。そして、回路ＡＣＴＦ［ｊ］は、アナログ値である当該電位をアナログデジタル変換回路ＡＤＣａ、アナログデジタル変換回路ＡＤＣｂによって、２値、又は３値以上（例えば、２５６値など）のデジタル値に変換して、信号ｚｊ （ｋ）として出力する機能を有する。
なお、図６Ａ乃至図６Ｄ、図６Ｆに示した抵抗ＲＥ、抵抗ＲＥＢは、図５Ｂ、図５Ｃと同様に、容量ＣＥ、容量ＣＥＢ、又はダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えることができる。特に、図６Ａ乃至図６Ｄ、図６Ｆに示した抵抗ＲＥ、抵抗ＲＥＢを容量ＣＥ、容量ＣＥＢに置き換えた場合、さらに図５Ｅと同様にスイッチＳ０１ａ、スイッチＳ０１ｂを設けることで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電位を保持することができる。
なお、図２乃至図４のそれぞれに示す演算回路１１０、演算回路１２０、演算回路１３０では、配線ＩＬ、配線ＩＬＢ、配線ＯＬ、配線ＯＬＢを配置した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、演算回路１１０、演算回路１２０、演算回路１３０のそれぞれは、配線ＩＬと配線ＯＬとは一本の配線としてまとめ、かつ配線ＩＬＢと配線ＯＬＢとは一本の配線としてまとめた構成としてもよい。図７はその具体的な構成を示している。図７に示す演算回路１４０は、切り替え回路ＴＷ［１］乃至切り替え回路ＴＷ［ｎ］を有する。
切り替え回路ＴＷ［１］乃至切り替え回路ＴＷ［ｎ］のそれぞれは、端子ＴＳａと、端子ＴＳａＢと、端子ＴＳｂと、端子ＴＳｂＢと、端子ＴＳｃと、端子ＴＳｃＢと、を有する。
端子ＴＳａは配線ＯＬ［ｊ］に電気的に接続され、端子ＴＳｂＢは回路ＩＬＤに電気的に接続され、端子ＴＳｃは回路ＡＣＴＦ［ｉ］に電気的に接続されている。端子ＴＳａＢは配線ＯＬＢ［ｊ］に電気的に接続され、端子ＴＳｂＢは回路ＩＬＤに電気的に接続され、端子ＴＳｃＢは回路ＡＣＴＦ［ｊ］に電気的に接続されている。
切り替え回路ＴＷ［ｊ］は、端子ＴＳａと、端子ＴＳｂ又は端子ＴＳｃの一方との間を導通状態にし、端子ＴＳａと、端子ＴＳｂ又は端子ＴＳｃの他方との間を非導通状態にする機能を有する。また、切り替え回路ＴＷ［ｊ］は、端子ＴＳａＢと、端子ＴＳｂＢ又は端子ＴＳｃＢの一方との間を導通状態にし、端子ＴＳａＢと、端子ＴＳｂＢ又は端子ＴＳｃＢの他方との間を非導通状態にする機能を有する。
つまり、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のいずれか一に重み係数である第１データｗ１ （ｋ－１） １ （ｋ）乃至ｗｍ （ｋ－１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力したい場合、切り替え回路ＴＷ［ｊ］において、端子ＴＳａと端子ＴＳｂとの間を導通状態にし、かつ端子ＴＳａＢと端子ＴＳｂＢとの間を導通状態にすることで、回路ＩＬＤから配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］に第１データｗ１ （ｋ－１） １ （ｋ）乃至ｗｍ （ｋ－１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を供給することができる。
また、回路ＡＣＴＦ［ｊ］が回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］によって計算された、重み係数とニューロンの信号との積和（式（１．２））の結果を取得したい場合、切り替え回路ＴＷ［ｊ］において、端子ＴＳａと端子ＴＳｃとの間を導通状態にし、かつ端子ＴＳａＢと端子ＴＳｃＢとの間を導通状態にすることで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に積和の結果に応じた情報（例えば、電位、電流値など）を供給することができる。また、回路ＡＣＴＦ［ｊ］において、入力された積和の結果から活性化関数の値が計算されて、ニューロンの出力信号として信号ｚｊ （ｋ）を得ることができる。
次に、演算回路１４０に含まれる切り替え回路ＴＷ［ｊ］と、回路ＩＬＤと、について説明する。図８Ａには、演算回路１４０に適用することができる、切り替え回路ＴＷ［ｊ］と、回路ＩＬＤと、の構成例を示している。なお、図８Ａでは、切り替え回路ＴＷ［ｊ］と、回路ＩＬＤと、の電気的な接続の構成を示すため、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、回路ＡＦＰと、も図示している。
切り替え回路ＴＷ［ｊ］は、一例として、スイッチＳＷＩと、スイッチＳＷＩＢと、スイッチＳＷＯと、スイッチＳＷＯＢと、スイッチＳＷＬと、スイッチＳＷＬＢと、スイッチＳＷＨと、スイッチＳＷＨＢと、を有する。
回路ＩＬＤは、一例として、電流源回路ＩＳＣを有する。ただし、本発明の一態様は、これに限定されない。例えば、電流源回路ＩＳＣを有さず、その代わりに、電圧源回路を配置してもよい。電流源回路ＩＳＣは、配線ＯＬ［ｊ］、及び／又は配線ＯＬＢ［ｊ］に対して、回路ＭＰに入力する重み係数（第１データ）に応じた電流を流す機能を有する。なお、電流源回路ＩＳＣは、配線ＯＬ［ｊ］のための回路と、配線ＯＬＢ［ｊ］のための回路として、それぞれ別々の回路として、少なくとも１個ずつ配置されていてもよい。または、図８Ａに示すように、配線ＯＬ［ｊ］、および、配線ＯＬＢ［ｊ］という一組の配線について、少なくとも１個の電流源回路ＩＳＣを有していてもよい。
また、電流源回路ＩＳＣは、一つ又は複数の定電流源を有しており、図８Ａでは、一例として、複数の定電流源として、定電流源回路ＩＳＣ１と、定電流源回路ＩＳＣ２と、定電流源回路ＩＳＣ３と、を有する。また、電流源回路ＩＳＣは、一例として、複数の定電流源を選択するために、複数のスイッチを有しており、図８Ａでは、複数のスイッチとして、スイッチＳＷＣ１と、スイッチＳＷＣ２と、スイッチＳＷＣ３と、を有する。なお、電流源回路ＩＳＣが１つの定電流源のみを有する場合、定電流源回路ＩＳＣはスイッチを有さなくてもよい。または、定電流源回路ＩＳＣ１と、定電流源回路ＩＳＣ２と、定電流源回路ＩＳＣ３とが、それぞれ、電流を出力するか否かを制御する機能を有する場合には、スイッチＳＷＣ１と、スイッチＳＷＣ２と、スイッチＳＷＣ３は、設けなくてもよい。
ところで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれに流す電流は、図８Ａに示すとおり、同じ電流源回路ＩＳＣで生成されることが好ましい。配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれに流す電流を異なる電流源回路で生成する場合、トランジスタの作製工程時などを起因とする当該トランジスタの特性のバラつきが生じることがあるため、異なる電流源回路同士では性能に差が現れることがある。一方、同一の電流源回路を用いる場合には、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］とに、同じ大きさの電流を供給することが可能となり、演算精度を向上させることができる。
なお、図８Ａで説明するスイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢ、スイッチＳＷＣ１、スイッチＳＷＣ２、スイッチＳＷＣ３としては、例えば、スイッチＳ０１ａ、及びスイッチＳ０１ｂと同様に、アナログスイッチ、トランジスタなどの電気的なスイッチ、機械的なスイッチなどを適用することができる。
切り替え回路ＴＷ［ｊ］の一例において、端子ＴＳａは、スイッチＳＷＩの第１端子と、スイッチＳＷＯの第１端子と、スイッチＳＷＬの第１端子と、スイッチＳＷＨの第１端子と、に電気的に接続されている。端子ＴＳａＢは、スイッチＳＷＩＢの第１端子と、スイッチＳＷＯＢの第１端子と、スイッチＳＷＬＢの第１端子と、スイッチＳＷＨＢの第１端子と、に電気的に接続されている。スイッチＳＷＩの第２端子は、端子ＴＳｂ１に電気的に接続されている。スイッチＳＷＩＢの第２端子は、端子ＴＳｂＢ１に電気的に接続されている。スイッチＳＷＯの第２端子は、端子ＴＳｃに電気的に接続されている。スイッチＳＷＯＢの第２端子は、端子ＴＳｃＢに電気的に接続されている。スイッチＳＷＬの第２端子は、端子ＴＳｂ２に電気的に接続されている。スイッチＳＷＬＢの第２端子は、端子ＴＳｂＢ２に電気的に接続されている。スイッチＳＷＨの第２端子は、端子ＴＳｂ３に電気的に接続されている。スイッチＳＷＨＢの第２端子は、端子ＴＳｂＢ３に電気的に接続されている。
図８Ａに図示している端子ＴＳｂ１、端子ＴＳｂ２、端子ＴＳｂ３は、図７に図示している端子ＴＳｂに相当する。また、図８Ａに図示している端子ＴＳｂＢ１、端子ＴＳｂＢ２、端子ＴＳｂＢ３は、図７に図示している端子ＴＳｂＢに相当する。
回路ＩＬＤに含まれている電流源回路ＩＳＣにおいて、端子ＴＳｂ１は、スイッチＳＷＣ１の第１端子と、スイッチＳＷＣ２の第１端子と、スイッチＳＷＣ３の第１端子と、に電気的に接続されている。また、端子ＴＳｂＢ１は、スイッチＳＷＣ１の第１端子と、スイッチＳＷＣ２の第１端子と、スイッチＳＷＣ３の第１端子と、に電気的に接続されている。スイッチＳＷＣ１の第２端子は、定電流源回路ＩＳＣ１の出力端子に電気的に接続され、スイッチＳＷＣ２の第２端子は、定電流源回路ＩＳＣ２の出力端子に電気的に接続され、スイッチＳＷＣ３の第２端子は、定電流源回路ＩＳＣ３の出力端子に電気的に接続されている。定電流源回路ＩＳＣ１の入力端子と、定電流源回路ＩＳＣ２の入力端子と、定電流源回路ＩＳＣ３の入力端子と、のそれぞれは、配線ＶＳＯに電気的に接続されている。
なお、図８Ａでは、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３のそれぞれは、出力端子がそれぞれのスイッチの端子に電気的に接続され、入力端子が配線ＶＳＯに電気的に接続されている構成となっているが、本発明の一態様はこれに限定されない。例えば、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３のそれぞれは、入力端子がそれぞれのスイッチの端子に電気的に接続され、出力端子を配線ＶＳＯに電気的に接続されている構成としてもよい。なお、回路ＭＰから電流を出力する前に、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］の電位を初期化するために、配線ＶＣＮ２を配置してもよい。配線ＶＣＮ２は、スイッチＳＷＨを介して、配線ＯＬ［ｊ］と接続されている。また、配線ＶＣＮ２は、スイッチＳＷＨＢを介して、配線ＯＬＢ［ｊ］と接続されている。配線ＶＣＮ２は、配線ＶＣＮとは異なる電位を供給することができる。例えば、配線ＶＣＮに、ＶＳＳ、または、接地電位が供給されている場合には、配線ＶＣＮ２には、ＶＤＤなどが供給される。これにより、回路ＭＰから出力される電流によって、配線ＯＬ［ｊ］、および、配線ＯＬＢ［ｊ］の電位を変化させることができる。
定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３の具体的な構成例を図８Ｂ、及び図８Ｃに示す。図８Ｂに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）は、ｐチャネル型トランジスタを有し、当該トランジスタの第１端子は、配線ＶＳＯに電気的に接続され、当該トランジスタの第２端子は、スイッチＳＷＣ１（スイッチＳＷＣ２、スイッチＳＷＣ３）の第２端子に電気的に接続され、当該トランジスタのゲートは、配線ＶＢに電気的に接続されている。また、図８Ｃに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）は、ｎチャネル型トランジスタを有し、当該トランジスタの第１端子は、配線ＶＳＯに電気的に接続され、当該トランジスタの第２端子は、スイッチＳＷＣ１（スイッチＳＷＣ２、スイッチＳＷＣ３）の第２端子に電気的に接続され、当該トランジスタのゲートは、配線ＶＢに電気的に接続されている。図８Ｂ、及び図８Ｃのそれぞれの定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）において、配線ＶＢは、それぞれのトランジスタのゲートにバイアス電圧を入力するための配線として機能する。なお、配線ＶＢに、パルス信号を供給してもよい。これにより、それぞれの定電流源回路から電流を出力するか否かを制御することができる。その場合、スイッチＳＷＣ１と、スイッチＳＷＣ２と、スイッチＳＷＣ３は、設けなくてもよい。または、配線ＶＢに、アナログ電圧を供給してもよい。これにより、定電流源回路から、アナログ電流を供給することができる。
配線ＶＳＯは、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３のそれぞれに対して、定電圧を供給する配線として機能する。例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流を供給する場合、当該定電圧としては、接地電位よりも高い電位（例えば、ＶＤＤなど。）とするのが好ましく、更に、図８Ｂに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）を用いるのが好ましい。また、例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流を供給する場合、当該定電圧としては、接地電位よりも高く当該高レベル電位よりも低い電位、接地電位などとするのが好ましく、更に、図８Ｃに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）を用いるのが好ましい。なお、本明細書において、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに流れる電流を正の電流と記載する場合がある。そのため、配線ＯＬ又は配線ＯＬＢから、切り替え回路ＴＷ［ｊ］を介して回路ＩＬＤに流れる電流を負の電流と記載する場合がある。
ところで、定電流源回路ＩＳＣ１が流す電流をＩｕｔとしたとき、一例としては、定電流源回路ＩＳＣ２が流す電流は２Ｉｕｔとするのが好ましく、定電流源回路ＩＳＣ３が流す電流は４Ｉｕｔとするのが好ましい。つまり、電流源回路ＩＳＣが、Ｐ個（Ｐは１以上の整数である。）の定電流源を有する場合、ｐ番目（ｐは１以上Ｐ以下の整数である。）の定電流源が流す電流は、２（ｐ－１）×Ｉｕｔとするのが好ましい。このようにして、電流源回路ＩＳＣから流れる電流の大きさを変更することができる。
例えば、電流源回路ＩＳＣの定電流源の個数を３個（Ｐ＝３）とする。配線ＯＬ［ｊ］にＩｕｔの電流を流したい場合は、スイッチＳＷＩをオン状態、スイッチＳＷＩＢをオフ状態にした上で、スイッチＳＷＣ１をオン状態にし、スイッチＳＷＣ２、スイッチＳＷＣ３をオフ状態にすればよい。また、配線ＯＬ［ｊ］に５Ｉｕｔの電流を流したい場合は、スイッチＳＷＣ１、スイッチＳＷＣ３をオン状態にし、スイッチＳＷＣ２をオフ状態にすればよい。つまり、電流源回路ＩＳＣから出力される電流は、８値（“０”、“Ｉｕｔ”、“２Ｉｕｔ”、“３Ｉｕｔ”、“４Ｉｕｔ”、“５Ｉｕｔ”、“６Ｉｕｔ”、“７Ｉｕｔ”）のいずれか一とすることができる。なお、８値よりも大きな値の電流を出力したい場合には、定電流源の個数を４個以上にすればよい。また、同様に、スイッチＳＷＩをオフ状態、スイッチＳＷＩＢをオン状態にすることによって、配線ＯＬＢ［ｊ］に８値のいずれか一の電流を流すことができる。なお、電流源回路ＩＳＣから電流の出力をしない場合、電流源回路ＩＳＣのスイッチＳＷＣ１乃至スイッチＳＷＣ３をオフ状態にせず、切り替え回路ＴＷのスイッチＳＷＩ、スイッチＳＷＩＢをオフ状態にしてもよい。このように複数の定電流源を配置することにより、ＤＡ変換を容易に実現することができる。なお、電流源回路を１個のみ配置して、アナログ的に出力される電流値を変更するように動作させてもよい。
また、回路ＩＬＤにおいて、端子ＴＳｂ２は、配線ＶＣＮに電気的に接続され、端子ＴＳｂＢ２は、配線ＶＣＮに電気的に接続されている。
配線ＶＣＮは、配線ＯＬ［ｊ］及び／又は配線ＯＬＢ［ｊ］に対して、定電圧を供給する配線として機能する。例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流（正の電流）を供給する場合、配線ＶＣＮが与える定電圧としては、低レベル電位（例えばＶＳＳなど。）とするのが好ましい。また、例えば、配線ＯＬ又は配線ＯＬＢから、切り替え回路ＴＷ［ｊ］を介して回路ＩＬＤに電流（負の電流）を供給する場合、配線ＶＣＮが与える定電位としては、高レベル電位とするのが好ましい。なお、後述する図４２乃至図４５などに示すように、容量Ｃ３がトランジスタＭ１などのソース端子に接続され、そのソース端子が電源線などに接続されていない場合には、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに正の電流を供給する場合、配線ＶＣＮが与える定電圧としては、高レベル電位（例えばＶＤＤなど。）とするのが好ましい。つまり、配線ＶＣＮから定電圧を供給するときに、容量Ｃ３の両端の電位差がゼロに近くなるようにすることが望ましい。言い換えると、回路ＭＣより、電流が出力されなくなるような電位を配線ＶＣＮに供給することが望ましい。
また、回路ＩＬＤにおいて、端子ＴＳｂ３は、配線ＶＣＮ２に電気的に接続され、端子ＴＳｂＢ３は、配線ＶＣＮ２に電気的に接続されている。
配線ＶＣＮ２は、配線ＯＬ［ｊ］及び／又は配線ＯＬＢ［ｊ］に対して、定電圧を供給する配線として機能する。例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流（正の電流）を供給する場合、配線ＶＣＮが与える定電圧としては、高レベル電位（例えばＶＤＤなど。）とするのが好ましい。また、例えば、配線ＯＬ又は配線ＯＬＢから、切り替え回路ＴＷ［ｊ］を介して回路ＩＬＤに電流（負の電流）を供給する場合、配線ＶＣＮが与える定電位としては、低レベル電位とするのが好ましい。
切り替え回路ＴＷ［ｊ］は、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオン状態又はオフ状態に切り替えることによって、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］と導通状態となる回路を変更することができる。
ここで、回路ＭＰに入力される重み係数について説明する。
回路ＭＰに正の重み係数を入力したいとき、配線ＯＬ［ｊ］に当該重み係数に応じた電流を入力し、配線ＯＬＢ［ｊ］に配線ＶＣＮが与える定電位を入力すればよい。一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＩ、ＳＷＬＢをオン状態とし、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間が導通状態となるので、電流源回路ＩＳＣから、配線ＯＬ［ｊ］を介して、回路ＭＰに電流を流すことができる。ところで、電流源回路ＩＳＣの定電流源の個数をＰ個としたとき、当該電流は、２Ｐ－１値のいずれか一となる（ゼロ電流を含まない）。回路ＭＰに入力される正の重み係数は当該電流に応じて決まるため、当該重み係数は２Ｐ－１値のいずれか一とすることができる。また、配線ＶＣＮと配線ＯＬＢ［ｊ］との間が導通状態となるので、配線ＯＬＢ［ｊ］には、配線ＶＣＮからの定電圧が入力される。
また、回路ＭＰに負の重み係数を入力したいとき、配線ＯＬＢ［ｊ］に当該重み係数に応じた電流を入力し、配線ＯＬ［ｊ］に配線ＶＣＮが与える定電位を入力すればよい。一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＩＢ、スイッチＳＷＬをオン状態とし、スイッチＳＷＩ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間が導通状態となるので、電流源回路ＩＳＣから、配線ＯＬＢ［ｊ］を介して、回路ＭＰに電流を流すことができる。ところで、電流源回路ＩＳＣの定電流源の個数をＰ個としたとき、当該電流は、２Ｐ－１値のいずれか一となる（ゼロ電流を含まない）。回路ＭＰに入力される負の重み係数は当該電流に応じて決まるため、当該重み係数は２Ｐ－１値のいずれか一とすることができる。また、配線ＶＣＮと配線ＯＬ［ｊ］との間が導通状態となるので、配線ＯＬ［ｊ］には、配線ＶＣＮからの定電圧が入力される。
また、回路ＭＰに０の重み係数を入力したいとき、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれに配線ＶＣＮが与える定電位を入力すればよい。一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＬ、スイッチＳＷＬＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢのそれぞれをオフ状態とすればよい。これにより、配線ＶＣＮと配線ＯＬ［ｊ］との間が導通状態となり、配線ＶＣＮと配線ＯＬＢ［ｊ］との間が導通状態となるので、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］には、配線ＶＣＮからの定電圧が入力される。
つまり、電流源回路ＩＳＣの定電流源の個数をＰ個とすることによって、回路ＭＰに入力できる重み係数の数（正の重み係数、負の重み係数、０の重み係数の合計）は、２Ｐ＋１－１個となる。
次に、回路ＭＰから回路ＡＦＰに情報（例えば、電位、電流など）を供給する場合について説明する。
回路ＭＰから回路ＡＦＰに情報（例えば、電位、電流など）を供給する前には、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］を所定の電位にしておくことが好ましい。例えば、回路ＡＦＰから、配線ＯＬ又は配線ＯＬＢを介して回路ＭＰに正の電流が流れる場合、所定の電位としては、高レベル電位とするのがよい。また、例えば、回路ＭＰから、配線ＯＬ又は配線ＯＬＢを介して回路ＡＦＰに正の電流が流れる場合、所定の電位としては、低レベル電位とするのがよい。そのため、回路ＭＰから回路ＡＦＰに情報（例えば、電位、電流など）を供給する前では、一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＨ、スイッチＳＷＨＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢのそれぞれをオフ状態とすればよい。これにより、配線ＯＬ［ｊ］と配線ＶＣＮ２との間が導通状態となり、配線ＯＬＢ［ｊ］と配線ＶＣＮ２との間が導通状態となるので、配線ＯＬ、配線ＯＬＢには、配線ＶＣＮ２からの定電圧が入力される。
回路ＭＰ［ｉ，ｊ］から回路ＡＦＰに情報（例えば、電位、電流など）を供給する時には、一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＯ、スイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、回路ＡＦＰと回路ＭＰ［ｉ，ｊ］との間が導通状態となるので、回路ＭＰ［ｉ，ｊ］から回路ＡＦＰに情報（例えば、電位、電流など）を供給することができる。
＜＜回路ＭＰ＞＞
次に、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０に含まれる回路ＭＰ［ｉ，ｊ］の構成例について説明する。
図９Ａは、演算回路１４０に適用できる回路ＭＰ［ｉ，ｊ］の構成例を示しており、回路ＭＰ［ｉ，ｊ］は、一例としては、回路ＭＣと、回路ＭＣｒと、を有する。回路ＭＣ及び回路ＭＣｒは、回路ＭＰにおいて、重み係数と、ニューロンの入力信号（演算値）と、の積を計算する回路である。回路ＭＣは、回路ＭＣｒと同様の構成、又は回路ＭＣｒと異なる構成とすることができる。そのため、回路ＭＣｒは、回路ＭＣと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒに含まれている、後述する回路素子の符号にも「ｒ」を付している。
回路ＭＣは、一例としては、保持部ＨＣを有し、回路ＭＣｒは、保持部ＨＣｒを有する。保持部ＨＣ、及び保持部ＨＣｒは、それぞれ情報（例えば、電位、抵抗値、電流値など）を保持する機能を有する。なお、回路ＭＰ［ｉ，ｊ］に設定される第１データｗｉ （ｋ－１） ｊ （ｋ）は、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに保持される情報（例えば、電位、抵抗値、電流値など）に応じて定められる。そのため、保持部ＨＣ及び保持部ＨＣｒのそれぞれは、第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた各情報（例えば、電位、抵抗値、電流値など）を供給する配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電気的に接続されている。
図９Ａにおいて、回路ＭＰ［ｉ，ｊ］は、配線ＶＥ［ｊ］と、配線ＶＥｒ［ｊ］と、に電気的に接続されている。配線ＶＥ［ｊ］、配線ＶＥｒ［ｊ］は、定電圧を供給する配線として機能する。また、配線ＶＥ［ｊ］は、回路ＭＣを介して配線ＯＬからの電流を排出する配線としても機能する。また、配線ＶＥｒ［ｊ］は、回路ＭＣｒを介して配線ＯＬＢからの電流を排出する配線としても機能する。
図９Ａに示した配線ＷＬ［ｉ］は、図７における配線ＷＬ［ｉ］に相当する。配線ＷＬ［ｉ］は、保持部ＨＣ及び保持部ＨＣｒのそれぞれに電気的に接続されている。回路ＭＰ［ｉ，ｊ］に含まれる保持部ＨＣ、及び保持部ＨＣｒに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた情報（例えば、電位、抵抗値、電流値など）を書き込むとき、配線ＷＬ［ｉ］に所定の電位を供給することによって、配線ＯＬ［ｊ］と保持部ＨＣとの間を導通状態にし、かつ配線ＯＬＢ［ｊ］と保持部ＨＣｒとの間を導通状態にする。そして、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］のそれぞれに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位などを供給することによって、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに当該電位などを入力することができる。その後、配線ＷＬ［ｉ］に所定の電位を供給して、配線ＯＬ［ｊ］と保持部ＨＣとの間を非導通状態にし、かつ配線ＯＬＢ［ｊ］と保持部ＨＣｒとの間を非導通状態にする。そして、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた各電流などが保持される。
例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいずれかをとる場合を考える。第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に“１”に応じた電流が流れるように、保持部ＨＣには所定の電位が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、保持部ＨＣｒには電位Ｖ０が保持される。また、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、保持部ＨＣには電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に“－１”に応じた電流が流れるように、保持部ＨＣｒには所定の電位が保持される。そして、第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、保持部ＨＣに電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣを介して配線ＶＥｒ［ｊ］に電流が流れないように、保持部ＨＣｒに電位Ｖ０が保持される。なお、電位Ｖ０は、図８の説明において、配線ＶＣＮが与える電位とすることができる。
なお、別の例として、第１データｗｉ （ｋ－１） ｊ （ｋ）がアナログ値、具体的には、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合を考える。第１データｗｉ （ｋ－１） ｊ （ｋ）が“正のアナログ値”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に“正のアナログ値”に応じたアナログ電流が流れるように、保持部ＨＣには所定の電位が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、保持部ＨＣｒには電位Ｖ０が保持される。また、第１データｗｉ （ｋ－１） ｊ （ｋ）が“負のアナログ値”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、保持部ＨＣには電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に“負のアナログ値”に応じたアナログ電流が流れるように、保持部ＨＣｒには所定の電位が保持される。そして、第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、保持部ＨＣに電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣを介して配線ＶＥｒ［ｊ］に電流が流れないように、保持部ＨＣｒに電位Ｖ０が保持される。なお、電位Ｖ０は、先の例と同様に、図８の説明において、配線ＶＣＮが与える電位とすることができる。
また、一例として、回路ＭＣは、保持部ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する。例えば、保持部ＨＣに第１電位が保持されている場合、回路ＭＣは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第１電流値を持つ電流を流すものとし、保持部ＨＣに第２電位が保持されている場合、回路ＭＣは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第２電流値を持つ電流を流すものする。同様に、保持部ＨＣｒに第１電位が保持されている場合、回路ＭＣｒは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥｒに第１電流値を持つ電流を流すものとし、保持部ＨＣｒに第２電位が保持されている場合、回路ＭＣｒは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第２電流値を持つ電流を流すものとする。なお、第１電流値、第２電流値のそれぞれの大きさは、第１データｗｉ （ｋ－１） ｊ （ｋ）の値によって定められる。一例としては、第１電流値は第２電流値よりも大きい場合もあり、又は小さい場合もある。更に、一例としては、第１電流値又は第２電流値の一方はゼロ電流、つまり電流値が０の場合もある。または、第１電流値を持つ電流と第２電流値を持つ電流とで、電流が流れる向きが異なる場合もある。
特に、例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいずれかをとる場合、第１電流値又は第２電流値の一方がゼロとなるように、回路ＭＣ、ＭＣｒを構成するのが好ましい。なお、第１データｗｉ （ｋ－１） ｊ （ｋ）がアナログ値、例えば、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合には、第１電流値又は第２電流値についても、一例としては、アナログ値をとることができる。
ところで、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣを介して配線ＶＥに流す電流と、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣｒを介して配線ＶＥｒに流す電流と、を等しくする場合、トランジスタの作製工程などを起因として当該トランジスタの特性がバラつくことがあるため、回路ＭＣに保持する電位と、回路ＭＣｒに保持する電位と、は等しくならないことがある。本発明の一態様の半導体装置は、トランジスタの特性にバラつきがあっても、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣを介して配線ＶＥに流す電流の量を、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣｒを介して配線ＶＥｒに流す電流の量に、ほぼ等しくすることができる。
なお、本明細書などにおいて、保持部ＨＣ、及び保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などは、正の電流または電圧などとしてもよいし、負の電流または電圧などとしてもよいし、ゼロ電流またはゼロ電圧などとしてもよいし、正と負と０とが混在していてもよい。つまり、例えば、上述の「保持部ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する」という記載は、「保持部ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方から排出する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方から排出する機能を有する」という記載に換言することができる。
図９Ａに示した配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図７における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）は、一例としては、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］のそれぞれの電位または電流などによって定められる。そのため、回路ＭＣ、ＭＣｒには、例えば、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］を介して、第２データｚｉ （ｋ－１）に応じた各電位が入力される。
回路ＭＣは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続され、回路ＭＣｒは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。回路ＭＣ及び回路ＭＣｒは、一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に入力された電位または電流などに応じて、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積に応じた電流または電位などを出力する。具体的な例としては、回路ＭＣ、ＭＣｒからの電流の出力先は、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］の電位によって定められる。例えば、回路ＭＣ、及び回路ＭＣｒは、回路ＭＣから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に流れ、回路ＭＣｒから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に流れるような回路構成となっている。つまり、回路ＭＣ、ＭＣｒから出力されたそれぞれの電流は、同一の配線でなく、互いに異なる配線に流れる。なお、一例としては、回路ＭＣ、及び回路ＭＣｒから、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］のいずれにも電流が流れない場合もある。
例えば、第２データｚｉ （ｋ－１）が“－１”、“０”、“１”の３値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ－１）が“－１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ－１）が“０”である場合、回路ＭＣ、及び回路ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のいずれにも流さないようにするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にする。
以上の動作をまとめた場合の例を示す。第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”の場合には、回路ＭＣを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れる場合があり、回路ＭＣｒを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れない。第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”の場合には、回路ＭＣを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れず、回路ＭＣｒを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる場合がある。そして、第２データｚｉ （ｋ－１）が“１”の場合には、回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態になる。第２データｚｉ （ｋ－１）が“－１”の場合には、回路ＭＣと配線ＯＬＢ［ｊ］との間、および、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態になる。以上のことより、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）の積が正の値の場合には、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥ［ｊ］に電流が流れる、又は、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる、の一方となる。第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）の積が負の値の場合には、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる、又は、回路ＭＣを介して配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れる、の一方となる。第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）の積がゼロの値の場合には、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れず、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れない。
上述した例を具体的な例として記すと、第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ－１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”であって、第２データｚｉ （ｋ－１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。
また、第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ－１）が“－１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”であって、第２データｚｉ （ｋ－１）が“－１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ－１）が“－１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。
また、第２データｚｉ （ｋ－１）が“０”である場合、一例としては、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となる。同様に、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となる。そのため、第１データｗｉ （ｋ－１） ｊ （ｋ）がどんな値であっても、回路ＭＣ及び回路ＭＣｒから配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電流は出力されない。
このように、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積の値が正の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかから、配線ＯＬ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ－１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れ、第１データｗｉ （ｋ－１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れる。一方、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積の値が、負の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかから、配線ＯＬＢ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ－１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れ、第１データｗｉ （ｋ－１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れる。そのため、配線ＯＬ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬ［ｊ］に流れることになる。つまり、配線ＯＬ［ｊ］では、正の値の和をとった値となる電流が流れることになる。一方、配線ＯＬＢ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬＢ［ｊ］に流れることになる。つまり、配線ＯＬＢ［ｊ］では、負の値の和をとった値となる電流が流れることになる。以上のような動作の結果、配線ＯＬ［ｊ］に流れる総電流値、つまり、正の値の総和と、配線ＯＬＢ［ｊ］に流れる総電流値、つまり、負の値の総和とを利用することにより、積和演算処理を行うことができる。例えば、配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも大きい場合には、積和演算の結果としては、正の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも小さい場合には、積和演算の結果としては、負の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値と、配線ＯＬＢ［ｊ］に流れる総電流値とが概ね同じ値である場合には、積和演算の結果としては、ゼロの値をとると判断することができる。
なお、第２データｚｉ （ｋ－１）が“－１”、“０”、“１”のうちの、いずれか２値、例えば、“－１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。同様に、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”、でのうちの、いずれか２値、例えば、“－１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。
なお、第１データｗｉ （ｋ－１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“－１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
次に、図９Ａの回路ＭＰ［ｉ，ｊ］を変形した例について、説明する。なお、回路ＭＰ［ｉ，ｊ］の変形例については、図９Ａの回路ＭＰ［ｉ，ｊ］と異なる部分を主に説明し、図９Ａの回路ＭＰ［ｉ，ｊ］と共通する部分については説明を省略することがある。
図９Ｂに示す回路ＭＰ［ｉ，ｊ］は、配線Ｗ１Ｌを配線ＷＸ１Ｌに置き換えた構成となっている。すなわち、図９Ｂの回路ＭＰ［ｉ，ｊ］において、配線ＷＸ１Ｌと配線ＷＬは、配線ＯＬ［ｊ］と保持部ＨＣとの間を導通状態、又は非導通状態の切り替えと、配線ＯＬＢ［ｊ］と保持部ＨＣｒとの間を導通状態、又は非導通状態の切り替えを行うために、所定の電位を供給する配線として機能する。また、図９Ｂの回路ＭＰ［ｉ，ｊ］において、配線Ｘ１Ｌと配線Ｘ２Ｌは、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）に応じた電流、電圧などを与える配線として機能する。
図９Ｂの回路ＭＰ［ｉ，ｊ］は、図１３に示す演算回路１３０のように、配線ＷＸ１Ｌを有する演算回路、及び図７に示す演算回路１４０のように、配線ＩＬ、配線ＩＬＢを有さない演算回路に適用することができる。具体的には、図９Ｂの回路ＭＰ［ｉ，ｊ］は、図１１に示す演算回路１５０の回路ＭＰ［ｉ，ｊ］に適用することができる。
次に、図９Ｂとは異なる、図９Ａの回路ＭＰ［ｉ，ｊ］を変形した例について、説明する。図９Ｃに示す回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図９Ｃの回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｃの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒに保持部ＨＣｒが含まれていない点で、図９Ａの回路ＭＰ［ｉ，ｊ］と異なる。
また、回路ＭＣｒは保持部ＨＣｒを有していないため、図９Ｃの回路ＭＰ［ｉ，ｊ］を適用した演算回路は、保持部ＨＣｒに保持する電位を供給するための配線ＩＬＢ［ｊ］を有さなくてもよい。加えて、回路ＭＣｒは配線ＷＬ［ｉ］に電気的に接続されていなくてもよい。
図９Ｃの回路ＭＰ［ｉ，ｊ］において、回路ＭＣに含まれる保持部ＨＣは、回路ＭＣｒに電気的に接続されている。つまり、図９Ｃの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒと回路ＭＣとが互いに保持部ＨＣを共有するような構成となっている。一例としては、保持部ＨＣで保持された信号に対して、反転した信号を、保持部ＨＣから回路ＭＣｒに供給することができる。これにより、回路ＭＣと回路ＭＣｒとで、異なる動作をすることが可能となる。または、回路ＭＣと回路ＭＣｒとで、内部の回路構成が異なるようにして、その結果、保持部ＨＣで保持された同一の信号に対して、回路ＭＣと回路ＭＣｒとで、出力する電流の大きさが異なるようにすることも可能である。ここで、保持部ＨＣに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ－１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、回路ＭＰ［ｉ，ｊ］は、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積に応じた電流を出力することができる。
なお、図９Ｃの回路ＭＰを適用した演算回路１１０は、図１２に示す演算回路１６０の回路構成に変更することができる。演算回路１６０は、図２の演算回路１１０から配線ＩＬＢ［１］乃至配線ＩＬＢ［ｍ］を除いた構成となっている。
図９Ｄに示す回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］の変形例であり、具体的には、図１２の演算回路１６０に適用できる回路ＭＰ［ｉ，ｊ］の構成例である。図９Ｄの回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｄの回路ＭＰ［ｉ，ｊ］と図９Ａの回路ＭＰ［ｉ，ｊ］は、電気的に接続されている配線の構成が異なっている。
図９Ｄに示した配線Ｗ１Ｌ［ｉ］、及び配線Ｗ２Ｌ［ｉ］は、図１２における配線ＷＬＳ［ｉ］に相当する。配線Ｗ１Ｌ［ｉ］は保持部ＨＣに電気的に接続され、配線Ｗ２Ｌ［ｉ］は保持部ＨＣｒに電気的に接続されている。
また、配線ＩＬ［ｊ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。
図９Ｄの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣと保持部ＨＣｒのそれぞれに異なる情報（例えば、電圧、抵抗値、電流など）を保持するとき、保持部ＨＣと保持部ＨＣｒへの情報の保持動作は、同時ではなく、順に行うのが好ましい。例えば、回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ－１） ｊ （ｋ）は、保持部ＨＣに第１の情報、保持部ＨＣｒに第２の情報を保持することによって表現できる場合を考える。初めに、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態にし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を非導通状態にする。次に、配線ＩＬ［ｊ］に第１情報に応じた電流、電圧などを供給することで、保持部ＨＣに第１の情報を与えることができる。その後に、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、保持部ＨＣと配線ＩＬ［ｊ］との間を非導通状態にし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を導通状態にする。そして、配線ＩＬ［ｊ］に第２の情報に応じた電流、電圧などを供給することで、保持部ＨＣｒに第２の情報を与えることができる。これにより、回路ＭＰ［ｉ，ｊ］は、第１データとしてｗｉ （ｋ－１） ｊ （ｋ）を設定することができる。
なお、保持部ＨＣと保持部ＨＣｒのそれぞれにほぼ等しい情報（例えば、電圧、抵抗値、電流など）を保持する場合（回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ－１） ｊ （ｋ）が、保持部ＨＣと保持部ＨＣｒのそれぞれにほぼ等しい情報を保持することによって設定される場合）、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態とし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を導通状態となるように、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、その後に、配線ＩＬ［ｊ］から保持部ＨＣ、及び保持部ＨＣｒに対して当該情報に応じた電流、電圧などを供給すればよい。
図９Ｄの回路ＭＰ［ｉ，ｊ］は、保持部ＨＣ、及び保持部ＨＣｒに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ－１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積に応じた電流を出力することができる。
図９Ｅに示す回路ＭＰ［ｉ，ｊ］は、図９Ｄの回路ＭＰ［ｉ，ｊ］の変形例である。図９Ｅの回路ＭＰ［ｉ，ｊ］は、図９Ｄの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｅの回路ＭＰ［ｉ，ｊ］と図９Ｄの回路ＭＰ［ｉ，ｊ］は、電気的に接続されている配線の構成が異なっている。
具体的には、図９Ｅの回路ＭＰは、図９Ｄの回路ＭＰに配線ＩＬＢ［ｊ］を加え、かつ図９Ｄの回路ＭＰに電気的に接続されている配線Ｗ１Ｌ［ｉ］、配線Ｗ２Ｌ［ｉ］を配線ＷＬ［ｉ］に置き換えた構成となっている。
図９Ｅの回路ＭＰにおいて、配線ＩＬ［ｊ］は保持部ＨＣに電気的に接続され、配線ＩＬＢ［ｊ］は保持部ＨＣｒに電気的に接続されている。つまり、図９Ｄの回路ＭＰにおいて、配線ＩＬ［ｊ］は、保持部ＨＣと保持部ＨＣｒのそれぞれに情報（例えば、電圧、抵抗値、電流など）に応じた電流、電圧などを供給する配線として機能するが、図９Ｅの回路ＭＰにおいて、配線ＩＬ［ｊ］は、保持部ＨＣに情報に応じた電流、電圧などを供給する配線として機能し、配線ＩＬＢ［ｊ］は、保持部ＨＣに情報に応じた電流、電圧などを供給する配線として機能する。
また、図９Ｅの回路ＭＰにおいて、保持部ＨＣ、及び保持部ＨＣｒにそれぞれ配線ＩＬ［ｊ］、及び配線ＩＬＢ［ｊ］が電気的に接続されているため、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに同時に情報（例えば、電圧、抵抗値、電流など）に応じた電流、電圧などを供給することができる。そのため、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態、又は非導通状態の切り替えと、保持部ＨＣｒと配線ＩＬＢ［ｊ］との間を導通状態、又は非導通状態の切り替えと、を同時に行うことができる。図９Ｄの回路ＭＰでは、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態、又は非導通状態の切り替えを制御する配線として配線Ｗ１Ｌを図示し、保持部ＨＣｒと配線ＩＬＢ［ｊ］との間を導通状態、又は非導通状態の切り替えを制御する配線として配線Ｗ２Ｌを図示しているが、図９Ｅの回路ＭＰでは、配線Ｗ１Ｌと配線Ｗ２Ｌとをまとめた配線として、配線ＷＬ［ｉ］を図示している。
なお、図９Ｅの回路ＭＰは、例えば、図２の演算回路１１０、図３の演算回路１２０に適用することができる。
図９Ｆに示す回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図９Ｆの回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｆの回路ＭＰ［ｉ，ｊ］は、回路ＭＣが配線ＯＬＢ［ｊ］に電気的に接続されていない点と、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない点と、で図９Ａの回路ＭＰ［ｉ，ｊ］と異なっている。
図９Ｆに示した配線ＷＬ［ｉ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。また、図９Ｆに示した配線ＸＬ［ｉ］は、回路ＭＣと、回路ＭＣｒと、に電気的に接続されている。
図９Ｆの回路ＭＰ［ｉ，ｊ］は、後述した通り、回路ＭＣが配線ＯＬＢ［ｊ］に電気的に接続されていなく、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない。つまり、図９Ｆの回路ＭＰ［ｉ，ｊ］は、図９Ａ乃至図９Ｅの回路ＭＰ［ｉ，ｊ］と異なり、回路ＭＣから出力された電流は配線ＯＬＢ［ｊ］に流れず、回路ＭＣｒから出力された電流は配線ＯＬ［ｊ］に流れない構成となっている。
そのため、図９Ｆの回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ－１）が“０”、又は“１”の２値である場合に、演算回路に適用するのが好ましい。例えば、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態にし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態にする。また、例えば、第２データｚｉ （ｋ－１）が“０”である場合、回路ＭＣ、及び回路ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のいずれにも流さなくするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を非導通状態にする。
図９Ｆの回路ＭＰ［ｉ，ｊ］は、演算回路１１０に適用することによって、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいずれかをとり、第２データｚｉ （ｋ－１）が“０”、“１”の２値をとる場合における、演算を行うことができる。なお、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”、のうちの、いずれか２値、例えば、“－１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、第１データｗｉ （ｋ－１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“－１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
図１０に示す回路ＭＰ［ｉ，ｊ］は、図９Ａと同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積に応じた電流を出力することが可能な回路である。なお、図１０の回路ＭＰ［ｉ，ｊ］は、例えば、図２の演算回路１１０に適用することができる。
図１０の回路ＭＰ［ｉ，ｊ］は、回路ＭＣと、回路ＭＣｒと、に加えて、トランジスタＭＺを有する。
トランジスタＭＺの第１端子は、回路ＭＣの第１端子と、回路ＭＣｒの第１端子と、に電気的に接続されている。トランジスタＭＺの第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭＺのゲートは、配線ＸＬ［ｉ］に電気的に接続されている。
配線ＶＬは、一例としては、定電圧を与える配線として機能する。当該定電圧は、回路ＭＰ［ｉ，ｊ］や演算回路１１０などの構成によって決めることが好ましい。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位などとすることができる。
また、図１０に示した配線ＷＬ［ｉ］は、図２の演算回路１１０における配線ＷＬＳ［ｉ］に相当する。配線ＷＬ［ｉ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。
また、配線ＯＬ［ｊ］は、回路ＭＣの第２端子に電気的に接続されている。また、配線ＯＬＢ［ｊ］は、回路ＭＣｒの第２端子に電気的に接続されている。
また、配線ＩＬ［ｊ］は、保持部ＨＣに電気的に接続され、配線ＩＬＢ［ｊ］は、保持部ＨＣｒに電気的に接続されている。
図１０の回路ＭＰ［ｉ，ｊ］において、保持部ＨＣと保持部ＨＣｒのそれぞれに第１データに応じた電位を保持する場合の動作については、図９Ａの回路ＭＰ［ｉ，ｊ］における第１データに応じた電位を保持する動作の説明を参酌する。
図１０の回路ＭＰ［ｉ，ｊ］において、回路ＭＣは、回路ＭＣの第１端子に配線ＶＬが与える定電圧が供給されているときに、保持部ＨＣに保持された電位に応じた電流を、回路ＭＣの第１端子と第２端子との間に流す機能を有する。また、回路ＭＣｒは、回路ＭＣの第１端子に配線ＶＬが与える定電圧が供給されているときに、保持部ＨＣｒに保持された電位に応じた電流を、回路ＭＣｒの第１端子と第２端子との間に流す機能を有する。つまり、回路ＭＰ［ｉ，ｊ］の保持部ＨＣ、保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位を保持することによって、回路ＭＣの第１端子と第２端子との間に流れる電流量と、回路ＭＣｒの第１端子と第２端子との間に流れる電流量を定めることができる。なお、回路ＭＣ（回路ＭＣｒ）の第１端子に配線ＶＬが与える定電圧が供給されていない場合、回路ＭＣ（回路ＭＣｒ）は、例えば、回路ＭＣ（回路ＭＣｒ）の第１端子と第２端子との間に電流を流さないものとしてもよい。
例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“１”の第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣは、回路ＭＣの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣと配線ＯＬとの間に電流が流れる。なお、このとき、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に電流を流さないものとする。そのため、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない。また、例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“－１”の第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣｒは、回路ＭＣｒの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣｒと配線ＯＬＢとの間に電流が流れる。なお、このとき、回路ＭＣは回路ＭＣの第１端子と第２端子との間に電流を流さないものとする。そのため、回路ＭＣと配線ＯＬとの間には電流は流れない。また、例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“０”の第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣ及び回路ＭＣｒに配線ＶＬの定電圧が与えられるかどうかに関わらず、回路ＭＣは回路ＭＣの第１端子と第２端子との間に電流を流さず、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に電流を流さない。つまり、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない。
なお、図１０の回路ＭＰ［ｉ，ｊ］において、保持部ＨＣ、保持部ＨＣｒに保持される、第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位の具体例については、図９Ａの回路ＭＰ［ｉ，ｊ］の記載を参酌する。また、図１０の回路ＭＰ［ｉ，ｊ］において、保持部ＨＣ、保持部ＨＣｒは、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、電位でなく、電流、抵抗値などの情報を保持する機能を有し、回路ＭＣ、回路ＭＣｒは当該情報に応じた電流を流す機能を有してもよい。
図１０に示した配線ＸＬ［ｉ］は、図２の演算回路１１０における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）は、一例としては、配線ＸＬ［ｉ］の電位、電流などによって定められる。そのため、トランジスタＭＺのゲートには、例えば、配線ＸＬ［ｉ］を介して、第２データｚｉ （ｋ－１）に応じた電位が入力される。
例えば、第２データｚｉ （ｋ－１）が“０”、“１”の２値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ－１）が“１”である場合、配線ＸＬ［ｉ］には高レベル電位が与えられるものとする。このとき、トランジスタＭＺがオン状態となるので、回路ＭＰは、配線ＶＬと回路ＭＣの第１端子との間を導通状態にし、配線ＶＬと回路ＭＣｒの第１端子との間を導通状態にする。つまり、第２データｚｉ （ｋ－１）が“１”であるとき、回路ＭＣと、回路ＭＣｒと、に配線ＶＬからの定電圧が与えられる。また、例えば、第２データｚｉ （ｋ－１）が“０”である場合、配線ＸＬ［ｉ］には低レベル電位が与えられるものとする。このとき、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を非導通状態とする。つまり、第２データｚｉ （ｋ－１）が“０”であるとき、回路ＭＣと、回路ＭＣｒと、には、配線ＶＬからの定電圧が与えられない。
ここで、例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れ、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。また、例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”であって、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は流れる結果となる。また、例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。また、例えば、第２データｚｉ （ｋ－１）が“０”である場合、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”のいずれかであっても、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。
つまり、図１０の回路ＭＰ［ｉ，ｊ］は、図９Ｆの回路ＭＰ［ｉ，ｊ］と同様に、一例として、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいずれかをとり、第２データｚｉ （ｋ－１）が“０”、“１”の２値をとる場合における、演算を行うことができる。また、図９Ｆの回路ＭＰ［ｉ，ｊ］と同様に、図１０の回路ＭＰ［ｉ，ｊ］は、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”のうちの、いずれか２値、例えば、“－１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、第１データｗｉ （ｋ－１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“－１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとってもよい。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
＜演算回路の動作例＞
次に、図７の演算回路１４０の動作例について説明する。なお、本動作例の説明では、一例として、図１３に示す演算回路１４０を用いる。
図１３の演算回路１４０は、図７の演算回路１４０のｊ列目に位置する回路に着目して図示されたものである。つまり、図１３の演算回路１４０は、図１Ａに示したニューラルネットワーク１００における、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）からの信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）と、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、行う回路に相当する。更に、図１３の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰは、図９Ｂの回路ＭＰを適用しているものとする。
初めに、演算回路１４０において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に第１データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）が設定される。第１データｗｉ （ｋ－１） ｊ （ｋ）の設定の方法としては、回路ＷＬＤによって、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に順に所定の電位を入力して、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］を順に選択していき、選択された回路ＭＰに含まれている回路ＭＣ、及び回路ＭＣｒのそれぞれの保持部ＨＣ、及び保持部ＨＣｒに対して、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］を介して、第１データに応じた電位、電流などを供給する。そして、電位、電流などの供給後に、回路ＷＬＤによって回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれを非選択にすることにより、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれが有する回路ＭＣ、及び回路ＭＣｒのそれぞれの保持部ＨＣ、及び保持部ＨＣｒに第１データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）に応じた電位、電流などを保持することができる。一例としては、第１データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）のそれぞれについて、正の値を取る場合には、保持部ＨＣには、その正の値に応じた値を入力し、保持部ＨＣｒには、ゼロに相当する値を入力する。一方、第１データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）のそれぞれについて、負の値を取る場合には、保持部ＨＣには、ゼロに相当する値を入力し、保持部ＨＣｒには、負の値の絶対値に応じた値を入力する。
次に、回路ＸＬＤによって、配線Ｘ１Ｌ［１］乃至配線Ｘ１Ｌ［ｍ］、配線Ｘ２Ｌ［１］乃至配線Ｘ２Ｌ［ｍ］のそれぞれに、第２データｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を供給する。具体的な一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に第２データｚ１ （ｋ－１）が供給される。なお、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図７に示す演算回路１４０の配線ＸＬＳ［ｉ］に相当する。
回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれに入力される第２データｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）に応じて、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との導通状態が決まる。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ－１）に応じて、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となる」状態と、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となる」状態と、「回路ＭＣ、及び回路ＭＣｒはそれぞれ配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］と非導通となる」状態と、のいずれか一をとる。一例としては、第２データｚ１ （ｋ－１）について、正の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ－１）について、負の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ－１）について、ゼロの値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。
回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）に応じて、回路ＭＰ［ｉ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間の導通状態、又は非導通状態が決まることによって、回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間で電流の入出力が行われる。更に、当該電流の量は、回路ＭＰ［ｉ，ｊ］に設定された第１データｗｉ （ｋ－１） ｊ （ｋ）及び／又は第２データｚｉ （ｋ－１）に応じて決まる。
例えば、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩ［ｉ，ｊ］とし、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩＢ［ｉ，ｊ］とする。そして、回路ＡＣＴＦ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩｏｕｔ［ｊ］とし、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に流れる電流をＩＢｏｕｔ［ｊ］とすると、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、次の式で表すことができる。
Figure 0007443263000005
回路ＭＰ［ｉ，ｊ］において、一例として、第１データｗｉ （ｋ－１） ｊ （ｋ）が“＋１”であるとき、回路ＭＣはＩ（＋１）を排出し、回路ＭＣｒはＩ（－１）を排出するものとし、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”であるとき、回路ＭＣはＩ（－１）を排出し、回路ＭＣｒはＩ（＋１）を排出するものとし、第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”であるとき、回路ＭＣはＩ（－１）を排出し、回路ＭＣｒはＩ（－１）を排出するものとする。
更に、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ－１）が“＋１”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ－１）が“－１”であるときに、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ－１）が“０”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣと配線ＯＬＢ［ｊ］との間は、非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣｒとＯＬＢ［ｊ］との間は、非導通となる」状態をとるものとする。
このとき、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流Ｉ［ｉ，ｊ］と、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流ＩＢ［ｉ，ｊ］と、は、下表に示すとおりとなる。なお、場合によっては、Ｉ（－１）の電流量が０となるように、回路ＭＰ［ｉ，ｊ］を構成してもよい。なお、電流Ｉ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬ［ｊ］に流れる電流であってもよい。同様に、電流ＩＢ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬＢ［ｊ］に流れる電流であってもよい。
Figure 0007443263000006
そして、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のそれぞれから流れてくるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］のそれぞれが、回路ＡＣＴＦ［ｊ］に入力されることによって、回路ＡＣＴＦ［ｊ］は、一例としては、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］の比較などを行う。回路ＡＣＴＦ［ｊ］は、一例としては、当該比較の結果に応じて、ニューロンＮｊ （ｋ）が第（ｋ＋１）層のニューロンに送信する信号ｚｊ （ｋ）を出力する。
図１３の演算回路１４０によって、一例としては、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）からの信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）と、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を行うことができる。更に、図１３の演算回路のアレイ部ＡＬＰにおいて、回路ＭＰをｎ列設けることで、図７の演算回路１４０と同等の回路を構成できる。つまり、図７の演算回路１４０によって、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれにおける、積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を同時に行うことができる。
＜＜演算回路に含まれる回路などの変更例＞＞
上述した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０のそれぞれは、式（１．２）の演算ではなく式（１．３）の演算を行う回路に変更することができる。式（１．３）は、式（１．２）の積和の結果にバイアスを与えた演算に相当する。そのため、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０のそれぞれにおいて、配線ＯＬ、及び配線ＯＬＢにバイアスの値を与える回路を設けてもよい。
図１４に示す演算回路１７０は、図１１の演算回路１５０のアレイ部ＡＬＰに回路ＢＳ［１］乃至回路ＢＳ［ｎ］を加えた回路構成となっている。
回路ＢＳ［ｊ］は、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、配線ＷＬＢＳと、配線ＷＸＢＳと、に電気的に接続されている。
配線ＷＬＢＳは、図２の演算回路１１０などの配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］、図７の演算回路１４０などの配線ＷＬ［１］乃至配線ＷＬ［ｍ］と同様に、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を供給するための配線として機能する。そのため、配線ＷＬＢＳは、回路ＷＬＤに電気的に接続されることによって、回路ＷＬＤから配線ＷＬＢＳに対して、当該信号を供給することができる。
配線ＷＸＢＳは、図２の演算回路１１０などの配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］と同様に、ニューロンＮｉ （ｋ－１）から出力された第２データｚｉ （ｋ－１）に対応する情報（例えば、電位、電流値など）を、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に供給する配線として機能する。そのため、配線ＷＸＢＳは、回路ＸＬＤに電気的に接続されることによって、回路ＸＬＤから配線ＷＸＢＳに対して、当該情報を供給することができる。
また、配線ＷＸＢＳは、図７の演算回路１４０などの配線ＷＸ１Ｌ［１］乃至配線ＷＸ１Ｌ［ｎ］と同様に、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に情報を書き込むための選択信号線として兼用してもよい。図１４の演算回路１７０では、配線ＷＸＢＳは、回路ＷＬＤに電気的に接続されている例を示している。このような構成の場合、回路ＷＬＤは、配線ＷＬＢＳ、配線ＷＸＢＳのそれぞれに、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を供給することができる。
演算回路１７０のアレイ部ＡＬＰのｊ列において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］から配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］に流れる電流量は、それぞれ式（１．５）、式（１．６）で表すことができる。また、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれは、回路ＢＳ［ｊ］に電気的に接続されているため、回路ＢＳ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩＢＩＡＳ［ｊ］、回路ＢＳ［ｊ］から配線ＯＬＢ［ｊ］に流れる電流をＩＢＩＡＳＢ［ｊ］としたとき、式（１．５）、式（１．６）のそれぞれは下の式に書き直すことができる。
Figure 0007443263000007
これにより、式（１．３）の演算として、バイアスが含まれるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］を生成することができる。また、バイアスが含まれるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、回路ＡＣＴＦ［ｊ］に入力されることによって、バイアスがかかった、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を生成することができる。
図１４の演算回路１７０では、回路ＢＳ［１］乃至回路ＢＳ［ｎ］は、アレイ部ＡＬＰに対して１行分設けた構成としたが、本発明の一態様は、これに限定されない。例えば、回路ＢＳ［１］乃至回路ＢＳ［ｎ］は、アレイ部ＡＬＰに対して２行以上設けてもよい。
上述した、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰ、切り替え回路ＴＷなどのそれぞれに含まれているトランジスタの一部、または、全部は、一例としては、ＯＳトランジスタであることが好ましい。例えば、オフ電流を低くすることが望ましいようなトランジスタの場合、具体例としては、容量素子などに蓄積された電荷を保持する機能を有するトランジスタは、ＯＳトランジスタであることが好ましい。特に、当該トランジスタとしてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態４に記載するトランジスタの構造であることがより好ましい。ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛から一又は複数選ばれる材料とすることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、当該金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０－１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０－１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０－２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０－２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０－２２Ａ）以下とすることができる。また当該ＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
ただし、本発明の一態様は、上記に限定されず、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰ、切り替え回路ＴＷなどに含まれるトランジスタは、ＯＳトランジスタでなくてもよい。ＯＳトランジスタ以外では、一例としては、チャネル形成領域にシリコンを含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）としてもよい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどの半導体を活性層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
なお、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場合もある。そのため、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０は、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰなどに含まれるｎチャネル型トランジスタとしてＯＳトランジスタを適用し、ｐチャネル型トランジスタとしてＳｉトランジスタを適用した構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した回路ＭＰの具体的な構成例について説明する。
なお、実施の形態１では、回路ＭＰの符号に、アレイ部ＡＬＰ内の位置を示す［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等を付記したが、本実施の形態では、特に断らない限り、回路ＭＰの符号に対して［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等の記載を省略する。
＜構成例１＞
初めに、図９Ｂの回路ＭＰに適用できる回路構成の例について説明する。図１５Ａに示す回路ＭＰは、図９Ｂの回路ＭＰの構成の一例であり、図１５Ａの回路ＭＰに含まれている回路ＭＣは、一例としては、トランジスタＭ１乃至トランジスタＭ４と、容量Ｃ１と、を有する。なお、例えば、トランジスタＭ２と、容量Ｃ１とによって、保持部ＨＣが構成されている。
図９Ｂの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
図１５Ａに図示しているトランジスタＭ１乃至トランジスタＭ４は、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ４のそれぞれは第１ゲートと第２ゲートとを有する。特に、一例としては、トランジスタＭ３、及びトランジスタＭ４のそれぞれのサイズは等しいことが好ましい。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。例えば、図１５Ｂに示すとおり、トランジスタＭ１のバックゲートを容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続される構成としてもよい。
また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図１５Ａに図示されているトランジスタＭ１乃至トランジスタＭ４には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、図１５Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１５Ａに図示しているトランジスタＭ１乃至トランジスタＭ４は、図１５Ｃに示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、図１５Ａに示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
また、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることができる。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することができる。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることができる。そのため、開口率が向上させることができる。
なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ（ＩＴＯ）、Ｓｎ－Ｏ、Ｔｉ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ（ＡＺＴＯ）、Ｉｎ－Ｓｎ－Ｚｎ－Ｏなど）などを有するトランジスタを用いることができる。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる。
なお、トランジスタの一例としては、活性層の上下にゲート電極が配置されている構造のトランジスタを適用することができる。活性層の上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル形成領域が増えるため、電流値の増加を図ることができる。または、活性層の上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、活性層の上にゲート電極が配置されている構造、活性層の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、活性層を並列に接続した構造、又は活性層が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ－ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることができる。
なお、トランジスタの一例としては、活性層（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。活性層（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、活性層の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
図１５Ａの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ１のゲートは、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続されている。容量Ｃ１の第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ２の第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ２のゲートは配線ＷＬに電気的に接続されている。トランジスタＭ３の第２端子は配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
回路ＭＣｒにおいて、回路ＭＣと異なる接続構成について説明する。トランジスタＭ３ｒの第２端子は、配線ＯＬでなく、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬＢでなく、配線ＯＬに電気的に接続されている。トランジスタＭ１ｒの第１端子と、容量Ｃ１ｒの第１端子と、は、配線ＶＥｒに電気的に接続されている。
なお、図１６Ａに示すように、トランジスタＭ１の第１端子は、配線ＶＥではなく、別の配線ＶＬｍに電気的に接続されていてもよい。また、同様に、トランジスタＭ１ｒの第１端子は、配線ＶＥｒではなく、別の配線ＶＥｍｒに電気的に接続されていてもよい。なお、図１５Ａだけでなく、他の図面の回路図においても、トランジスタＭ１の第１端子が、配線ＶＥではなく、別の配線ＶＥｍに電気的に接続されるような構成、及び／又は、トランジスタＭ１ｒの第１端子が、配線ＶＥｒではなく、別の配線ＶＥｍｒに電気的に接続されるような構成にしてもよい。
なお、図１５Ａに示す保持部ＨＣにおいて、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、の電気的接続点をノードｎ１としている。
保持部ＨＣは、実施の形態１で説明したとおり、一例としては、第１データに応じた電位を保持する機能を有する。図１５Ａの回路ＭＣに含まれている保持部ＨＣへの当該電位の保持は、トランジスタＭ２、及びトランジスタＭ３をオン状態としたときに、配線ＯＬから電位を入力して、容量Ｃ１に書き込み、その後にトランジスタＭ２をオフ状態にすることで行われる。これによって、ノードｎ１の電位を、第１データに応じた電位として保持することができる。このとき、配線ＯＬから電流を入力し、その電流の大きさに応じた大きさの電位を容量Ｃ１に保持することができる。そのため、トランジスタＭ１の電流特性のばらつきの影響を低減することができる。
また、トランジスタＭ１は、ノードｎ１の電位を長時間保持するため、オフ電流が少ないトランジスタを適用するのが好ましい。オフ電流が少ないトランジスタとしては、例えば、ＯＳトランジスタを用いることができる。また、トランジスタＭ１として、バックゲートを有するトランジスタを適用し、バックゲートに低レベル電位を印加して、閾値電圧をプラス側にシフトさせて、オフ電流を小さくする構成としてもよい。
後述する動作例において、回路ＭＰに入出する電流について簡易的に説明するため、図１５Ａに示す配線ＯＬの両端をそれぞれノードｉｎａ、ノードｏｕｔａとし、配線ＯＬＢの両端をそれぞれノードｉｎｂ、ノードｏｕｔｂとする。
配線ＶＥは、一例としては、定電圧を供給する配線として機能する。当該定電圧としては、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、または、トランジスタＭ４ｒがｎチャネル型トランジスタである場合、及び／又は図８において配線ＶＳＯが与える電位が高レベル電位である場合には、例えば、低レベル電位であるＶＳＳ、接地電位、または、それら以外の低レベル電位などとすることができる。また、配線ＶＥｍ、配線ＶＥｒ、配線ＶＬｍｒのそれぞれは、配線ＶＥと同様に、定電圧を供給する電圧線として機能し、当該定電圧としては、低レベル電位であるＶＳＳ、ＶＳＳ以外の低レベル電位、接地電位などとすることができる。また、当該定電圧としては、高レベル電位であるＶＤＤとしてもよい。この場合、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として、図５Ａ乃至図５Ｅ、図６Ａ乃至図６Ｄ、図６Ｆのいずれかを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されている配線ＶＡＬが与える定電圧は、配線ＶＥ、配線ＶＥｒが与える電位ＶＤＤよりも高い電位とするのが好ましい。
また、配線ＶＥ、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒ、のそれぞれが供給する定電圧は、互いに異なってもよいし、一部又は全てが同一であってもよい。また、それぞれの配線が供給する電圧が同一である場合には、それらの配線を選択して、同一の配線としてもよい。例えば、配線ＶＥ、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒのそれぞれの与える定電圧がほぼ等しい場合、図１６Ｂの回路ＭＰのとおり、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒは配線ＶＥと同一の配線とすることができる。または、例えば、配線ＶＬ、及び配線ＶＬｒのそれぞれの与える定電圧がほぼ等しい場合、配線ＶＬと配線ＶＬｒとを一本の同一の配線とすることができる。または、例えば、配線ＶＬｓ、配線ＶＬｓｒのそれぞれの与える定電圧がほぼ等しい場合、配線ＶＬｓと配線ＶＬｓｒとを一本の同一の配線とすることができる。同様に、図１６Ａにおいても、例えば、配線ＶＬと配線ＶＬｒとを一本の同一の配線として、配線ＶＬｍと配線ＶＬｍｒとを一本の同一の配線としてもよい。または例えば、配線ＶＬと配線ＶＬｍｒとを一本の同一の配線として、配線ＶＬｍと配線ＶＬｒとを一本の同一の配線としてもよい。
また、図１５Ａの回路ＭＰの構成は、状況に応じて、変更することができる。例えば、図１７Ａに示すとおり、図１５Ａの回路ＭＰのトランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ１ｐ、トランジスタＭ１ｐｒ、トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒに置き換えてもよい。トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒとしては、一例としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のｐチャネル型トランジスタを適用することができる。また、この場合、配線ＶＥ、及び配線ＶＥｒが与える定電圧は、高レベル電位であるＶＤＤとするのが好ましい。また、この場合に加え、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、及び演算回路１６０の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として、図５Ａ乃至図５Ｅ、図６Ａ乃至図６Ｄ、図６Ｆのいずれかを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されている配線ＶＡＬが与える定電圧は、接地電位、又はＶＳＳとするのが好ましい。このように、配線の電位を変更した場合には、電流が流れる向きも変更されることとなる。
また、同様に、トランジスタＭ２についてもｐチャネル型のトランジスタに置き換えてもよい。
また、例えば、図１７Ｂに示す通り、図１５Ａの回路ＭＰのトランジスタＭ４、Ｍ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ４ｐ、Ｍ４ｐｒに置き換えてもよい。また、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒのそれぞれのゲートに接続する配線を、配線ＷＸＬとして１本にまとめることによって、回路ＭＰは、０以外の第１データ（例えば、重み係数など）を保持することができる。
また、例えば、図１７Ｃに示す通り、図１５Ａの回路ＭＰのトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをアナログスイッチＡＳ３、アナログスイッチＡＳ４、アナログスイッチＡＳ３ｒ、アナログスイッチＡＳ４ｒに置き換えてもよい。なお、図１７Ｃには、アナログスイッチＡＳ３、アナログスイッチＡＳ４、アナログスイッチＡＳ３ｒ、及びアナログスイッチＡＳ４ｒを動作させるため、配線ＷＸ１ＬＢ、及び配線Ｘ２ＬＢも図示している。配線ＷＸ１ＬＢは、アナログスイッチＡＳ３、及びアナログスイッチＡＳ３ｒに電気的に接続され、配線Ｘ２ＬＢは、アナログスイッチＡＳ４、及びアナログスイッチＡＳ４ｒに電気的に接続されている。配線ＷＸ１ＬＢには、配線ＷＸ１Ｌに入力される信号の反転信号が入力され、配線Ｘ２ＬＢには、配線Ｘ２Ｌに入力される信号の反転信号が入力される。また、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌを１本の配線としてまとめ、かつ配線ＷＸ１ＬＢ、及び配線Ｘ２ＬＢを１本の配線としてまとめてもよい（図示しない）。なお、一例としては、アナログスイッチＡＳ３、アナログスイッチＡＳ４、アナログスイッチＡＳ３ｒ、及びアナログスイッチＡＳ４ｒは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを用いたＣＭＯＳ構成としてもよい。
また、図１５Ａ乃至図１５Ｃ、図１６Ａ乃至図１６Ｃに示したトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのサイズ、例えば、チャネル長及びチャネル幅はそれぞれ等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。また、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒに流れる電流を揃えることができる可能性がある。また、同様に、図１５Ａ乃至図１５Ｃ、図１６Ａ乃至図１６Ｃに示したトランジスタＭ１、及びトランジスタＭ１ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図１５Ａ乃至図１５Ｃ、図１６Ａ乃至図１６Ｃに示したトランジスタＭ２、トランジスタＭ２ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図１６Ｃに示したトランジスタＭ１ｐ、及びトランジスタＭ１ｐｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図１６Ｃに示したトランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、及びトランジスタＭ４ｐｒのサイズはそれぞれ等しいことが好ましい。
＜＜動作例＞＞
次に、図１５Ａに示した回路ＭＰの動作例について説明する。図１８乃至図２０は、回路ＭＰの動作例を示したタイミングチャートであり、それぞれ、配線ＷＬ、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、ノードｎ１、ノードｎ１ｒの電位の変動を示している。なお、図１８乃至図２０に記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。また、本動作例において、配線ＯＬからノードｏｕｔａに（または、ノードｏｕｔａから配線ＯＬに）出力される電流量をＩＯＬとしている。また、配線ＯＬＢからノードｏｕｔｂに（または、ノードｏｕｔｂから配線ＯＬＢに）出力される電流量をＩＯＬＢとしている。図１８乃至図２０に示すタイミングチャートでは、ＩＯＬ、ＩＯＬＢの変化量も図示している。
なお、本動作例では、配線ＶＥ、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒが与える定電圧はＶＳＳ（低レベル電位）とする。この場合、図８において、配線ＶＳＯには高レベル電位が与えられ、配線ＶＳＯから切り替え回路ＴＷ、配線ＯＬを介して、配線ＶＥ又は配線ＶＥｒに電流が流れることになる。同様に、配線ＶＳＯから切り替え回路ＴＷ、配線ＯＬＢを介して、配線ＶＥ又は配線ＶＥｒに電流が流れることになる。
また、本動作例では、図８において、配線ＶＣＮが与える電位をＶＳＳとする。配線ＶＣＮとトランジスタＭ１の第２端子との間を導通状態にすることによって、トランジスタＭ１の第２端子にはＶＳＳが与えられる。詳しくは後述するが、このとき、トランジスタＭ１のゲートの電位もＶＳＳになるため、トランジスタＭ１はオフ状態となる。同様に、配線ＶＣＮとトランジスタＭ１ｒの第２端子との間を導通状態にすることによって、トランジスタＭ１ｒの第２端子とゲートの電位はＶＳＳとなるため、トランジスタＭ１ｒはオフ状態となる。
図１５Ａに示した回路ＭＰにおいて、トランジスタＭ２、及びトランジスタＭ３がオン状態のとき、トランジスタＭ１はダイオード接続の構成となる。そのため、配線ＯＬから回路ＭＣに電流が流れるとき、トランジスタＭ１の第２端子とトランジスタＭ１のゲートと、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＯＬから回路ＭＣに流れる電流量とトランジスタＭ１の第１端子の電位（ここではＶＳＳ）などによって定められる。ここで、トランジスタＭ１のゲートの電位を容量Ｃ１に保持し、その後にトランジスタＭ２をオフ状態にすることによって、トランジスタＭ１は、トランジスタＭ１のゲートの電位に応じた電流を流す電流源として機能する。そのため、トランジスタＭ１の電流特性のばらつきの影響を低減することができる。
例えば、トランジスタＭ２、及びトランジスタＭ３がオン状態で、配線ＯＬから回路ＭＣを介して配線ＶＥにＩ１の電流量が流れたとき、トランジスタＭ１のゲート（ノードｎ１）の電位はＶ１となるものとする。ここで、トランジスタＭ２をオフ状態にすることによって、Ｖ１は保持部ＨＣによって保持される。これにより、トランジスタＭ１は、トランジスタＭ１の第１端子の電位ＶＳＳと、トランジスタＭ１のゲートの電位Ｖ１に応じた電流であるＩ１をトランジスタＭ１のソース－ドレイン間に流すことができる。本明細書等では、このような動作を「トランジスタＭ１は、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩ１に設定された」、「トランジスタＭ１は、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩ１にプログラミングされた」などと呼称する。
本動作例では、配線ＯＬから回路ＭＣに流れる電流量を０、Ｉ１、Ｉ２の３種類とする。このため、トランジスタＭ１に設定される電流量は０、Ｉ１、Ｉ２の３種類となる。例えば、保持部ＨＣに保持されている、トランジスタＭ１のゲートの電位がＶＳＳであるとき、トランジスタＭ１の第１端子、第２端子のそれぞれの電位もＶＳＳであるため、トランジスタＭ１のしきい値電圧が０より高ければ、トランジスタＭ１はオフ状態となる。このため、トランジスタＭ１のソース－ドレイン間に電流は流れないので、トランジスタＭ１のソース－ドレイン間に流れる電流量は０に設定されている、ということができる。また、例えば、保持部ＨＣに保持されている、トランジスタＭ１のゲートの電位がＶ１であるとき、トランジスタＭ１のしきい値電圧がＶ１－ＶＳＳよりも低ければ、トランジスタＭ１はオン状態となる。このとき、トランジスタＭ１に流れる電流量をＩ１とする。このため、トランジスタＭ１のゲートの電位がＶ１であるとき、トランジスタＭ１のソース－ドレイン間に流れる電流量はＩ１に設定されている、ということができる。また、例えば、保持部ＨＣに保持されている、トランジスタＭ１のゲートの電位がＶ２であるとき、トランジスタＭ１のしきい値電圧がＶ２－ＶＳＳよりも低ければ、トランジスタＭ１はオン状態となる。このとき、トランジスタＭ１に流れる電流量をＩ２とする。このため、トランジスタＭ１のゲートの電位がＶ２であるとき、トランジスタＭ１のソース－ドレイン間に流れる電流量はＩ２に設定されている、ということができる。
なお、Ｉ１の電流量は、０よりも大きく、Ｉ２よりも小さいものとする。また、電位Ｖ１は、ＶＳＳよりも高く、Ｖ２よりも低いものとする。また、トランジスタＭ１のしきい値電圧は、０よりも高く、Ｖ１－ＶＳＳよりも低いものとする。また、Ｉ１は、例えば、図８の説明における、定電流源回路ＩＳＣ１が生成するＩｕｔに置き換えることができ、また、Ｉ２は、例えば、図８の説明における、定電流源回路ＩＳＣ２が生成する２Ｉｕｔに置き換えることができる。
また、動作例を説明する前に、回路ＭＰが保持する第１データ（例えば、ここでは重み係数とする。）を次の通りに定義する。保持部ＨＣのノードｎ１にＶＳＳ、保持部ＨＣｒのノードｎ１ｒにＶＳＳが保持されているとき、回路ＭＰは第１データ（重み係数）として“０”を保持しているものとする。保持部ＨＣのノードｎ１にＶ１、保持部ＨＣｒのノードｎ１ｒにＶＳＳが保持されているとき、回路ＭＰは第１データ（重み係数）として“＋１”を保持しているものとする。保持部ＨＣのノードｎ１にＶ２、保持部ＨＣｒのノードｎ１ｒにＶＳＳが保持されているとき、回路ＭＰは第１データ（重み係数）として“＋２”を保持しているものとする。保持部ＨＣのノードｎ１にＶＳＳ、保持部ＨＣｒのノードｎ１ｒにＶ１が保持されているとき、回路ＭＰは第１データ（重み係数）として“－１”を保持しているものとする。保持部ＨＣのノードｎ１にＶＳＳ、保持部ＨＣｒのノードｎ１ｒにＶ２が保持されているとき、回路ＭＰは第１データ（重み係数）として“－２”を保持しているものとする。
また、回路ＭＰに入力される第２データ（例えば、ここではニューロンの信号の値（演算値）とする。）を一例として次の通りに定義する。配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき、回路ＭＰには、第２データ（ニューロンの信号の値）として“＋１”が入力されている。配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が印加されているとき、回路ＭＰには、第２データ（ニューロンの信号の値）として“－１”が入力されている。配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき、回路ＭＰには、第２データ（ニューロンの信号の値）として“０”が入力されるものとする。なお、一例としては、高レベル電位としては、ＶＤＤ、または、ＶＤＤよりも１０％以上、もしくは、２０％以上高い電位をとるものとする。
また、本明細書などにおいて、トランジスタＭ１、及びトランジスタＭ１ｒは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１、及びトランジスタＭ１ｒは、線形領域で動作してもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１、及びトランジスタＭ１ｒは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
また、本明細書などにおいて、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
以下では、第１データ（例えば、以下では重み係数とする。）、及び第２データ（例えば、以下では、ニューロンの信号の値（演算値）など）のそれぞれが取り得る値の組み合わせ毎に、回路ＭＰの動作例を説明する。
〔条件１〕
初めに、一例として、第１データ（重み係数）が“０”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“＋１”である場合を考える。図１８Ａは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ２までの間では、保持部ＨＣ、及び保持部ＨＣｒには、初期の電位が保持されている。図１８Ａでは、例えば、ノードｎ１、ノードｎ１ｒには、初期の電位として、電位ＶＳＳよりも高い電位が保持されているものとする。
また、配線ＷＬ、配線ＷＸ１Ｌ、配線Ｘ２Ｌには、低レベル電位が印加されている。これによって、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。
時刻Ｔ２から時刻Ｔ３までの間において、配線ＷＬと、配線ＷＸ１Ｌには、高レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートには、高レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となる。
また、図１８Ａには図示していないが、配線ＯＬ、及び配線ＯＬＢのそれぞれには、初期化電位としてＶｉｎｉが印加される。トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となっているため、保持部ＨＣのノードｎ１、及び保持部ＨＣｒのノードｎ１ｒのそれぞれの電位はＶｉｎｉとなる。つまり、時刻Ｔ２から時刻Ｔ３までの間では、保持部ＨＣのノードｎ１、及び保持部ＨＣｒのノードｎ１ｒのそれぞれの電位の初期化が行われる。
なお、初期化電位のＶｉｎｉとしては、例えば、接地電位とするのが好ましい。また、初期化電位のＶｉｎｉとしては、ＶＳＳ、接地電位よりも高い電位、又は接地電位よりも低い電位としてもよい。また、配線ＯＬ、及び配線ＯＬＢのそれぞれに与える初期化電位Ｖｉｎｉは互いに異なる電位としてもよい。なお、配線ＯＬ、及び配線ＯＬＢのそれぞれに初期化電位Ｖｉｎｉを入力しなくてもよい。なお、必ずしも、時刻Ｔ２から時刻Ｔ３までの期間を設けなくてもよい。または、必ずしも、時刻Ｔ２から時刻Ｔ３までの間において、初期化を行わなくてもよい。
時刻Ｔ３から時刻Ｔ４までの間において、配線ＯＬから回路ＭＣに電位ＶＳＳが入力され、配線ＯＬＢから回路ＭＣｒに電位ＶＳＳが入力される。これは、図８において、スイッチＳＷＬ、及びスイッチＳＷＬＢをオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることによって行われる。これによって、保持部ＨＣのノードｎ１の電位はＶＳＳとなり、保持部ＨＣｒのノードｎ１ｒの電位はＶＳＳとなる。これにより、回路ＭＣにおいて、トランジスタＭ１は電流量として０を流すように設定されるため、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ１ｒは電流量として０を流すように設定されるため、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、時刻Ｔ３から時刻Ｔ４までの間において、トランジスタＭ１、トランジスタＭ１ｒはオフ状態となるため、配線ＯＬと配線ＶＥとの間は非導通状態となり、配線ＯＬＢと配線ＶＥｒとの間は非導通状態となる。
時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬと、配線ＷＸ１Ｌには、低レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒのそれぞれはオフ状態となる。トランジスタＭ２、トランジスタＭ２ｒがオフ状態になることにより、保持部ＨＣのノードｎ１の電位ＶＳＳが保持され、保持部ＨＣｒのノードｎ１ｒの電位ＶＳＳが保持される。また、トランジスタＭ３がオフ状態になることによって、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れなくなる。また、同様に、トランジスタＭ３ｒがオフ状態になることによって、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れなくなる。なお、時刻Ｔ４から時刻Ｔ５までの間において、図８Ａに示すスイッチＳＷＨ、及びスイッチＳＷＨＢをオンにして、配線ＯＬ、および、配線ＯＬＢの電位を初期化してもよい。配線ＯＬ、および、配線ＯＬＢの電位を初期化することにより、時刻Ｔ５以降において、回路ＭＰから出力される電流によって、配線ＯＬ、及び配線ＯＬＢの電位を変化させることができる。
時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの第１データ（重み係数）として“０”が設定される。また、回路ＭＰに第１データ（重み係数）が設定された後は、図８において、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態としてもよい。なお、回路ＭＰに重み係数が設定された後に、スイッチＳＷＨ、及びスイッチＳＷＨＢをオン状態にして、配線ＯＬ、及び配線ＯＬＢの電位を初期化してもよい。配線ＯＬ、及び配線ＯＬＢの電位を初期化した後は、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態としてもよい。
時刻Ｔ５以降において、回路ＭＰへのニューロンの信号（演算値）“＋１”の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
このとき、図８において、スイッチＳＷＯ、ＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。なお、トランジスタＭ１はオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥまでの間に電流は流れない。同様に、トランジスタＭ１ｒはオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣｒにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“＋１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
なお、第１データ（例えば、重み係数など）は、一旦入力すると、その値を更新せずに、第２データ（ニューロンの信号の値、又は演算値など）の方のみを変更することによって、複数の積和演算処理を行ってもよい。この場合、第１データ（重み係数）の更新が不要となるため、消費電力を低減することができる。なお、第１データ（重み係数）の更新を少なくするためには、第１データ（重み係数）を長期間保持する必要がある。このとき、例えば、ＯＳトランジスタを用いると、オフ電流が低いことを利用して、第１データ（重み係数）を長期間保持することが可能となる。
〔条件２〕
次に、一例として、第１データ（重み係数）が“＋１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“＋１”である場合を考える。図１８Ｂは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参酌する。
時刻Ｔ３から時刻Ｔ４までの間において、配線ＯＬから回路ＭＣに電流量としてＩ１が入力され、配線ＯＬＢから回路ＭＣｒに電位ＶＳＳが入力される。これは、図８において、スイッチＳＷＩ、及びスイッチＳＷＬＢをオン状態にし、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることによって行われる。これによって、保持部ＨＣのノードｎ１の電位はＶ１となり、保持部ＨＣｒのノードｎ１ｒの電位はＶＳＳとなる。これにより、回路ＭＣにおいて、トランジスタＭ１は電流量としてＩ１を流すように設定されるため、配線ＯＬから回路ＭＣを介して配線ＶＥに電流量としてＩ１が流れる。また、回路ＭＣｒにおいて、トランジスタＭ１ｒは電流量として０を流すように設定されるため、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れない。
時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬと、配線ＷＸ１Ｌには、低レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となる。トランジスタＭ２、及びトランジスタＭ２ｒがオフ状態になることにより、保持部ＨＣのノードｎ１の電位Ｖ１が保持され、保持部ＨＣｒのノードｎ１ｒの電位ＶＳＳが保持される。また、トランジスタＭ３がオフ状態になることによって、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れなくなる。また、同様に、トランジスタＭ３ｒがオフ状態になることによって、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れなくなる。なお、時刻Ｔ４から時刻Ｔ５までの間において、図８Ａに示すスイッチＳＷＨ、及びスイッチＳＷＨＢをオンにして、配線ＯＬ、及び配線ＯＬＢの電位を初期化してもよい。配線ＯＬ、及び配線ＯＬＢの電位を初期化することにより、時刻Ｔ５以降において、回路ＭＰから出力される電流によって、配線ＯＬ、及び配線ＯＬＢの電位を変化させることができる。
時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの第１データ（重み係数）として“＋１”が設定される。また、回路ＭＰに第１データ（重み係数）が設定された後は、図８において、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢをオフ状態としてもよい。なお、回路ＭＰに第１データ（重み係数）が設定された後に、スイッチＳＷＨ、及びスイッチＳＷＨＢをオン状態にして、配線ＯＬ、及び配線ＯＬＢの電位を初期化してもよい。配線ＯＬ、及び配線ＯＬＢの電位を初期化した後は、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態としてもよい。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“＋１”の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオン状態になっており、かつトランジスタＭ１ｒがオン状態になっているため（電流量としてＩ１を流すように設定されているため）、配線ＯＬから配線ＶＥまでの間に電流が流れる。また、回路ＭＣにおいて、トランジスタＭ４がオフ状態になっているため、配線ＯＬＢから配線ＶＥまでの間に電流は流れない。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオン状態になっているが、トランジスタＭ１がオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオフ状態になっているため、配線ＯＬから配線ＶＥｒまでの間に電流は流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５の経過後にＩ１増加し、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流量Ｉ１の電流ＩＯＬが流れ、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬがＩ１増加し、電流ＩＯＬＢが変化しない場合に対応する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
なお、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬから回路ＭＣに流れる電流をＩ１でなくＩ２に設定することで、保持部ＨＣにＶ２を保持することができる。これにより、回路ＭＰの第１データ（重み係数）として“＋２”が設定される。第１データ（重み係数）を“＋２”とし、回路ＭＰに入力されるニューロンの信号を“＋１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬがＩ２増加し、電流ＩＯＬＢが変化しない場合に対応する。このように、回路ＭＣｒにおいて保持部ＨＣｒにＶＳＳを保持し、かつ回路ＭＣにおいて電流量Ｉ１以外を設定することで、回路ＭＰの第１データ（重み係数）として“＋１”以外の正の値を設定することができる。
〔条件３〕
次に、一例として、第１データ（重み係数）ｗが“－１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“＋１”である場合を考える。図１８Ｃは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参酌する。
時刻Ｔ３から時刻Ｔ４までの間において、配線ＯＬから回路ＭＣに電位ＶＳＳが入力され、配線ＯＬＢから回路ＭＣｒに電流量としてＩ１が入力される。これは、図８において、スイッチＳＷＩＢ、及びスイッチＳＷＬをオン状態にし、スイッチＳＷＩ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることによって行われる。これによって、保持部ＨＣのノードｎ１の電位はＶＳＳとなり、保持部ＨＣｒのノードｎ１ｒの電位はＶ１となる。これにより、回路ＭＣｒにおいて、トランジスタＭ１は電流量として０を流すように設定されるため、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ１ｒは電流量としてＩ１を流すように設定されるため、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流量としてＩ１が流れる。
時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬと、配線ＷＸ１Ｌには、低レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となる。トランジスタＭ２、及びトランジスタＭ２ｒがオフ状態になることにより、保持部ＨＣのノードｎ１の電位ＶＳＳが保持され、保持部ＨＣｒのノードｎ１ｒの電位Ｖ１が保持される。また、トランジスタＭ３がオフ状態になることによって、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れなくなる。また、同様に、トランジスタＭ３ｒがオフ状態になることによって、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れなくなる。なお、時刻Ｔ４から時刻Ｔ５までの間において、図８Ａに示すスイッチＳＷＨ、及びスイッチＳＷＨＢをオンにして、配線ＯＬ、および、配線ＯＬＢの電位を初期化してもよい。配線ＯＬ、および、配線ＯＬＢの電位を初期化することにより、時刻Ｔ５以降において、回路ＭＰから出力される電流によって、配線ＯＬ、および、配線ＯＬＢの電位を変化させることができる。
時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの第１データ（重み係数）として“－１”が設定される。また、回路ＭＰに第１データ（重み係数）が設定された後は、図８において、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態としてもよい。なお、回路ＭＰに第１データ（重み係数）が設定された後に、スイッチＳＷＨ、及びスイッチＳＷＨＢをオン状態にして、配線ＯＬ、及び配線ＯＬＢの電位を初期化してもよい。配線ＯＬ、及び配線ＯＬＢの電位を初期化した後は、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態としてもよい。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“＋１”の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオン状態になっているが、トランジスタＭ１がオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬから配線ＶＥまでの間に電流が流れない。また、回路ＭＣにおいて、トランジスタＭ４がオフ状態になっているため、配線ＯＬＢから配線ＶＥまでの間に電流は流れない。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオン状態になっており、かつトランジスタＭ１ｒがオン状態になっているため（電流量としてＩ１を流すように設定されているため）、配線ＯＬＢから配線ＶＥｒまでの間に電流が流れる。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオフ状態になっているため、配線ＯＬから配線ＶＥｒまでの間に電流は流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５の前後で変化せず、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の経過後にＩ１増加する。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流量Ｉ１の電流ＩＯＬＢが流れる。
ところで、本条件は、第１データ（重み係数）を“－１”とし、回路ＭＰに入力される第２データ （ニューロンの信号の値（演算値））を“＋１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“－１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“－１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢはＩ１増加する場合に対応する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“－１”となる結果は、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
なお、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬＢから回路ＭＣｒに流れる電流をＩ１でなくＩ２に設定することで、保持部ＨＣｒにＶ２を保持することができる。これにより、回路ＭＰの第１データ（重み係数）として“－２”が設定される。第１データ（重み係数）を“－２”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“－２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“－２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢがＩ２増加する場合に対応する。このように、回路ＭＣにおいて保持部ＨＣにＶＳＳを保持し、かつ回路ＭＣｒにおいて電流量としてＩ１以外を設定することで、回路ＭＰの重み係数として“＋１”以外の正の値を設定することができる。
〔条件４〕
本条件では、一例として、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“－１”とする場合の回路ＭＰの動作を考える。図１９Ａは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ５までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“－１”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに高レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオン状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が非導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が導通状態となる。
このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。なお、トランジスタＭ１はオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。同様に、トランジスタＭ１ｒはオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣｒにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢも、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“－１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１と同様に、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
〔条件５〕
本条件では、一例として、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“－１”とする場合の回路ＭＰの動作を考える。図１９Ｂは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ５までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“－１”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに高レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオン状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が非導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が導通状態となる。
このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオフ状態になっているため、配線ＯＬから配線ＶＥまでの間に電流は流れない。また、回路ＭＣにおいて、トランジスタＭ４がオン状態になっており、かつトランジスタＭ１ｒがオン状態になっているため（電流量としてＩ１を流すように設定されているため）、配線ＯＬＢから配線ＶＥまでの間に電流が流れる。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオフ状態になっているため、配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオン状態になっているが、かつトランジスタＭ１がオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬから配線ＶＥｒまでの間に電流が流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５の前後で変化せず、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の経過後にＩ１増加する。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流量Ｉ１の電流ＩＯＬＢが流れる。
ところで、本条件は、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“－１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“－１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“－１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢはＩ１増加する場合に対応し、これは条件３の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“－１”となる結果は、条件３と同様に、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
なお、条件２でも記載した通り、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬから回路ＭＣに流れる電流をＩ１でなくＩ２に設定して、保持部ＨＣにＶ２を保持してもよい。これにより、回路ＭＰの第１データ（重み係数）として“＋２”が設定される。第１データ（重み係数）を“＋２”とし、回路ＭＰに入力されるニューロンの信号を“－１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“－２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“－２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢがＩ２増加する場合に対応する。このように、回路ＭＣｒにおいて保持部ＨＣｒにＶＳＳを保持し、かつ回路ＭＣにおいて電流量Ｉ１以外を設定することで、回路ＭＰの重み係数として“＋１”以外の正の値を設定することができる。
〔条件６〕
本条件では、一例として、第１データ（重み係数）を“－１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“－１”とする場合の回路ＭＰの動作を考える。図１９Ｃは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ５までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“－１”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに高レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオン状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が非導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が導通状態となる。
このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオフ状態になっているため、配線ＯＬから配線ＶＥまでの間に電流は流れない。また、回路ＭＣにおいて、トランジスタＭ４がオン状態になっているが、トランジスタＭ１がオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬＢから配線ＶＥまでの間に電流は流れない。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオフ状態になっているため、配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオン状態になっており、かつトランジスタＭ１がオン状態になっているため（電流量としてＩ１を流すように設定されているため）、配線ＯＬから配線ＶＥｒまでの間に電流が流れる。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５の経過後にＩ１増加し、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流量Ｉ１の電流ＩＯＬが流れ、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“－１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“－１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化し、電流ＩＯＬＢが変化しない場合に対応し、これは条件２の回路動作の結果と一致する。なお、第１データ（重み係数）と第１データ（ニューロンの信号の値）の積が“＋１”となる結果は、条件２と同様に、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
なお、条件３でも記載した通り、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬＢから回路ＭＣｒに流れる電流をＩ１でなくＩ２に設定して、保持部ＨＣにＶ２を保持してもよい。これにより、回路ＭＰの第１データ（重み係数）として“－２”が設定される。第１データ（重み係数）を“－２”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“－１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢがＩ２増加する場合に対応する。このように、回路ＭＣにおいて保持部ＨＣにＶＳＳを保持し、かつ回路ＭＣｒにおいて電流量Ｉ１以外を設定することで、回路ＭＰの重み係数として“＋１”以外の正の値を設定することができる。
〔条件７〕
本条件では、一例として、第１データ（重み係数）が“０”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“０”である場合を条件７として、回路ＭＰの動作を考える。図２０Ａは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ５までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“０”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、回路ＭＣｒと配線ＯＬＢとの間、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
このため、回路ＭＣにおいて、トランジスタＭ１に流れる、設定された電流の量に関わらず、配線ＯＬから配線ＶＥ又は配線ＶＥｒの一方までの間に電流は流れない。同様に、回路ＭＣｒにおいて、トランジスタＭ１ｒに流れる、設定された電流の量に関わらず、配線ＯＬＢから配線ＶＥ又は配線ＶＥｒの他方までの間にも電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ５の前後で変化しない。
また、このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることで、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態としても、上述の通り、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“０”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１、条件４と同様に、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
〔条件８〕
本条件では、一例として、第１データ（重み係数）が“＋１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“０”である場合を条件８として、回路ＭＰの動作を考える。図２０Ｂは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ５までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“０”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。つまり、条件７と同様に、この動作によって、トランジスタＭ１、及びトランジスタＭ１ｒのそれぞれに流れる、設定された電流の量に関わらず、回路ＭＣと配線ＯＬとの間、回路ＭＣｒと配線ＯＬＢとの間、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。このため、配線ＯＬから配線ＶＥ又は配線ＶＥｒの一方までの間に電流は流れず、かつ配線ＯＬＢから配線ＶＥ又は配線ＶＥｒの他方までの間にも電流は流れないため、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ５の前後で変化しない。
また、このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態にすることで、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態としても、上述の通り、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“０”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４、条件７の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１、条件４、条件７と同様に、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
〔条件９〕
本条件では、一例として第１データ（重み係数）が“－１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“０”である場合を条件９として、回路ＭＰの動作を考える。図２０Ｃは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ５までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“０”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、Ｍ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。つまり、条件７と同様に、この動作によって、トランジスタＭ１、及びトランジスタＭ１ｒのそれぞれに流れる、設定された電流の量に関わらず、回路ＭＣと配線ＯＬとの間、回路ＭＣｒと配線ＯＬＢとの間、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態になる。このため、配線ＯＬから配線ＶＥ又は配線ＶＥｒの一方までの間に電流は流れず、かつ配線ＯＬＢから配線ＶＥ又は配線ＶＥｒの他方までの間にも電流は流れないため、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ５の前後で変化しない。
また、このとき、図８において、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることで、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態としても、上述の通り、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
ところで、本条件は、第１データ（重み係数）を“－１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“０”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４、条件７、条件８の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１、条件４、条件７、条件８と同様に、図８において、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
上述した条件１乃至条件９の動作例の結果を下表にまとめる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure 0007443263000008
ここでは、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣ、回路ＭＣｒが１個ずつ接続されている場合を一例として示した。これについて、図２、図３、図４、図７、図１１、図１２、図６などに示すように、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣ、回路ＭＣｒが複数個ずつ接続されている場合には、各回路ＭＣ、回路ＭＣｒから出力される電流が、キルヒホッフの電流則にもとづき、足し合わせられることになる。その結果、和の演算が行われることとなる。つまり、回路ＭＣ、回路ＭＣｒにおいて、積の演算が行われ、複数の回路ＭＣ、回路ＭＣｒからの電流の足し合わせにより、和の演算が行われる。以上の結果、積和演算処理が行われることとなる。
ところで、回路ＭＰの動作において、第１データ（重み係数）を“＋１”、“－１”の２値のみとし、第２データ（ニューロンの信号の値）を“＋１”、“－１”の２値のみとした計算を行うことで、回路ＭＰは排他的論理和の否定の回路（一致回路）と同様の動作を行うことができる。
また、回路ＭＰの動作において、第１データ（重み係数）を“＋１”、“０”の２値のみとし、第２データ（ニューロンの信号の値）を“＋１”、“０”の２値のみとした計算を行うことで、回路ＭＰは論理積の回路と同様の動作を行うことができる。
ところで、本動作例では、回路ＭＰの回路ＭＣ、ＭＣｒが有する保持部ＨＣ、ＨＣｒに保持されている電位を、ＶＳＳ、Ｖ１、Ｖ２などのように多値としたが、保持部ＨＣ、ＨＣｒには２値、又はアナログ値を示す電位を保持してもよい。例えば、第１データ（重み係数）として“正のアナログ値”の場合には、保持部ＨＣのノードｎ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎ１ｒに低レベル電位が保持されている。第１データ（重み係数）として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎ１に低レベル電位、保持部ＨＣｒのノードｎ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。また、保持部ＨＣ、ＨＣｒにはアナログ値を示す電位を保持することについては、図１５Ａの回路ＭＰの動作例に限定されず、本明細書等に示す他の回路ＭＰに対しても行ってもよい。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例２＞
次に、図１５Ａ乃至図１５Ｃ、図１６Ａ、図１６Ｂのそれぞれの回路構成とは異なる、図９Ｂに図示した回路ＭＰに適用できる回路構成の例について説明する。
図２１Ａに示す回路ＭＰは、図９Ｂの回路ＭＰの構成例を示しており、図１５Ａの回路ＭＰとの違いは、トランジスタＭ２の第２端子が、配線ＯＬでなくトランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている点と、トランジスタＭ２ｒの第２端子が、配線ＯＬＢでなくトランジスタＭ１ｒの第２端子と、トランジスタＭ３ｒの第１端子と、トランジスタＭ４ｒの第１端子と、に電気的に接続されている点、とである。
図２１Ａの回路ＭＰは、図１５Ａの回路ＭＰと同様に動作することができる。
また、図２１Ａとは異なる、図９Ｂに図示した回路ＭＰに適用できる回路構成の別の例について説明する。図２１Ｂに示す回路ＭＰは、図９Ｂの回路ＭＰの構成例を示しており、図１５Ａの回路ＭＰとの違いは、回路ＭＣにトランジスタＭ１ｃが含まれ、かつトランジスタＭ４の第１端子が、トランジスタＭ１の第２端子とトランジスタＭ３の第２端子でなく、トランジスタＭ１ｃに電気的に接続されている点と、回路ＭＣｒにトランジスタＭ１ｃｒが含まれ、かつトランジスタＭ４ｒの第１端子が、トランジスタＭ１ｒの第２端子とトランジスタＭ３ｒの第２端子でなく、トランジスタＭ１ｃｒに電気的に接続されている点である。
なお、本明細書などにおいて、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、線形領域で動作してもよい。なお、第１データ（例えば、ここでは重み係数とする。）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
図２１Ｂの回路ＭＰにおいて、トランジスタＭ１ｃの第１端子は、配線ＶＥに電気的に接続されている。また、トランジスタＭ１ｃのゲートは、トランジスタＭ１のゲートと、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。加えて、トランジスタＭ１ｃの第２端子は、トランジスタＭ４の第１端子に電気的に接続されている。
なお、図２１Ｂの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
また、図２１Ｂの回路ＭＰと、図１５Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
図２１Ｂの回路ＭＰにおいて、トランジスタＭ３、及びトランジスタＭ４に流れる電流は、それぞれトランジスタＭ１、及びトランジスタＭ１ｃのゲートの電位によって決められる。なお、一例としては、トランジスタＭ１、及びトランジスタＭ１ｃのサイズ、例えば、チャネル長及びチャネル幅は互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。また、トランジスタＭ３、及びトランジスタＭ４に流れる電流を揃えることができる可能性がある。
図２１Ｂの回路ＭＰは、図１５Ａの回路ＭＰと同様に動作することができる。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例３＞
次に、図９Ｅに図示した回路ＭＰに適用できる回路構成の例について説明する。
図２２Ａに示す回路ＭＰは、図９Ｅの回路ＭＰの構成例を示しており、図１５Ａの回路ＭＰとの違いは、回路ＭＣにトランジスタＭ５が含まれ、かつ回路ＭＣｒにトランジスタＭ５ｒが含まれている点と、回路ＭＰは配線ＩＬと配線ＩＬＢとに電気的に接続されている点である。
なお、本明細書などにおいて、トランジスタＭ５、及びトランジスタＭ５ｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
図２２Ａの回路ＭＰにおいて、トランジスタＭ５の第１端子は、トランジスタＭ２の第２端子と、配線ＩＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ５のゲートは、配線ＷＬに電気的に接続されている。
なお、図２２Ａの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
また、図２２Ａの回路ＭＰと、図１５Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
図２２Ａの回路ＭＰにおいて、構成例１、構成例２と同様に、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、及びトランジスタＭ４のサイズ、例えば、チャネル長及びチャネル幅は、それぞれトランジスタＭ１ｒ、トランジスタＭ２ｒ、トランジスタＭ３ｒ、及びトランジスタＭ４ｒのサイズと等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。加えて、トランジスタＭ５のサイズは、トランジスタＭ５ｒのサイズと等しいことが好ましい。
回路ＭＣ、ＭＣｒに電流を設定するとき、配線ＷＬに高レベル電位を与えて、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ５、及びトランジスタＭ５ｒをオン状態にすることによって行われる。また、回路ＭＣ、及び回路ＭＣｒに電流を設定した後は、保持部ＨＣ、及び保持部ＨＣｒに設定された電位を保持するため、配線ＷＬに低レベル電位を与えて、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ５、及びトランジスタＭ５ｒをオフ状態にすればよい。
構成例１、構成例２で説明した回路ＭＰでは、第２データ（例えば、ここではニューロンの信号の値）を送信する配線と、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）に応じた情報（例えば、電圧、電流など）を供給、又は保持するための配線と、をまとめて配線ＷＸ１Ｌとしたが、図２２の回路ＭＰを構成することによって、第２データ（ニューロンの信号の値）を送信する配線を配線Ｘ１Ｌとして、回路ＭＰに第１データ（重み係数）に応じた情報（例えば、電圧、電流など）を供給、又は保持するための配線を配線ＷＬとすることができる。つまり、図２２の回路ＭＰは、構成例１、構成例２の回路ＭＰの配線ＷＸ１Ｌを、機能毎に分けた構成ということができる。
また、図２２Ａの回路ＭＰと異なる、回路構成を図２２Ｂに示す。
図２２Ｂに示す回路ＭＰは、図２２Ａの回路ＭＰのトランジスタＭ５、及びトランジスタＭ５ｒのそれぞれの第１端子の電気的な接続を変更した構成となっている。具体的には、図２２Ｂの回路ＭＰにおいて、トランジスタＭ５の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。
図２２Ｂに示す回路ＭＰを構成することによって、図２２Ｂの回路ＭＰは、図２２Ａの回路ＭＰとほぼ同様に動作する。
なお、図２２Ａ、及び図２２Ｂのそれぞれに示した回路ＭＰは、配線ＩＬを配線ＯＬにまとめ、かつ配線ＩＬＢを配線ＯＬＢにまとめた構成としてもよい。例えば、図２２Ａに示す回路ＭＰにおいて、配線ＩＬを配線ＯＬにまとめ、かつ配線ＩＬＢを配線ＯＬＢにまとめることによって、図２３Ａに示す回路ＭＰの構成にすることができる。また、例えば、図２２Ｂに示す回路ＭＰにおいて、配線ＩＬを配線ＯＬにまとめ、かつ配線ＩＬＢを配線ＯＬＢにまとめることによって、図２３Ｂに示す回路ＭＰの構成にすることができる。なお、図２３Ａ、及び図２３Ｂのそれぞれの回路ＭＰは、図９Ａに図示した回路ＭＰに適用できる回路構成であり、図２３Ａ、及び図２３Ｂのそれぞれの回路ＭＰの動作は、図１５Ａの回路ＭＰの動作の説明を参酌する。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例４＞
図２４に示す回路ＭＰは、図１５Ａの回路ＭＰと異なり、保持部ＨＣ、及び保持部ＨＣｒだけでなく、保持部ＨＣｓ、及び保持部ＨＣｓｒも有する回路の一例である。
図２４の回路ＭＰに含まれている回路ＭＣは、図２１Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ６、トランジスタＭ６ｓ、及び容量Ｃ１ｓを有する。また、図２０の回路ＭＰに含まれている回路ＭＣｒは、回路ＭＣと同様の回路素子を有するため、回路ＭＣのトランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ６、トランジスタＭ６ｓ、及び容量Ｃ１ｓのそれぞれに対応する、トランジスタＭ１ｓｒ、トランジスタＭ２ｓｒ、トランジスタＭ６ｒ、トランジスタＭ６ｓｒ、及び容量Ｃ１ｓｒを有する。なお、トランジスタＭ２ｓと、容量Ｃ１ｓと、は、保持部ＨＣｓに含まれ、トランジスタＭ２ｓｒと、容量Ｃ１ｓｒと、は、保持部ＨＣｓに含まれている。
なお、本明細書などにおいて、トランジスタＭ２ｓ、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、トランジスタＭ６ｓｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
次に、図２４の回路ＭＰの構成について説明する。なお、図２４の回路ＭＰにおいて、図２１Ａの回路ＭＰと同様の構成となっている箇所については省略する。
図２４の回路ＭＰにおいて、トランジスタＭ１の第２端子は、トランジスタＭ２の第２端子と、トランジスタＭ６の第１端子と、に電気的に接続されている。トランジスタＭ６の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第２端子と、に電気的に接続されている。トランジスタＭ６のゲートは、配線Ｓ１Ｌに電気的に接続されている。トランジスタＭ１ｓの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１ｓの第２端子は、トランジスタＭ６ｓの第１端子に電気的に接続されている。トランジスタＭ１ｓのゲートは、容量Ｃ１ｓの第１端子と、トランジスタＭ２ｓの第１端子と、に電気的に接続されている。容量Ｃ１ｓの第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ２の第２端子は、トランジスタＭ１ｓの第２端子と、トランジスタＭ６ｓの第１端子に電気的に接続されている。トランジスタＭ６ｓの第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第２端子と、に電気的に接続されている。トランジスタＭ６ｓのゲートは、配線Ｓ２Ｌに電気的に接続されている。
図２４の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
配線Ｓ１Ｌは、トランジスタＭ６、及びトランジスタＭ６ｒをオン状態又はオフ状態にするための電位を供給する電圧線として機能し、配線Ｓ２Ｌは、トランジスタＭ６ｓ、及びトランジスタＭ６ｓｒをオン状態又はオフ状態にするための電位を供給する電圧線として機能する。
図２４の回路ＭＰにおいて、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、及びトランジスタＭ６ｓｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
例えば、図１１に示した演算回路１５０に、図２４の回路ＭＰに示した構成を適用することによって、演算回路１５０の回路ＭＰは、第１データ（例えば、ここでは重み係数とする。）を２個保持することができる。具体的には、図２４の回路ＭＰは、１個目の第１データ（重み係数）に応じた電位を、回路ＭＣの保持部ＨＣと、回路ＭＣｒの保持部ＨＣｒと、に保持し、２個目の第１データ（重み係数）に応じた電位を、回路ＭＣの保持部ＨＣｓと、回路ＭＣの保持部ＨＣｓｒと、に保持することができる。また、図２４の回路ＭＰは、配線Ｓ１Ｌ、及び配線Ｓ２Ｌから与える電位によって、演算に用いる第１データ（重み係数）の切り替えを行うことができる。例えば、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそれぞれの保持部ＨＣ、及び保持部ＨＣｒに第１データ（重み係数）ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）に相当する電位を保持し、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそれぞれの保持部ＨＣｓ、及び保持部ＨＣｓｒに第１データ（重み係数）ｗ１ （ｋ－１） ｈ （ｋ）乃至ｗｍ （ｋ－１） ｈ （ｋ）（ここでのｈは、１以上でｊでない整数とする。）に相当する電位を保持して、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］（図２４の回路ＭＰにおける配線ＷＸ１Ｌ、及び配線Ｘ２Ｌ）に信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）に応じた電位を入力する。このとき、配線Ｓ１Ｌに高レベル電位を印加して、トランジスタＭ６、及びトランジスタＭ６ｒをオン状態とし、配線Ｓ２Ｌに低レベル電位を印加して、トランジスタＭ６ｓ、及びトランジスタＭ６ｓｒをオフ状態とすることで、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）との積和と活性化関数の演算を行うことができる。また、配線Ｓ１Ｌに低レベル電位を印加して、トランジスタＭ６、及びトランジスタＭ６ｒをオフ状態とし、配線Ｓ２Ｌに高レベル電位を印加して、トランジスタＭ６ｓ、及びトランジスタＭ６ｓｒをオン状態とすることで、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ－１） ｈ （ｋ）乃至ｗｍ （ｋ－１） ｈ （ｋ）と信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）との積和と活性化関数の演算を行うことができる。
上述の通り、演算回路１５０に図２４の回路ＭＰを適用することによって、重み係数を２個保持することができ、かつ当該重み係数を切り替えて、積和と活性化関数の演算を行うことができる。図２４の回路ＭＰを構成した演算回路１５０は、例えば、第ｋ層のニューロンの個数がｎより大きい場合、第ｋ層と異なる中間層における演算を行う場合、などに有効である。また、図２４の回路ＭＰでは、回路ＭＣ、及び回路ＭＣｒが有する保持部はそれぞれ２個としたが、回路ＭＣ、及び回路ＭＣｒのそれぞれは、状況に応じて、３個以上の保持部を有してもよい。
また、本発明の一態様の半導体装置に含まれている回路ＭＰは、図２４の回路ＭＰに限定されない。本発明の一態様の半導体装置の回路ＭＰは、図２４の回路ＭＰを状況に応じて回路構成を変更することができる。
例えば、図２５に示す回路ＭＰは、図２４の回路ＭＰを変更した回路構成となっている。具体的には、図２５の回路ＭＰは、図２４の回路ＭＰに対して、トランジスタＭ３ｓ、トランジスタＭ４ｓ、トランジスタＭ３ｓｒ、及びトランジスタＭ４ｓｒが加えられ、かつ電気的な接続の変更がされている。トランジスタＭ３ｓの第１端子は、トランジスタＭ６ｓの第２端子と、トランジスタＭ４ｓの第１端子と、に電気的に接続され、トランジスタＭ３ｓの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３ｓのゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４ｓの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｓのゲートは、配線Ｘ２Ｌに電気的に接続されている。
なお、図２５の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒにおいて、トランジスタＭ３ｓｒの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４ｓｒの第２端子は、配線ＯＬＢに電気的に接続されている。
図２５の回路ＭＰにおいて、トランジスタＭ３、トランジスタＭ３ｓ、トランジスタＭ３ｒ、トランジスタＭ３ｓｒ、トランジスタＭ４、トランジスタＭ４ｓ、トランジスタＭ４ｒ、及びトランジスタＭ４ｓｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
図２５の回路ＭＰは、図２４の回路ＭＰと同様の動作を行うことで、第１データ（重み係数）を２個保持することができ、かつ当該第１データ（重み係数）を切り替えて、積和と活性化関数の演算を行うことができる。また、図２５の回路ＭＰでは、回路ＭＣ、及び回路ＭＣｒが有する保持部はそれぞれ２個としたが、回路ＭＣ、及び回路ＭＣｒのそれぞれは、状況に応じて、３個以上の保持部を有してもよい。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例５＞
図２６に示す回路ＭＰは、図２１Ａの回路ＭＰと異なり、回路ＭＣにおいて、チャネル幅（以下、Ｗ長と呼称する。）とチャネル長（以下、Ｌ長と呼称する。）の比がそれぞれ異なるトランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂを一例として有している。なお、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂだけでなく、更に多くのトランジスタを有していてもよいし、トランジスタＭ１－３ｂやトランジスタＭ１－２ｂを有していなくてもよい。
図２６の回路ＭＰに含まれている回路ＭＣは、更に、図２１Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ３－２ｂ、トランジスタＭ４－２ｂ、トランジスタＭ３－３ｂ、及びトランジスタＭ４－３ｂを有する。
本明細書などにおいて、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂは、トランジスタＭ１と同様に、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂは、線形領域で動作してもよい。なお、第１データ（例えば、ここでは重み係数とする。）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
また、本明細書などにおいて、トランジスタＭ３－２ｂ、トランジスタＭ４－２ｂ、トランジスタＭ３－３ｂ、及びトランジスタＭ４－３ｂは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
次に、図２６の回路ＭＰの構成について説明する。なお、図２６の回路ＭＰにおいて、図２１Ａの回路ＭＰと同様の構成となっている箇所については省略する。
図２６の回路ＭＰの回路ＭＣにおいて、トランジスタＭ１－２ｂの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１－２ｂの第２端子は、トランジスタＭ３－２ｂの第１端子と、トランジスタＭ４－２ｂの第１端子と、に電気的に接続されている。トランジスタＭ１－２ｂのゲートは、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ３－２ｂの第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ３－２ｂのゲートは、配線Ｘ１Ｌ２ｂに電気的に接続されている。トランジスタＭ４－２ｂの第２端子は、配線ＯＬＢに電気的に接続されている。トランジスタＭ４－２ｂのゲートは、配線Ｘ２Ｌ２ｂに電気的に接続されている。トランジスタＭ１－３ｂの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１－３ｂの第２端子は、トランジスタＭ３－３ｂの第１端子と、トランジスタＭ４－３ｂの第１端子と、に電気的に接続されている。トランジスタＭ１－３ｂのゲートは、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ３－３ｂの第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ３－３ｂのゲートは、配線Ｘ１Ｌ３ｂに電気的に接続されている。トランジスタＭ４－３ｂの第２端子は、配線ＯＬＢに電気的に接続されている。トランジスタＭ４－３ｂのゲートは、配線Ｘ２Ｌ３ｂに電気的に接続されている。
なお、図２６の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３－２ｂｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４－２ｂｒの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３－３ｂｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４－３ｂｒの第２端子は、配線ＯＬに電気的に接続されている。
図２６の回路ＭＰにおいて、トランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂ、トランジスタＭ３ｒ、トランジスタＭ３－２ｂｒ、トランジスタＭ３－３ｂｒ、トランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４－３ｂ、トランジスタＭ４ｒ、トランジスタＭ４－２ｂｒ、及びトランジスタＭ４－３ｂｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
配線Ｘ１Ｌ２ｂは、トランジスタＭ３－２ｂ、及びトランジスタＭ３－２ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ２ｂは、トランジスタＭ４－２ｂ、及びトランジスタＭ４－２ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ１Ｌ３ｂは、トランジスタＭ３－３ｂ、及びトランジスタＭ３－３ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ３ｂは、トランジスタＭ４－３ｂ、及びトランジスタＭ４－３ｂｒをオン状態とオフ状態の切り替えを行うための配線である。
トランジスタＭ１のＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１－２ｂのＷ長とＬ長の比は、２×Ｗ／Ｌとするのが好ましく、かつトランジスタＭ１－３ｂのＷ長とＬ長の比は、４×Ｗ／Ｌとするのが好ましい。トランジスタのソース－ドレイン間に流れる電流はチャネル幅／チャネル長に比例するため、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのチャネル幅／チャネル長以外の構造、構成条件などが同じ場合、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂに流れる電流は、それぞれトランジスタＭ１に流れる電流の概ね２倍、概ね４倍となる。つまり、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂに流れる電流量の比は、概ね１：２：４となる。なお、図２６の回路ＭＰに含まれる回路ＭＣが、さらに多くのトランジスタＭ１、例えばＱ個（Ｑは４以上の整数とする）のトランジスタを有する場合を考える。１番目のトランジスタをトランジスタＭ１、２番目のトランジスタをトランジスタＭ１－２ｂ、３番目のトランジスタをトランジスタＭ１－３ｂとし、ｑ番目（ｑは４以上Ｑ以下の整数）のトランジスタのＷ長とＬ長の比を、トランジスタＭ１のＷ長とＬ長の比の２（ｑ－１）倍とすると、１番目のトランジスタ、２番目のトランジスタ、３番目のトランジスタ、ｑ番目のトランジスタのそれぞれに流れる電流量の比は、１：２：４：２（ｑ－１）となる。つまり、図２６の回路ＭＰに含まれる回路ＭＣは、Ｑ個のトランジスタを、それぞれに流れる電流の量を２のべき乗の比となるように有してもよい。
例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩｕｔとしたとき、上述のトランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのチャネル幅／チャネル長より、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂに流れる電流量は、それぞれ２Ｉｕｔ、４Ｉｕｔとなる。
また、トランジスタＭ１ｒのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比と等しいことが好ましく、トランジスタＭ１－２ｂｒのＷ長とＬ長の比は、トランジスタＭ１－２ｂのＷ長とＬ長の比と等しいことが好ましく、トランジスタＭ１－３ｂｒのＷ長とＬ長の比は、トランジスタＭ１－３ｂのＷ長とＬ長の比と等しいことが好ましい。
ここで、配線ＯＬから回路ＭＣに流れる電流量を考える。この場合、回路ＭＰには正の第１データ（正の重み係数）が設定され、かつトランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂの少なくとも一をオン状態とし、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態とすればよい。このとき、トランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬから回路ＭＣに流れる電流量が変化する。
例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩｕｔに設定したとき、トランジスタＭ１－２ｂに流れる電流量は２Ｉｕｔとなり、トランジスタＭ１－３ｂに流れる電流量は４Ｉｕｔとなる。ここで、配線ＷＸ１Ｌに高レベル電位を印加し、配線Ｘ２Ｌに低レベル電位を印加し、更に、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加することによって、トランジスタＭ３をオン状態にし、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂ、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態にすることができる。このとき、配線ＯＬから回路ＭＣに流れる電流量はＩｕｔとなる。また、例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩｕｔに設定し、かつ配線ＷＸ１Ｌ、及び配線Ｘ１Ｌ２ｂに高レベル電位を印加し、配線Ｘ２Ｌ、及び配線Ｘ２Ｌ２ｂに低レベル電位を印加し、更に、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加する。このとき、トランジスタＭ３、及びトランジスタＭ３－２ｂをオン状態にし、トランジスタＭ３－３ｂ、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は３Ｉｕｔとなる。また、例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩｕｔに設定し、かつ配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂに高レベル電位を印加し、配線Ｘ２Ｌ２ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加し、更に、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌに低レベル電位を印加する。このとき、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂをオン状態にし、トランジスタＭ３、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は６Ｉｕｔとなる。
更に、例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量を２Ｉｕｔに設定したとき、トランジスタＭ１－２ｂに流れる電流量は４Ｉｕｔとなり、トランジスタＭ１－３ｂに流れる電流量は８Ｉｕｔとなる。ここで、配線ＷＸ１Ｌに高レベル電位を印加し、配線Ｘ２Ｌに低レベル電位を印加し、更に、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加することによって、トランジスタＭ３をオン状態にし、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂ、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態にすることができる。このとき、配線ＯＬから回路ＭＣに流れる電流量は２Ｉｕｔとなる。また、例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量を２Ｉｕｔに設定し、かつ配線ＷＸ１Ｌ、及び配線Ｘ１Ｌ２ｂに高レベル電位を印加し、配線Ｘ２Ｌ、及び配線Ｘ２Ｌ２ｂに低レベル電位を印加し、更に、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加する。このとき、トランジスタＭ３、及びトランジスタＭ３－２ｂをオン状態にし、トランジスタＭ３－３ｂ、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は６Ｉｕｔとなる。また、例えば、トランジスタＭ１のソース－ドレイン間に流れる電流量を２Ｉｕｔに設定し、かつ配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂに高レベル電位を印加し、配線Ｘ２Ｌ２ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加し、更に、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌに低レベル電位を印加する。このとき、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂをオン状態にし、トランジスタＭ３、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は１２Ｉｕｔとなる。
つまり、図２６の回路ＭＰは、トランジスタＭ１のソース－ドレイン間に設定した電流を、配線Ｘ１、配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂのそれぞれの電位に応じて整数倍して、整数倍した電流を配線ＯＬから回路ＭＣに流す機能を有する。なお、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのＷ長とＬ長の比を変更することによって、トランジスタＭ１のソース－ドレイン間に設定した電流を整数倍でなく実数倍にして、配線ＯＬから回路ＭＣに流すことができる。
上述の例では、配線ＯＬから回路ＭＣに流れる電流量について扱ったが、配線ＯＬＢから回路ＭＣに流れる電流量についても同様に考えることができる。この場合、回路ＭＰには正の第１データ（正の重み係数）が設定され、かつトランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４－３ｂの少なくとも一をオン状態とし、トランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂをオフ状態とすればよい。このとき、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬＢから回路ＭＣに流れる電流量が変化する。また、配線ＯＬＢから回路ＭＣｒに流れる電流についても同様に考えることができる。この場合、回路ＭＰには負の第１データ（負の重み係数）が設定され、かつトランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂの少なくとも一をオン状態とし、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂをオフ状態とすればよい。このとき、トランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬＢから回路ＭＣｒに流れる電流量が変化する。更に、配線ＯＬから回路ＭＣｒに流れる電流についても同様に考えることができる。この場合、回路ＭＰには負の第１データ（負の重み係数）が設定され、かつトランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂの少なくとも一をオン状態とし、トランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂをオフ状態とすればよい。このとき、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬから回路ＭＣｒに流れる電流量が変化する。
上述の通り、図２６の回路ＭＰは、設定した電流の量を、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれの電位に応じて、整数倍（実数倍）にして、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流を流し、又は配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流を流すことができる。ここで、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれの電位の組み合わせに応じて第２データ（例えば、ここではニューロンの信号の値とする。）を定めることによって、第２データ（ニューロンの信号の値）を多値（図２６の回路ＭＰの構成では１５値）として、扱うことができる。つまり、図２６の回路ＭＰは、多値の第１データ（重み係数）と、多値の第２データ（ニューロン信号）と、の積を計算することができる回路とすることができる。
回路ＭＰに設定される第１データ（重み係数）を“＋１”として（トランジスタＭ１のソース－ドレイン間に設定される電流量をＩｕｔ、トランジスタＭ１ｒのソース－ドレイン間に設定される電流量を０とする。なお、保持部ＨＣのノードｎ１の電位をＶｕｔとし、保持部ＨＣｒのノードｎ１ｒの電位をＶＳＳとしている。）、第２データ（ニューロンの信号の値）に応じた、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂの電位を回路ＭＰに入力したときの、配線ＯＬから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬと、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬＢと、の電流量の変化を下表に示す。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure 0007443263000009
また、回路ＭＰに設定される第１データ（重み係数）を“－１”として（トランジスタＭ１のソース－ドレイン間に設定される電流量を０、トランジスタＭ１ｒのソース－ドレイン間に設定される電流量をＩｕｔとする。なお、保持部ＨＣのノードｎ１の電位をＶＳＳとし、保持部ＨＣｒのノードｎ１ｒの電位をＶｕｔとしている。）、第２データ（ニューロンの信号の値）に応じた、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂの電位を回路ＭＰに入力したときの、配線ＯＬから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬと、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬＢと、の電流量の変化を下表に示す。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure 0007443263000010
ところで、トランジスタＭ１のソース－ドレイン間に流れる電流量を０としたとき、ノードｎ１の電位としては、例えば、ＶＳＳとすればよい。これにより、トランジスタＭ１に加え、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのソース－ドレイン間に流れる電流量も０にすることができる。このため、トランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂ、トランジスタＭ４、トランジスタＭ４－２ｂ、及びトランジスタＭ４－３ｂのオン状態又はオフ状態に関わらず、配線ＯＬ又は配線ＯＬＢから回路ＭＣへの電流は流れない。
このように、図２６の回路ＭＰは、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれに、低レベル電位又は高レベル電位にすることによって、第２データ（ニューロンの信号の値）を１５値として表現することができ、多値の第１データ（重み係数）と、多値の第２データ（ニューロンの信号の値）と、の積を計算することができる。
また、本発明の一態様の半導体装置に含まれている回路ＭＰは、図２６の回路ＭＰに限定されない。本発明の一態様の半導体装置の回路ＭＰは、図２６の回路ＭＰを状況に応じて回路構成を変更することができる。
例えば、図２７に示す回路ＭＰは、図２６の回路ＭＰを変更した回路構成となっている。具体的には、図２７の回路ＭＰは、図２６の回路ＭＰに対して、保持部ＨＣ－２ｂ、保持部ＨＣ－３ｂ、保持部ＨＣ－２ｂｒ、及び保持部ＨＣ－３ｂｒが加えられた構成となっている。保持部ＨＣ－２ｂ、保持部ＨＣ－３ｂ、保持部ＨＣ－２ｂｒ、及び保持部ＨＣ－３ｂｒの構成は、保持部ＨＣ、及び保持部ＨＣｒと同様の構成であるため、保持部ＨＣ、及び保持部ＨＣｒの説明の記載を参酌する。
回路ＭＣにおいて、トランジスタＭ１－２ｂ、トランジスタＭ３－２ｂ、及びトランジスタＭ４－２ｂ、及び保持部ＨＣ－２ｂの周辺の電気的な接続構成は、トランジスタＭ１、Ｍ３、Ｍ４、及び保持部ＨＣの周辺と同様の電気的な接続構成となっている。また、トランジスタＭ１－３ｂ、トランジスタＭ３－３ｂ、トランジスタＭ４－３ｂ、及び保持部ＨＣ－３ｂの周辺の電気的な接続構成は、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４、及び保持部ＨＣの周辺と同様の電気的な接続構成となっている。また、回路ＭＣｒにおいて、トランジスタＭ１－２ｂｒ、トランジスタＭ３－２ｂｒ、トランジスタＭ４－２ｂｒ、及び保持部ＨＣ－２ｂｒの周辺の電気的な接続構成は、トランジスタＭ１ｒ、トランジスタＭ３ｒ、トランジスタＭ４ｒ、及び保持部ＨＣｒの周辺と同様の電気的な接続構成となっている。また、トランジスタＭ１－３ｂｒ、トランジスタＭ３－３ｂｒ、トランジスタＭ４－３ｂｒ、及び保持部ＨＣ－３ｂｒの周辺の電気的な接続構成は、トランジスタＭ１ｒ、トランジスタＭ３ｒ、トランジスタＭ４ｒ、及び保持部ＨＣｒの周辺と同様の電気的な接続構成となっている。
更に、保持部ＨＣ－２ｂは、配線ＷＬ２ｂに電気的に接続され、保持部ＨＣ－３ｂは、配線ＷＬ３ｂに電気的に接続され、保持部ＨＣ－２ｂｒは、配線ＷＬ２ｂに電気的に接続され、保持部ＨＣ－３ｂｒは、配線ＷＬ３ｂに電気的に接続されている。
図２７の回路ＭＰにおいて、例えば、図２６の回路ＭＰと同様に、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのＷ長とＬ長の比を、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとし、トランジスタＭ１のソース－ドレイン間に流れる電流量をＩｕｔに設定するような電位を保持部ＨＣに保持し、かつ当該電位とほぼ同じ電位を保持部ＨＣ－２ｂ、及び保持部ＨＣ－３ｂに保持することによって、図２６の回路ＭＰと同様に動作することができる。
また、保持部ＨＣ、保持部ＨＣ－２ｂ、及び保持部ＨＣ－３ｂにはほぼ同じ電位を書き込めばよいので、配線ＷＬ、配線ＷＬ２ｂ、及び配線ＷＬ３ｂはそれぞれ一本の配線にまとめてもよい（図示しない）。
また、例えば、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのＷ長とＬ長の比をそれぞれ等しくし、かつトランジスタＭ１のソース－ドレイン間に流れる電流量をＩに設定した場合、トランジスタＭ１－２ｂのソース－ドレイン間に流れる電流量として２Ｉに設定し、トランジスタＭ１－３ｂのソース－ドレイン間に流れる電流量を４Ｉに設定することによって、図２６の回路ＭＰと同様に動作することができる。
また、図２７の回路ＭＰと異なる、図２６の回路ＭＰを変更した回路構成として、例えば、図２８に示す回路ＭＰとしてもよい。図２８の回路ＭＰは、図２６の回路ＭＰに対して、トランジスタＭ２－２ｂ、トランジスタＭ２－３ｂ、トランジスタＭ２－２ｂｒ、及びトランジスタＭ２－３ｂｒが加えられた構成となっている。なお、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのＷ長とＬ長の比は、一例として、図２６と同様に、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとする。ただし、電流量は、設定されたときの大きさによって決定され、Ｗ長やＬ長には、依存しない。そのため、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのＷ長とＬ長の比は、全て同じとしてもよい。ただしその場合には、電流量に応じて、各トランジスタのゲートの電位が異なることとなる。各トランジスタのゲートの電位を概ね同じにしたい場合には、Ｗ長とＬ長の比は、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとすることが望ましい。
また、本明細書などにおいて、トランジスタＭ２－２ｂ、トランジスタＭ２－３ｂ、トランジスタＭ２－２ｂｒ、及びトランジスタＭ２－３ｂｒとしては、特に断りの無い場合は、トランジスタＭ２、及びトランジスタＭ２ｒと同様に、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
回路ＭＣにおいて、トランジスタＭ２－２ｂの第１端子は、トランジスタＭ２－３ｂの第１端子と、トランジスタＭ２の第１端子と、トランジスタＭ１のゲートと、トランジスタＭ１－２ｂのゲートと、トランジスタＭ１－３ｂのゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ２－２ｂの第２端子は、トランジスタＭ１－２ｂの第２端子と、トランジスタＭ３－２ｂの第１端子と、トランジスタＭ３－２ｂの第１端子と、に電気的に接続されている。トランジスタＭ２－３ｂの第２端子は、トランジスタＭ１－３ｂの第２端子と、トランジスタＭ３－３ｂの第１端子と、トランジスタＭ３－３ｂの第１端子と、に電気的に接続されている。トランジスタＭ２－２ｂのゲートと、トランジスタＭ２－３ｂのゲートと、は、配線ＷＬに電気的に接続されている。
また、同様に、回路ＭＣｒにおいて、トランジスタＭ２－２ｂｒの第１端子は、トランジスタＭ２－３ｂｒの第１端子と、トランジスタＭ２ｒの第１端子と、トランジスタＭ１ｒのゲートと、トランジスタＭ１－２ｂｒのゲートと、トランジスタＭ１－３ｂｒのゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ２－２ｂｒの第２端子は、トランジスタＭ１－２ｂｒの第２端子と、トランジスタＭ３－２ｂｒの第１端子と、トランジスタＭ３－２ｂｒの第１端子と、に電気的に接続されている。トランジスタＭ２－３ｂｒの第２端子は、トランジスタＭ１－３ｂｒの第２端子と、トランジスタＭ３－３ｂｒの第１端子と、トランジスタＭ３－３ｂｒの第１端子と、に電気的に接続されている。トランジスタＭ２－２ｂｒのゲートと、トランジスタＭ２－３ｂｒのゲートと、は、配線ＷＬに電気的に接続されている。
また、図２６に示す配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂは、図２８では、それぞれ配線ＷＸ１Ｌ２ｂ、及び配線ＷＸ１Ｌ３ｂと記載している。
トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、及びトランジスタＭ１－３ｂｒのそれぞれに流れる電流を設定するとき、配線ＷＬと、配線ＷＸ１Ｌと、配線ＷＸ１Ｌ２ｂと、配線ＷＸ１Ｌ３ｂと、に高レベル電位を入力して、トランジスタＭ２、トランジスタＭ２－２ｂ、トランジスタＭ２－３ｂ、トランジスタＭ３、トランジスタＭ３－２ｂ、及びトランジスタＭ３－３ｂのそれぞれをオン状態にする。また、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を入力して、トランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４－３ｂ、トランジスタＭ４ｒ、トランジスタＭ４－２ｂｒ、及びトランジスタＭ４－３ｂｒをオフ状態にする。
このとき、配線ＯＬから回路ＭＣに、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれに設定する電流の総和を流すことによって、例えば、７Ｉｕｔを流すことによって、保持部ＨＣのノードｎ１は所定の電位になる。ここで、配線ＷＬに低レベル電位を入力して、トランジスタＭ２をオフ状態にすることで、保持部ＨＣのノードｎ１に所定の電位を保持する。これによって、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのソース－ドレイン間には、Ｉｕｔ、２Ｉｕｔ、４Ｉｕｔの電流が流れるように設定される。
また、同様に、配線ＯＬＢから回路ＭＣｒに、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、及びトランジスタＭ１－３ｂｒのそれぞれに設定する電流の総和を流すことによって、例えば、７Ｉｕｔを流すことによって、保持部ＨＣｒのノードｎ１ｒは所定の電位になる。そして、配線ＷＬに低レベル電位を入力して、保持部ＨＣｒのノードｎ１に所定の電位を保持することで、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、及びトランジスタＭ１－３ｂｒのそれぞれのソース－ドレイン間には、Ｉｕｔ、２Ｉｕｔ、４Ｉｕｔの電流が流れるように設定される。
図２８の回路ＭＰを構成することにより、図２６の回路ＭＰと同様の動作を行うことができる。更に、図２８の回路ＭＰを構成することにより、回路ＭＣにおいて、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂの形成時に発生する構造のばらつきによる影響を少なくすることができる。また、同様に、回路ＭＣｒにおいて、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、及びトランジスタＭ１－３ｂｒの形成時に発生する構造のばらつきによる影響を少なくすることができる。
また、図２６の回路ＭＰの変更例として、保持部ＨＣ、及び保持部ＨＣｒのそれぞれを別の構成としてもよい。図２９に示す回路ＭＰは、図２６の回路ＭＰに含まれている保持部ＨＣ、及び保持部ＨＣｒのそれぞれを、回路ＨＣＳ、及び回路ＨＣＳｒに置き換えた構成となっている。なお、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのＷ長とＬ長の比は、図２６と同様に、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとする。
回路ＨＣＳは、例えば、配線ＯＬと、配線ＯＬＢと、に電気的に接続されている。回路ＨＣＳは、配線ＯＬ、又は配線ＯＬＢの一方、又は両方から入力される情報（電位、電流など）を受け取って、当該情報に応じた電位を保持する機能を有する。また、回路ＨＣＳは、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのゲートに電気的に接続されている。回路ＨＣＳは、保持した当該電位をトランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれのゲートに印加する機能を有する。したがって、トランジスタＭ１、トランジスタＭ１－２ｂ、及びトランジスタＭ１－３ｂのそれぞれには、回路ＨＣＳから与えられた電位と、Ｗ長とＬ長の比と、に応じたソース－ドレイン電流が流れる。なお、回路ＨＣＳｒは、回路ＨＣＳと同様の機能を有しており、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、及びトランジスタＭ１－３ｂｒのそれぞれには、回路ＨＣＳｒから与えられた電位と、Ｗ長とＬ長の比と、に応じたソース－ドレイン電流が流れる。
図２９に示す回路ＭＰに含まれている回路ＨＣＳ、及び回路ＨＣＳｒの具体例を図３０Ａに図示している。図３０Ａに示す回路ＨＣＳ、及び回路ＨＣＳｒは、一例としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する構成となっている。なお、図３０Ａには、回路ＨＣＳ、及び回路ＨＣＳｒの有する回路素子の電気的な接続構成を示すため、回路ＭＰの全体を示している。
なお、回路ＨＣＳ、及び回路ＨＣＳｒがＳＲＡＭを有する構成である場合、ＳＲＡＭは、高レベル電位、低レベル電位の一方を保持するため、回路ＭＰに設定される第１データ（重み係数）は、例えば、２値（“－１”、“＋１”の組み合わせなど）、３値（“－１”、“０”、“＋１”の組み合わせなど）などに限定される。例えば、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳには高レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“－１”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには高レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。
回路ＨＣＳは、トランジスタＭ７、トランジスタＭ７ｓ、インバータループ回路ＩＶＲを有している。インバータループ回路ＩＶＲは、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、を有する。
本明細書などにおいて、トランジスタＭ７、及びトランジスタＭ７ｓは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、のそれぞれは、入力端子に入力信号が入力されたとき、当該入力信号の反転信号を出力端子から出力する機能を有する。そのため、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、のそれぞれとしては、例えば、インバータ回路を用いることができる。なお、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２と、の構成例を図３０Ｂに示す。図３０Ｂに示すとおり、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路として構成することができる。ただし、本発明の一態様はこれに限定されず、例えば、ＣＭＯＳ回路ではなく、ｎチャネル型トランジスタのみ、または、ｐチャネル型トランジスタのみの単極性回路で構成してもよい。
また、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２としては、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、これらを組み合わせた回路等とすることができる。具体的には、インバータ回路をＮＡＮＤ回路に置き換える場合、ＮＡＮＤ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＮＡＮＤ回路をインバータ回路として機能することができる。また、インバータ回路をＮＯＲ回路に置き換える場合、ＮＯＲ回路の２入力端子の一方に固定電位として低レベル電位を入力することで、ＮＯＲ回路をインバータ回路として機能することができる。また、インバータ回路をＸＯＲ回路に置き換える場合、ＸＯＲ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＸＯＲ回路をインバータ回路として機能することができる。
上述の通り、本明細書等に記載されているインバータ回路は、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、又はこれらを組み合わせた回路などの論理回路に置き換えることができる。そのため、本明細書などにおいて、「インバータ回路」という用語は、「論理回路」と呼称することができる。
トランジスタＭ７の第１端子は、配線ＯＬに電気的に接続され、トランジスタＭ７の第２端子は、インバータ回路ＩＶ１の入力端子と、インバータ回路ＩＶ２の出力端子と、トランジスタＭ１のゲートと、トランジスタＭ１－２ｂのゲートと、トランジスタＭ１－３ｂのゲートと、に電気的に接続され、トランジスタＭ７のゲートは、配線ＷＬに電気的に接続されている。トランジスタＭ７ｓの第１端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ７ｓの第２端子は、インバータ回路ＩＶ１の出力端子と、インバータ回路ＩＶ２の入力端子と、に電気的に接続され、トランジスタＭ７ｓのゲートは、配線ＷＬに電気的に接続されている。インバータ回路ＩＶ１、及びインバータ回路ＩＶ２の高電源電位入力端子には、配線ＶＥＨが電気的に接続され、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２の低電源電位入力端子には、配線ＶＥが電気的に接続されている。
配線ＶＥＨは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、又は低レベル電位ＶＳＳより高くＶＤＤよりも低い電位ＶＤＤＬなどとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定するのが好ましい。また、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給されていてもよい。なお、本構成例の説明では、配線ＶＥＨは、電位ＶＤＤを与える配線として機能するものとする。
なお、図３０の回路ＭＰにおいて、回路ＨＣＳは、回路ＨＣＳｒとほぼ同様の回路構成となっている。そのため、回路ＨＣＳｒの有する回路素子には、回路ＨＣＳの有する回路素子と区別をするため、符号に「ｒ」を付している。また、トランジスタＭ７ｒの第１端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ７ｓｒの第１端子は、配線ＯＬに電気的に接続されている。
回路ＨＣＳ、及び回路ＨＣＳｒに情報（例えば、電位、電流など）を書き込むとき、配線ＷＬに高レベル電位を印加して、トランジスタＭ７、トランジスタＭ７ｓ、トランジスタＭ７ｒ、トランジスタＭ７ｓｒをオン状態にする。その後、配線ＯＬに高レベル電位又は低レベル電位の一方を入力し、配線ＯＬＢに高レベル電位又は低レベル電位の他方を入力する。特に、高レベル電位は、配線ＶＥＨが与える電位とほぼ同じであることが好ましい。ここでは、例えば、高レベル電位を電位ＶＤＤＬとし、低レベル電位を電位ＶＳＳとして説明する。
回路ＨＣＳにＶＤＤＬ又はＶＳＳの一方が書き込まれ、回路ＨＣＳｒにＶＤＤＬ又はＶＳＳの他方が書き込まれた後は、配線ＷＬに低レベル電位を印加して、トランジスタＭ７、トランジスタＭ７ｓ、トランジスタＭ７ｒ、及びトランジスタＭ７ｓｒをオフ状態にする。これによって、回路ＨＣＳは、ＶＤＤＬ又はＶＳＳの一方をインバータループ回路ＩＶＲに保持し、回路ＨＣＳは、ＶＤＤＬ又はＶＳＳの他方をインバータループ回路ＩＶＲｒに保持することができる。
回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれに所定の電位を保持した後は、図２６の回路ＭＰと同様に、配線Ｘ１Ｌ（図２６では配線ＷＸ１Ｌ）又は配線Ｘ２Ｌの一方に高レベル電位、他方に低レベル電位を入力し、配線Ｘ１Ｌ２ｂ又は配線Ｘ２Ｌ２ｂの一方に高レベル電位、他方に低レベル電位を入力し、配線Ｘ１Ｌ３ｂ又は配線Ｘ２Ｌ３ｂの一方に高レベル電位、他方に低レベル電位を入力することによって、回路ＭＣ、又は回路ＭＣｒから配線ＯＬ、又は配線ＯＬＢに流れる電流量を、２値又は３値の第１データ（重み係数）と、多値（図３０の構成例では、１５値）の第２データ（ニューロン信号の値）と、の積として扱うことができる。
また、図３０Ａの回路ＭＰは、例えば、図３１に示す回路ＭＰに変形することができる。図３１の回路ＭＰは、図３０Ａの回路ＭＰから、回路ＨＣＳｒを除いた構成となっている。具体的な構成としては、インバータループ回路ＩＶＲに含まれているインバータ回路ＩＶ１の出力端子は、回路ＭＣｒのトランジスタＭ１ｒのゲートと、回路ＭＣｒのトランジスタＭ１－２ｂｒのゲートと、回路ＭＣｒのトランジスタＭ１－３ｂｒのゲートと、に電気的に接続されている。
図３１の回路ＭＰの回路を構成することによって、図３０Ａの回路ＭＰと同様に動作することができる。なお、図３１の回路ＭＰは、図３０Ａの回路ＭＰから回路ＨＣＳｒを除いた構成となっているので、図３０Ａの回路ＭＰよりも消費電力を低くすることができる。
また、図３０Ａの回路ＭＰは、例えば、図３２に示す回路ＭＰに変形することができる。図３２の回路ＭＰは、図２２Ａ、及び図２２Ｂの回路ＭＰと同様に、図３０Ａの回路ＭＰに、配線ＩＬと、配線ＩＬＢと、を加えた構成となっている。
図３２の回路ＭＰは、図３０Ａの回路ＭＰの配線ＯＬ、及び配線ＯＬＢが有する機能を分離した構成となっている。
具体的には、図３０Ａの回路ＭＰの配線ＯＬは、回路ＨＣＳに高レベル電位、又は低レベル電位を入力するための配線として機能し、また、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。また、図３０Ａの回路ＭＰの配線ＯＬＢは、回路ＨＣＳｒに高レベル電位、又は低レベル電位を入力するための配線として機能し、また、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。
一方、図３２の回路ＭＰの配線ＯＬは、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。また、図３２の回路ＭＰの配線ＯＬＢは、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。また、図３２の回路ＭＰの配線ＩＬは、回路ＨＣＳに高レベル電位、又は低レベル電位の一方を入力するための配線として機能し、図３２の回路ＭＰの配線ＩＬＢは、回路ＨＣＳｒに高レベル電位、又は低レベル電位の他方を入力するための配線として機能する。
図３２の回路ＭＰを構成することによって、図３０Ａの回路ＭＰと同様に動作することができる。
また、図３２の回路ＭＰの構成を、図２の演算回路１１０、図３の演算回路１２０に適用する場合、図３２の回路ＭＰは、例えば、図３３に示す回路ＭＰのとおり、トランジスタＭ７ｓ、及びトランジスタＭ７ｓｒは除いた構成としてもよい。図３３の回路ＭＰを構成することによって、図３０Ａの回路ＭＰと同様に動作することができる。
また、図３０Ａとは異なる、図２９に示す回路ＭＰに含まれている回路ＨＣＳ、及び回路ＨＣＳｒの具体例を図３４に示す。図３４に示す回路ＭＰは、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる記憶回路を有する構成となっている。なお、図３４には、回路ＨＣＳ、及び回路ＨＣＳｒの有する回路素子の電気的な接続構成を示すため、回路ＭＰの全体を示している。
回路ＨＣＳは、トランジスタＭ８、容量Ｃ２と、を有する。
本明細書などにおいて、トランジスタＭ８は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
トランジスタＭ８の第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ８の第２端子は、容量Ｃ２の第１端子と、トランジスタＭ１のゲートと、トランジスタＭ１－２ｂのゲートと、トランジスタＭ１－３ｂのゲートと、に電気的に接続され、トランジスタＭ８のゲートは、配線ＷＬに電気的に接続されている。容量Ｃ２の第２端子は配線ＶＥに電気的に接続されている。
なお、図３４に示す回路ＨＣＳにおいて、トランジスタＭ８の第２端子と、容量Ｃ２の第１端子と、の電気的接続点をノードｎ２としている。
また、図３４の回路ＭＰにおいて、回路ＨＣＳは、回路ＨＣＳｒとほぼ同様の回路構成となっている。そのため、回路ＨＣＳｒの有する回路素子などには、回路ＨＣＳの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ８ｒの第１端子は、配線ＩＬＢに電気的に接続されている。
なお、回路ＨＣＳ、及び回路ＨＣＳｒがＮＯＳＲＡＭを有する構成である場合、回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれには、高レベル電位、又は低レベル電位の一方を保持することができる。このため、回路ＭＰに設定される第１データ（重み係数）は、例えば、２値（“－１”、“＋１”など）、３値（“－１”、“０”、“＋１”など）などに限定される。例えば、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳには高レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“－１”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには高レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。なお、回路ＨＣＳ、回路ＨＣＳｒには、高レベル電位、又は低レベル電位の２値（デジタル値）でなく、３値以上のデジタル値、又はアナログ値を保持してもよい。
回路ＨＣＳ、及び回路ＨＣＳｒに情報（ここでは電位とする。）を書き込むとき、配線ＷＬに高レベル電位を印加して、トランジスタＭ８、及びトランジスタＭ８ｒをオン状態にする。その後、配線ＩＬに高レベル電位又は低レベル電位の一方を入力し、配線ＩＬＢに高レベル電位又は低レベル電位の他方を入力する。ここでは、例えば、高レベル電位を電位ＶＤＤＬとし、低レベル電位を電位ＶＳＳとして説明する。
回路ＨＣＳの容量Ｃ２の第１端子にＶＤＤＬ又はＶＳＳの一方が書き込まれ、回路ＨＣＳｒの容量Ｃ２ｒの第１端子にＶＤＤＬ又はＶＳＳの他方が書き込まれた後は、配線ＷＬに低レベル電位を印加して、トランジスタＭ８、及びトランジスタＭ８ｒをオフ状態にする。これによって、回路ＨＣＳは、ＶＤＤＬ又はＶＳＳの一方をノードｎ２に保持し、回路ＨＣＳは、ＶＤＤＬ又はＶＳＳの他方をノードｎ２ｒに保持することができる。
回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれに所定の電位を保持した後は、図２６の回路ＭＰと同様に、配線Ｘ１Ｌ（図２６では配線ＷＸ１Ｌ）又は配線Ｘ２Ｌの一方に高レベル電位、他方に低レベル電位を入力し、配線Ｘ１Ｌ２ｂ又は配線Ｘ２Ｌ２ｂの一方に高レベル電位、他方に低レベル電位を入力し、配線Ｘ１Ｌ３ｂ又は配線Ｘ２Ｌ３ｂの一方に高レベル電位、他方に低レベル電位を入力することによって、回路ＭＣ、又は回路ＭＣｒから配線ＯＬ、又は配線ＯＬＢに流れる電流量を、３ビットのデータとして扱うことができる。
図３４の回路ＭＰの回路を構成することによって、図３０Ａの回路ＭＰと同様に動作することができる。
図２９乃至図３４のそれぞれに示す回路ＭＰは、回路ＨＣＳ、及び回路ＨＣＳｒをそれぞれ１つずつ有する構成であるが、回路ＭＰは、回路ＨＣＳ、及び回路ＨＣＳｒを複数有する構成であってもよい。
図３５に示す回路ＭＰは、回路ＨＣＳと同様の機能を有する回路ＨＣＳ－２ｂと、回路ＨＣＳ－３ｂと、回路ＨＣＳｒと同様の機能を有する回路ＨＣＳ－２ｂｒと、回路ＨＣＳ－３ｂｒと、を有する。具体的には、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳ－２ｂｒ、及び回路ＨＣＳ－３ｂｒは、配線ＯＬ、又は配線ＯＬＢの一方、又は両方から入力される情報（電位、電流など）を受け取って、当該情報に応じた電位を保持する機能を有する。特に、回路ＨＣＳ－２ｂは、トランジスタＭ１－２ｂのゲートに保持した電位を印加する機能を有し、回路ＨＣＳ－３ｂは、トランジスタＭ１－３ｂのゲートに保持した電位を印加する機能を有し、回路ＨＣＳ－２ｂｒは、トランジスタＭ１－２ｂｒのゲートに保持した電位を印加する機能を有し、回路ＨＣＳ－３ｂｒは、トランジスタＭ１－３ｂｒのゲートに保持した電位を印加する機能を有する。
また、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、及び回路ＨＣＳ－３ｂｒの構成としては、例えば、その全てがＳＲＡＭを有する構成としてもよいし、ＮＯＳＲＡＭを有する構成としてもよい。また、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、及び回路ＨＣＳ－３ｂｒから選ばれた一以上の回路はＳＲＡＭを有する構成とし、残りの回路はＮＯＳＲＡＭを有する構成としてもよい。
なお、図３５の回路ＭＰに含まれる、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、及び回路ＨＣＳ－３ｂｒのそれぞれは、配線ＯＬ及び配線ＯＬＢに電気的に接続されているが、本発明の一態様に係る回路ＭＰの構成は、これに限定されない。例えば、図３５の回路ＭＰは、図３２の回路ＭＰと同様に、配線ＩＬ、ＩＬＢを設けて、回路ＨＣＳ、回路ＨＣＳ－２ｂ、及びＨＣＳ－３ｂを、配線ＩＬと、配線ＩＬＢと、に電気的に接続してもよい。また、例えば、図３５の回路ＭＰは、図３３、図３４の回路ＭＰと同様に、配線ＩＬ、及び配線ＩＬＢを設けて、回路ＨＣＳ、回路ＨＣＳ－２ｂ、及びＨＣＳ－３ｂを配線ＩＬに電気的に接続し、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、及び回路ＨＣＳ－３ｂｒを配線ＩＬＢに電気的に接続してもよい。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例６＞
図３６に示す回路ＭＰは、複数の保持部として、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒを有し、かつ図３５の回路ＭＰと異なる、回路構成の一例である。
図３６の回路ＭＰに含まれるトランジスタＭ１のＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１－２ｂのＷ長とＬ長の比は２×Ｗ／Ｌとするのが好ましく、トランジスタＭ１－３ｂのＷ長とＬ長の比は４×Ｗ／Ｌとするのが好ましい。更に、トランジスタＭ１ｒのサイズは、トランジスタＭ１と等しいことが好ましく、トランジスタＭ１－２ｂｒのサイズは、トランジスタＭ１－２ｂと等しいことが好ましく、トランジスタＭ１－３ｂｒのサイズは、トランジスタＭ１－３ｂと等しいことが好ましい。
回路ＨＣＳは、配線ＯＬと、トランジスタＭ１のゲートと、に電気的に接続され、回路ＨＣＳ－２ｂは、配線ＯＬと、トランジスタＭ１－２ｂのゲートと、に電気的に接続され、回路ＨＣＳ－３ｂは、配線ＯＬと、トランジスタＭ１－３ｂのゲートと、に電気的に接続されている。
トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれの第１端子は、配線ＶＥに電気的に接続され、トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子と、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれの第２端子と、に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
図３６の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３の第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４の第２端子は、配線ＯＬに電気的に接続されている。
回路ＭＣｒに含まれている回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒに低レベル電位、例えばＶＳＳを保持することによって、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれをオフ状態にすることができる。このとき、回路ＭＣに含まれている回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに高レベル電位又は低レベル電位を保持することで、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに保持された電位に応じて、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれに流れる電流の量が決まる。その後、トランジスタＭ３をオン状態にし、トランジスタＭ４をオフ状態にすることによって、配線ＯＬから、回路ＭＣを介して、配線ＶＥに当該電流を流すことができる。また、トランジスタＭ３をオフ状態にし、トランジスタＭ４をオン状態にすることによって、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに当該電流を流すことができる。
また、回路ＭＣに含まれている回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂに低レベル電位、例えばＶＳＳを保持することによって、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれをオフ状態にすることができる。このとき、回路ＭＣに含まれている回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに高レベル電位又は低レベル電位を保持することで、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに保持された電位に応じて、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれに流れる電流の量が決まる。その後、トランジスタＭ３ｒをオン状態にし、トランジスタＭ４ｒをオフ状態にすることによって、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに当該電流を流すことができる。また、トランジスタＭ３ｒをオフ状態にし、トランジスタＭ４ｒをオン状態にすることによって、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに当該電流を流すことができる。
図３６の回路ＭＰに、例えば、正の第１データ（例えば、ここでは重み係数とする。）を保持する場合、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒに低レベル電位を保持し、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに正の第１データ（重み係数）に応じた電位の組み合わせを保持するものとする。また、図３６の回路ＭＰに、例えば、負の第１データ（重み係数）を保持する場合、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂに低レベル電位を保持し、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに負の第１データ（重み係数）に応じた電位の組み合わせを保持するものとする。
図３６に示す回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒの具体例を図３７に図示している。図３７に示す回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒは、ＳＲＡＭを有する構成となっている。なお、図３７では、インバータ回路ＩＶ１、インバータ回路ＩＶ２のそれぞれの高電源電位入力端子、低電源電位入力端子の記載を省略している。また、図３７に示す回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒの構成については、図３０Ａの回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒの説明の記載を参酌する。
また、図３７とは異なる具体例として、図３６に示す回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒは、図３８に示すとおり、ＮＯＳＲＡＭを有する構成としてもよい。なお、図３８に示す回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒの構成については、図３４の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒの説明の記載を参酌する。
また、図３６の回路ＭＰは、一例として、図３９に示す回路ＭＰに変形することができる。図３９の回路ＭＰは、図２６乃至図３５に示す回路ＭＰのように、多値の第２データ（例えば、ここではニューロンの信号の値（演算値）とする。）を扱うことができる回路である。図３９の回路ＭＰは、図３６の回路ＭＰに含まれている回路ＭＣに、トランジスタＭ３－２ｘ、トランジスタＭ４－２ｘ、トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂを加えた構成となっている。なお、図３９の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒは、図３７に示すとおり、ＳＲＡＭを有する構成となっている。
また、本明細書などにおいて、トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂは、トランジスタＭ１と同様に、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂは、線形領域で動作してもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
また、本明細書などにおいて、トランジスタＭ３－２ｘ、トランジスタＭ４－２ｘは、トランジスタＭ３、トランジスタＭ４と同様に、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ３－２ｘ、トランジスタＭ４－２ｘは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
図３９の回路ＭＰに含まれるトランジスタＭ１ｘのＷ長とＬ長の比は、２×Ｗ／Ｌとするのが好ましい。また、トランジスタＭ１ｘ－２ｂのＷ長とＬ長の比は、４×Ｗ／Ｌとするのが好ましい。また、トランジスタＭ１ｘ－４ｂのＷ長とＬ長の比は、８×Ｗ／Ｌとするのが好ましい。トランジスタをさらに多く配置する場合も、同様に、２のべき乗でＷ長とＬ長の比を大きくしていけばよい。
トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂのそれぞれの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１ｘのゲートは、回路ＨＣＳに電気的に接続され、トランジスタＭ１ｘ－２ｂのゲートは、回路ＨＣＳ－２ｂに電気的に接続され、トランジスタＭ１ｘ－３ｂのゲートは、回路ＨＣＳ－３ｂに電気的に接続されている。トランジスタＭ３－２ｘの第１端子は、トランジスタＭ４－２ｘの第１端子と、トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂのそれぞれの第２端子と、に電気的に接続されている。トランジスタＭ３－２ｘの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３－２ｘのゲートは、配線Ｘ１Ｌ２ｘに電気的に接続されている。トランジスタＭ４－２ｘの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４－２ｘのゲートは、配線Ｘ２Ｌ２ｘに電気的に接続されている。
なお、図３９の回路ＭＰにおいて、回路ＨＣＳは、回路ＨＣＳｒとほぼ同様の回路構成となっている。そのため、回路ＨＣＳｒの有する回路素子などには、回路ＨＣＳの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３－２ｘｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４－２ｘｒの第２端子は、配線ＯＬに電気的に接続されている。
配線Ｘ１Ｌ２ｘは、トランジスタＭ３－２ｘ、トランジスタＭ３－２ｘｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ２ｘは、トランジスタＭ４－２ｘ、Ｍ４－２ｘｒをオン状態とオフ状態の切り替えを行うための配線である。
回路ＨＣＳに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１はソース－ドレイン間に電流量としてＩｕｔが流れるものとする。このとき、回路ＨＣＳ－２ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１－２ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１－２ｂのソース－ドレイン間に電流量として２Ｉｕｔが流れる。また、回路ＨＣＳ－３ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１－３ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の４倍であるため、トランジスタＭ１－３ｂのソース－ドレイン間に電流量として４Ｉｕｔが流れる。
つまり、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに保持されている電位に応じて、トランジスタＭ３の第１端子とトランジスタＭ４の第１端子の電気的接続点から回路ＭＣを介して配線ＶＥに流れる電流は、Ｉｕｔ刻みで０から７Ｉｕｔまで変化する。ここでは、当該電流量をＩＸ１と呼称する。
また、回路ＨＣＳに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１ｘのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１ｘのソース－ドレイン間に電流量として２Ｉｕｔが流れる。また、回路ＨＣＳ－２ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１ｘ－２ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の４倍であるため、トランジスタＭ１ｘ－２ｂのソース－ドレイン間に電流量として４Ｉｕｔが流れる。また、回路ＨＣＳ－３ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１ｘ－３ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の８倍であるため、トランジスタＭ１ｘ－３ｂのソース－ドレイン間に電流量として８Ｉｕｔが流れる。
つまり、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに保持されている電位に応じて、トランジスタＭ３－２ｘの第１端子とトランジスタＭ４－２ｘの第１端子の電気的接続点から回路ＭＣを介して配線ＶＥに流れる電流は、２Ｉｕｔ刻みで０から１４Ｉｕｔまで変化する。ここでは、当該電流量をＩＸ２と呼称する。つまり、ＩＸ２＝２ＩＸ１が成り立つ。
ここで、図３９の回路ＭＰに正の第１データ（重み係数）が設定されているときにおいて、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに、高レベル電位又は低レベル電位が与えられる場合を考える。
配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３、トランジスタＭ３ｘ－２、トランジスタＭ４、トランジスタＭ４ｘ－２はオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流は流れない。
配線Ｘ１Ｌに高レベル電位を与え、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３はオン状態になり、トランジスタＭ３ｘ－２、トランジスタＭ４、トランジスタＭ４ｘ－２はオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１が流れる。
また、配線Ｘ２Ｌに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ４はオン状態になり、トランジスタＭ３、トランジスタＭ３ｘ－２、トランジスタＭ４ｘ－２はオフ状態になる。このとき、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１が流れる。
また、配線Ｘ１Ｌ２ｘに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３－２ｘはオン状態になり、トランジスタＭ３、トランジスタＭ４、トランジスタＭ４ｘ－２はオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ２＝２ＩＸ１が流れる。
また、配線Ｘ２Ｌ２Ｌに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ１Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ４－２ｘはオン状態になり、トランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｘ－２はオフ状態になる。このとき、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ２＝２ＩＸ１が流れる。
更に、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘに高レベル電位を与え、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３、トランジスタＭ３－２ｘはオン状態になり、トランジスタＭ４、トランジスタＭ４ｘ－２はオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１＋ＩＸ２＝３ＩＸ１が流れる。
同様に、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｘに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ４、トランジスタＭ４ｘ－２はオン状態になり、トランジスタＭ３、トランジスタＭ３－２ｘはオフ状態になる。このとき、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１＋ＩＸ２＝３ＩＸ１が流れる。
上述の通り、図３９の回路ＭＰに含まれている回路ＭＣは、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに保持されている電位に応じた電流を、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流し、かつ配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘに入力される電位に応じて、当該電流を０倍、１倍、２倍、３倍にして出力することができる。
上述では、図３９の回路ＭＰに正の第１データ（重み係数）を設定した例について説明したが、図３９の回路ＭＰに負の第１データ（重み係数）を設定した場合でも同様に、回路ＭＰは、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流を流し、かつ配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘに入力される電位に応じて、当該電流を０倍、１倍、２倍、３倍にして出力することができる。
また、図３９の回路ＭＰに０の第１データ（重み係数）を設定する場合、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに低レベル電位、例えばＶＳＳを与えればよい。これにより、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒ、トランジスタＭ１ｘ、トランジスタＭ１ｘ－２ｂ、トランジスタＭ１ｘ－３ｂ、トランジスタＭ１ｘｒ、トランジスタＭ１ｘ－２ｂｒ、トランジスタＭ１ｘ－３ｂｒのそれぞれのソース－ドレイン間に流れる電流量を０に設定することができる。このため、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘが与える電位に関わらず、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流は流れず、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流は流れない。
これは、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれに保持されている電位を、第１データ（重み係数）に応じた電位とし、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘに入力される電位を、第２データ（ニューロンの信号の値）に応じた電位とすることで、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電流の量は、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積として扱うことができる。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例７＞
構成例１乃至構成例６では、回路ＭＰが保持する第１データ（例えば、ここでは重み係数とする。）を、“正の多値”、“０”、“負の多値”として、第２データ（例えば、ここではニューロンの信号の値とする。）との積を計算することができる回路ＭＰについて説明したが、本構成例では、一例として、第１データ（重み係数）が“正の多値”、“０”、“負の多値”と、第２データ（ニューロンの信号の値）が“＋１”、“０”の２値と、の積を計算することができる回路ＭＰについて説明する。
図４０に示す回路ＭＰは、図１６Ａの回路ＭＰからトランジスタＭ４、トランジスタＭ４ｒを除いた回路である。また、トランジスタＭ４、トランジスタＭ４ｒを除いたため、図４０では、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに電位を入力するための配線Ｘ２Ｌも除いている。また、配線Ｘ１Ｌに相当する配線は、図４０では配線ＷＸＬと記載している。なお、ここでは、図１６Ａに適用した場合の例を示すが、本発明の一態様は、これに限定されない。他の図面においても、同様に、トランジスタＭ４、トランジスタＭ４ｒを除くことが可能である。
図４０の回路ＭＰに設定される第１データ（重み係数）は、図１５Ａの回路ＭＰに設定される第１データ（重み係数）と同様とする。そのため、図４０の回路ＭＰに設定される第１データ（重み係数）は、図１５Ａの回路ＭＰの説明の記載を参酌する。当該第１データ（重み係数）としては、例えば、“－２”、“－１”、“０”、“＋１”、“＋２”とすることができる。
また、図４０の回路ＭＰに入力される第２データ（ニューロンの信号の値）は、配線ＷＸＬに高レベル電位が印加されている場合に“＋１”とし、配線ＷＸＬに低レベル電位が印加されている場合に“０”とする。
なお、図４０の回路ＭＰの動作については、構成例１の動作例の説明を参酌する。
図４０の回路ＭＰにおいて、上述のとおり、第１データ（重み係数）と入力される第２データ（ニューロンの信号の値）を定義したとき、それぞれの重み係数の場合において、回路ＭＰに第２データ（ニューロンの信号の値）が入力されたことによって、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢの変化の有無は、以下の表のとおりとなる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure 0007443263000011
上表のとおり、図４０の回路ＭＰは、第１データ（重み係数）が正の多値又は負の多値と、第２データ（ニューロンの信号の値）が“＋１”、“０”の２値と、の積を計算することができる。なお、第１データ（重み係数）は、５値ではなく、２値でもよいし、５値以外の多値であってもよい。２値としては、例えば、“＋１”、“０”の２値、または、“＋１”、“－１”の２値、でもよい。また、第１データ（重み係数）は、例えば、アナログ値でもよいし、多ビット（多値）のデジタル値でもよい。
なお、本動作例では、回路ＭＰの回路ＭＣ、回路ＭＣｒの保持部ＨＣ、保持部ＨＣｒにおいて、それぞれで設定する電流は多値としたが、設定する電流はアナログ値としてもよい。例えば、第１データ（重み係数）として“正のアナログ値”の場合には、保持部ＨＣのノードｎ１においてアナログ値の電流が設定されて、ノードｎ１に当該電流に応じた電位が保持され、保持部ＨＣｒのノードｎ１ｒに低レベル電位が保持される。第１データ（重み係数）として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎ１に低レベル電位が保持され、保持部ＨＣのノードｎ１ｒにおいてアナログ値の電流が設定されて、ノードｎ１ｒに当該電流に応じた電位が保持される。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例８＞
次に、回路ＩＬＤに含まれているトランジスタと、回路ＭＰに含まれているトランジスタと、が同じ極性である場合の回路ＭＰの構成例について説明する。
ここでは、回路ＩＬＤの電流源回路ＩＳＣに含まれている定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）を、図８Ｃのｎチャネル型トランジスタを有する構成とした場合において、含まれているトランジスタを全てｎチャネル型トランジスタとした回路ＭＰの構成例について説明する。
図４１Ａに示す回路ＭＰは、図２１Ａの回路ＭＰの構成を変更した回路であって、図４１Ａの回路ＭＰは、保持部ＨＣの構成と、トランジスタＭ１のバックゲートの接続先と、に関して、図２１Ａの回路ＭＰと異なっている。そのため、図２１Ａの回路ＭＰと、図４１Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
図４１Ａの回路ＭＰにおいて、保持部ＨＣは、トランジスタＭ９と、容量Ｃ３と、を有する。
また、本明細書などにおいて、トランジスタＭ９は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
トランジスタＭ１のゲートは、トランジスタＭ９の第１端子と、容量Ｃ３の第１端子と、に電気的に接続されている。トランジスタＭ９の第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１のバックゲートは、トランジスタＭ１の第２端子と、容量Ｃ３の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。
トランジスタＭ１のバックゲートと、トランジスタＭ１の第２端子と、を電気的に接続し、トランジスタＭ１の第１端子に高レベル電位を与えることによって、トランジスタＭ１は、トランジスタＭ１のしきい値電圧を高くすることができる場合がある。なお、本発明の一態様の半導体装置は、これに限定されず、例えば、図４１Ａの回路ＭＰは、トランジスタＭ１のバックゲートが、低レベル電位を与える配線などに電気的に接続されている構成としてもよい。また、例えば、図４１Ａの回路ＭＰは、トランジスタＭ１がバックゲートを有さない構成としてもよい。
なお、図４１Ａに示す保持部ＨＣにおいて、トランジスタＭ１のゲートと、トランジスタＭ９の第１端子と、容量Ｃ３の第１端子と、の電気的接続点をノードｎ３としている。
図４１Ａの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
図４１Ａの回路ＭＰにおいて、配線ＶＥ、配線ＶＥｒが与える電位としては、例えば、高レベル電位であることが好ましい。図８Ｃに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）において、配線ＶＳＯが低レベル電位となっているため、配線ＶＥ、配線ＶＥｒが与える電位を高レベル電位とすることによって、回路ＭＣ又は回路ＭＣｒから配線ＯＬ、配線ＯＬＢを介して回路ＩＬＤに電流を流すことができる。ここでは、配線ＶＥ、配線ＶＥｒが与える電位をＶＤＤとして説明する。
図４１Ａの回路ＭＣにおいて、トランジスタＭ１のソース－ドレイン間に流れる電流を設定するとき（第１データ（例えば、ここでは重み係数とする。）を設定するとき）、配線ＷＸ１Ｌ、配線ＷＬに高レベル電位を与えて、トランジスタＭ３、トランジスタＭ９をオン状態にする。これにより、保持部ＨＣのノードｎ３の電位はＶＤＤとなる。その後、図８Ａの電流源回路ＩＳＣにおいて、電流を生成することで、配線ＶＥから、トランジスタＭ１のソース－ドレイン間と、回路ＭＣのトランジスタＭ３のソース－ドレイン間と、配線ＯＬと、を介して、電流源回路ＩＳＣに当該電流が流れる。このとき、容量Ｃ３の第２端子の電位（トランジスタＭ１の第２端子の電位）は、当該電流によって定められる。ここで、配線ＷＸ１Ｌ、配線ＷＬに低レベル電位を与えて、トランジスタＭ３、Ｍ９をオフ状態にすることによって、容量Ｃ３によって、トランジスタＭ１のゲートとトランジスタＭ１の第２端子との間の電圧を保持することができる。これにより、トランジスタＭ１のソース－ドレイン間に当該電流を設定することができる。その後に、配線ＷＸ１Ｌ、配線Ｘ２Ｌのそれぞれに所定の電位を与えて、トランジスタＭ３又はトランジスタＭ４の一方をオン状態、トランジスタＭ３又はトランジスタＭ４の他方をオフ状態にすることによって、配線ＶＥから、回路ＭＣを介して配線ＯＬ又は配線ＯＬＢに設定された電流を流すことができる。
また、図４１Ａの回路ＭＰの構成の変更例を、図４１Ｂに示す。図４１Ｂの回路ＭＰは、トランジスタＭ９の第２端子が配線ＶＥでなく、配線ＶＡに電気的に接続されている点と、トランジスタＭ９ｒの第２端子が配線ＶＥｒでなく、配線ＶＡに電気的に接続されている点と、で図４１Ａの回路ＭＰと異なる。
配線ＶＡは、一例としては、定電圧を与える配線として機能する。特に、当該定電圧としては、接地電位、低レベル電位、ＶＳＳよりも高く、配線ＶＥが与える高レベル電位、ＶＤＤよりも低い電位であることが好ましい。ここで、配線ＶＡが与える定電圧をＶＭとして、電位ＶＭは、接地電位、低レベル電位、ＶＳＳよりも高く、配線ＶＥが与える高レベル電位、ＶＤＤよりも低い電位であるとする。
図４１Ａの回路ＭＰにおいて、トランジスタＭ１の第２端子の電位をＶＳとしたとき、トランジスタＭ１のソース－ドレイン間電圧は、ＶＤＤ－ＶＳとなる。また、トランジスタＭ１のゲートにＶＭが入力されている場合、トランジスタＭ１のゲート－ソース間電圧は、ＶＭ－ＶＳとなる。トランジスタＭ１を飽和領域として動作させるためには、トランジスタＭ１のしきい値電圧をＶｔｈとおくと、ＶＤＤ－ＶＳ＞ＶＭ－ＶＳ－Ｖｔｈの関係を満たせばよい。ところで、トランジスタＭ１がノーマリーオン特性である場合、ゲート－ソース間電圧ＶＭ－ＶＳが負の値となっても、ゲート－ソース間電圧ＶＤＤ－ＶＳが正の値となるため、トランジスタＭ１は飽和領域として動作することができる。
なお、ノーマリーオン特性とは、トランジスタのゲートに電圧を印加しなくてもチャネルが存在し、当該トランジスタに電流が流れてしまう状態のことをいう。
また、図４１Ｂの回路ＭＰにおいて、配線ＶＡと配線ＶＡｒとは、一本の配線としてまとめてもよい。例えば、図４１Ｃに示す回路ＭＰのとおり、配線ＶＡと配線ＶＡｒとを配線ＶＡとして一本にまとめて、列方向に沿って設けてもよい。なお、配線ＶＡは、列方向ではなく、行方向に沿って設けてもよい（図示しない。）。
次に、図４１Ａ乃至図４１Ｃとは異なる、定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）と回路ＭＰと、をｎチャネル型トランジスタの単極性回路とした場合の、回路ＭＰの構成例について説明する。
図４２に示す回路ＭＰは、図４１Ａの回路ＭＰを、多値の第２データ（例えば、ここではニューロンの信号の値（演算値）とする。）を扱えるように変形した回路である。
図４２の回路ＭＰに含まれている回路ＭＣは、図４１Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ１－２ｂ、トランジスタＭ３－２ｂ、トランジスタＭ４－２ｂ、トランジスタＭ１０、保持部ＨＣ－２ｂを有する。
本明細書などにおいて、トランジスタＭ１－２ｂは、トランジスタＭ１と同様に、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１－２ｂは、線形領域で動作してもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１－２ｂは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
また、本明細書などにおいて、トランジスタＭ３－２ｂ、トランジスタＭ４－２ｂ、トランジスタＭ１０は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
次に、図４２の回路ＭＰの構成について説明する。なお、図４２の回路ＭＰにおいて、図４１Ａの回路ＭＰと同様の構成となっている箇所については省略する。
保持部ＨＣ－２ｂは、保持部ＨＣと同様の構成となっている。そのため、保持部ＨＣ－２ｂに含まれる回路素子などを説明するときは、保持部ＨＣに含まれる回路素子の符号を用いて説明する場合がある。
図４２の回路ＭＰの回路ＭＣにおいて、トランジスタＭ１－２ｂの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１－２ｂの第２端子は、トランジスタＭ１－２ｂのバックゲートと、トランジスタＭ３－２ｂの第１端子と、トランジスタＭ４－２ｂの第１端子と、に電気的に接続されている。トランジスタＭ１－２ｂのゲートは、保持部ＨＣ－２ｂのトランジスタＭ９の第１端子と、保持部ＨＣ－２ｂの容量Ｃ１の第１端子と、に電気的に接続されている。保持部ＨＣ－２ｂの容量Ｃ３は、トランジスタＭ１０の第１端子と、トランジスタＭ１の第２端子と、に電気的に接続されている。トランジスタＭ３－２ｂの第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ３－２ｂのゲートは、配線Ｘ１Ｌ２ｂに電気的に接続されている。トランジスタＭ４－２ｂの第２端子は、配線ＯＬＢに電気的に接続されている。トランジスタＭ４－２ｂのゲートは、配線Ｘ２Ｌ２ｂに電気的に接続されている。トランジスタＭ１０の第２端子は、トランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、保持部ＨＣの容量Ｃ３の第２端子に電気的に接続されている。保持部ＨＣ－２ｂのトランジスタＭ９の第２端子は、保持部ＨＣのトランジスタＭ９の第１端子に電気的に接続されている。保持部ＨＣ－２ｂのトランジスタＭ９のゲートと、トランジスタＭ１０のゲートと、は、配線ＷＬに電気的に接続されている。
なお、図４２の回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３－２ｂｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４－２ｂｒの第２端子は、配線ＯＬに電気的に接続されている。
図４２の回路ＭＰにおいて、トランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３ｒ、トランジスタＭ３－２ｂｒ、トランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４ｒ、トランジスタＭ４－２ｂｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
また、図４２の回路ＭＰにおいて、保持部ＨＣｒ、保持部ＨＣ－２ｂｒに含まれているそれぞれのトランジスタＭ９ｒのサイズ、例えば、チャネル長及びチャネル幅は、保持部ＨＣ、保持部ＨＣ－２ｂに含まれているそれぞれのトランジスタＭ９と等しいことが好ましい。また、トランジスタＭ１０ｒのサイズは、トランジスタＭ１０と等しいことが好ましい。
また、トランジスタＭ１のＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１－２ｂのＷ長とＬ長の比は、２Ｗ／Ｌとするのが好ましい。また、トランジスタＭ１ｒのサイズは、トランジスタＭ１と等しいことが好ましく、トランジスタＭ１－２ｂｒのサイズは、トランジスタＭ１－２ｂと等しいことが好ましい。
配線Ｘ１Ｌ２ｂは、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ２ｂは、トランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒをオン状態とオフ状態の切り替えを行うための配線である。
次に、図４２の回路ＭＰにおける、電流の設定の方法（第１データ（重み係数）の設定方法）について説明する。
初めに、配線ＷＸ１Ｌ、配線ＷＬに高レベル電位を与えて、トランジスタＭ３、トランジスタＭ１０、保持部ＨＣのトランジスタＭ９、保持部ＨＣ－２ｂのトランジスタＭ９をオン状態にする。これにより、保持部ＨＣのノードｎ３の電位はＶＤＤとなり、保持部ＨＣ－２ｂのノードｎ３の電位はＶＤＤとなる。その後、図８Ａの電流源回路ＩＳＣにおいて、電流量として３Ｉｕｔの電流を生成することで、配線ＶＥから、トランジスタＭ１のソース－ドレイン間と、トランジスタＭ１－２ｂのソース－ドレイン間と、の両方に異なる電流が流れる。具体的には、トランジスタＭ１－２ｂのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１のソース－ドレイン間に流れる電流の量はＩｕｔとなり、トランジスタＭ１－２ｂのソース－ドレイン間に流れる電流の量は２Ｉｕｔとなる。トランジスタＭ１とトランジスタＭ１－２ｂとのそれぞれのソース－ドレイン間に流れる電流は、トランジスタＭ３のソース－ドレイン間と、配線ＯＬと、を介して、電流源回路ＩＳＣに流れる。このとき、保持部ＨＣの容量Ｃ３の第２端子の電位（トランジスタＭ１の第２端子の電位）は、トランジスタＭ１のソース－ドレイン間に流れる電流によって定められ、保持部ＨＣ－２ｂの容量Ｃ３の第２端子の電位（トランジスタＭ１－２ｂの第２端子の電位）は、トランジスタＭ１－２ｂのソース－ドレイン間に流れる電流によって定められる。ここで、配線ＷＸ１Ｌ、配線ＷＬに低レベル電位を与えて、トランジスタＭ３、Ｍ１０、保持部ＨＣのトランジスタＭ９、保持部ＨＣ－２ｂのトランジスタＭ９をオフ状態にすることによって、保持部ＨＣの容量Ｃ３によって、トランジスタＭ１のゲートとトランジスタＭ１の第２端子との間の電圧を保持することができ、保持部ＨＣ－２ｂの容量Ｃ３によって、トランジスタＭ１－２ｂのゲートとトランジスタＭ１－２ｂの第２端子との間の電圧を保持することができる。これにより、トランジスタＭ１のソース－ドレイン間に流れる電流の量をＩｕｔに設定することができ、トランジスタＭ１－２ｂのソース－ドレイン間に流れる電流の量を２Ｉｕｔに設定することができる。
その後に、第２データ（ニューロンの信号の値）に応じて、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂのそれぞれに所定の電位を与えることで、回路ＭＰにおいて、設定された第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を計算することができる。なお、多値の第１データ（重み係数）と、多値の第２データ（ニューロンの信号の値）との積の計算についての詳細は、構成例５で説明している。
なお、図４２の回路ＭＰは、図４３の回路ＭＰに構成を変更することができる。図４３の回路ＭＰは、図４２の回路ＭＰにおいて、保持部ＨＣ－２ｂのトランジスタＭ９の第２端子の接続先を、保持部ＨＣのトランジスタＭ９の第１端子から、配線ＶＥに変更し、保持部ＨＣ－２ｂｒのトランジスタＭ９ｒの第２端子の接続先を、保持部ＨＣｒのトランジスタＭ９ｒの第１端子から、配線ＶＥｒに変更した構成に相当する。図４３の回路ＭＰは、図４２の回路ＭＰと同様に動作することができる。
また、図４２の回路ＭＰと、図４３の回路ＭＰと、は、図４１Ｂの回路ＭＰのように、配線ＶＥを、配線ＶＥと配線ＶＡとに分離し、配線ＶＥｒを、配線ＶＥｒと配線ＶＡｒとに分離してもよい。図４４に示す回路ＭＰは、図４２の回路ＭＰにおいて、配線ＶＥを、配線ＶＥと配線ＶＡとに分離した構成であり、図４５に示す回路ＭＰは、図４３の回路ＭＰにおいて、配線ＶＥを、配線ＶＥと配線ＶＡとに分離した構成である。
図４４の回路ＭＰ、図４５の回路ＭＰは、図４２、図４３のそれぞれの回路ＭＰと同様に動作することができる。なお、図４２、図４３、図４４、図４５などに示すように、容量Ｃ３がトランジスタＭ１などのソース端子に接続され、そのソース端子が電源線などに接続されておらず、そのドレイン端子が電源線などに接続されている場合には、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに正の電流を供給する場合、配線ＶＣＮが与える定電圧としては、配線ＶＥや配線ＶＡに供給されている電圧、例えば、高レベル電位（例えばＶＤＤなど。）とするのが好ましい。つまり、配線ＶＣＮから定電圧を供給するときに、容量Ｃ３の両端の電位差がゼロに近くなるようにすることが望ましい。つまり、トランジスタＭ１がオフ状態になるようにすることが望ましい。言い換えると、回路ＭＣより、電流が出力されなくなるような電位を配線ＶＣＮに供給することが望ましい。一方、配線ＶＣＮ２には、ＶＳＳや接地電位などの低レベルの電位とすることが望ましい。これにより、回路ＭＰから出力される電流によって、配線ＯＬ、および、配線ＯＬＢの電位を変化させることができる。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例９＞
図４６には、図１４の演算回路１７０に適用できる回路ＢＳと回路ＭＰの一例を示している。
回路ＢＳとしては、例えば、図４６に示すとおり、図４０の回路ＭＰを適用することができる。回路ＢＭＣは、図４０の回路ＭＰの回路ＭＣに相当し、回路ＢＭＣｒは、図４０の回路ＭＰの回路ＭＣｒに相当する。トランジスタＭ１１は、図４０の回路ＭＰのトランジスタＭ１に相当し、トランジスタＭ１２は、図４０の回路ＭＰのトランジスタＭ１２に相当し、トランジスタＭ１３は、図４０の回路ＭＰのトランジスタＭ１３に相当し、容量Ｃ４は、図４０の回路ＭＰの容量Ｃ１に相当し、ノードｎ４は、図４０の回路ＭＰのノードｎ１に相当する。また、配線ＷＸＢＳは、図４０の回路ＭＰの配線ＷＸＬに相当し、配線ＷＬＢＳは、図４０の回路ＭＰの配線ＷＬに相当し、配線ＶＦは、図４０の回路ＭＰの配線ＶＥに相当する。そのため、図４６に示す回路ＢＳの構成については、図４０の回路ＭＰの説明の記載を参酌する。
回路ＭＰとしては、例えば、図４６に示すとおり、図１５Ａの回路ＭＰを適用することができる。そのため、図４６に示す回路ＭＰの構成については、図１５Ａの回路ＭＰの説明の記載を参酌する。
図４６の回路ＢＳにおいて、回路ＢＭＣは、回路ＢＭＣｒとほぼ同様の回路構成となっている。また、回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＢＳｒの有する回路素子などには、回路ＢＳの有する回路素子などと区別をするため、符号に「ｒ」を付し、また、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
回路ＢＳに“正のバイアス”を設定するときは、図４０の回路ＭＰの動作と同様に、配線ＷＸＢＳ、配線ＷＬＢＳに高レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオン状態にすればよい。その後に、図８Ａの電流源回路ＩＳＣにおいて、当該バイアスに応じた電流を選択し、配線ＯＬと電流源回路ＩＳＣとの間を導通状態する。これにより、電流源回路ＩＳＣから、配線ＯＬ及び回路ＢＭＣを介して配線ＶＦに当該電流を流れ、ノードｎ４の電位は、当該電流に応じた電位となる。また、このとき、配線ＯＬＢと配線ＶＣＮとの間を導通状態にすることで、回路ＢＭＣｒ側にノードｎ４ｒには配線ＶＣＮからの電位ＶＳＳが与えられるため、ノードｎ４ｒの電位はＶＳＳとなる。その後、配線ＷＸＢＳ、配線ＷＬＢＳに低レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオフ状態にすることで、ノードｎ４、ノードｎ４ｒの電位を保持することができる。これによって、回路ＢＳに“正のバイアス”を設定することができる。
また、回路ＢＳに“負のバイアス”を設定するときは、配線ＷＸＢＳ、配線ＷＬＢＳに高レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオン状態にする。その後に、図８Ａの電流源回路ＩＳＣにおいて、当該バイアスに応じた電流を選択し、配線ＯＬＢと電流源回路ＩＳＣとの間を導通状態する。これにより、電流源回路ＩＳＣから、配線ＯＬＢ及び回路ＢＭＣｒを介して配線ＶＦｒに当該電流を流れ、ノードｎ４ｒの電位は、当該電流に応じた電位となる。また、このとき、配線ＯＬと配線ＶＣＮとの間を導通状態にすることで、回路ＢＭＣ側にノードｎ４には配線ＶＣＮからの電位ＶＳＳが与えられるため、ノードｎ４の電位はＶＳＳとなる。その後、配線ＷＸＢＳ、配線ＷＬＢＳに低レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオフ状態にすることで、ノードｎ４、ノードｎ４ｒの電位を保持することができる。これによって、回路ＢＳに“負のバイアス”を設定することができる。
また、回路ＢＳに“０のバイアス”を設定するときは、配線ＷＸＢＳ、配線ＷＬＢＳに高レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオン状態にし、配線ＯＬ及び配線ＯＬＢと配線ＶＣＮとの間を導通状態にして、ノードｎ４、ｎ４ｒの電位をＶＳＳにする。その後、配線ＷＸＢＳ、配線ＷＬＢＳに低レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオフ状態にして、ノードｎ４、ノードｎ４ｒのそれぞれの電位ＶＳＳを保持することで、回路ＢＳに“０のバイアス”を設定することができる。
また、場合によっては、回路ＢＳにバイアスを設定するとき、ノードｎ４、ノードｎ４ｒのそれぞれにＶＳＳ以外の電位を与えてもよい。
回路ＢＳにバイアスを設定した後は、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を保持し、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を与えればよい。具体的には、回路ＭＰに当該重み係数に応じた電流を設定し、回路ＭＰに配線ＷＸ１Ｌ、配線Ｘ２Ｌのそれぞれから第２データ（ニューロンの信号の値）に応じた電位を与える。更に、回路ＢＳにおいて、配線ＷＸＢＳを高レベル電位にすることによって、回路ＭＰで計算された第１データ（重み係数）と第２データ（ニューロンの信号の値）との積に、回路ＢＳに設定されたバイアスを与えることができる。
また、先に回路ＭＰに第１データ（重み係数）を保持して、一度、回路ＭＰで第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を計算し、その後にその計算結果に応じて回路ＢＳにバイアスを設定して、再度演算を行ってもよい。つまり、演算結果に応じて適宜バイアスを変更する動作を行ってもよい。
なお、図４６の構成例では、配線ＶＦ、配線ＶＦｒ、配線ＶＥ、配線ＶＥｒを図示したが、本発明の一態様は、これに限定されない。例えば、図４６の構成において、配線ＶＦと配線ＶＥを一本の配線としてまとめ、配線ＶＦｒと配線ＶＥｒを一本の配線としてまとめてもよい。また、例えば、図１６Ｂの回路ＭＰのとおり、図４６の構成において、配線ＶＦと配線ＶＦｒを一本の配線としてまとめ、配線ＶＥと配線ＶＥｒを一本の配線としてまとめてもよい。また、例えば、図４６の構成において、配線ＶＦ、配線ＶＦｒ、配線ＶＥ、配線ＶＥｒを一本の配線としてまとめてもよい。例えば、図４６の構成において、配線ＶＦ、配線ＶＦｒ、配線ＶＥ、配線ＶＥｒから選ばれた２本以上の配線を一本の配線としてまとめてもよい。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例１０＞
次に、図１０に図示した回路ＭＰに適用できる回路構成の例について説明する。
図４７Ａに示す回路ＭＰは、例えば、図７の演算回路１４０に適用できる図１０の回路ＭＰの構成例を示している。なお、図４７Ａの回路ＭＰは、図４０に示す回路ＭＰにおいて、トランジスタＭ３とトランジスタＭ３ｒとを１つのトランジスタとしてまとめ、配線ＶＥと配線ＶＥｒとを１本の配線としてまとめた回路に相当する。具体的には、図４０に示している回路ＭＰのトランジスタＭ３及びトランジスタＭ３ｒは、図４７Ａの回路ＭＰではトランジスタＭＺとしてまとめられ、図４０に示している回路ＭＰの配線ＶＥ及び配線ＶＥｒは、図４７Ａの回路ＭＰでは配線ＶＥとしてまとめられている。
なお、図４７Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
なお、本明細書などにおいて、トランジスタＭＺは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
また、回路ＭＣは、保持部ＨＣと、トランジスタＭ２０と、を有し、回路ＭＣｒは、保持部ＨＣｒと、トランジスタＭ２０ｒと、を有する。
トランジスタＭ２０の第１端子は、トランジスタＭＺの第１端子に電気的に接続され、トランジスタＭ２０のゲートは、トランジスタＭ１の第２端子と、容量Ｃ１の第１端子と、に電気的に接続され、トランジスタＭ２０の第２端子は、配線ＯＬに電気的に接続されている。容量Ｃ１の第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭ１の第１端子は、配線ＯＬに電気的に接続されている。
また、トランジスタＭ２０ｒの第１端子は、トランジスタＭＺの第１端子に電気的に接続され、トランジスタＭ２０ｒのゲートは、トランジスタＭ１ｒの第２端子と、容量Ｃ１ｒの第１端子と、に電気的に接続され、トランジスタＭ２０ｒの第２端子は、配線ＯＬＢに電気的に接続されている。容量Ｃ１ｒの第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭ１の第１端子は、配線ＯＬＢに電気的に接続されている。
配線ＶＬは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ）などとすることができる。
図４７Ａの回路ＭＰに含まれている保持部ＨＣ、保持部ＨＣｒは、図１５Ａなどに示している回路ＭＰに含まれている保持部ＨＣ、保持部ＨＣｒと同様に、重み係数に相当する電流量を設定することができる。具体的には、例えば、保持部ＨＣにおいて、配線ＸＬに所定の電位を与えてトランジスタＭＺをオン状態にし、配線ＷＬに所定の電位を与えてトランジスタＭ１をオン状態にして、配線ＯＬから容量Ｃ１の第１端子、及びトランジスタＭ２０の第２端子に、重み係数に相当する電流量を流す。このとき、トランジスタＭ２０は、ダイオード接続となっているため、トランジスタＭ２０のゲート－ソース間電圧は、当該電流量（ソース－ドレイン間に流れる電流の量）に応じて定められる。このとき、トランジスタＭ２０のソースの電位は配線ＶＬが与える電位とすると、トランジスタＭ２０のゲートの電位が定められる。ここで、トランジスタＭ１をオフ状態にすることによって、トランジスタＭ２０のゲートの電位を保持することができる。なお、保持部ＨＣｒについても同様に、配線ＯＬＢから容量Ｃ１ｒの第１端子、及びトランジスタＭ２０ｒの第２端子に、重み係数に相当する電流量を流すことによって、当該電流量に応じた電位をトランジスタＭ２０ｒのゲートに保持することができる。
ここで、例えば、図４８の回路ＭＰに設定される重み係数は、保持部ＨＣのトランジスタＭ２０にＩｕｔの電流が設定され、保持部ＨＣｒのトランジスタＭ２０ｒに電流が流れないように設定されたときに“＋１”とし、保持部ＨＣのトランジスタＭ２０に電流が流れないように設定され、保持部ＨＣｒのトランジスタＭ２０ｒにＩｕｔの電流が設定されたときに“－１”とし、保持部ＨＣ、保持部ＨＣｒのそれぞれのトランジスタＭ２０、トランジスタＭ２０ｒに電流が流れないように設定されたときに“０”とする。
保持部ＨＣ、及び保持部ＨＣｒのそれぞれに重み係数に応じた電流が設定されることによって、トランジスタＭ２０及びトランジスタＭ２０ｒのそれぞれのゲートの電位が定まる。ここで、配線ＸＬに、例えば、ニューロンの信号の値に応じた電位を与えることによって、配線ＯＬ、及び／又は配線ＯＬＢと回路ＭＰとの間に流れる電流が定まる。例えば、配線ＸＬに“＋１”の第２データとして高レベル電位が与えられたとき、配線ＶＬが与える定電圧がトランジスタＭ２０の第１端子と、トランジスタＭ２０ｒの第１端子と、に与えられる。また、例えば、配線ＸＬに“０”の第２データとして低レベル電位が与えられたとき、配線ＶＬが与える定電圧はトランジスタＭ２０の第１端子と、トランジスタＭ２０ｒの第１端子と、に与えられない。つまり、トランジスタＭ２０、及びトランジスタＭ２０ｒには電流が流れない。
ここで、トランジスタＭ２０に電流量としてＩｕｔが設定されているとき、トランジスタＭ２０のソースに配線ＶＬからの電位が与えられることで、トランジスタＭ２０の第１端子と第２端子との間に電流量としてＩｕｔが流れる。また、トランジスタＭ２０に電流が流れないように設定されているとき、トランジスタＭ２０のソースに配線ＶＬからの電位が与えられても、トランジスタＭ２０の第１端子と第２端子との間には電流が流れない。同様に、トランジスタＭ２０ｒに電流量としてＩｕｔが設定されているとき、トランジスタＭ２０ｒのソースに配線ＶＬからの電位が与えられることで、トランジスタＭ２０ｒの第１端子と第２端子との間に電流量としてＩｕｔが流れる。また、トランジスタＭ２０ｒに電流が流れないように設定されているとき、トランジスタＭ２０ｒのソースに配線ＶＬからの電位が与えられても、トランジスタＭ２０ｒの第１端子と第２端子との間には電流が流れない。
つまり、上記をまとめると、重み係数とニューロンの信号の値との積が“＋１”であるとき、回路ＭＣと配線ＯＬとの間にＩｕｔの電流量が流れ、回路ＭＣｒと配線ＯＬＢとの間に電流が流れない。また、重み係数とニューロンの信号の値との積が“－１”であるとき、回路ＭＣｒと配線ＯＬＢとの間にＩｕｔの電流量が流れ、回路ＭＣと配線ＯＬとの間に電流が流れない。また、重み係数とニューロンの信号の値との積が“０”であるとき、回路ＭＣと配線ＯＬとの間に電流が流れず、回路ＭＣｒと配線ＯＬＢとの間に電流が流れない。
以上より、図４７Ａの回路ＭＰは、重み係数が“＋１”、“－１”、“０”の３値と、ニューロンの信号（演算値）が“＋１”、“０”の２値と、の積を計算することができる。また、図４７Ａの回路ＭＰは、構成例７で説明した回路ＭＰと同様に、一例として、トランジスタＭ２０、及びトランジスタＭ２０ｒに設定する電流量を変更することによって、第１データ（重み係数）が“正の多値”、“０”、“負の多値”と、第２データ（ニューロンの信号の値）が“＋１”、“０”の２値と、の積を計算することができる。
また、図４７Ａに示した回路ＭＰは、例えば、図４７Ｂに示した回路ＭＰに変更してもよい。図４７Ｂに示す回路ＭＰは、容量Ｃ１の第２端子と、容量Ｃ１ｒの第２端子と、が配線ＶＬでなく、配線ＣＶＬに電気的に接続されている点で、図４７Ａの回路ＭＰと異なる。
配線ＣＶＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、多値の第１データ（例えば、重み係数又はニューロンの信号の一方など）と多値の第２データ（例えば、重み係数又はニューロンの信号の他方など）との積和演算を行うことができる半導体装置、又は当該半導体装置の動作方法について説明する。
＜動作方法例１＞
初めに、上記実施の形態で説明した半導体装置などを用いて、多値の第１データ（例えば、重み係数又はニューロンの信号の一方など）と多値の第２データ（例えば、重み係数又はニューロンの信号の他方など）との積和演算を行う動作方法の一例について説明する。
一例として、図２１Ａの回路ＭＰを適用した図１１の演算回路１５０の動作方法を考える。また、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例として、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図４８Ａは、当該動作方法の例を示したタイミングチャートである。具体的には、図４８Ａのそれぞれは、時刻Ｔ１１から時刻Ｔ１５までの間、及びその近傍の時刻における、保持部ＨＣのノードｎ１の電位と、保持部ＨＣｒのノードｎ１ｒの電位と、配線ＷＸ１Ｌの電位と、配線ＯＬに流れる電流ＩＯＬの電流量と、配線ＯＬＢに流れる電流ＩＯＬＢの電流量と、回路ＡＣＴＦの積分回路の容量に蓄積される電荷量の変化を示している。特に、図４８Ａにおいて、配線ＯＬから負荷ＬＥａに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬと記載し、配線ＯＬＢから負荷ＬＥｂに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬＢと記載する。
また、図４８Ａに示すタイミングチャートは、それぞれ時刻Ｔ１１より前の時刻において、多値の第１データ（例えば、ここでは重み係数とする。）に応じた電流が設定されたものとする。なお、当該電流の設定の方法については、実施の形態２の説明の記載を参酌する。
図４８Ａのタイミングチャートの動作例では、あらかじめ、回路ＭＰに“＋１”の重み係数が設定されているものとする。具体的には、時刻Ｔ１１より前の時刻において、トランジスタＭ１に電流量Ｉ１が流れるように設定され、また、保持部ＨＣのノードｎ１にはＶ１が保持され、保持部ＨＣｒのノードｎ１ｒにはＶＳＳが保持されているものとする。なお、電位Ｖ１は、ＶＳＳよりも高い電位とする。また、あらかじめ、スイッチＳＷＨ、ＳＷＨＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢをオフ状態として、配線ＯＬ及び配線ＯＬＢと配線ＶＣＮ２との間を導通状態にして、配線ＯＬ、配線ＯＬＢの電位を高レベル電位としている。
時刻Ｔ１１以降では、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にするため、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態になり、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態になるものとする。
時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＭＰへの第２データ（例えば、ここではニューロンの信号の値とする。）の入力が行われる。なお、時刻Ｔ１２から時刻Ｔ１３までの間の入力時間を、ｔｕｔとする。この入力時間の長さが、ニューロンの信号の値の大きさに対応する。つまり、この入力時間の長さを変えることにより、演算結果を変えることができるようになる。
図４８Ａの動作例では、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。そのため、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力されて、トランジスタＭ３、トランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態になる。この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態になり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態になる。
このとき、トランジスタＭ１は、電流量をＩ１とする電流を流すように設定されているため、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。また、トランジスタＭ１ｒは、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
ここで、回路ＡＣＴＦの積分回路に着目する。時刻Ｔ１２から時刻Ｔ１３までの間に第２データ（ニューロンの信号の値）の入力が行われているため、配線ＯＬと導通状態になっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、時刻Ｔ１２から時刻Ｔ１３までの間に電荷が蓄積され続ける。理想的には、時刻Ｔ１３の時点において、当該容量には、ｔｕｔ×Ｉ１の電荷が蓄積される。なお、図４８Ａのタイミングチャートでは、時刻Ｔ１２から時刻Ｔ１３までの間に、当該容量に蓄積された電荷量をＱ１と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ１と配線ＯＬＢに流れた電荷量０に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
次に、図４８Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力時間をｔｕｔから２ｔｕｔに変化した場合を考える。図４８Ｂに示すタイミングチャートは、図４８Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力時間をｔｕｔから２ｔｕｔに変化させた場合の動作例を示している。
図４８Ｂのタイミングチャートの時刻Ｔ１２より前の動作については、図４８Ａのタイミングチャートの時刻Ｔ１２より前の動作例と同様である。そのため、図４８Ｂのタイミングチャートの時刻Ｔ１２より前の動作については、図４８Ａのタイミングチャートの時刻Ｔ１２より前の動作の説明を参酌する。
図４８Ｂの動作例の時刻Ｔ１２から時刻Ｔ１４までの間において、回路ＭＰへのニューロンの信号の入力が行われる。上述したとおり、時刻Ｔ１２から時刻Ｔ１４までの間の入力時間を、２ｔｕｔとしている。
図４８Ｂの動作例では、図４８Ａの動作例と同様に、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。また、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
時刻Ｔ１２から時刻Ｔ１４までの間に第２データ（ニューロンの信号の値）の入力が行われているため、配線ＯＬと導通状態となっている、積分回路の容量（負荷ＬＥａ）には、時刻Ｔ１２から時刻Ｔ１４までの間に電荷が蓄積され続ける。理想的には、時刻Ｔ１４の時点において、当該容量には、２ｔｕｔ×Ｉ１（＝２Ｑ１）の電荷が蓄積される。なお、図４８Ｂのタイミングチャートでは、時刻Ｔ１２から時刻Ｔ１４までの間に、当該容量に蓄積された電荷量をＱ２と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ２と配線ＯＬＢに流れた電荷量０とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
次に、図４８Ａのタイミングチャートにおいて、回路ＭＰに設定されている重み係数を“＋１”から“－２”に変更した場合を考える。具体的には、図４８Ｃに示すタイミングチャートは、あらかじめ、時刻Ｔ１１より前の時刻において、トランジスタＭ１、Ｍ１ｒに電流Ｉ２（＝２Ｉ１）が流れるように設定され、また、保持部ＨＣｒのノードｎ１ｒにはＶ２が保持され、保持部ＨＣのノードｎ１にはＶＳＳが保持されているものとする。なお、電位Ｖ２は、Ｖ１及びＶＳＳよりも高い電位とする。
図４８Ｃのタイミングチャートの時刻Ｔ１２より前の動作については、図４８Ａのタイミングチャートの時刻Ｔ１２より前の動作例と同様である。そのため、図４８Ｃのタイミングチャートの時刻Ｔ１２より前の動作については、図４８Ａのタイミングチャートの時刻Ｔ１２より前の動作の説明を参酌する。
図４８Ｃの動作例の時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＭＰへのニューロンの信号の入力が行われる。上述したとおり、時刻Ｔ１２から時刻Ｔ１３までの間の入力時間を、ｔｕｔとしている。
図４８Ｃの動作例では、図４８Ａの動作例と同様に、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流量Ｉ２の電流が流れる。また、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
時刻Ｔ１２から時刻Ｔ１３までの間に第２データ（ニューロンの信号の値）の入力が行われているため、配線ＯＬＢと導通状態となっている、積分回路の容量（負荷ＬＥｂ）には、時刻Ｔ１２から時刻Ｔ１３までの間に電荷が蓄積され続ける。理想的には、時刻Ｔ１３の時点において、当該容量には、ｔｕｔ×Ｉ２（＝２ｔｕｔ×Ｉ１＝２Ｑ１）の電荷が蓄積される。なお、図４８Ｃのタイミングチャートでは、時刻Ｔ１２から時刻Ｔ１３までの間に、当該容量に蓄積された電荷量をＱ２と記載している。一方、配線ＯＬと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量０と配線ＯＬＢに流れた電荷量Ｑ２とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
図４８Ａ乃至図４８Ｃに示した動作例の通り、第２データ（ニューロンの信号の値）は、回路ＭＰへの第２データの入力期間に応じて定めることができ、入力期間の長さに応じて、回路ＡＣＴＦから出力される演算結果が決まる。そのため、第２データ（ニューロンの信号の値）を、入力期間の長さ、及び配線ＷＸ１Ｌ、配線Ｘ２Ｌに印加する電位に応じて定義することによって、回路ＭＰは、３値以上の第２データ（ニューロンの信号の値）を扱うことができ、多値の第１データ（重み係数）と３値以上の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
本動作例において、回路ＭＰに入力される第２データ（ニューロンの信号の値）は、一例として、次の通りに定義することができる。配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間をｔｕｔとしたときの第２データ（ニューロンの信号の値）を“＋１”とし、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間を２ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“＋２”とし、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間を３ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“＋３”とする。また、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力し、かつ入力期間をｔｕｔとしたときの第２データ（ニューロンの信号の値）を“－１”とし、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間を２ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“－２”とし、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間を３ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“－３”とする。また、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“０”とする。
回路ＭＰに入力される第２データ（ニューロンの信号の値）を上述の通り、定義することによって、図４８Ａに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋１”との積として、“＋１”を算出することができる。また、図４８Ｂに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋２”との積として、“＋２”を算出することができる。また、図４８Ｃに示した動作例では、第１データ（重み係数）“－２”と第２データ（ニューロンの信号の値）“＋１”との積として、“－２”を算出することができる。本動作例において、第１データ（重み係数）を“－２”“－１”“０”“＋１”“＋２”のいずれか一として、第２データ（ニューロンの信号の値）を“－２”“－１”“０”“＋１”“＋２”のいずれか一としたときにおける、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れる電荷量ＱＯＬＢを下の表に記す。なお、下表において、高レベル電位をｈｉｇｈ、低レベル電位をｌｏｗと記載している。
Figure 0007443263000012
また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
また、図４８Ａ、図４８Ｂに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋１”とし、図４８Ｃに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“－２”としたが、“＋１”“－２”以外の第１データ（重み係数）を用いて計算を行ってもよい。実施の形態１、及び実施の形態２で説明したとおり、回路ＭＰに設定される第１データ（重み係数）は、アナログ値などを設定することができるため、回路ＡＣＴＦに含まれている積分回路の容量に蓄積される電荷量も、アナログ値などとする第１データ（重み係数）に応じて算出することができる。
また、図４８Ａ乃至図４８Ｃに示した動作例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。なお、図４８Ａ乃至図４８Ｃでは、時刻Ｔ１２から配線ＷＸ１Ｌの電位の変化が開始されている。つまり、図４８Ａ乃至図４８Ｃのそれぞれでは、配線ＷＸ１Ｌの電位が高レベル電位となる期間が異なっている場合においても、低レベル電位から高レベル電位へ変化する時刻が同じ（時刻Ｔ１２）となっているが、本発明の一態様は、これに限定されない。例えば、図４８Ａ乃至図４８Ｃのそれぞれの配線ＷＸ１Ｌの電位が高レベル電位となる期間が異なっている場合においても、高レベル電位から低レベル電位へ変化する時刻が、同じになるように動作させてもよい。または、図４８Ａ乃至図４８Ｃのそれぞれの配線ＷＸ１Ｌの電位が高レベル電位となる期間が異なっている場合においても、高レベル電位となる期間の中心の時刻が、同じになるように動作させてもよい。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。例えば、図４７Ａの回路ＭＰを図７の演算回路１４０に適用して、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれが積分回路の構成（または、電流電荷（ＩＱ）変換回路）を有している場合を考える。この場合の回路構成においても、第１データ（重み係数）に応じてトランジスタＭ８、及びトランジスタＭ８ｒのそれぞれに流れる電流量を設定し、第２データ（ニューロンの信号の値）に応じて配線ＸＬに高レベル電位を与える期間を設定することにより、本動作例と同様に、“正の多値”、“負の多値”、“０”のいずれかである第１データと、“正の多値”又は“０”である第２データと、の積を計算することができる。また、第１データ及び／又は第２データをアナログ値として計算を行ってもよい。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例２＞
次に、図４８Ａ乃至図４８Ｃに示した動作例とは異なる、別の動作方法の例について説明する。
一例として、図４８Ａ乃至図４８Ｃと同様に、図２１Ａの回路ＭＰを適用した図１１の演算回路１５０の動作方法を考える。また、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例として、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図４９Ａは、当該動作方法の例を示したタイミングチャートである。具体的には、図４９Ａのそれぞれは、時刻Ｔ２１から時刻Ｔ２５までの間、及びその近傍の時刻における、保持部ＨＣのノードｎ１の電位と、保持部ＨＣｒのノードｎ１ｒの電位と、配線ＷＸ１Ｌの電位と、配線ＯＬに流れる電流ＩＯＬの電流量と、配線ＯＬＢに流れる電流ＩＯＬＢの電流量と、回路ＡＣＴＦの積分回路の容量に蓄積される電荷量の変化を示している。特に、図４９Ａにおいて、配線ＯＬから負荷ＬＥａに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬと記載し、配線ＯＬＢから負荷ＬＥｂに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬＢと記載する。
また、図４９Ａに示すタイミングチャートは、それぞれ時刻Ｔ２１より前の時刻において、多値の第１データ（例えば、ここでは重み係数とする。）に応じた電流が設定されたものとする。なお、当該電流の設定の方法については、実施の形態２の説明の記載を参酌する。
図４９Ａのタイミングチャートの動作例では、あらかじめ、回路ＭＰに“＋１”の第１データ（ここでは、例えば、重み係数とする。）が設定されているものとする。具体的には、時刻Ｔ２１より前の時刻において、トランジスタＭ１に電流量Ｉ１が流れるように設定され、また、保持部ＨＣのノードｎ１にはＶ１が保持され、保持部ＨＣｒのノードｎ１ｒにはＶＳＳが保持されているものとする。なお、電位Ｖ１は、ＶＳＳよりも高い電位とする。また、あらかじめ、スイッチＳＷＨ、スイッチＳＷＨＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢをオフ状態として、配線ＯＬ及び配線ＯＬＢと配線ＶＣＮ２との間を導通状態にして、配線ＯＬ、配線ＯＬＢの電位を高レベル電位としている。
時刻Ｔ２１以降では、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にするため、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態になり、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態になるものとする。
時刻Ｔ２２以降において、回路ＭＰへの第２データ（例えば、ここではニューロンの信号の値とする。）の入力が行われる。なお、図４８Ａの動作例では、回路ＭＰへの第２データ（ニューロンの信号の値）の入力は、時刻Ｔ２２から時刻Ｔ２３までの間と、時刻Ｔ２３から時刻Ｔ２４までの間と、時刻Ｔ２４から時刻Ｔ２５までの間と、に分けて行われる。具体的には、時刻Ｔ２２から時刻Ｔ２３までの間の入力時間をｔｕｔとし、時刻Ｔ２３から時刻Ｔ２４までの間の入力時間を２ｔｕｔとし、時刻Ｔ２４から時刻Ｔ２５までの間の入力時間を４ｔｕｔとしている。なお、本明細書などでは、それぞれの期間を第１サブ期間、第２サブ期間、第３サブ期間、と呼称する。
図４９Ａの動作例では、第１サブ期間と、第３サブ期間において、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。そのため、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力されて、トランジスタＭ３、トランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態になる。この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態になり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態になる。
このとき、トランジスタＭ１は、電流量としてＩ１を流すように設定されているため、第１サブ期間と、第３サブ期間において、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。なお、第２サブ期間では、配線ＷＸ１Ｌ、配線Ｘ２Ｌに低レベル電位が入力されて、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力されるため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態となり、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
また、第１サブ期間と、第２サブ期間と、第３サブ期間において、トランジスタＭ１ｒは、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
ここで、回路ＡＣＴＦの積分回路に着目する。時刻Ｔ２２以降に第２データ（ニューロンの信号）の入力が行われているため、配線ＯＬと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、時刻Ｔ２２以降に電荷が蓄積され続ける。理想的には、第１サブ期間において、当該容量には、ｔｕｔ×Ｉ１の電荷が蓄積され、第３サブ期間において、４ｔｕｔ×Ｉ１の電荷が蓄積される。なお、図４９Ａのタイミングチャートでは、第１サブ期間において、当該容量に蓄積された電荷量をＱ１とし、第３サブ期間において、当該容量に蓄積された電荷量をＱ４としている。そのため、時刻Ｔ２５以降の当該容量に蓄積された電荷量をＱ１＋Ｑ４と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ１＋Ｑ４（＝５Ｑ１）と配線ＯＬＢに流れた電荷量０とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
次に、図４９Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力を、第１期間及び第３期間から、第２期間に変更した場合を考える。図４９Ｂに示すタイミングチャートは、図４９Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力を、第１期間及び第３期間から、第２期間に変化した場合の動作例を示している。
図４９Ｂのタイミングチャートの時刻Ｔ２２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ２２より前の動作例と同様である。そのため、図４９Ｂのタイミングチャートの時刻Ｔ２２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ２２より前の動作の説明を参酌する。
図４９Ｂの動作例の時刻Ｔ２２以降において、回路ＭＰへのニューロンの信号の入力が行われる。具体的には、上述したとおり、回路ＭＰへのニューロンの信号の入力は、第２サブ期間に行われる。
図４９Ｂの動作例では、第２サブ期間において、回路ＭＰへのニューロンの信号（演算値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、第２サブ期間では、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。なお、第１サブ期間と、第３サブ期間では、配線ＷＸ１Ｌ、配線Ｘ２Ｌに低レベル電位が入力されているため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態となり、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
また、第１サブ期間と、第２サブ期間と、第３サブ期間において、トランジスタＭ１ｒは、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
時刻Ｔ２２以降に第２データ（ニューロンの信号）の入力が行われているため、配線ＯＬと導通状態となっている積分回路の容量（負荷ＬＥａ）には、時刻Ｔ２２以降に電荷が蓄積され続ける。理想的には、時刻Ｔ２５の時点において、当該容量には、２ｔｕｔ×Ｉ１の電荷が蓄積される。なお、図４９Ｂのタイミングチャートでは、時刻Ｔ２２以降に当該容量に蓄積された電荷量をＱ２と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ２（＝２Ｑ１）と配線ＯＬＢに流れた電荷量０とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
次に、図４９Ａのタイミングチャートにおいて、回路ＭＰに設定されている重み係数を“＋１”から“－２”に変更し、かつ第２データ（ニューロンの信号）の入力を第１サブ期間及び第３サブ期間から、第１サブ期間及び第２サブ期間に変更した場合を考える。
図４９Ｃに示すタイミングチャートは、あらかじめ、時刻Ｔ２１より前の時刻において、トランジスタＭ１に電流Ｉ２（＝２Ｉ１）が流れるように設定され、また、保持部ＨＣのノードｎ１にはＶ２が保持され、保持部ＨＣｒのノードｎ１ｒにはＶＳＳが保持されているものとする。なお、電位Ｖ２は、Ｖ１及びＶＳＳよりも高い電位とする。
図４９Ｃのタイミングチャートの時刻Ｔ２２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ２２より前の動作例と同様である。そのため、図４９Ｃのタイミングチャートの時刻Ｔ２２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ２２より前の動作の説明を参酌する。
図４９Ｃの動作例の時刻Ｔ２２以降において、回路ＭＰへのニューロンの信号の入力が行われる。上述したとおり、回路ＭＰへのニューロンの信号の入力は、第１サブ期間及び第２サブ期間に行われる。
図４９Ｃの動作例では、第１サブ期間及び第２サブ期間において、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、第１サブ期間及び第２サブ期間では、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流量Ｉ２の電流が流れる。なお、第４サブ期間では、配線ＷＸ１Ｌ、配線Ｘ２Ｌに低レベル電位が入力されているため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態となり、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
また、第１サブ期間と、第２サブ期間と、第３サブ期間において、トランジスタＭ１は、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
時刻Ｔ２２以降に第２データ（ニューロンの信号）の入力が行われているため、配線ＯＬＢと導通状態となっている積分回路の容量（負荷ＬＥｂ）には、時刻Ｔ２２以降に電荷が蓄積され続ける。理想的には、時刻Ｔ２５の時点において、当該容量には、６ｔｕｔ×Ｉ１（＝ｔｕｔ×２Ｉ１＋２ｔｕｔ×２Ｉ１）の電荷が蓄積される。なお、図４９Ｃのタイミングチャートでは、時刻Ｔ２５以降に当該容量に蓄積された電荷量を２（Ｑ１＋Ｑ２）と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量０と配線ＯＬＢに流れた電荷量２（Ｑ１＋Ｑ２）（＝６Ｑ１）と、に応じた電荷量Ｑ２に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
図４９Ａ乃至図４９Ｃに示した動作例の通り、第２データ（ニューロンの信号の値）は、回路ＭＰへの第２データ（ニューロンの信号の値）の入力が可能な期間において複数のサブ期間を設けて、複数のサブ期間から一以上の選択された期間に応じて定めることができ、選択された期間に応じて、回路ＡＣＴＦから出力される演算結果が決まる。そのため、第２データ（ニューロンの信号の値）を、選択されたサブ期間、及び配線ＷＸ１Ｌ、配線Ｘ２Ｌに印加する電位に応じて定義することによって、回路ＭＰは、３値以上の第２データ（ニューロンの信号の値）を扱うことができ、多値の第１データ（重み係数）と３値以上の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
本動作例において、回路ＭＰに入力される第２データ（ニューロンの信号の値）は、一例として、次の通りに定義することができる。第１サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋１”とし、第２サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋２”とし、第３サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋４”とする。第１サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力したときの第２データ（ニューロンの信号の値）を“－１”とし、第２サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力したときの第２データ（ニューロンの信号の値）を“－２”とし、第３サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力したときの第２データ（ニューロンの信号の値）を“－４”とする。また、第１サブ期間、第２サブ期間、第３サブ期間において、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“０”とする。
なお、第２データ（ニューロンの信号の値）を“＋３”としたい場合、第１サブ期間及び第２サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力すればよく、また、第２データ（ニューロンの信号の値）を“＋５”としたい場合、第１サブ期間及び第３サブ期間に、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力すればよい。また、なお、第２データ（ニューロンの信号の値）を“－６”としたい場合、第２サブ期間及び第３サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力すればよく、また、第２データ（ニューロンの信号の値）を“－７”としたい場合、第１サブ期間、第２サブ期間及び第３サブ期間に、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力すればよい。
回路ＭＰに入力される第２データ（ニューロンの信号の値）を上述の通り、定義することによって、図４９Ａに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋５”との積として、“＋５”を算出することができる。また、図４９Ｂに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋２”との積として、“＋２”を算出することができる。また、図４９Ｃに示した動作例では、第１データ（重み係数）“－２”と第２データ（ニューロンの信号の値）“＋３”との積として、“－６”を算出することができる。
また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）の入力可能な期間として、第１サブ期間、第２サブ期間、第３サブ期間を設けたが、４つ以上のサブ期間を設けてもよい。例えば、第２データ（ニューロンの信号の値）の入力可能な期間を第１サブ期間乃至第Ｔサブ期間（Ｔは４以上の整数である。）に分けて、第ｓサブ期間（ｓは４以上Ｔ以下の整数である。）の長さを２（ｓ－１）×ｔｕｔと定めればよい。また、例えば、第２データ（ニューロンの信号の値）の入力可能な期間を第１サブ期間乃至第Ｔサブ期間（Ｔは４以上の整数である。）に分けて、第ｓサブ期間（ｓは４以上Ｔ以下の整数である。）の長さをｓ×ｔｕｔと定めてもよい。また、例えば、第１サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋０．１”とし、第２サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋０．２”とし、第３サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋０．４”とするなど、第２データ（ニューロンの信号の値）を実数として定義してもよい。
また、図４９Ａ、図４９Ｂに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋１”とし、図４９Ｃに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋２”としたが、“＋１”、“＋２”以外の第１データ（重み係数）を用いて計算を行ってもよい。実施の形態１、及び実施の形態２で説明したとおり、回路ＭＰに設定される第１データ（重み係数）は、負の値、多値、アナログ値などを設定することができるため、回路ＡＣＴＦに含まれている積分回路の容量に蓄積される電荷量も、負の値、多値、アナログ値などとする第１データ（重み係数）に応じて算出することができる。
また、図４９Ａ乃至図４９Ｃに示した動作例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
また、図４９Ａ乃至図４９Ｃの動作例のとおり、第２データ（ニューロンの信号の値）の入力可能な期間として、複数のサブ期間を設けて、複数のサブ期間から１つ以上を選択して、選択された期間に信号を入力する構成としては、例えば、それぞれのサブ期間の長さを、回路設計の段階からあらかじめ決めることが好ましい。このような回路構成にすることにより、図４８Ａ乃至図４８Ｃの動作例に求められる回路構成よりも、演算回路を簡易的及び／又は効率的にレイアウトできる場合がある。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例３＞
ここでは、図５０の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
動作方法例１及び動作方法例２と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図５０は、図２６に示した回路ＭＰと同様の回路構成を示している。但し、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれのサイズ、例えば、Ｗ長とＬ長は等しいことが好ましい。また、本動作方法の例は、実施の形態２で説明した図２６の回路ＭＰの動作例と異なる。
具体的には、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間をｔｕｔとしたとき、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は４ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間がｔｕｔとしたとき、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとなり、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒがオン状態、又はトランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒがオン状態となる時間を４ｔｕｔとなるように動作させる。そのため、図５０の回路ＭＰには、図２６の回路ＭＰと動作が異なることを示すため、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、パルス電圧の模式図と入力時間を図示している。
動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒ、トランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒ、トランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。
そのため、回路ＭＰに第２データ（ニューロンの信号の値）を次の表の通りに定義することができる。
Figure 0007443263000013
ここで、例えば、回路ＭＰには、あらかじめ、“＋１”の第１データ（重み係数）が設定されているものとする。具体的には、トランジスタＭ１には電流量Ｉ１が流れるように設定されているものとし、かつトランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒはオフ状態になっているものとする。
回路ＭＣにおいて、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのサイズが等しく、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのゲートが保持部ＨＣのノードｎ１に電気的に接続され、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれの第１端子が配線ＶＥに電気的に接続されているため、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのソース－ドレイン間には互いにほぼ等しい電流が流れる。当該電流の量をＩｕｔとする。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３が時間ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、同様に、トランジスタＭ３－２ｂが時間２ｔｕｔだけオン状態、トランジスタＭ４－２ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ３－３ｂが時間４ｔｕｔだけオン状態、トランジスタＭ４－３ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒがオフ状態であるため、０となる。
なお、回路ＭＰに第２データ（ニューロンの信号の値）として“－７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
また、例えば、回路ＭＰには、あらかじめ、“－１”の第１データ（重み係数）が設定されているものとする。具体的には、トランジスタＭ１ｒには電流量Ｉ１が流れるように設定されているものとし、かつトランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂはオフ状態になっているものとする。
回路ＭＣｒにおいて、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのサイズが等しく、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのゲートが保持部ＨＣｒのノードｎ１ｒに電気的に接続され、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれの第１端子が配線ＶＥｒに電気的に接続されているため、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのソース－ドレイン間には互いにほぼ等しい電流が流れる。トランジスタＭ１のソース－ドレイン間に流れる電流と同様に、当該電流の量をＩｕｔとする。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３ｒが時間ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとなる。また、同様に、トランジスタＭ４－２ｂｒが時間２ｔｕｔだけオン状態、トランジスタＭ３－２ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ４－３ｂｒが時間４ｔｕｔだけオン状態、トランジスタＭ３－３ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１－３ｂｒを介して配線ＶＥｒに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒがオフ状態であるため、０となる。
なお、回路ＭＰに第２データ（ニューロンの信号の値）として“－７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
このため、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“－１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３ｒ、トランジスタＭ３－２ｂｒ、トランジスタＭ３－３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
また、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４－３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“－１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４ｒ、トランジスタＭ４－２ｂｒ、トランジスタＭ４－３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
また、例えば、回路ＭＰに設定されている第１データ（重み係数）を“＋１”から正の整数である“Ａ”に変更したとする。具体的には、トランジスタＭ１には電流量ＩＡ（＝ＡＩ１）が流れるように設定されているものとし、かつトランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒはオフ状態になっているものとする。このとき、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのソース－ドレイン間に流れる電流量もＩＡとなる。このため、第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、ＡＱｕｔ、２ＡＱｕｔ、３ＱＡｕｔ、４ＡＱｕｔ、５ＡＱｕｔ、６ＡＱｕｔ、７ＡＱｕｔのいずれか一となる。また、“Ａ”を負の整数としたとき、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに、ＡＱｕｔ、２ＡＱｕｔ、３ＱＡｕｔ、４ＡＱｕｔ、５ＡＱｕｔ、６ＡＱｕｔ、７ＡＱｕｔのいずれか一の電荷量が流れることになるとなる。
なお、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１ｒのそれぞれはオフ状態になっているものとする。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、ＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及びＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
上述の動作例より、第１データ（重み係数）を“＋１”又は“－１”として、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure 0007443263000014
Figure 0007443263000015
上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“－１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“－１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“－１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
なお、上述の動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋１”“－１”としたが、“０”やアナログ値などの第１データ（重み係数）を用いて計算してもよい。これにより、回路ＭＰは、２値や多値、アナログ値などの第１データ（重み係数）と多値の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、例えば、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
また、例えば、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒがオン状態、又はトランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒがオン状態となる時間を４ｔｕｔとしたとき、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力され、かつ配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂに低レベル電位が入力されたときの第２データ（ニューロンの信号の値）を“＋１”ではなく“＋０．１”などの実数として定義してもよい。
また、本発明の一態様の半導体装置は、図５０の回路ＭＰの構成に限定されない。例えば、図５０の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個でもよいし、４個以上としてもよい。
また、本発明の一態様の半導体装置及び当該半導体装置の動作方法は、上述に限定されない。上述では、図５０の回路ＭＰのトランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれのサイズを等しいものとして説明したが、例えば、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒのＷ長とＬ長との比をＷ／Ｌとし、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのＷ長とＬ長との比を２Ｗ／Ｌとしてもよい。このとき、トランジスタＭ１のソース－ドレイン間に電流量としてＩ１の電流が流れるように設定することによって、トランジスタＭ１－２ｂのＷ長とＬ長の比と、トランジスタＭ１－３ｂのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのソース－ドレイン間には電流量として２Ｉ１が流れる。同様に、トランジスタＭ１ｒのソース－ドレイン間に電流量としてＩ１の電流が流れるように設定することによって、トランジスタＭ１－２ｂｒのＷ長とＬ長の比と、トランジスタＭ１－３ｂｒのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１ｒのＷ長とＬ長の比の２倍であるため、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのソース－ドレイン間には電流量として２Ｉ１が流れる。
ここで、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒがオン状態、又はトランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒがオン状態となる時間を２ｔｕｔとする。つまり、回路ＭＰに第２データ（ニューロンの信号の値）入力する際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間はｔｕｔとし、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は２ｔｕｔとする。図５１の回路ＭＰには、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、図５０とは異なる、パルス電圧の模式図と入力時間を示している。
トランジスタＭ１のソース－ドレイン間に電流量としてＩｕｔの電流が流れるように設定されたとき、トランジスタＭ３－３ｂ又はトランジスタＭ４－３ｂの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３－３ｂ又はトランジスタＭ４－３ｂの他方がオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬからトランジスタＭ１を介して配線ＶＥに流れる電荷量と、配線ＯＬからトランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
また、トランジスタＭ１ｒのソース－ドレイン間に電流量としてＩｕｔの電流が流れるように設定されたとき、トランジスタＭ３－３ｂｒ又はトランジスタＭ４－３ｂｒの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３－３ｂｒ又はトランジスタＭ４－３ｂｒの他方がオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂｒを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量と、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
上述の通り、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれのサイズと、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれへの高レベル電位の入力時間と、を適切に変更することによって、図５０に示した回路ＭＰの動作例と同様に、動作することができる。
また、本発明の一態様の半導体装置は、図５０、図５１の回路ＭＰの構成に限定されない。例えば、図５０の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個、又は４個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
また、本発明の一態様の半導体装置の動作方法は、上述の動作方法に限定されない。例えば、動作方法例２で説明した通り、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例４＞
ここでは、図５２の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
動作方法例１乃至動作方法例３と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図５２は、図２７に示した回路ＭＰにおいて、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒ、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒ、トランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒ、保持部ＨＣ－３ｂ、保持部ＨＣ－３ｂｒを除いた構成となっている。また、そのため、配線ＷＸ１Ｌ３ｂ、配線Ｘ２Ｌ２ｂ、配線ＷＬ３ｂも図２７から除いている。また、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒのそれぞれのサイズ、例えば、Ｗ長とＬ長は等しいことが好ましい。また、本動作方法の例は、実施の形態２で説明した図２６の回路ＭＰの動作例と異なる。
具体的には、回路ＡＦＰから回路ＭＰに電流が流れる際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間はｔｕｔとして、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとしたとき、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとなるように動作させる。そのため、図５２の回路ＭＰには、図２７の回路ＭＰと動作が異なることを示すため、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂの符号の付近に、パルス電圧の模式図と入力時間を図示している。
動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量と、についてもトランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒ、トランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒのそれぞれがオン状態となる時間を定めることによって決まる。
ところで、図５２の保持部ＨＣ、保持部ＨＣ－２ｂのそれぞれには、デジタル値（２値）として、ＶＳＳ、又はＶ１が保持されるものとする。保持部ＨＣ、保持部ＨＣ－２ｂのそれぞれへの電位ＶＳＳの保持は、図８における配線ＶＣＮと、図５２の保持部ＨＣのノードｎ１及び／又は保持部ＨＣ－２ｂのノードｎ１と、を導通状態にすることによって行われる。また、保持部ＨＣ、保持部ＨＣ－２ｂのそれぞれへの電位Ｖ１の保持は、トランジスタＭ１及び／又はトランジスタＭ１－２ｂのそれぞれのソース－ドレイン間に電流を電流量Ｉ１として設定を行うことによって行われるものとする。なお、トランジスタＭ１、Ｍ１－２ｂのそれぞれに電流量Ｉ１として設定したとき、トランジスタＭ１、Ｍ１－２ｂの作製工程などを起因とするトランジスタ特性のばらつきによって、保持部ＨＣ、ＨＣ－２ｂのそれぞれに保持されている電圧は互いに異なる場合がある。
保持部ＨＣｒ、保持部ＨＣ－２ｂｒのそれぞれには、上述と同様に、デジタル値（２値）として、ＶＳＳ、又はＶ１が保持されるものとする。
ここで、回路ＭＰに設定される第１データ（重み係数）について定義する。
一例として、回路ＭＰに第１データ（重み係数）として“＋１”を設定する場合、トランジスタＭ１において電流量Ｉ１が流れるように設定し、保持部ＨＣ－２ｂ、保持部ＨＣｒ、保持部ＨＣ－２ｂｒにはＶＳＳを保持するものとする。トランジスタＭ１の第１端子は、トランジスタＭ３を介して配線ＯＬに電気的に接続され、トランジスタＭ４を介して配線ＯＬＢに電気的に接続されているため、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１を介して、配線ＶＥに流れる電荷量はｔｕｔ×Ｉ１（＝Ｑｕｔ）となる。ここで、ｔｕｔ×Ｉ１＝Ｑｕｔとする。なお、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒはオフ状態となるため、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒのそれぞれのソース－ドレイン間に流れる電流量は０となる。
また、回路ＭＰに第１データ（重み係数）として“＋２”を設定する場合、トランジスタＭ１－２ｂにおいて電流量Ｉ１が流れるように設定し、保持部ＨＣ、保持部ＨＣｒ、保持部ＨＣ－２ｂｒにはＶＳＳを保持するものとする。トランジスタＭ１－２ｂの第１端子は、トランジスタＭ３－２ｂを介して配線ＯＬに電気的に接続され、トランジスタＭ４－２ｂを介して配線ＯＬＢに電気的に接続されているため、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１－２ｂを介して、配線ＶＥに流れる電荷量は２ｔｕｔ×Ｉ１＝２Ｑｕｔとなる。なお、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒはオフ状態となるため、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒのそれぞれのソース－ドレイン間に流れる電流量は０となる。
また、回路ＭＰに第１データ（重み係数）として“＋３”を設定する場合、トランジスタＭ１、トランジスタＭ１－２ｂにおいて電流量Ｉ１が流れるように設定し、保持部ＨＣｒ、保持部ＨＣ－２ｂｒにはＶＳＳを保持するものとする。上述より、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１を介して、配線ＶＥに流れる電荷量はｔｕｔ×Ｉ１となり、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１を介して、配線ＶＥに流れる電荷量は２ｔｕｔ×Ｉ１となる。このため、配線ＯＬ又は配線ＯＬＢから回路ＭＣを介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉ１＋２ｔｕｔ×Ｉ１＝３Ｑｕｔとなる。なお、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒはオフ状態となるため、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒのそれぞれのソース－ドレイン間に流れる電流量は０となる。
また、第１データ（重み係数）を“－１”とする場合、トランジスタＭ１ｒにおいて電流量Ｉ１が流れるように設定し、保持部ＨＣ、保持部ＨＣ－２ｂ、保持部ＨＣ－２ｂｒにはＶＳＳを保持するものとする。トランジスタＭ１ｒの第１端子は、トランジスタＭ３ｒを介して配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒを介して配線ＯＬに電気的に接続されているため、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して、配線ＶＥｒに流れる電荷量はｔｕｔ×Ｉ１（＝Ｑｕｔ）となる。ここで、ｔｕｔ×Ｉ１＝Ｑｕｔとする。なお、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒはオフ状態となるため、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒのそれぞれのソース－ドレイン間に流れる電流量は０となる。
また、回路ＭＰに第１データ（重み係数）として“－２”を設定する場合、トランジスタＭ１－２ｂｒにおいて電流量Ｉ１が流れるように設定し、保持部ＨＣ、保持部ＨＣｒ、保持部ＨＣ－２ｂにはＶＳＳを保持するものとする。トランジスタＭ１－２ｂｒの第１端子は、トランジスタＭ３－２ｂｒを介して配線ＯＬＢに電気的に接続され、トランジスタＭ４－２ｂを介して配線ＯＬに電気的に接続されているため、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１－２ｂｒを介して、配線ＶＥｒに流れる電荷量は２ｔｕｔ×Ｉ１＝２Ｑｕｔとなる。なお、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂはオフ状態となるため、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂのそれぞれのソース－ドレイン間に流れる電流量は０となる。
また、回路ＭＰに第１データ（重み係数）として“－３”を設定する場合、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒにおいて電流量Ｉ１が流れるように設定し、保持部ＨＣ、保持部ＨＣ－２ｂにはＶＳＳを保持するものとする。上述より、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して、配線ＶＥｒに流れる電荷量はｔｕｔ×Ｉ１となり、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して、配線ＶＥｒに流れる電荷量は２ｔｕｔ×Ｉ１となる。このため、配線ＯＬ又は配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉ１＋２ｔｕｔ×Ｉ１＝３Ｑｕｔとなる。なお、トランジスタＭ１、トランジスタＭ１－２ｂはオフ状態となるため、トランジスタＭ１、トランジスタＭ１－２ｂのそれぞれのソース－ドレイン間に流れる電流量は０となる。
また、第１データ（重み係数）を“０”とする場合、保持部ＨＣ、保持部ＨＣｒ、保持部ＨＣ－２ｂ、保持部ＨＣ－２ｂｒにはＶＳＳを保持するものとする。そのため、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒのそれぞれのソース－ドレイン間に流れる電流量は０となる。
つまり、保持部ＨＣ、保持部ＨＣｒ、保持部ＨＣ－２ｂ、保持部ＨＣ－２ｂｒにデジタル値（２値）を保持して、配線ＷＸ１Ｌ、配線Ｘ２Ｌの一方への高レベル電位の入力期間をｔｕｔとし、配線ＷＸ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力期間を２ｔｕｔとすることで、多値（本動作例では“－３”、“－２”、“－１”、“０”、“＋１”、“＋２”、“＋３”の７値）の第１データ（重み係数）を表すことができる。
なお、本動作例では、回路ＭＰに入力される第２データ（ここでは、例えば、ニューロンの信号とする。）の定義として、一例として、第２データが“＋１”のときは、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂに高レベル電位が入力され、かつ配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂに低レベル電位が入力されるものとし、第２データが“－１”のときは、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂに低レベル電位が入力され、かつ配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂに高レベル電位が入力されるものとし、第２データが“０”のときは、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂのそれぞれに低レベル電位が入力されるものとする。
ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
上述の動作例より、第１データ（重み係数）を“＋３”“＋２”“＋１”“０”“－１”“－２”“－３”のいずれか一に設定し、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure 0007443263000016
上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“－３”乃至“＋３”とし、第２データ（ニューロンの信号の値）を“－１”、“０”、“＋１”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“－１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“－１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
なお、上述の動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”としたが、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂへの高レベル電位を入力する時間を調節して、第１データ（重み係数）をアナログ値などとして用いてもよい。これにより、回路ＭＰは、アナログ値などの第１データ（重み係数）と多値の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
また、本発明の一態様の半導体装置は、図５２の回路ＭＰの構成に限定されない。例えば、図５２の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１－２ｂの２個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒの２個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは３個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例５＞
ここでは、図５３の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
動作方法例１乃至動作方法例４と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図５３は、図２９に示した回路ＭＰにおいて、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒ、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒ、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒ、トランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒ、トランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒ、保持部ＨＣ－２ｂ、保持部ＨＣ－２ｂｒ、保持部ＨＣ－３ｂ、保持部ＨＣ－３ｂｒを除いた構成となっている。また、そのため、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂも図２９から除いている。また、本動作方法の例は、実施の形態２で説明した図２９の回路ＭＰの動作例と異なる。
具体的には、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、第２データ（ニューロンの信号の値）に応じて、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定する。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間を設定する。
動作方法例１で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
一例として、第２データ（ニューロンの信号の値）が“＋１”のときは、配線Ｘ１Ｌへの高レベル電位の入力期間をｔｕｔとして、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を印加するものとしたとき、他の第２データ（ニューロンの信号の値）を次の表の通りに定義することができる。なお、下の表は、“－３”乃至“＋３”の整数のみを図示している。
Figure 0007443263000017
また、回路ＨＣＳ、回路ＨＣＳｒとしては、実施の形態２の構成例５で説明したとおり、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。ここでは、回路ＨＣＳ、回路ＨＣＳｒには、２値（デジタル値）の電位を保持するものとする。そのため、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳに高レベル電位（ここでは、例えばＶＤＤＬとする。）、回路ＨＣＳｒに低レベル電位（ここでは、例えばＶＳＳとする。）が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“－１”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに低レベル電位が保持されているものとする。
なお、回路ＨＣＳに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量をＩ１とする。また、回路ＨＣＳに電圧ＶＳＳが保持されている場合、トランジスタＭ１に流れる電流の量を０とする。同様に、回路ＨＣＳｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１ｒに流れる電流の量をＩ１とし、回路ＨＣＳｒに電圧ＶＳＳが保持されている場合、トランジスタＭ１ｒに流れる電流の量を０とする。
次に、図５３の回路ＭＰの具体的な動作例について説明する。
回路ＭＰには、例えば、あらかじめ、“＋１”の第１データ（重み係数）が設定されているものとする。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３が時間３ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、３ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒがオフ状態であるため、０となる。
また、回路ＭＰに第２データ（ニューロンの信号の値）として“－３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が３ｔｕｔ×Ｉｕｔ＝３Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
また、回路ＭＰには、例えば、あらかじめ、“－１”の第１データ（重み係数）が設定されている場合を考える。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３が時間３ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、３ｔｕｔ×Ｉｕｔ＝３Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣｒを介して配線ＶＥに流れる電荷量は、トランジスタＭ１がオフ状態であるため、０となる。
また、回路ＭＰに第２データ（ニューロンの信号の値）として“－３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が３ｔｕｔ×Ｉｕｔ＝３Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
上述の動作例より、第１データ（重み係数）を“＋１”又は“－１”として、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure 0007443263000018
なお、第２データ（ニューロンの信号の値）を“－３”、“－２”、“－１”、“０”、“＋１”、“＋２”、“＋３”以外の整数、又は実数とするとき、整数又は実数に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定すればよい。例えば、ａを正の実数として、入力期間をａ×ｔｕｔとすることによって、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
これにより、動作方法例１乃至動作方法例３と同様に、第２データ（ニューロンの信号の値）を多値として、回路ＭＰに与えることができる。
なお、上述した通り、図５３の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒは、ＳＲＡＭを有する構成とすることができる。図５４Ａは、回路ＨＣＳ、回路ＨＣＳｒがＳＲＡＭを有する構成として、図５３の回路ＭＰの詳細を示した具体例を示している。なお、図５４Ａに記載している符号、第１データ（重みデータ）の保持方法などについては、図３０の回路ＭＰの説明の記載を参酌する。
また、図５４Ａの回路ＭＰにおいて、回路ＨＣＳに保持されている電位を低レベル電位、又は高レベル電位の一方とし、回路ＨＣＳｒに保持されている電位を低レベル電位、又は高レベル電位の他方とする場合、つまり、回路ＨＣＳ、回路ＨＣＳｒにそれぞれ同じ電位を保持しなくてもよい場合、図５４Ａの回路ＭＰは、図５４Ｂの回路ＭＰに構成を変更することができる。図５４Ｂの回路ＭＰは、回路ＭＣに回路ＨＣＳを有しており、回路ＨＣＳに含まれているインバータループ回路ＩＶＲによって、トランジスタＭ１のゲートに与える信号の反転信号をトランジスタＭ１ｒに与える構成となっている。なお、この場合、一例として、トランジスタＭ１のゲートに高レベル電位が与えられているとき（トランジスタＭ１ｒのゲートに低レベル電位が与えられているとき）、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、トランジスタＭ１のゲートに低レベル電位が与えられているとき（トランジスタＭ１ｒのゲートに高レベル電位が与えられているとき）、回路ＭＰに設定される第１データ（重み係数）を“－１”とすることができる。
また、回路ＨＣＳ、回路ＨＣＳｒにインバータループ回路ＩＶＲを有し、かつ図５４Ａの回路ＭＰとは異なる構成例を、図５５Ａに示す。図５５Ａに示す回路ＭＰは、回路ＭＣにおいて、インバータループ回路ＩＶＲを含む回路ＨＣＳと、トランジスタＭ３、Ｍ４と、回路ＭＣｒにおいて、インバータループ回路ＩＶＲｒを含む回路ＨＣＳｒと、トランジスタＭ３ｒ、トランジスタＭ４ｒと、を有する。インバータループ回路ＩＶＲは、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、を有し、インバータループ回路ＩＶＲｒは、インバータ回路ＩＶ１ｒと、インバータ回路ＩＶ２ｒと、を有する。
インバータ回路ＩＶ１の出力端子は、インバータ回路ＩＶ２の入力端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、インバータ回路ＩＶ２の出力端子は、インバータ回路ＩＶ１の入力端子に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。インバータ回路ＩＶ１ｒの出力端子は、インバータ回路ＩＶ２ｒの入力端子と、トランジスタＭ３ｒの第１端子と、トランジスタＭ４ｒの第１端子と、に電気的に接続され、インバータ回路ＩＶ２ｒの出力端子は、インバータ回路ＩＶ１ｒの入力端子に電気的に接続されている。トランジスタＭ３ｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ３ｒのゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４ｒの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４ｒのゲートは、配線Ｘ２Ｌに電気的に接続されている。
回路ＨＣＳは、インバータループ回路ＩＶＲによって、インバータ回路ＩＶ１の出力端子に高レベル電位、又は低レベル電位の一方を保持する機能を有し、回路ＨＣＳｒは、インバータループ回路ＩＶＲｒによって、インバータ回路ＩＶ１の出力端子に高レベル電位、又は低レベル電位の一方を保持する機能を有する。このため、図５３、図５４Ａと同様に、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、インバータ回路ＩＶ１の出力端子に高レベル電位（ここでは、例えばＶＤＤＬとする。）、インバータ回路ＩＶ１ｒの出力端子に低レベル電位（ここでは、例えばＶＳＳとする。）が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“－１”とするとき、インバータ回路ＩＶ１の出力端子に低レベル電位、インバータ回路ＩＶ１ｒの出力端子に高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、インバータ回路ＩＶ１の出力端子に低レベル電位、インバータ回路ＩＶ１ｒの出力端子に低レベル電位が保持されているものとする。
また、図５５Ａの回路ＭＰへの第２データ（ニューロンの信号の値）の入力は、図５３、図５４Ａと同様に、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定すればよい。
図５５Ａの回路ＭＰは、図５３、図５４Ａ、及び図５４Ｂのそれぞれの回路ＭＰと異なり、回路ＨＣＳのインバータループ回路ＩＶＲに含まれているトランジスタを用いて配線ＯＬ又は配線ＯＬＢから回路ＭＣに電流を流し、回路ＨＣＳｒのインバータループ回路ＩＶＲｒに含まれているトランジスタを用いて、配線ＯＬ又は配線ＯＬＢから回路ＭＣｒに電流を流す構成となっている。
また、図５５Ａの回路ＭＰは、図５５Ｂに示す回路ＭＰに構成を変更することができる。図５５Ｂの回路ＭＰは、図５５Ａの回路ＭＰに含まれている回路ＭＣｒを除いた構成となっている。つまり、回路ＨＣＳのインバータループ回路ＩＶＲに含まれているトランジスタを用いて配線ＯＬ又は配線ＯＬＢから回路ＭＣに電流を流す構成となっている。なお、この場合、一例として、インバータ回路ＩＶ１の出力端子に高レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、インバータ回路ＩＶ１の出力端子に低レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“０”とすることができる。
また、図５５Ｃの回路ＭＰは、図５５Ｂの回路ＭＰから、配線Ｘ２Ｌを除き、かつトランジスタＭ４の第１端子がインバータ回路ＩＶ１の入力端子と、インバータ回路ＩＶ２の出力端子とに電気的に接続されている構成となっている。配線ＷＸ１Ｌの電位が高レベル電位となっているときに、配線ＯＬ又は配線ＯＬＢには、逆の信号が出力されることとなる。この場合、一例として、インバータ回路ＩＶ１の出力端子に高レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、インバータ回路ＩＶ１の出力端子に低レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“－１”とすることができる。また、一例として、回路ＭＰから回路ＡＦＰに情報（例えば、電流、電圧など）を供給する際において、配線ＷＸ１Ｌに高レベル電位が入力されているとき、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”とし、配線ＷＸ１Ｌに低レベル電位が入力されているとき、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“０”とすることができる。
なお、図５５Ａ乃至図５５Ｃの回路ＭＰは、例えば、図７に示す演算回路１４０の回路ＭＰに適用することができる。
また、上述した通り、図５３の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒは、ＮＯＳＲＡＭを有する構成とすることができる。図５６Ａは、回路ＨＣＳ、回路ＨＣＳｒがＮＯＳＲＡＭを有する構成として、図５３の回路ＭＰの詳細を示した具体例を示している。なお、図５６Ａに記載している符号、第１データ（重みデータ）の保持方法などについては、図３４の回路ＭＰの説明の記載を参酌する。
また、図５６Ａの回路ＭＰにおいて、配線ＩＬと配線ＯＬとを一本の配線にまとめ、及び／又は、配線ＩＬＢと配線ＯＬＢとを一本の配線にまとめてもよい。図５６Ｂの回路ＭＰは、配線ＩＬと配線ＯＬとを、配線ＯＬとして一本の配線にまとめ、配線ＩＬＢと配線ＯＬＢとを、配線ＯＬとして一本の配線にまとめた構成となっている。
また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図５３乃至図５６の回路ＭＰにおいて、配線Ｘ１Ｌ（図５５ＡＢでは配線ＷＸ１Ｌ）、配線Ｘ２Ｌのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例６＞
ここでは、図５７の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
動作方法例１乃至動作方法例５と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図５７は、図３６に示した回路ＭＰと同様の回路構成を示している。なお、図５７の回路ＭＰは、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれは、配線ＯＬＢに電気的に接続され、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれは、配線ＯＬＢに電気的に接続されている構成となっている。また、本動作方法の例は、実施の形態２で説明した図３６の回路ＭＰの動作例と異なる。
具体的には、動作方法例５と同様に、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）に応じて、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定する。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間を設定する。
動作方法例１で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量と、についてもトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれがオン状態となる時間を定めることによって決まる。
そのため、図５７の回路ＭＰにおける、第２データ（ニューロンの信号の値）については、図５３の回路ＭＰにおける第２データ（ニューロンの信号の値）の定義と同様とすることができる。
また、図５７に示す回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒとしては、実施の形態２の構成例６で説明したとおり、一例として、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。ここでは、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒには、２値（デジタル値）の電位を保持するものとする。
また、トランジスタＭ１、トランジスタＭ１ｒのＷ長とＬ長との比をＷ／Ｌとしたとき、トランジスタＭ１、トランジスタＭ１ｒのＷ長とＬ長との比を２Ｗ／Ｌとし、トランジスタＭ１、トランジスタＭ１ｒのＷ長とＬ長との比を４Ｗ／Ｌとする。
そのため、回路ＭＰに設定される第１データ（ここでは、例えば、重み係数とする。）は、実施の形態２の構成例６の内容を参酌することができる。具体的には、例えば、回路ＭＰに設定される第１データ（重み係数）は、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれに流れる電流に応じて決まる。換言すると、回路ＭＰに設定される第１データ（重み係数）は、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに保持される電位に応じて決まる。上記より、一例として、次の表のとおりに、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに電位を保持することによって、回路ＭＰに設定される第１データ（重み係数）を設定することができる。
Figure 0007443263000019
なお、回路ＨＣＳに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量をＩ１とする。また、トランジスタＭ１－２ｂのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の２倍であるため、回路ＨＣＳ－２ｂに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量を２Ｉ１となる。また、トランジスタＭ１－３ｂのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の４倍であるため、回路ＨＣＳ－３ｂに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１－３ｂに流れる電流の量を４Ｉ１となる。また、同様に、回路ＨＣＳｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１ｒに流れる電流の量をＩ１となり、回路ＨＣＳ－２ｂｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１－２ｂｒに流れる電流の量を２Ｉ１となり、回路ＨＣＳ－３ｂｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１－３ｂｒに流れる電流の量を４Ｉ１となる。なお、回路ＨＣＳ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂ、回路ＨＣＳ－２ｂｒのそれぞれに電圧ＶＳＳが保持されている場合、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒに流れる電流の量を０とする。
次に、図５７の回路ＭＰの具体的な動作例について説明する。
回路ＭＰには、例えば、あらかじめ、“＋７”の第１データ（重み係数）が設定されているものとする。このとき、トランジスタＭ１のソース－ドレイン間には電流Ｉｕｔが流れ、トランジスタＭ１－２ｂのソース－ドレイン間には電流２Ｉｕｔが流れ、トランジスタＭ１－３ｂのソース－ドレイン間には電流４Ｉｕｔが流れる。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３が時間３ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、３ｔｕｔ×Ｉｕｔ＋３ｔｕｔ×２Ｉｕｔ＋３ｔｕｔ×４Ｉｕｔ＝２１ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。つまり、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒがオフ状態であるため、０となる。
また、回路ＭＰに第２データ（ニューロンの信号の値）として“－３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
また、回路ＭＰには、例えば、あらかじめ、“－７”の第１データ（重み係数）が設定されている場合を考える。このとき、トランジスタＭ１ｒのソース－ドレイン間には電流Ｉ１が流れ、トランジスタＭ１－２ｂｒのソース－ドレイン間には電流２Ｉ１が流れ、トランジスタＭ１－３ｂｒのソース－ドレイン間には電流４Ｉ１が流れる。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３が時間３ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、３ｔｕｔ×Ｉｕｔ＋３ｔｕｔ×２Ｉｕｔ＋３ｔｕｔ×４Ｉｕｔ＝２１ｔｕｔ×Ｉｕｔとなる。つまり、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒがオフ状態であるため、０となる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１、Ｍ１－２ｂ、Ｍ１－３ｂがオフ状態であるため、０となる。
また、回路ＭＰに第２データ（ニューロンの信号の値）として“－３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
また、回路ＭＰに設定される第１データ（重み係数）を変更することによって、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに保持される電位の組み合わせが変化するため、これにより、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれに流れる電流の量が変化する。したがって、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量と、第１データ（重み係数）に応じて決めることができる。
また、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれはオフ状態になっている。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
また、回路ＭＰに第２データ（ニューロンの信号の値）として“０”が入力されている場合、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれには低レベル電位が入力されているため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及びＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢのそれぞれに流れた電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“＋７”とし、第２データ（ニューロンの信号の値）を“＋３”としたとき、ＱＯＬ＝２１Ｑｕｔ、ＱＯＬＢ＝０となる。この場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れるため、積の結果は正の値となる。このため、一例として、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることによって、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果として、“＋２１”を求めることができる。また、例えば、第１データ（重み係数）を“－７”とし、第２データ（ニューロンの信号の値）を“＋３”としたとき、ＱＯＬ＝０、ＱＯＬＢ＝２１Ｑｕｔとなる。この場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れるため、積の結果は負の値となる。このため、一例として、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“－１”に置き換えることによって、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果として、“－２１”を求めることができる。
また、第２データ（ニューロンの信号の値）を“－３”、“－２”、“－１”、“０”、“＋１”、“＋２”、“＋３”以外の整数、又は実数とするとき、整数又は実数に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定すればよい。例えば、ａを正の実数として、入力期間をａ×ｔｕｔとすることによって、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
これにより、動作方法例１乃至動作方法例３、動作方法例５と同様に、第２データ（ニューロンの信号の値）を多値として、回路ＭＰに与えることができる。
また、本発明の一態様の半導体装置は、図５７の回路ＭＰの構成に限定されない。例えば、図５７の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個、又は４個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増やしてもよい。
また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図５７の回路ＭＰにおいて、配線Ｘ１Ｌ、Ｘ２Ｌのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例７＞
ここでは、図５８の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
動作方法例１乃至動作方法例６と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（又は、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
図５８は、図２９に示した回路ＭＰと同様の回路構成を示している。但し、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれのサイズ、例えば、Ｗ長とＬ長は等しいことが好ましい。また、本動作方法の例は、実施の形態２で説明した図２９の回路ＭＰの動作例と異なる。
具体的には、図５０の回路ＭＰと同様に、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間をｔｕｔとしたとき、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は４ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間がｔｕｔとしたとき、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとなり、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒがオン状態、又はトランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒがオン状態となる時間を４ｔｕｔとなるように動作させる。そのため、図５８の回路ＭＰには、図２９の回路ＭＰと動作が異なることを示すため、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、パルス電圧の模式図と入力時間を図示している。
動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒ、トランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒ、トランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。
そのため、図５８の回路ＭＰにおける、第２データ（ニューロンの信号の値）については、一例としては、動作方法例３で説明した図５０の回路ＭＰにおける第２データ（ニューロンの信号の値）の定義と同様とすることができる。
また、図５８に示す回路ＨＣＳ、回路ＨＣＳｒとしては、実施の形態２の構成例５で説明したとおり、一例として、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。ここでは、回路ＨＣＳ、回路ＨＣＳｒは、２値（デジタル値）の電位を保持するものとする。そのため、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳに高レベル電位（ここでは、例えばＶＤＤＬとする。）、回路ＨＣＳｒに低レベル電位（ここでは、例えばＶＳＳとする。）が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“－１”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに低レベル電位が保持されているものとする。
なお、回路ＨＣＳに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量をＩ１とする。また、回路ＨＣＳに電圧ＶＳＳが保持されている場合、トランジスタＭ１に流れる電流の量を０とする。同様に、回路ＨＣＳｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１ｒに流れる電流の量をＩｕｔとし、回路ＨＣＳｒに電圧ＶＳＳが保持されている場合、トランジスタＭ１ｒに流れる電流の量を０とする。
また、回路ＭＣにおいて、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのサイズは互いに等しく、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのゲートが回路ＨＣＳに電気的に接続され、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれの第１端子が配線ＶＥに電気的に接続されているため、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのソース－ドレイン間には互いにほぼ等しい電流が流れる。そのため、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのソース－ドレイン間に流れる電流量は、トランジスタＭ１と同じＩｕｔとなる。また、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれは、トランジスタＭ１のサイズと等しく、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのゲートが回路ＨＣＳｒに電気的に接続され、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれの第１端子が配線ＶＥｒに電気的に接続されているため、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのソース－ドレイン間には、トランジスタＭ１のソース－ドレイン間に流れる電流と等しくなる。そのため、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのソース－ドレイン間に流れる電流量は、トランジスタＭ１と同じＩｕｔとなる。
次に、図５８の回路ＭＰの具体的な動作例について説明する。
回路ＭＰには、例えば、あらかじめ、“＋１”の第１データ（重み係数）が設定されているものとする。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３が時間ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、同様に、トランジスタＭ３－２ｂが時間２ｔｕｔだけオン状態、トランジスタＭ４－２ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ３－３ｂが時間４ｔｕｔだけオン状態、トランジスタＭ４－３ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒがオフ状態であるため、０となる。
なお、回路ＭＰに第２データ（ニューロンの信号の値）として“－７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
また、回路ＭＰには、例えば、あらかじめ、“－１”の第１データ（重み係数）が設定されている場合を考える。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３ｒが時間ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとなる。また、同様に、トランジスタＭ４－２ｂｒが時間２ｔｕｔだけオン状態、トランジスタＭ３－２ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ４－３ｂｒが時間４ｔｕｔだけオン状態、トランジスタＭ３－３ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１－３ｂｒを介して配線ＶＥｒに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１ｒ、Ｍ１－２ｂｒ、Ｍ１－３ｂｒがオフ状態であるため、０となる。
なお、回路ＭＰに第２データ（ニューロンの信号の値）として“－７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
このため、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“－１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３ｒ、トランジスタＭ３－２ｂｒ、トランジスタＭ３－３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
また、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４－３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“－１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４ｒ、トランジスタＭ４－２ｂｒ、トランジスタＭ４－３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
なお、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
また、回路ＭＰに“０”の第２データ（ニューロンの信号の値）が入力される場合、トランジスタＭ３、トランジスタＭ３－２ｂ、トランジスタＭ３－３ｂ、トランジスタＭ４、トランジスタＭ４－２ｂ、トランジスタＭ４－３ｂ、トランジスタＭ３ｒ、トランジスタＭ３－２ｂｒ、トランジスタＭ３－３ｂｒ、トランジスタＭ４ｒ、トランジスタＭ４－２ｂｒ、トランジスタＭ４－３ｂｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
上述の動作例より、第１データ（重み係数）を“＋１”又は“－１”として、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure 0007443263000020
Figure 0007443263000021
上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“－１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“－１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“－１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、例えば、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
また、例えば、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３－２ｂ、Ｍ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒがオン状態、又はトランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒがオン状態となる時間を４ｔｕｔとしたとき、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力され、かつ配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂに低レベル電位が入力されたときの第２データ（ニューロンの信号の値）を“＋１”ではなく“＋０．１”などの実数として定義してもよい。
また、本発明の一態様の半導体装置は、図５８の回路ＭＰの構成に限定されない。例えば、図５８の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個でもよいし、４個以上としてもよい。
また、本発明の一態様の半導体装置及び当該半導体装置の動作方法は、上述に限定されない。上述では、図５８の回路ＭＰのトランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれのサイズを等しいものとして説明したが、例えば、図５１の回路ＭＰのとおり、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒのＷ長とＬ長との比をＷ／Ｌとし、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのＷ長とＬ長との比を２Ｗ／Ｌとしてもよい。回路ＨＣＳに電位ＶＤＤＬが保持されている場合、トランジスタＭ１のソース－ドレイン間に電流量としてＩ１の電流が流れるものとすると、トランジスタＭ１－２ｂのＷ長とＬ長の比と、トランジスタＭ１－３ｂのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれのソース－ドレイン間には電流量として２Ｉ１が流れる。同様に、回路ＨＣＳｒに電位ＶＤＤＬが保持されている場合、トランジスタＭ１ｒのソース－ドレイン間に電流量としてＩ１の電流が流れるものとすると、トランジスタＭ１－２ｂｒのＷ長とＬ長の比と、トランジスタＭ１－３ｂｒのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１ｒのＷ長とＬ長の比の２倍であるため、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれのソース－ドレイン間には電流量として２Ｉ１が流れる。
ここで、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒがオン状態、又はトランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒがオン状態となる時間を２ｔｕｔとする。つまり、回路ＭＰに第２データ（ニューロンの信号の値）入力する際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間はｔｕｔとし、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は２ｔｕｔとする。図５９の回路ＭＰには、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、図５８とは異なる、パルス電圧の模式図と入力時間を示している。
回路ＨＣＳに電位ＶＤＤＬが保持されて、トランジスタＭ１のソース－ドレイン間に電流量としてＩｕｔの電流が流れるとき、トランジスタＭ３－３ｂ又はトランジスタＭ４－３ｂの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３－３ｂ又はトランジスタＭ４－３ｂの他方がオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬからトランジスタＭ１を介して配線ＶＥに流れる電荷量と、配線ＯＬからトランジスタＭ１－２ｂを介して配線ＶＥに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
回路ＨＣＳｒに電位ＶＤＤＬが保持されて、トランジスタＭ１ｒのソース－ドレイン間に電流量としてＩ１の電流が流れるとき、トランジスタＭ３－３ｂｒ又はトランジスタＭ４－３ｂｒの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３－３ｂｒ又はトランジスタＭ４－３ｂｒがオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬＢからトランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量と、配線ＯＬＢからトランジスタＭ１－２ｂｒを介して配線ＶＥｒに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
上述の通り、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂ、トランジスタＭ１－３ｂｒのそれぞれのサイズと、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれへの高レベル電位の入力時間と、を適切に変更することによって、図５８に示した回路ＭＰの動作例と同様に、動作することができる。
また、本発明の一態様の半導体装置は、図５８、図５９の回路ＭＰの構成に限定されない。例えば、図５８の回路ＭＰでは、回路ＨＣＳに保持されている電位に応じた電流を流すトランジスタを、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂの３個とし、回路ＨＣＳｒに保持されている電位に応じた電流を流すトランジスタを、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒの３個としたが、回路ＭＣ、ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個、又は４個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図５７の回路ＭＰにおいて、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例８＞
ここでは、図６０の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
動作方法例１乃至動作方法例７と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。なお、例えば、１つの保持部（例として、回路ＨＣＳ）に接続されたトランジスタは、３個（例として、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘという３個）の場合を示したが、本発明の一態様は、これに限定されない。各保持部には、任意の数のトランジスタを配置してもよい。同様に、トランジスタＭ３、トランジスタＭ３－２ｘ、トランジスタＭ３－３ｘについても、３個（トランジスタＭ３、トランジスタＭ３－２ｘ、トランジスタＭ３－３ｘや、トランジスタＭ４、トランジスタＭ４－２ｘ、トランジスタＭ４－３ｘ）の場合を示したが、本発明の一態様は、これに限定されず、任意の数のトランジスタを配置してもよい。また、保持部は、３個（例として、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ）の場合を示したが、本発明の一態様は、これに限定されない。任意の数の保持部を配置してもよい。
図６０の回路ＭＰにおいて、回路ＭＣは、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ３、トランジスタＭ３－２ｘ、トランジスタＭ３－３ｘ、トランジスタＭ４、トランジスタＭ４－２ｘ、トランジスタＭ４－３ｘ、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂを有する。
なお、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘのそれぞれのサイズ、例えば、Ｗ長とＬ長は、互いに等しいことが好ましい。また、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのサイズは、互いに等しいことが好ましい。また、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのサイズは、互いに等しいことが好ましい。
更に、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘのそれぞれのＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのそれぞれのＷ長とＬ長の比を２Ｗ／Ｌとし、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれのＷ長とＬ長の比を４Ｗ／Ｌとするのが好ましい。つまり、保持部（例として、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂなど）と、ゲートに電気的に接続されているトランジスタ（例として、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂなど）のＷ長とＬ長の比Ｗ／Ｌは、保持部の数に応じて２のべき乗で大きくしていけばよい。
回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれは、図２９の回路ＭＰに含まれている回路ＨＣＳと同様に、配線ＯＬ、又は配線ＯＬＢの一方、又は両方から入力される情報（電位、電流など）を受け取って、当該情報に応じた電位を保持する機能を有する。また、回路ＨＣＳは、電気的に接続されているトランジスタのゲートに保持した当該電位を印加する機能を有する。回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂとしては、例えば、ＳＲＡＭを有する構成やＮＯＳＲＡＭを有する構成とすることができる。図６０の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂのそれぞれは、デジタル値（２値）として、高レベル電位（ここでは、例えばＶＤＤＬ）又は低レベル電位（ここでは、例えば、ＶＳＳ）の一方を保持するものとする。
なお、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのそれぞれのゲートは、回路ＨＣＳ－２ｂに電気的に接続されている。トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－２ｂのそれぞれのゲートは、回路ＨＣＳ－３ｂに電気的に接続されている。
トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘのそれぞれのゲートに、回路ＨＣＳに保持されているＶＤＤＬが入力されているとき、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘのそれぞれのソース－ドレイン間に流れる電流量をＩｕｔとする。トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのそれぞれのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのゲートに、回路ＨＣＳ－２ｂに保持されているＶＤＤが入力されているとき、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのそれぞれのソース－ドレイン間に流れる電流量は２Ｉｕｔとなる。また、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の４倍であるため、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのゲートに、回路ＨＣＳ－３ｂに保持されているＶＤＤが入力されているとき、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれのソース－ドレイン間に流れる電流量は４Ｉｕｔとなる。
トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－２ｂのそれぞれの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘのそれぞれのゲートは、回路ＨＣＳに電気的に接続されている。
トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれの第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ１－２ｘ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－２ｘ－３ｂのそれぞれの第２端子は、トランジスタＭ３－２ｘの第１端子と、トランジスタＭ４－２ｘの第１端子と、に電気的に接続されている。トランジスタＭ１－３ｘ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれの第２端子は、トランジスタＭ３－３ｘの第１端子と、トランジスタＭ４－３ｘの第１端子と、に電気的に接続されている。
トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。トランジスタＭ３－２ｘのゲートは、配線Ｘ１Ｌ２ｘに電気的に接続され、トランジスタＭ４－２ｘのゲートは、配線Ｘ２Ｌ２ｘに電気的に接続されている。トランジスタＭ３－３ｘのゲートは、配線Ｘ１Ｌ３ｘに電気的に接続され、トランジスタＭ４－３ｘのゲートは、配線Ｘ２Ｌ３ｘに電気的に接続されている。
トランジスタＭ３、トランジスタＭ３－２ｘ、トランジスタＭ３－３ｘのそれぞれの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４、トランジスタＭ４－２ｘ、トランジスタＭ４－３ｘのそれぞれの第２端子は、配線ＯＬＢに電気的に接続されている。
なお、図６０の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３ｒ、トランジスタＭ３－２ｘｒ、トランジスタＭ３－３ｘｒのそれぞれの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４、トランジスタＭ４－２ｘ、トランジスタＭ４－３ｘのそれぞれの第２端子は、配線ＯＬに電気的に接続されている。
図６０の回路ＭＰに設定される第１データ（ここでは、例えば、重み係数とする。）について説明する。図６０の回路ＭＰに設定される第１データ（重み係数）は、回路ＨＣＳ、ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに保持されている電位の組み合わせによって、定義することができる。具体的には、動作方法例６で説明した図５７の回路ＭＰのとおり、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒのそれぞれに所定の電位を保持して、第１データ（重み係数）を設定すればよい。上記より、図６０の回路ＭＰにおける、第１データ（重み係数）については、一例として、動作方法例６で説明した図５７の回路ＭＰにおける第１データ（重み係数）の定義と同様とすることができる。
次に、回路ＭＰに入力される第２データ（ここでは、例えば、ニューロンの信号の値とする。）について説明する。前提として、回路ＭＰに第２データ（ニューロンの信号の値）を入力する際において、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間をｔｕｔとしたとき、配線Ｘ１Ｌ２ｘ、又は配線Ｘ２Ｌ２ｘの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｘ、又は配線Ｘ２Ｌ３ｘの一方への高レベル電位の入力時間は４ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間がｔｕｔとしたとき、トランジスタＭ３－２ｘ、トランジスタＭ３－２ｘｒがオン状態、又はトランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３－３ｘ、トランジスタＭ３－３ｘｒがオン状態、又はトランジスタＭ４－３ｘ、トランジスタＭ４－３ｘｒがオン状態となる時間を４ｔｕｔとするように動作させる。
動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１、Ｍ１－２ｂ、トランジスタＭ１－３ｂを介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒを介して配線ＶＥｒに流れる電荷量が決まる。
同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｘ、Ｍ１－２ｘ－２ｂ、Ｍ１－２ｘ－３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－２ｘｒ、トランジスタＭ１－２ｘ－２ｂｒ、トランジスタＭ１－２ｘ－３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３－２ｂ、トランジスタＭ３－２ｂｒ、トランジスタＭ４－２ｂ、トランジスタＭ４－２ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｘ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｘ－３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１－３ｘｒ、トランジスタＭ１－３ｘ－２ｂｒ、トランジスタＭ１－３ｘ－３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３－３ｂ、トランジスタＭ３－３ｂｒ、トランジスタＭ４－３ｂ、トランジスタＭ４－３ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。
そのため、図６０の回路ＭＰにおける、第２データ（ニューロンの信号の値）については、一例としては、動作方法例３で説明した図５０の回路ＭＰにおける第２データ（ニューロンの信号の値）の定義と同様とすることができる。
上述の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量によって、第１データ（重み係数）と、第２データ（ニューロンの信号の値）との積を表現することができる。
次に、図６０の回路ＭＰの具体的な動作例について説明する。
回路ＭＰには、例えば、あらかじめ、“＋７”の第１データ（重み係数）が設定されているものとする。このとき、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘのソース－ドレイン間には電流Ｉｕｔが流れ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂのソース－ドレイン間には電流２Ｉｕｔが流れ、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのソース－ドレイン間には電流４Ｉｕｔが流れる。一方、トランジスタＭ１ｒ、トランジスタＭ１－２ｘｒ、トランジスタＭ１－３ｘｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－２ｘ－２ｂｒ、トランジスタＭ１－３ｘ－２ｂｒ、トランジスタＭ１－３ｂｒ、トランジスタＭ１－２ｘ－３ｂｒ、トランジスタＭ１－３ｘ－３ｂｒのそれぞれのソース－ドレイン間に流れる電流量は０となる。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３が時間ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１、トランジスタＭ１－２ｂ、トランジスタＭ１－３ｂのそれぞれを介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉｕｔ＋ｔｕｔ×２Ｉｕｔ＋ｔｕｔ×４Ｉｕｔ＝７ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、トランジスタＭ３－２ｘが時間２ｔｕｔだけオン状態、トランジスタＭ４－２ｘがオフ状態となることで、配線ＯＬから、トランジスタＭ１－２ｘ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－２ｘ－３ｂのそれぞれを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＋２ｔｕｔ×２Ｉｕｔ＋２ｔｕｔ×４Ｉｕｔ＝１４ｔｕｔ×Ｉｕｔとなる。また、トランジスタＭ３－３ｘが時間４ｔｕｔだけオン状態、トランジスタＭ４－３ｘがオフ状態となることで、配線ＯＬから、トランジスタＭ１－３ｘ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれを介して配線ＶＥに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＋４ｔｕｔ×２Ｉｕｔ＋４ｔｕｔ×４Ｉｕｔ＝２８ｔｕｔ×Ｉｕｔとなる。そのため、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１－２ｘｒ、トランジスタＭ１－３ｘｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－２ｘ－２ｂｒ、トランジスタＭ１－３ｘ－２ｂｒ、トランジスタＭ１－３ｂｒ、トランジスタＭ１－２ｘ－３ｂｒ、トランジスタＭ１－３ｘ－３ｂｒのそれぞれがオフ状態であるため、０となる。
なお、回路ＭＰに第２データ（ニューロンの信号の値）として“－７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
また、回路ＭＰには、例えば、あらかじめ、“－７”の第１データ（重み係数）が設定されているものとする。このとき、トランジスタＭ１ｒ、トランジスタＭ１－２ｘｒ、トランジスタＭ１－３ｘｒのソース－ドレイン間には電流Ｉｕｔが流れ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－２ｘ－２ｂｒ、トランジスタＭ１－３ｘ－２ｂｒのソース－ドレイン間には電流２Ｉｕｔが流れ、トランジスタＭ１－３ｂｒ、トランジスタＭ１－２ｘ－３ｂｒ、トランジスタＭ１－３ｘ－３ｂｒのソース－ドレイン間には電流４Ｉｕｔが流れる。一方、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれのソース－ドレイン間に流れる電流量は０となる。
回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３ｒが時間ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－３ｂｒのそれぞれを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉｕｔ＋ｔｕｔ×２Ｉｕｔ＋ｔｕｔ×４Ｉｕｔ＝７ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、トランジスタＭ３－２ｘｒが時間２ｔｕｔだけオン状態、トランジスタＭ４－２ｘｒがオフ状態となることで、配線ＯＬから、トランジスタＭ１－２ｘｒ、トランジスタＭ１－２ｘ－２ｂｒ、トランジスタＭ１－２ｘ－３ｂｒのそれぞれを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＋２ｔｕｔ×２Ｉｕｔ＋２ｔｕｔ×４Ｉｕｔ＝１４ｔｕｔ×Ｉｕｔとなる。また、トランジスタＭ３－３ｘｒが時間４ｔｕｔだけオン状態、トランジスタＭ４－３ｘｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１－３ｘｒ、トランジスタＭ１－３ｘ－２ｂｒ、トランジスタＭ１－３ｘ－３ｂｒのそれぞれを介して配線ＶＥｒに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＋４ｔｕｔ×２Ｉｕｔ＋４ｔｕｔ×４Ｉｕｔ＝２８ｔｕｔ×Ｉｕｔとなる。そのため、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂのそれぞれがオフ状態であるため、０となる。
なお、回路ＭＰに第２データ（ニューロンの信号の値）として“－７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
上記より、回路ＭＰに正の第１データ（重み係数）として“＋１”乃至“＋７”の７値のいずれか一を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３－２ｘ、トランジスタＭ３－３ｘから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに正の第１データ（重み係数）として“－７”乃至“－１”の７値のいずれか一を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３ｒ、トランジスタＭ３－２ｘｒ、トランジスタＭ３－３ｘｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
また、回路ＭＰに正の第１データ（重み係数）として“＋１”乃至“＋７”の７値のいずれか一を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４、トランジスタＭ４－２ｘ、トランジスタＭ４－３ｘから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに正の第１データ（重み係数）として“－７”乃至“－１”の７値のいずれか一を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４ｒ、トランジスタＭ４－２ｘｒ、トランジスタＭ４－３ｘｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
なお、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘ、トランジスタＭ１－２ｂ、トランジスタＭ１－２ｘ－２ｂ、トランジスタＭ１－３ｘ－２ｂ、トランジスタＭ１－３ｂ、トランジスタＭ１－２ｘ－３ｂ、トランジスタＭ１－３ｘ－３ｂ、トランジスタＭ１ｒ、トランジスタＭ１－２ｘｒ、トランジスタＭ１－３ｘｒ、トランジスタＭ１－２ｂｒ、トランジスタＭ１－２ｘ－２ｂｒ、トランジスタＭ１－３ｘ－２ｂｒ、トランジスタＭ１－３ｂｒ、トランジスタＭ１－２ｘ－３ｂｒ、トランジスタＭ１－３ｘ－３ｂｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
また、回路ＭＰに“０”の第２データ（ニューロンの信号の値）が入力される場合、トランジスタＭ３、トランジスタＭ３－２ｘ、トランジスタＭ３－３ｘ、トランジスタＭ４、トランジスタＭ４－２ｘ、トランジスタＭ４－３ｘ、トランジスタＭ３ｒ、トランジスタＭ３－２ｘｒ、トランジスタＭ３－３ｘｒ、トランジスタＭ４ｒ、トランジスタＭ４－２ｘｒ、トランジスタＭ４－３ｘｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及びＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
上述の動作例より、第１データ（重み係数）を“０”を除く“－７”乃至“＋７”のいずれか一として、第２データ（ニューロンの信号の値）を“０”を除く“－７”乃至“＋７”のいずれか一した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。なお、第１データ（重み係数）、第２データ（ニューロンの信号の値）の少なくとも一方が“０”のときは、ＱＯＬ＝０、ＱＯＬＢ＝０となる。
Figure 0007443263000022
Figure 0007443263000023
Figure 0007443263000024
Figure 0007443263000025
上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“－７”乃至“＋７”のいずれか一とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“－７”乃至“＋７”のいずれか一とし、第２データ（ニューロンの信号の値）を“－７”乃至“＋７”のいずれか一し、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“－１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、例えば、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
また、本発明の一態様の半導体装置は、図６０の回路ＭＰの構成に限定されない。例えば、図６０の回路ＭＰでは、電位を保持する回路を、回路ＨＣＳ、回路ＨＣＳ－２ｂ、回路ＨＣＳ－３ｂ、回路ＨＣＳｒ、回路ＨＣＳ－２ｂｒ、回路ＨＣＳ－３ｂｒの６個とし、それぞれの回路にゲートを電気的に接続しているトランジスタ（トランジスタＭ１、トランジスタＭ１－２ｘ、トランジスタＭ１－３ｘ）の数を３個としたが、第１データ（重み係数）及び第２データ（ニューロンの信号の値）の取り得る値に応じて、電位を保持する回路及び当該トランジスタの数を増減してもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図６０の回路ＭＰにおいて、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び当該半導体装置に適用可能なトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図６１に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図６３Ａはトランジスタ５００のチャネル長方向の断面図であり、図６３Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図６３Ｃはトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、例えば、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれる回路ＭＰのトランジスタＭ２などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
本実施の形態で説明する半導体装置は、図６１に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれている回路ＭＰに含まれている容量Ｃ１、容量Ｃ２、容量Ｃ３などとすることができる。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれる回路ＭＰのトランジスタＭ２などに適用することができる。
また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いるのが好ましい。
トランジスタ３００は、図６３Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図６１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図６２に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図６１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図６１において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図６１において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図６１において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図６３Ａ、及び図６３Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
また、図６３Ａ、及び図６３Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図６３Ａ、及び図６３Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図６３Ａ、及び図６３Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図６１、図６３Ａに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、図６３Ａ、及び図６３Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３未満であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３；４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる。
また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることができるため好適である。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図６３Ａ、及び図６３Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図６３Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、図６３Ａ、及び図６３Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図６１では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
次に、図６１、図６２に図示している、ＯＳトランジスタの別の構成例について説明する。図６４Ａ、及び図６４Ｂは、図６３Ａ、及び図６３Ｂに示すトランジスタ５００の変形例であって、図６４Ａは、トランジスタ５００のチャネル長方向の断面図であり、図６４Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図６４Ａ、及び図６４Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
図６４Ａ、及び図６４Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図６３Ａ、及び図６３Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図６３Ａ、及び図６３Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図６３Ａ、及び図６３Ｂに示す構成のトランジスタ５００と異なる。
図６４Ａ、及び図６４Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
図６４Ａ、及び図６４Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
図６５は、トランジスタ５００及びトランジスタ３００を図６４Ａ、及び図６４Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。
また、図６４Ａ、及び図６４Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図６４Ａ、及び図６４Ｂのトランジスタ５００は、変更例として、図６６に示すトランジスタにすることができる。図６６Ａはトランジスタのチャネル長方向の断面図であり、図６６Ｂはトランジスタのチャネル幅方向の断面図である。図６６Ａ、及び図６６Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図６４Ａ、及び図６４Ｂに示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えばＩｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図６３Ａ、及び図６３Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図６６Ａ、及び図６６Ｂに示す構成のトランジスタは、例えば、図６１、図６２に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれる回路ＭＰのトランジスタＭ２などに適用することができる。なお、図６６Ａ、図６６Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、５００以外のトランジスタにも適用することができる。
図６７は、トランジスタ５００を図６３Ａに示すトランジスタの構成とし、トランジスタ３００を図６６Ａに示すトランジスタの構成とした場合における、半導体装置の構成例を示す断面図である。なお、図６５と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図６７に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
次に、図６１、図６２の半導体装置に適用できる容量素子について説明する。
図６８では、図６１に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図６８Ａは容量素子６００Ａの上面図であり、図６８Ｂは容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図６８Ｃは容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
導電体６１０は、容量素子６００Ａの１対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの１対の電極の他方として機能する。また、絶縁体６３０は、１対の電極に挟まれる誘電体として機能する。
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
容量素子６００Ａは、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図６８Ａ乃至図６８Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
また、図６８Ａ乃至図６８Ｃでは、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
なお、図６１、図６２、図６８Ａ乃至図６８Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図６９Ａ乃至図６９Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
図６９Ａは容量素子６００Ｂの上面図であり、図６９Ｂは容量素子６００Ｂの一点鎖線Ｌ３－Ｌ４における断面図であり、図６９Ｃは容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
図６９Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、１対の電極の一方として機能する導電体６１０と、１対の電極の他方として機能する導電体６２０と、を有する。
また、図６９Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、１対の電極に挟まれる誘電体として機能する。
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
図６９Ａ乃至図６９Ｃに示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量Ｃ１、Ｃ２などとして、容量素子６００Ｂを適用することによって、長時間、容量の端子間の電圧を維持することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、本明細書等において、ＣＡＣは機能、又は材料の構成の一例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という場合があり、また、真性又は実質的に真性という場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図７０Ａを用いて説明する。
図７０Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図７０Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図７０Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図７０Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図７０Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図７０Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した半導体装置を適用することができる。図７０Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図７０Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることもできる。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図７０Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図７１には、当該半導体装置を有する電子部品４７００（ＢＭＰ）が各電子機器に含まれている様子を図示している。
［携帯電話］
図７１に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
また、図７１には、ウェアラブル端末の一例としてスマートウォッチ５９００が図示されている。スマートウォッチ５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
また、図７１には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図７１に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図７１には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図７１には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図７１には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図７１に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図７１に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図７１では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図７１には移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図７１には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図７１には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図７２Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図７２Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
拡張デバイス６１００をＰＣなどに用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
図７２Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図７２Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図７２Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図７２Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
図７２Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
図７２Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＩＬＤ：回路、ＷＬＤ：回路、ＸＬＤ：回路、ＡＦＰ：回路、ＡＣＴＦ：回路、ＭＰ：回路、ＭＣ：回路、ＭＣｒ：回路、ＢＳ：回路、Ｍ１：トランジスタ、Ｍ１－２ｂ：トランジスタ、Ｍ１－２ｂｒ：トランジスタ、Ｍ１－３ｂ：トランジスタ、Ｍ１－３ｂｒ：トランジスタ、Ｍ１ｃ：トランジスタ、Ｍ１ｃｒ：トランジスタ、Ｍ１ｐ：トランジスタ、Ｍ１ｐｒ：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ１ｓ：トランジスタ、Ｍ１ｓｒ：トランジスタ、Ｍ１ｘ：トランジスタ、Ｍ１ｘｒ：トランジスタ、Ｍ１ｘ－２ｂ：トランジスタ、Ｍ１ｘ－２ｂｒ：トランジスタ、Ｍ１ｘ－３ｂ：トランジスタ、Ｍ１ｘ－３ｂｒ：トランジスタ、Ｍ１ｘ－４ｂ：トランジスタ、Ｍ１－２ｘ：トランジスタ、Ｍ１－２ｘｒ：トランジスタ、Ｍ１－３ｘ：トランジスタ、Ｍ１－３ｘｒ：トランジスタ、Ｍ１－２ｘ－２ｂ：トランジスタ、Ｍ１－２ｘ－２ｂｒ：トランジスタ、Ｍ１－３ｘ－２ｂ：トランジスタ、Ｍ１－３ｘ－２ｂｒ：トランジスタ、Ｍ１－２ｘ－３ｂ：トランジスタ、Ｍ１－２ｘ－３ｂｒ：トランジスタ、Ｍ１－３ｘ－３ｂ：トランジスタ、Ｍ１－３ｘ－３ｂｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ２ｓ：トランジスタ、Ｍ２ｓｒ：トランジスタ、Ｍ２－２ｂ：トランジスタ、Ｍ２－２ｂｒ：トランジスタ、Ｍ２－３ｂ：トランジスタ、Ｍ２－３ｂｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ｐ：トランジスタ、Ｍ３ｐｒ：トランジスタ、Ｍ３ｒ：トランジスタ、Ｍ３ｓ：トランジスタ、Ｍ３ｓｒ：トランジスタ、Ｍ３ｘ：トランジスタ、Ｍ３ｘ－２：トランジスタ、Ｍ３－２ｂ：トランジスタ、Ｍ３－２ｂｒ：トランジスタ、Ｍ３－２ｘ：トランジスタ、Ｍ３－２ｘｒ：トランジスタ、Ｍ３－３ｂ：トランジスタ、Ｍ３－３ｂｒ：トランジスタ、Ｍ３－３ｘ：トランジスタ、Ｍ３－３ｘｒ：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｐ：トランジスタ、Ｍ４ｐｒ：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ４ｓ：トランジスタ、Ｍ４ｓｒ：トランジスタ、Ｍ４ｘ－２：トランジスタ、Ｍ４－２ｂ：トランジスタ、Ｍ４－２ｂｒ：トランジスタ、Ｍ４－２ｘ：トランジスタ、Ｍ４－２ｘｒ：トランジスタ、Ｍ４－３ｂ：トランジスタ、Ｍ４－３ｂｒ：トランジスタ、Ｍ４－３ｘ：トランジスタ、Ｍ４－３ｘｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ｒ：トランジスタ、Ｍ６ｓ：トランジスタ、Ｍ６ｓｒ：トランジスタ、Ｍ７：トランジスタ、Ｍ７ｒ：トランジスタ、Ｍ７ｓ：トランジスタ、Ｍ７ｓｒ：トランジスタ、Ｍ８：トランジスタ、Ｍ８ｒ：トランジスタ、Ｍ９：トランジスタ、Ｍ９ｒ：トランジスタ、Ｍ１０：トランジスタ、Ｍ１０ｒ：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１２ｒ：トランジスタ、Ｍ１３：トランジスタ、Ｍ１３ｒ：トランジスタ、Ｍ２０：トランジスタ、Ｍ２０ｒ：トランジスタ、ＭＺ：トランジスタ、ＣＣ：容量、ＣＥ：容量、ＣＥＢ：容量、Ｃ１：容量、Ｃ１ｒ：容量、Ｃ１ｓ：容量、Ｃ１ｓｒ：容量、Ｃ２：容量、Ｃ２ｒ：容量、Ｃ３：容量、Ｃ４：容量、ｎ１：ノード、ｎ１ｒ：ノード、ｎ２：ノード、ｎ２ｒ：ノード、ｎ３：ノード、ｎ３ｒ：ノード、ｎ４：ノード、ｎ４ｒ：ノード、ｉｎａ：ノード、ｉｎｂ：ノード、ｏｕｔａ：ノード、ｏｕｔｂ：ノード、Ｓ０１ａ：スイッチ、Ｓ０１ｂ：スイッチ、Ｓ０２ａ：スイッチ、Ｓ０２ｂ：スイッチ、Ｓ０３：スイッチ、ＳＷＩ：スイッチ、ＳＷＩＢ：スイッチ、ＳＷＯ：スイッチ、ＳＷＯＢ：スイッチ、ＳＷＬ：スイッチ、ＳＷＬＢ：スイッチ、ＳＷＨ：スイッチ、ＳＷＨＢ：スイッチ、ＳＷＣ１：スイッチ、ＳＷＣ２：スイッチ、ＳＷＣ３：スイッチ、ＡＳ３：アナログスイッチ、ＡＳ３ｒ：アナログスイッチ、ＡＳ４：アナログスイッチ、ＡＳ４ｒ：アナログスイッチ、ＴＷ［１］：切り替え回路、ＴＷ［ｊ］：切り替え回路、ＴＷ［ｎ］：切り替え回路、ＨＣ：保持部、ＨＣｒ：保持部、ＨＣｓ：保持部、ＨＣｓｒ：保持部、ＨＣ－２ｂ：保持部、ＨＣ－２ｂｒ：保持部、ＨＣ－３ｂ：保持部、ＨＣ－３ｂｒ：保持部、ＩＶ１：インバータ回路、ＩＶ１ｒ：インバータ回路、ＩＶ２：インバータ回路、ＩＶ２ｒ：インバータ回路、ＩＮＶ３：インバータ回路、ＩＶＲ：インバータループ回路、ＩＶＲｒ：インバータループ回路、ＣＭＰ１：コンパレータ、ＩＳＣ：電流源回路、ＩＳＣ１：定電流源回路、ＩＳＣ２：定電流源回路、ＩＳＣ３：定電流源回路、ＨＣＳ：回路、ＨＣＳ－２ｂ：回路、ＨＣＳ－３ｂ：回路、ＨＣＳｒ：回路、ＨＣＳ－２ｂｒ：回路、ＨＣＳ－３ｂｒ：回路、ＴＲＦ：変換回路、ＡＤＣａ：アナログデジタル変換回路、ＡＤＣｂ：アナログデジタル変換回路、ＢＳ：回路、ＢＳｒ：回路、ＢＭＣ：回路、ＢＭＣｒ：回路、ＴＳａ：端子、ＴＳａＢ：端子、ＴＳｂ：端子、ＴＳｂ１：端子、ＴＳｂ２：端子、ＴＳｂ３：端子、ＴＳｂＢ：端子、ＴＳｂＢ１：端子、ＴＳｂＢ２：端子、ＴＳｂＢ３：端子、ＴＳｃ：端子、ＴＳｃＢ：端子、ＶｉｎＴ：端子、ＶｏｕｔＴ：端子、ＶｒｅｆＴ：端子、ＩＬ：配線、ＩＬ［１］：配線、ＩＬ［ｊ］：配線、ＩＬ［ｎ］：配線、ＩＬＢ：配線、ＩＬＢ［１］：配線、ＩＬＢ［ｊ］：配線、ＩＬＢ［ｎ］：配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＯＬＢ：配線、ＯＬＢ［１］：配線、ＯＬＢ［ｊ］：配線、ＯＬＢ［ｎ］：配線、ＷＬＳ［１］：配線、ＷＬＳ［ｉ］：配線、ＷＬＳ［ｍ］：配線、ＸＬ：配線、ＸＬＳ［１］：配線、ＸＬＳ［ｉ］：配線、ＸＬＳ［ｍ］：配線、ＷＬＢＳ：配線、ＷＸＢＳ：配線、ＶＡＬ：配線、ＶＡ：配線、ＶＡｒ：配線、ＶＢ：配線、ＶＳＯ：配線、ＶＣＮ：配線、ＶＣＮ２：配線、ＶＥ：配線、ＶＥｒ：配線、ＶＥｍ：配線、ＶＥｍｒ：配線、ＶＦ：配線、ＶＦｒ：配線、ＶｒｅｆＬ：配線、ＶＬ：配線、ＶＬｒ：配線、ＶＬｓ：配線、ＶＬｓｒ：配線、ＶＬｍ：配線、ＶＬｍｒ：配線、ＶＥＨ：配線、Ｓ１Ｌ：配線、Ｓ２Ｌ：配線、Ｖｒｅｆ１Ｌ：配線、Ｖｒｅｆ２Ｌ：配線、ＷＬ：配線、Ｗ１Ｌ：配線、Ｗ２Ｌ：配線、ＷＬ２ｂ：配線、ＷＬ３ｂ：配線、ＷＸＬ：配線、ＷＸ１Ｌ：配線、ＷＸ１Ｌ２ｂ：配線、ＷＸ１Ｌ３ｂ：配線、ＷＸ１ＬＢ：配線、Ｘ１：配線、Ｘ１Ｌ：配線、Ｘ１Ｌ２ｂ：配線、Ｘ１Ｌ２ｘ：配線、Ｘ１Ｌ３ｂ：配線、Ｘ１Ｌ３ｘ：配線、Ｘ２Ｌ：配線、Ｘ２Ｌ２ｂ：配線、Ｘ２Ｌ２Ｌ：配線、Ｘ２Ｌ２ｘ：配線、Ｘ２Ｌ３ｂ：配線、Ｘ２Ｌ３ｘ：配線、Ｘ２ＬＢ：配線、ＣＶＬ：配線、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、１００：ニューラルネットワーク、１１０：演算回路、１２０：演算回路、１３０：演算回路、１４０：演算回路、１５０：演算回路、１６０：演算回路、１７０：演算回路、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５２０：本体、７５２２：コントローラ

Claims (12)

  1. 第１回路と、第２回路と、を有する半導体装置であって、
    前記第１回路は、第１保持部と、第１駆動トランジスタと、を有し、
    前記第２回路は、第２保持部と、第２駆動トランジスタと、を有し、
    前記第１回路は、第１入力配線、第２入力配線、第１配線、及び、第２配線に電気的に接続され、
    前記第２回路は、前記第１入力配線、前記第２入力配線、前記第１配線、及び、前記第２配線に電気的に接続され、
    前記第１保持部は、前記第１配線から前記第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、
    前記第２保持部は、前記第２配線から前記第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、
    前記第１駆動トランジスタは、前記第１駆動トランジスタのソース－ドレイン間において、保持された前記第１電位に応じた前記第１電流を流す機能を有し、
    前記第２駆動トランジスタは、前記第２駆動トランジスタのソース－ドレイン間において、保持された前記第２電位に応じた前記第２電流を流す機能を有し、
    前記第１回路は、
    前記第１入力配線に第１レベル電位が入力され、かつ前記第２入力配線に第２レベル電位が入力されたときに、前記第１電流を前記第１配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第１電流を前記第２配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第１電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第２回路は、
    前記第１入力配線に前記第１レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第２配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第２電流を前記第１配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第１電流、前記第２電流のそれぞれは、第１データに応じた電流量を有し、
    前記第１入力配線、前記第２入力配線のそれぞれに入力される前記第１レベル電位、前記第２レベル電位は、第２データに応じて決められる、
    半導体装置。
  2. 第１回路と、第２回路と、を有する半導体装置であって、
    前記第１回路は、第１保持部と、第１駆動トランジスタと、を有し、
    前記第２回路は、第２保持部と、第２駆動トランジスタと、を有し、
    前記第１回路は、第１入力配線、第２入力配線、第１配線、及び、第２配線に電気的に接続され、
    前記第２回路は、前記第１入力配線、前記第２入力配線、前記第１配線、及び、前記第２配線に電気的に接続され、
    前記第１保持部は、前記第１配線から前記第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、
    前記第２保持部は、前記第２配線から前記第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、
    前記第１駆動トランジスタは、前記第１駆動トランジスタのソース－ドレイン間において、保持された前記第１電位に応じた前記第１電流を流す機能を有し、
    前記第２駆動トランジスタは、前記第２駆動トランジスタのソース－ドレイン間において、保持された前記第２電位に応じた前記第２電流を流す機能を有し、
    前記第１回路は、
    第１期間に、前記第１入力配線に第１レベル電位が入力され、かつ前記第２入力配線に第２レベル電位が入力されたときに、前記第１電流を前記第１配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第１電流を前記第２配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第１電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第２回路は、
    前記第１期間に、前記第１入力配線に前記第１レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第２配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第２電流を前記第１配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第１電流、前記第２電流のそれぞれは、第１データに応じた電流量を有し、
    前記第１入力配線、前記第２入力配線のそれぞれに入力される前記第１レベル電位、前記第２レベル電位、及び前記第１期間の長さは、第２データに応じて決められる、
    半導体装置。
  3. 請求項２において、
    前記第１期間は、第２期間と、第３期間と、を有し、
    前記第１入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第２入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を出力する機能を有し、
    前記第１入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第２入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を出力する機能を有し、
    前記第３期間の長さは、前記第２期間の長さの２倍である、
    半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、
    前記第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有し、
    前記第１保持部は、前記第１トランジスタと、前記第１容量と、を有し、
    前記第２保持部は、前記第４トランジスタと、前記第２容量と、を有し、
    前記第１トランジスタの第１端子は、前記第１容量の第１端子と、前記第１駆動トランジスタのゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第１配線に電気的に接続され、
    前記第１駆動トランジスタの第１端子は、前記第２トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
    前記第２トランジスタの第２端子は、前記第１配線に電気的に接続され、
    前記第２トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    前記第３トランジスタの第２端子は、前記第２配線に電気的に接続され、
    前記第３トランジスタのゲートは、前記第２入力配線に電気的に接続され、
    前記第４トランジスタの第１端子は、前記第２容量の第１端子と、前記第２駆動トランジスタのゲートに電気的に接続され、
    前記第４トランジスタの第２端子は、前記第２配線に電気的に接続され、
    前記第２駆動トランジスタの第１端子は、前記第５トランジスタの第１端子と、前記第６トランジスタの第１端子と、に電気的に接続され、
    前記第５トランジスタの第２端子は、前記第２配線に電気的に接続され、
    前記第５トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    前記第６トランジスタの第２端子は、前記第１配線に電気的に接続され、
    前記第６トランジスタのゲートは、前記第２入力配線に電気的に接続されている、
    半導体装置。
  5. 請求項４において、
    前記第１回路は、第７トランジスタを有し、
    前記第２回路は、第８トランジスタを有し、
    前記第７トランジスタの第１端子は、前記第１駆動トランジスタの第１端子と、前記第２トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
    前記第７トランジスタの第２端子は、前記第１トランジスタの第１端子、又は第２端子の一方に電気的に接続され、
    前記第８トランジスタの第１端子は、前記第２駆動トランジスタの第１端子と、前記第５トランジスタの第１端子と、前記第６トランジスタの第１端子と、に電気的に接続され、
    前記第８トランジスタの第２端子は、前記第４トランジスタの第１端子、又は第２端子の一方に電気的に接続され、
    前記第１トランジスタのゲートは、前記第４トランジスタのゲートと、前記第７トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続されている、
    半導体装置。
  6. 請求項１乃至請求項３のいずれか一において、
    前記第１回路は、第１トランジスタ、第２トランジスタ、第３トランジスタと、第１容量と、を有し、
    前記第２回路は、第４トランジスタ、第５トランジスタ、第６トランジスタと、第２容量と、を有し、
    前記第１保持部は、前記第１トランジスタと、前記第１容量と、を有し、
    前記第２保持部は、前記第４トランジスタと、前記第２容量と、を有し、
    前記第１トランジスタの第１端子は、前記第１容量の第１端子と、前記第１駆動トランジスタのゲートに電気的に接続され、
    前記第１駆動トランジスタの第１端子は、前記第１トランジスタの第２端子と、前記第２トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
    前記第２トランジスタの第２端子は、前記第１配線に電気的に接続され、
    前記第２トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    前記第３トランジスタの第２端子は、前記第２配線に電気的に接続され、
    前記第３トランジスタのゲートは、前記第２入力配線に電気的に接続され、
    前記第４トランジスタの第１端子は、前記第２容量の第１端子と、前記第２駆動トランジスタのゲートに電気的に接続され、
    前記第２駆動トランジスタの第１端子は、前記第４トランジスタの第２端子と、前記第５トランジスタの第１端子と、前記第６トランジスタの第１端子と、に電気的に接続され、
    前記第５トランジスタの第２端子は、前記第２配線に電気的に接続され、
    前記第５トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    前記第６トランジスタの第２端子は、前記第１配線に電気的に接続され、
    前記第６トランジスタのゲートは、前記第２入力配線に電気的に接続されている、
    半導体装置。
  7. 請求項１乃至請求項３のいずれか一において、
    前記第１回路は、第３保持部と、第３駆動トランジスタと、を有し、
    前記第２回路は、第４保持部と、第４駆動トランジスタと、を有し、
    前記第１回路は、第３配線に電気的に接続され、
    前記第２回路は、前記第３配線に電気的に接続され、
    前記第３保持部は、前記第１配線から前記第３駆動トランジスタのソース－ドレイン間に流れる第３電流に応じた第３電位を保持する機能を有し、
    前記第４保持部は、前記第２配線から前記第４駆動トランジスタのソース－ドレイン間に流れる第４電流に応じた第４電位を保持する機能を有し、
    前記第３駆動トランジスタは、前記第３駆動トランジスタのソース－ドレイン間において、保持された前記第３電位に応じた前記第３電流を流す機能を有し、
    前記第４駆動トランジスタは、前記第４駆動トランジスタのソース－ドレイン間において、保持された前記第４電位に応じた前記第４電流を流す機能を有し、
    前記第３配線に入力される信号に応じて、前記第１配線又は前記第２配線の一方に流れる前記第１電流を前記第３電流に切り替え、かつ前記第１配線又は前記第２配線の他方に流れる前記第２電流を前記第４電流に切り替える機能を有する、
    半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    第３回路と、第４回路と、第５回路と、を有し、
    前記第３回路は、
    前記第１配線を介して、前記第１回路に、前記第１データに応じた前記第１電流を供給する機能と、
    前記第２配線を介して、前記第２回路に、前記第１データに応じた前記第２電流を供給する機能と、を有し、
    前記第４回路は、
    前記第２データに応じて、前記第１入力配線に、前記第１レベル電位又は前記第２レベル電位を入力する機能と、
    前記第２データに応じて、前記第２入力配線に、前記第１レベル電位又は前記第２レベル電位を入力する機能と、を有し、
    前記第５回路は、
    前記第１配線と、前記第２配線と、のそれぞれから流れる電流を比較して、前記第５回路の出力端子から、前記第１データと前記第２データの積に応じた電位を出力する機能を有する、
    半導体装置。
  9. 第１回路と、第２回路と、を有する半導体装置であって、
    前記第１回路は、第１保持部と、第１駆動トランジスタと、第３駆動トランジスタと、を有し、
    前記第２回路は、第２保持部と、第２駆動トランジスタと、第４駆動トランジスタと、を有し、
    前記第１回路は、第１入力配線、第２入力配線、第３入力配線、第４入力配線、第１配線、及び、第２配線に電気的に接続され、
    前記第２回路は、前記第１入力配線、前記第２入力配線、前記第３入力配線、前記第４入力配線、前記第１配線、及び、前記第２配線に電気的に接続され、
    前記第１保持部は、前記第１配線から前記第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、
    前記第２保持部は、前記第２配線から前記第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、
    前記第１駆動トランジスタは、前記第１駆動トランジスタのソース－ドレイン間において、保持された前記第１電位に応じた前記第１電流を流す機能を有し、
    前記第２駆動トランジスタは、前記第２駆動トランジスタのソース－ドレイン間において、保持された前記第２電位に応じた前記第２電流を流す機能を有し、
    前記第３駆動トランジスタは、前記第３駆動トランジスタのソース－ドレイン間において、保持された前記第１電位に応じた第３電流を流す機能を有し、
    前記第４駆動トランジスタは、前記第４駆動トランジスタのソース－ドレイン間において、保持された前記第２電位に応じた第４電流を流す機能を有し、
    前記第１回路は、
    前記第１入力配線に第１レベル電位が入力され、かつ前記第２入力配線に第２レベル電位が入力されたときに、前記第１電流を前記第１配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第１電流を前記第２配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第１電流を前記第１配線、及び前記第２配線に出力しない機能と、
    前記第３入力配線に前記第１レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第３電流を前記第１配線に出力する機能と、
    前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第１レベル電位が入力されたときに、前記第３電流を前記第２配線に出力する機能と、
    前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第３電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第２回路は、
    前記第１入力配線に前記第１レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第２配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第２電流を前記第１配線に出力する機能と、
    前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第１配線、及び前記第２配線に出力しない機能と、
    前記第３入力配線に前記第１レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第４電流を前記第２配線に出力する機能と、
    前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第１レベル電位が入力されたときに、前記第４電流を前記第１配線に出力する機能と、
    前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第４電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第１電流、前記第２電流、前記第３電流、前記第４電流のそれぞれは、第１データに応じた電流量を有し、
    前記第１入力配線、前記第２入力配線、前記第３入力配線、前記第４入力配線のそれぞれに入力される前記第１レベル電位、前記第２レベル電位は、第２データに応じて決められる、
    半導体装置。
  10. 第１回路と、第２回路と、を有する半導体装置であって、
    前記第１回路は、第１保持部と、第１駆動トランジスタと、第３駆動トランジスタと、を有し、
    前記第２回路は、第２保持部と、第２駆動トランジスタと、第４駆動トランジスタと、を有し、
    前記第１回路は、第１入力配線、第２入力配線、第３入力配線、第４入力配線、第１配線、及び、第２配線に電気的に接続され、
    前記第２回路は、前記第１入力配線、前記第２入力配線、前記第３入力配線、前記第４入力配線、前記第１配線、及び、前記第２配線に電気的に接続され、
    前記第１保持部は、前記第１配線から前記第１駆動トランジスタのソース－ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、
    前記第２保持部は、前記第２配線から前記第２駆動トランジスタのソース－ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、
    前記第１駆動トランジスタは、前記第１駆動トランジスタのソース－ドレイン間において、保持された前記第１電位に応じた前記第１電流を流す機能を有し、
    前記第２駆動トランジスタは、前記第２駆動トランジスタのソース－ドレイン間において、保持された前記第２電位に応じた前記第２電流を流す機能を有し、
    前記第３駆動トランジスタは、前記第３駆動トランジスタのソース－ドレイン間において、保持された前記第１電位に応じた第３電流を流す機能を有し、
    前記第４駆動トランジスタは、前記第４駆動トランジスタのソース－ドレイン間において、保持された前記第２電位に応じた第４電流を流す機能を有し、
    前記第１回路は、
    第１期間に、前記第１入力配線に第１レベル電位が入力され、かつ前記第２入力配線に第２レベル電位が入力されたときに、前記第１電流を前記第１配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第１電流を前記第２配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第１電流を前記第１配線、及び前記第２配線に出力しない機能と、
    前記第１期間に、前記第３入力配線に前記第１レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第３電流を前記第１配線に出力する機能と、
    前記第１期間に、前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第１レベル電位が入力されたときに、前記第３電流を前記第２配線に出力する機能と、
    前記第１期間に、前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第３電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第２回路は、
    前記第１期間に、前記第１入力配線に前記第１レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第２配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第２電流を前記第１配線に出力する機能と、
    前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第１配線、及び前記第２配線に出力しない機能と、
    前記第１期間に、前記第３入力配線に前記第１レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第４電流を前記第２配線に出力する機能と、
    前記第１期間に、前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第１レベル電位が入力されたときに、前記第４電流を前記第１配線に出力する機能と、
    前記第１期間に、前記第３入力配線に前記第２レベル電位が入力され、かつ前記第４入力配線に前記第２レベル電位が入力されたときに、前記第４電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    前記第１電流、前記第２電流、前記第３電流、前記第４電流のそれぞれは、第１データに応じた電流量を有し、
    前記第１入力配線、前記第２入力配線、前記第３入力配線、前記第４入力配線のそれぞれに入力される前記第１レベル電位、前記第２レベル電位、及び前記第１期間の長さは、第２データに応じて決められる、
    半導体装置。
  11. 請求項１０において、
    前記第１期間は、第２期間と、第３期間と、を有し、
    前記第１入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第２入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第３入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第４入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第１入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第２入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第３入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第４入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    前記第３期間の長さは、前記第２期間の長さの２倍である、
    半導体装置。
  12. 請求項９乃至請求項１１のいずれか一において、
    第３回路と、第４回路と、第５回路と、を有し、
    前記第３回路は、
    前記第１配線を介して、前記第１回路に、前記第１データに応じた前記第１電流を供給する機能と、
    前記第２配線を介して、前記第２回路に、前記第１データに応じた前記第２電流を供給する機能と、を有し、
    前記第４回路は、
    前記第１入力配線に、前記第２データに応じて、前記第１レベル電位又は前記第２レベル電位を入力する機能と、
    前記第２入力配線に、前記第２データに応じて、前記第１レベル電位又は前記第２レベル電位を入力する機能と、
    前記第３入力配線に、前記第２データに応じて、前記第１レベル電位又は前記第２レベル電位を入力する機能と、
    前記第４入力配線に、前記第２データに応じて、前記第１レベル電位又は前記第２レベル電位を入力する機能と、を有し、
    前記第５回路は、
    前記第１配線と、前記第２配線と、のそれぞれから流れる電流を比較して、前記第５回路の出力端子から、前記第１データと前記第２データの積に応じた電位を出力する機能を有する、
    半導体装置。
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