JP7639941B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、短絡電流を抑制するため、飽和電流値が小さくなるように最適設計がなされる。短絡電流とは、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流であり、定格電流を超える大電流となる。飽和電流値とは、ゲート・ソース間電圧に依存して決まるドレイン・ソース間電流の飽和値である。
一般的に、ｐ型ベース領域のチャネル（ｎ型の反転層）が形成される部分に、ｐ型ベース領域よりもｐ型不純物濃度の低いｐ-型低濃度領域を配置してチャネルをピンチオフしやすくすることで、ドレイン・ソース間電流が遮断されるまでの時間を短くし、飽和電流値を小さく設定している。また、オン状態のときにドレイン・ソース間に流れるドリフト電流の電流経路にチャネルに隣接して形成されるｎ型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域の形状や不純物濃度勾配を利用して、飽和電流値を小さく設定している。
ＪＦＥＴ領域の形状を利用するとは、ＪＦＥＴ領域の幅（ドリフト電流の電流経路の一部の幅）が狭くなるようにＪＦＥＴ領域の幅を決めるｐ+型領域の配置を適宜設定したりすることである。ＪＦＥＴ領域の不純物濃度勾配を利用するとは、チャネルのｐ型不純物濃度に対してＪＦＥＴ領域のｎ型不純物濃度を低く設定することである。ＪＦＥＴ領域を最適設計することで、ソース電極に対して正の電圧（順方向電圧）がドレイン電極に印加されたときにＪＦＥＴ領域が空乏化されやすくなるため、飽和電流値が小さくなる。
従来のＭＯＳＦＥＴの構造について、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図６は、従来の半導体装置の構造を示す斜視図である。図６には、図７のｎ+型ソース領域１０４とｐ++型コンタクト領域１０６との境界付近を拡大して示す。図７は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図７には、ｎ+型ソース領域１０４およびｐ++型コンタクト領域１０６のレイアウトを示す。
図６，７に示す従来の半導体装置１１０は、炭化珪素からなる半導体基板１３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板１３０は、ｎ-型ドリフト領域１０２およびｐ型ベース領域１０３となる各エピタキシャル層を含み、ｐ型ベース領域１０３となるｐ型エピタキシャル層側の主面をおもて面とする。トレンチゲート構造は、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ｐ++型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９で構成される。
トレンチ１０７は、半導体基板１３０のおもて面に平行な第１方向Ｘ（図７の縦方向）に延在するストライプ状に配置されている。ｎ+型ソース領域１０４およびｐ++型コンタクト領域１０６は、半導体基板１３０のおもて面とｐ型ベース領域１０３との間にそれぞれ選択的に設けられている。ｎ+型ソース領域１０４は、トレンチ１０７の側壁のゲート絶縁膜１０８に接する。ｐ++型コンタクト領域１０６は、トレンチ１０７から離れた位置に、ｎ+型ソース領域１０４に接して設けられている。
互いに隣り合うトレンチ１０７間において、ｐ++型コンタクト領域１０６は第１方向Ｘに点在し、ｎ+型ソース領域１０４はｐ++型コンタクト領域１０６の周囲を囲む梯子状の平面形状をなす。ｎ+型ソース領域１０４とｐ++型コンタクト領域１０６とは、第１方向Ｘに交互に繰り返し隣接して配置されている。ｎ+型ソース領域１０４は、トレンチ１０７の側壁のゲート絶縁膜１０８に接して第１方向Ｘに直線状に延在する部分と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域１０６間に挟まれた部分と、を有する。
したがって、トレンチゲート構造は、トレンチ１０７の側壁の全域にわたって、ｎ+型ソース領域１０４、ｐ型ベース領域１０３およびｎ型電流拡散領域１２３がゲート絶縁膜１０８に接して第１方向Ｘに延在した構造となっている。ｎ+型ソース領域１０４およびｐ++型コンタクト領域１０６は、それぞれ半導体基板１３０のおもて面の表面領域にイオン注入により選択的に形成された拡散領域である。ｐ+型領域１２１，１２２は、トレンチ１０７の底面よりもｎ+型ドレイン領域（不図示）側に深い位置に配置されている。符号１１１は層間絶縁膜である。
従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ソース領域を、ソース電極に接するｎ+型ソース領域と、ｎ+型ソース領域とｐ型ベース領域との間のｎ型ソース領域と、で構成した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ソース領域のうちの相対的に不純物濃度の低いｎ型ソース領域に広範囲に入り込むように空乏化を生じさせ、ドリフト電流を流れにくくすることで、負荷短絡時の飽和電流値を小さくして、短絡耐量を向上させている。
また、従来のトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、ｎ+型ソース領域およびｐ+型コンタクト領域とトレンチとの間にｐ型ベース領域の一部を配置し、これらの領域とｐ型ベース領域の残りの部分に形成されるチャネルとの間にｎ型シャント抵抗領域を配置した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、定格電流を超えるドリフト電流が流れる異常時に、定格電流時よりもｎ型シャント抵抗領域の抵抗値分だけオン抵抗を高くすることで、短絡耐量を向上させている。
また、従来のトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、ｎ型ソース領域を、深さ方向にチャネルに対向する部分のみリン（Ｐ）のイオン注入で形成し、残りの部分をヒ素（Ａｓ）のイオン注入で形成した装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ヒ素よりも飛程が大きく深い位置に達するリンによって、ｎ型ソース領域を深さ方向にチャネルに対向する部分で相対的に深くすることで、チャネル長を短縮化し、素子特性を向上させている。
また、従来のプレーナゲート構造の縦型ＭＯＳＦＥＴとして、ｐ型ベース領域とｎ-型ドリフト領域との間に、ｐ型ベース領域よりもＪＦＥＴ領域から離れて、ｎ-型ドリフト領域よりも不純物濃度の低いｎ-型低濃度領域を備えた装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、短絡時にｎ-型ドリフト領域に広がる空乏層をｎ-型低濃度領域によって変形させ、ドリフト電流の電流経路上での局所的な電界集中を防止して、局所的な発熱を抑制することで、短絡耐量を向上させている。
また、従来のトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、ｎ型ソース領域を、トレンチ側で相対的に不純物濃度を低くし、トレンチから離れた部分で相対的に不純物濃度を高くした装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、ソース領域の相対的に不純物濃度を低くした部分でゲート絶縁膜のリーク電流密度を低く抑え、相対的に不純物濃度を高くした部分でソース電極との良好なコンタクト（電気接触部）を形成している。
また、従来のプレーナゲート構造の別の縦型ＭＯＳＦＥＴとして、半導体基板のおもて面の表面領域においてｎ+型ソース領域とＪＦＥＴ領域との間のチャネルとして機能する部分を、ｐ型ベース領域よりもｐ型不純物濃度を低くし、かつｐ型ベース領域よりもｐ型不純物に対するｎ型不純物の比率を大きくした装置が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、ｎ+型ソース領域とＪＦＥＴ領域との間のチャネルとして機能する部分でゲート閾値電圧を調整し、電子の移動度を向上させている。
特開２０２０－１４１１３０号公報 特開２０２０－０７７８００号公報 特許第６８８０６６９号公報 特開２０２０－０４７７８２号公報 特開２０１２－１９１０５６号公報 特開２０１５－０３２６７４号公報
しかしながら、従来の半導体装置１１０（図６，７参照）では、飽和電流値を小さく設定する場合、トレンチゲート構造であることで次の問題が生じる。上述したようにｐ型ベース領域のチャネルが形成される部分にｐ-型低濃度領域を配置することで飽和電流値を小さく設定する場合、ｐ型ベース領域１０３のチャネルが形成される部分１０３ａにｐ-型低濃度領域（不図示）を形成するためのエピタキシャル成長工程やイオン注入工程を追加する必要がある。このため、工程数が多くなり、コスト増大につながる。
上述したようにＪＦＥＴ領域（互いに隣り合うｐ+型領域１２１，１２２間の部分）の形状や不純物濃度勾配を利用して飽和電流値を小さく設定する場合、オン抵抗が急激に増加して、電気的特性が犠牲になる。また、トレンチ１０７の底面よりもｎ+型ドレイン領域（不図示）側に深い部分に、所定の飽和電流値が得られるように特殊な形状でｐ+型領域１２１，１２２を形成するため、工程が複雑になったり、高加速エネルギーでイオン注入可能な高価なイオン注入装置を準備したりする必要があり、コスト増大につながる。
この発明は、上述した従来技術による課題を解消するため、工程数を増加させることなく、短絡耐量を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。トレンチは、深さ方向に前記半導体基板の第１主面から前記第２半導体領域を貫通して、前記第１半導体領域の内部で終端する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記トレンチの側壁の前記ゲート絶縁膜に接する。前記半導体基板の第１主面と前記第２半導体領域との間に、第４半導体領域が選択的に設けられている。
前記第４半導体領域は、前記トレンチの側壁の前記ゲート絶縁膜に接する。前記半導体基板の第１主面と前記第２半導体領域との間に、前記トレンチから離れて、第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２半導体領域よりも不純物濃度が高い。第１電極は、前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接する。第２電極は、前記半導体基板の第２主面に接する。前記第４半導体領域は、前記第３半導体領域よりも第１導電型不純物濃度の低い第１導電型領域であるか、または前記第２半導体領域の、前記トレンチの側壁に沿った部分よりも第２導電型不純物濃度の低い第２導電型領域である。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁に沿って周期的に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第５半導体領域と前記トレンチとの間に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の不純物濃度は、１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下の範囲内であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第１導電型領域であり、前記半導体基板の第１主面で最も不純物濃度が高く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が低くなる第１導電型不純物濃度分布を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第２導電型領域であり、前記半導体基板の第１主面で最も不純物濃度が低く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が高くなる第２導電型不純物濃度分布を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁の前記ゲート絶縁膜に１．０μｍ以上４．０μｍ以下の範囲内の長さで接していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板の第１主面に平行な第１方向に延在するストライプ状に配置されている。前記第３半導体領域と前記第４半導体領域とは前記第１方向に交互に繰り返し配置されている。前記第３半導体領域と前記第５半導体領域とは前記第１方向に交互に繰り返し配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の前記第１方向の幅は、前記第５半導体領域の前記第１方向の幅以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、炭化珪素からなる前記半導体基板を用いたことを特徴とする。
上述した発明によれば、第４半導体領域によってチャネルのピンチオフ電圧を低減させることができるため、負荷短絡時やアーム短絡時に流れる短絡電流が遮断されるまでの時間を短くすることができ、飽和電流値を小さくすることができる。また、上述した発明によれば、第３半導体領域および第５半導体領域をそれぞれ形成するためのイオン注入用マスクパターンを適宜変更することで、従来の半導体装置（図６，７参照）の製造方法を利用して第４半導体領域を形成することができる。
本発明にかかる半導体装置によれば、工程数を増加させることなく、短絡耐量を向上させることができるという効果を奏する。
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態にかかる半導体装置の構造を示す断面図である。 図３は、実施の形態にかかる半導体装置の構造を示す斜視図である。 図４は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図５は、実施例の単位面積あたりのオン抵抗と飽和電流値との関係をシミュレーションした結果を示す特性図である。 図６は、従来の半導体装置の構造を示す斜視図である。 図７は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の構造について説明する。図１，２は、実施の形態にかかる半導体装置の構造を示す断面図である。図３は、実施の形態にかかる半導体装置の構造を示す斜視図である。図４は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１，２には、それぞれ図４の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す。図３には、図４のｎ+型ソース領域４と低濃度領域５とｐ++型コンタクト領域６との境界付近を拡大して示す。図４には、ｎ+型ソース領域４、低濃度領域５（ハッチング部分）およびｐ++型コンタクト領域６のレイアウトを示す。
図１～４に示す実施の形態にかかる半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板３０は、ＳｉＣを半導体材料として用いたｎ+型出発基板３１のおもて面上に、ｎ-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）３となる各エピタキシャル層３２，３３をこの順に積層してなるエピタキシャル基板である。半導体基板３０は、ｐ型ベース領域３となるエピタキシャル層３３側の主面をおもて面（第１主面）とし、ｎ+型出発基板３１側の主面を裏面（第２主面）とする。
ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ-型ドリフト領域２は、ｎ+型出発基板３１に隣接する。ｐ型ベース領域３は、半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。トレンチゲート構造は、ｐ型ベース領域３、ｎ+型ソース領域（第３半導体領域）４、低濃度領域（第４半導体領域）５、ｐ++型コンタクト領域（第５半導体領域）６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。ｐ型ベース領域３とｎ-型ドリフト領域２との間において、トレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に、ｎ型電流拡散領域２３およびｐ+型領域２１，２２がそれぞれ選択的に設けられていてもよい。
ｎ型電流拡散領域２３およびｐ+型領域２１，２２は、イオン注入によりｎ-型エピタキシャル層３２の内部に形成された拡散領域である。ｎ-型エピタキシャル層３２の、ｎ型電流拡散領域２３およびｐ+型領域２１，２２を除く部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２３は、互いに隣り合うトレンチ７間において深さ方向Ｚにｐ型ベース領域３およびｎ-型ドリフト領域２に接する。
ｎ型電流拡散領域２３は、半導体基板３０のおもて面に平行な方向にトレンチ７まで達してゲート絶縁膜８に接する。ｎ型電流拡散領域２３の互いに隣り合うｐ+型領域２１，２２間の部分がＪＦＥＴ領域である。ｎ型電流拡散領域２３を設けない場合、ｎ型電流拡散領域２３に代えて、ｎ-型ドリフト領域２がｎ+型ドレイン領域１側からｐ型ベース領域３まで達するとともに、半導体基板３０のおもて面に平行な方向にトレンチ７まで達してゲート絶縁膜８に接する。ｎ-型ドリフト領域２の互いに隣り合うｐ+型領域２１，２２間の部分がＪＦＥＴ領域となる。
ｐ+型領域２１，２２は、後述するソース電極（第１電極）１２の電位に固定されており、ＭＯＳＦＥＴ（半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２３を空乏化させて、またはその両方）、トレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ+型領域２１，２２は、それぞれトレンチ７に沿って後述する第１方向Ｘに直線状に延在する。ｐ+型領域２１は、ｐ型ベース領域３から離れて設けられ、深さ方向Ｚにトレンチ７の底面に対向する。ｐ+型領域２１は、トレンチ７の底面でゲート絶縁膜８に接してもよいし、トレンチ７の底面から離れていてもよい。
ｐ+型領域２１は、深さ方向Ｚにトレンチ７の底面コーナー部（角部）にも対向することがよい。トレンチ７の底面コーナー部とは、トレンチ７の側壁と底面との境界である。ｐ+型領域２２は、互いに隣り合うトレンチ７間に、トレンチ７およびｐ+型領域２１と離れて設けられている。ｐ+型領域２２は、ｎ+型ソース領域４側の面でｐ型ベース領域３に接し、ｐ型ベース領域３を介してソース電極１２に電気的に接続されている。ｐ+型領域２２は、深さ方向Ｚにｐ++型コンタクト領域６に対向する。ｐ+型領域２２の幅（第２方向Ｙの幅）は、ｐ++型コンタクト領域６の幅（第２方向Ｙの幅）以上程度である。
トレンチ７は、深さ方向Ｚに半導体基板３０のおもて面からエピタキシャル層３３を貫通してｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ-型ドリフト領域２）に達し、ｎ型電流拡散領域２３の内部か、またはｐ+型領域２１の内部で終端している。トレンチ７は、半導体基板３０のおもて面に平行な第１方向Ｘ（図４の縦方向）に延在するストライプ状に配置されている。互いに隣り合うトレンチ７間において、半導体基板３０のおもて面とｐ型ベース領域３との間に、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。
エピタキシャル層３３の、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６を除く部分がｐ型ベース領域３である。エピタキシャル層３３は、ｎ-型エピタキシャル層であるか、またはｐ型ベース領域３よりもｐ型不純物濃度の低いｐ-型エピタキシャル層である。ｐ型ベース領域３、ｎ+型ソース領域４およびｐ++型コンタクト領域６は、イオン注入によりエピタキシャル層３３の内部に形成された拡散領域である。低濃度領域５は、エピタキシャル層３３の表面領域（半導体基板３０のおもて面の表面領域）のうち、ｎ+型ソース領域４およびｐ++型コンタクト領域６のいずれも形成されずに残された部分である。
具体的には、エピタキシャル層３３は、ｎ-型ドリフト領域２の不純物濃度と同程度のｎ型不純物濃度のｎ-型エピタキシャル層であるか、または例えば１×１０15／ｃｍ3以上１×１０16／ｃｍ3以下程度のｐ型不純物濃度のｐ-型エピタキシャル層である。ｎ-型のエピタキシャル層３３である場合、活性領域の周囲を囲むエッジ終端領域（不図示）においてエピタキシャル層３３の表面領域にイオン注入により耐圧構造を構成するｐ型領域を形成することができる。ｐ-型のエピタキシャル層３３である場合、ｐ型ベース領域３を形成するためのイオン注入時間短縮やイオン注入のドーズ量低減が可能である。
なお、ｐ-型のエピタキシャル層３３である場合、エッジ終端領域におけるｐ-型のエピタキシャル層３３を除去して下層のｎ-型エピタキシャル層３２を露出させ、ｎ-型エピタキシャル層３２の露出面にイオン注入により耐圧構造を構成するｐ型領域を形成すればよい。活性領域は、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置されて、主電流（ドリフト電流）が流れる領域である。活性領域は、例えば半導体基板３０の略中央に配置される。図１，２には、ＭＯＳＦＥＴの１つの単位セルのみを図示するが、半導体基板３０の活性領域には同一構造の複数の単位セルが隣接して配置される。
エッジ終端領域は、活性領域とチップ端部（半導体基板３０の端部）との間の領域であり、活性領域の周囲を囲み、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する。耐圧とは、ｐｎ接合でアバランシェ降伏を起こし、ドレイン・ソース間電流を増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。エッジ終端領域には、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造やフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの一般的な耐圧構造が配置される。
ｐ型ベース領域３は、エピタキシャル層３３の表面（半導体基板３０のおもて面）からのアルミニウム（Ａｌ）等のｐ型不純物のイオン注入により形成される。このイオン注入により、ＭＯＳＦＥＴのオン時にｐ型ベース領域３のトレンチ７に沿った部分（以下、チャネル部分とする）３ａに形成されるチャネル（ｎ型の反転層）の抵抗値が調整される。ｐ型ベース領域３は、深さ方向Ｚの中心で不純物濃度のピーク濃度（最大濃度）となり、当該ピーク濃度の深さ位置から半導体基板３０のおもて面側および裏面側へそれぞれ向かうにしたがって不純物濃度が低くなる不純物濃度分布となっている。ｐ型ベース領域３のチャネル部分３ａは、トレンチ７の長手方向（第１方向Ｘ）の長さと略同じ長さで、トレンチ７の側壁に沿って第１方向Ｘに直線状に延在する。
ｐ型ベース領域３の不純物濃度と略同じ不純物濃度のｐ型のエピタキシャル層３３を形成して、ｐ型ベース領域３のチャネル部分３ａにのみチャネル抵抗値を調整するためのイオン注入を行ってもよい。この場合、ｐ型ベース領域３は、チャネル部分３ａでのみ、深さ方向Ｚの中心で不純物濃度のピーク濃度となり、当該ピーク濃度の深さ位置から半導体基板３０のおもて面側および裏面側へそれぞれ向かうにしたがって不純物濃度が低くなる不純物濃度分布となり、イオン注入されずにｐ型のエピタキシャル層３３のまま残りの部分で深さ方向Ｚに一様な不純物濃度分布となる。略同じ不純物濃度および略同じ長さとは、それぞれプロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度および同じ長さであることを意味する。
ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６は、半導体基板３０のおもて面に露出されている。半導体基板３０のおもて面に露出とは、半導体基板３０のおもて面で後述するソース電極１２に接することである。ｎ+型ソース領域４および低濃度領域５は、トレンチ７の側壁でゲート絶縁膜８に接し、深さ方向Ｚにｐ型ベース領域３のチャネル部分３ａに隣接する。ｎ+型ソース領域４と低濃度領域５とは第１方向Ｘに交互に繰り返し隣接して配置されている。ｐ++型コンタクト領域６は、トレンチ７から離れた位置に、ｎ+型ソース領域４に接して設けられている。ｎ+型ソース領域４とｐ++型コンタクト領域６とは第１方向Ｘに交互に繰り返し隣接して配置されている。
低濃度領域５は、トレンチ７とｐ++型コンタクト領域６との間にのみ配置されることがよい。すなわち、低濃度領域５とｐ++型コンタクト領域６とは、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに互いに隣り合うことがよい。低濃度領域５とｐ++型コンタクト領域６とが第２方向Ｙに互いに隣り合っていない場合、第１方向Ｘに互いに隣り合う低濃度領域５間のｎ+型ソース領域４と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６間のｎ+型ソース領域４と、が分断されて複雑なパターンとなり、ｎ+型ソース領域４の形成が困難となる虞があるからである。
すなわち、低濃度領域５とｐ++型コンタクト領域６とを第２方向Ｙに互いに隣り合うように配置することで、互いに隣り合うトレンチ７間において、ｐ++型コンタクト領域６は第１方向Ｘに点在し、低濃度領域５はトレンチ７とｐ++型コンタクト領域６との間に配置され第１方向Ｘに点在する。第１方向Ｘに互いに隣り合う低濃度領域５間のｎ+型ソース領域４と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６間のｎ+型ソース領域４と、は第２方向Ｙに連結され、比較的大きな表面積の略矩形状の平面形状をなす。低濃度領域５とｐ++型コンタクト領域６とは接していてもよい。
低濃度領域５の第１方向Ｘの幅ｗ１は、ｐ++型コンタクト領域６の第１方向Ｘの幅ｗ２以下である。このため、ｎ+型ソース領域４は、第１方向Ｘに低濃度領域５およびｐ++型コンタクト領域６に接し、かつ第２方向Ｙにトレンチ７の側壁のゲート絶縁膜８に接する略矩形状の平面形状をなす。または、ｎ+型ソース領域４は、トレンチ７の側壁のゲート絶縁膜８に接して第１方向Ｘに延在し第１方向Ｘの端部がトレンチ７とｐ++型コンタクト領域６との間で終端する直線部分と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６間に挟まれた部分と、を有する略Ｈ字状の平面形状をなす。
具体的には、低濃度領域５の第１方向Ｘの幅ｗ１は、例えば１．０μｍ以上４．０μｍ以下程度の範囲内であることが好ましい。低濃度領域５の第１方向Ｘの幅ｗ１は、低濃度領域５が第１方向Ｘにトレンチ７の側壁のゲート絶縁膜８に接している長さに相当する。このため、低濃度領域５の第１方向Ｘの幅ｗ１が上記下限値未満である場合、低濃度領域５を設けたことによる効果が得られない虞があるため好ましくない。低濃度領域５の第１方向Ｘの幅ｗ１が上記上限値を超える場合、ＭＯＳＦＥＴのオン時にドリフト電流の電流経路が高抵抗となり、オン抵抗が高くなるため好ましくない。
低濃度領域５には、ｐ型ベース領域３を形成するため（またはチャネル抵抗値を調整するため）のｐ型不純物のイオン注入によりｐ型不純物が導入される。当該イオン注入は、エピタキシャル層３３の表面（半導体基板３０のおもて面）から、ｐ型ベース領域３のチャネル部分３ａの深さ方向Ｚの中心の深さ位置（飛程）で不純物濃度が最大（ピーク濃度）となる条件で行われる。このため、低濃度領域５は、所定の深さ位置で不純物濃度が最大（ピーク濃度）となり、当該ピーク濃度となる深さ位置から深さ方向Ｚに離れるにしたがって不純物濃度が低くなる不純物濃度分布を有する。
具体的には、エピタキシャル層３３がｎ-型である場合、低濃度領域５は、ｎ+型ソース領域４よりもｎ型不純物濃度の低いｎ-型領域（第１導電型領域）である。ｎ-型の低濃度領域５は、半導体基板３０のおもて面付近で最も不純物濃度が高く、半導体基板３０の裏面側（ｎ+型ドレイン領域１側）へ向かうにしたがって不純物濃度が低くなるｎ型不純物濃度分布（第１導電型不純物濃度分布）を有する。ｎ-型の低濃度領域５のｎ型不純物濃度は、ｐ型ベース領域３の形成時に低濃度領域５にｐ型不純物が導入されることでｎ-型のエピタキシャル層３３のエピタキシャル成長時のｎ型不純物濃度よりも若干低くなっている。ｎ-型の低濃度領域５のｎ型不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下程度の範囲内に設定される。
エピタキシャル層３３がｐ-型またはｐ型である場合、低濃度領域５は、ｐ型ベース領域３のチャネル部分３ａよりもｐ型不純物濃度の低いｐ-型領域（第２導電型領域）である。ｐ-型の低濃度領域５は、半導体基板３０のおもて面付近で最も不純物濃度が低く、半導体基板３０の裏面側へ向かうにしたがって不純物濃度が高くなるｐ型不純物濃度分布（第２導電型不純物濃度分布）を有する。ｐ-型の低濃度領域５のｐ型不純物濃度は、ｐ型ベース領域３の形成時に低濃度領域５にｐ型不純物が導入されることでｐ-型のエピタキシャル層３３のエピタキシャル成長時のｐ型不純物濃度よりも若干高くなっている。ｐ-型の低濃度領域５のｐ型不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下程度の範囲内に設定される。
ｎ-型の低濃度領域５を表面領域（半導体基板３０のおもて面側の部分）で相対的にｎ型不純物濃度を高くすることで、ＭＯＳＦＥＴのオン時に低濃度領域５の表面領域が低抵抗となる。また、ｐ-型の低濃度領域５を表面領域で相対的にｐ型不純物濃度を低くすることで、ＭＯＳＦＥＴのオン時に低濃度領域５の表面領域がｎ型に反転して低抵抗となる。これにより、ｎ-型およびｐ-型のいずれの低濃度領域５を設けたとしても、ＭＯＳＦＥＴのオン時にｎ+型ソース領域４から低濃度領域５の低抵抗な表面領域へドリフト電流が流れ込み、半導体基板３０のおもて面からソース電極１２へドリフト電流が流れ込む面積が大きくなるため、オン抵抗を低減することができる。
トレンチ７の内部には、トレンチ７の内壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８上にゲート電極９が設けられている。ゲート絶縁膜８は、トレンチ７の内壁でｎ+型ソース領域４、低濃度領域５、ｐ型ベース領域３およびｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ-型ドリフト領域２）に接する。トレンチゲート構造は、トレンチ７の側壁において、ゲート絶縁膜８にｎ+型ソース領域４、ｐ型ベース領域３およびｎ型電流拡散領域２３が接する部分と、ゲート絶縁膜８に低濃度領域５、ｐ型ベース領域３およびｎ型電流拡散領域２３が接する部分と、が第１方向Ｘに交互に繰り返し周期的に隣接して配置された構造となっている。
層間絶縁膜１１は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１１のコンタクトホールには、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６が露出されている。ソース電極１２は、層間絶縁膜１１のコンタクトホールにおいてｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６に接し、ｎ+型ソース領域４およびｐ++型コンタクト領域６にオーミック接触する。半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面にドレイン（第２電極）電極１３が設けられている。ドレイン電極１３は、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に接し、ｎ+型ドレイン領域１に電気的に接続されている。
実施の形態にかかる半導体装置１０の動作について説明する。ソース電極１２に対して正の電圧（順方向電圧）がドレイン電極１３に印加された状態で、ゲート電極９にゲート閾値電圧以上のゲート・ソース間電圧が印加されると、ｐ型ベース領域３のトレンチ７の側壁に沿った部分（チャネル部分３ａ）にチャネル（ｎ型の反転層）が形成される。それによって、ドレイン電極１３からｎ+型ドレイン領域１、ｎ-型ドリフト領域２、ｎ型電流拡散領域２３、チャネルおよびｎ+型ソース領域４を通ってソース電極１２へ向かってドリフト電流が流れ、ＭＯＳＦＥＴ（半導体装置１０）がオン状態となる。
ＭＯＳＦＥＴのオン時、ｎ+型ソース領域４および低濃度領域５の両方の直下（ｎ+型ドレイン領域１側）にチャネルが形成されるが、ドリフト電流は、チャネルからｎ+型ソース領域４のみに流れ込み、チャネルから低濃度領域５へは流れ込まない。このため、低濃度領域５の直下でチャネルに流れ込んだドリフト電流は、チャネルと低濃度領域５との界面に沿って半導体基板３０のおもて面に平行な方向にｎ+型ソース領域４へ向かって流れる。したがって、ドリフト電流がチャネル内を低濃度領域５の直下からｎ+型ソース領域４へ向かって流れた距離分だけ、ドリフト電流の電流経路が長くなり高抵抗となる。
低濃度領域５によってドリフト電流の電流経路を高抵抗にすることで、低濃度領域５を設けない従来構造（図６，７参照）と比べて低いドレイン・ソース間電圧でチャネルがピンチオフする。すなわち、低濃度領域５によってチャネルのピンチオフ電圧を低減させることができる。これによって、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流（短絡電流）が遮断されるまでの時間を短くすることができ、飽和電流値を小さくすることができるため、短絡耐量を向上させることができる。飽和電流値とは、ゲート・ソース間電圧に依存して決まるドレイン・ソース間電流の飽和値である。
低濃度領域５を設けることで、低濃度領域５を設けない従来構造と比べて、ソース電極１２と低濃度領域５との接触面積分だけソース電極１２とのオーミック接触面積が小さくなり、単位面積あたりのオン抵抗が高くなるが、飽和電流値を小さくする効果が大きくなる。これによって、オン抵抗の低減と飽和電流値の低減とのトレードオフ関係を改善させることができる（後述する図５参照）。また、低濃度領域５の不純物濃度を上述した範囲内に低く設定することで、低濃度領域５を設けることで生じるオン抵抗の増加によるＭＯＳＦＥＴの電気的特性への悪影響は生じない。
また、ｎ-型とした低濃度領域５において表面領域（半導体基板３０のおもて面側の部分）のｎ型不純物濃度を相対的に高くするか、またはｐ-型とした低濃度領域５において表面領域のｐ型不純物濃度を相対的に低くすることで、ＭＯＳＦＥＴのオン時に低濃度領域５が表面領域で相対的に低抵抗となる。これにより、ｎ+型ソース領域４から低濃度領域５の相対的に低抵抗な表面領域へドリフト電流が流れ込み、半導体基板３０からソース電極１２へ流れ込むドリフト電流の電流経路の面積が半導体基板３０とソース電極１２の接合面で大きくなるため、オン抵抗を低減することができる。
一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極９にゲート閾値電圧未満のゲート・ソース間電圧が印加されたときに、ｐ+型領域２１，２２およびｐ型ベース領域３と、ｎ型電流拡散領域２３およびｎ-型ドリフト領域２と、のｐｎ接合（主接合）が逆バイアスされることで、ドリフト電流が流れなくなり、ＭＯＳＦＥＴはオフ状態を維持する。また、当該ｐｎ接合からｐ+型領域２１，２２もしくはｎ型電流拡散領域２３、またはその両方に空乏層が広がることで、トレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。
次に、実施の形態にかかる半導体装置１０の製造方法について説明する。まず、炭化珪素を半導体材料として用いたｎ+型出発基板（ｎ+型出発ウェハ）３１を用意する。次に、ｎ+型出発基板３１のおもて面にｎ-型ドリフト領域２となるｎ-型エピタキシャル層３２をエピタキシャル成長（堆積）させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域に、第２方向Ｙに互いに離れて交互に繰り返し配置されるように、ｐ+型領域２１と、ｐ+型領域２２の下部（ｎ+型ドレイン領域１側の部分）と、をそれぞれ選択的に形成する。
フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域において、互いに隣り合うｐ+型領域２１とｐ+型領域２２との間に、ｎ型電流拡散領域２３の下部を形成する。ｐ+型領域２１、ｐ+型領域２２の下部およびｎ型電流拡散領域２３の下部の形成順序は適宜変更可能である。ｎ-型エピタキシャル層３２の、ｐ+型領域２１，２２およびｎ型電流拡散領域２３よりもｎ+型出発基板３１側の部分がｎ-型ドリフト領域２となる。次に、さらにエピタキシャル成長させてｎ-型エピタキシャル層３２を所定厚さまで厚くする。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分に、深さ方向Ｚにｐ+型領域２２の下部に対向して連結するように、ｐ+型領域２２の上部（ｎ+型ソース領域４側の部分）を選択的に形成する。フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分に、深さ方向Ｚにｎ型電流拡散領域２３の下部に対向して連結するように、ｎ型電流拡散領域２３の上部を形成する。ｐ+型領域２２の上部およびｎ型電流拡散領域２３の上部の形成順序は適宜変更可能である。
次に、ｎ-型エピタキシャル層３２上に、ｐ型ベース領域３となるｎ-型またはｐ-型のエピタキシャル層３３をエピタキシャル成長（堆積）させる。ここまでの工程により、ｎ+型出発基板３１のおもて面上にエピタキシャル層３２，３３を順に積層した半導体基板（半導体ウェハ）３０が作製（製造）される。次に、エピタキシャル層３３に、ｐ型ベース領域３として残す部分の深さ方向Ｚの中心の深さ位置が不純物濃度のピーク濃度となるようにアルミニウム等のｐ型不純物をイオン注入して、ｐ型ベース領域３を形成するとともに、チャネル部分３ａのチャネル抵抗値を調整する。
次に、エピタキシャル層３３の表面領域に、フォトリソグラフィおよびｎ型不純物のイオン注入によりｎ+型ソース領域４を選択的に形成し、フォトリソグラフィおよびｐ型不純物のイオン注入によりｐ++型コンタクト領域６を選択的に形成する。エピタキシャル層３３の表面領域の低濃度領域５とする部分をｎ+型ソース領域４およびｐ++型コンタクト領域６を形成せずにエピタキシャル層３３の導電型（ｎ-型またはｐ-型）のまま残す。エピタキシャル層３３の、ｎ+型ソース領域４、低濃度領域５およびｐ++型コンタクト領域６よりもｎ-型エピタキシャル層３２側の部分がｐ型ベース領域３となる。
フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ終端領域においてｎ-型のエピタキシャル層３３の表面領域、またはエッジ終端領域においてｐ-型のエピタキシャル層３３を除去して露出させたｎ-型エピタキシャル層３２の表面領域に、耐圧構造を構成するｐ型領域を選択的に形成する。ｎ+型ソース領域４、ｐ++型コンタクト領域６、および耐圧構造を構成するｐ型領域の形成順序は適宜変更可能である。次に、イオン注入したすべての不純物を活性化させるための熱処理を行う。この不純物活性化のための熱処理は、イオン注入するごとに行ってもよい。
次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに半導体基板３０のおもて面（エピタキシャル層３３の表面）からｎ+型ソース領域４、低濃度領域５およびｐ型ベース領域３を貫通してｎ型電流拡散領域２３に達し、ｎ型電流拡散領域２３の内部で終端するトレンチ７を形成する。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、ソース電極１２およびドレイン電極１３を形成する。その後、半導体ウェハ（半導体基板３０）をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示すＭＯＳＦＥＴ（半導体装置１０）が完成する。
以上、説明したように、実施の形態によれば、半導体基板のおもて面の表面領域に、ｎ+型ソース領域の一部に代えて、ｎ+型ソース領域よりも不純物濃度の低いｎ-型の低濃度領域を設けるか、またはｐ型ベース領域のチャネル部分よりもｐ型不純物濃度の低いｐ-型の低濃度領域を設ける。この低濃度領域によってチャネルのピンチオフ電圧を低減させることができる。これによって、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流（短絡電流）が遮断されるまでの時間を短くすることができ、飽和電流値を小さくすることができるため、短絡耐量を向上させることができる。
また、実施の形態によれば、ｎ-型またはｐ-型のエピタキシャル層の表面領域の低濃度領域とする部分をｎ+型ソース領域およびｐ++型コンタクト領域を形成せずに当該エピタキシャル層の導電型（ｎ-型またはｐ-型）のまま残すことで、ｎ-型またはｐ-型の低濃度領域を形成することができる。このため、ｎ+型ソース領域およびｐ++型コンタクト領域をそれぞれ形成するためのイオン注入用マスクパターンを適宜変更することで、従来の半導体装置（図６，７参照）の製造方法を利用して低濃度領域を形成することができる。したがって、工程数を増加させることなく、短絡耐量を向上させることができる。
また、実施の形態によれば、半導体基板のおもて面の表面領域に、ｎ+型ソース領域の一部に代えて低濃度領域を設けることで、ソース電極と低濃度領域との接触面積分だけソース電極とのオーミック接触面積が小さくなり、単位面積あたりのオン抵抗が高くなるが、飽和電流値を小さくする効果が大きくなる。これによって、オン抵抗の低減と飽和電流値の低減とのトレードオフ関係を改善させることができる。また、低濃度領域の不純物濃度を上述した範囲内に低く設定することで、低濃度領域を設けることで生じるオン抵抗の増加によるＭＯＳＦＥＴの電気的特性への悪影響は生じない。
また、実施の形態によれば、ｎ-型とした低濃度領域において表面領域（半導体基板のおもて面側の部分）のｎ型不純物濃度を相対的に高くするか、またはｐ-型とした低濃度領域において表面領域のｐ型不純物濃度を相対的に低くする。これにより、ＭＯＳＦＥＴのオン時に、低濃度領域が表面領域で相対的に低抵抗となり、ｎ+型ソース領域から低濃度領域の相対的に低抵抗な表面領域へドリフト電流が流れ込む。これによって、半導体基板からソース電極へ流れ込むドリフト電流の電流経路の面積が半導体基板とソース電極との接合面で大きくなるため、オン抵抗を低減することができる。
また、実施の形態によれば、ｎ+型ソース領域およびｐ++型コンタクト領域をそれぞれ形成するためのイオン注入用マスクパターンを適宜変更することで低濃度領域を形成することができることで、２次元（第１方向および第２方向）の条件を設計することで低濃度領域を形成することができる。これにより、ｐ型ベース領域のチャネル部分の厚さや、ｐ型ベース領域となるエピタキシャル層の厚さ、チャネル部分のイオン注入条件等の３次元（第１方向、第２方向および深さ方向）の複数の条件を組み合わせて設計条件を検討する必要がない。このため、短絡耐量の高い半導体装置を低コストで製造することができる。
（実施例）
上述した実施の形態にかかる半導体装置１０（図１～４参照：以下、実施例とする）のオン抵抗と飽和電流値との関係について検証した。図５は、実施例の単位面積あたりのオン抵抗と飽和電流値との関係をシミュレーションした結果を示す特性図である。図５の横軸は単位面積あたりのオン抵抗［ｍΩ・ｃｍ2］であり、縦軸は飽和電流Ｉｓａｔの飽和値（飽和電流値）［Ａ］である。
実施例と、従来例（図６，７に示す従来の半導体装置１１０）と、のそれぞれについて、単位面積あたりのオン抵抗に対する飽和電流値をシミュレーションした結果を図５に示す。従来例が実施例と異なる点は、低濃度領域５を設けない点である。実施例および従来例ともに、ｐ型ベース領域３，１０３のチャネル部分３ａ，１０３ａの不純物濃度を変更してチャネル抵抗値を変更することで、単位面積あたりのオン抵抗を変更した。
図５に示す結果から、実施例においては、単位面積あたりのオン抵抗が同じ従来例と比べて、飽和電流値を小さくすることができることが確認された。すなわち、実施例は、従来例と比べて、オン抵抗の低減と飽和電流値の低減とのトレードオフ関係を改善させることができる。なお、実施例および従来例ともに、図示省略するオン抵抗範囲においても、オン抵抗の増加に伴って飽和電流値が所定の比率で小さくなる比例関係にある。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、シリコン（Ｓｉ）を半導体材料として用いた半導体装置にも本発明を適用可能である。また、本発明は、第１導電型をｎ型、第２導電型をｐ型として説明してきたが、第１導電型をｐ型、第２導電型をｎ型と導電型を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に炭化珪素を半導体材料として用いたＭＯＳＦＥＴに適している。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｐ型ベース領域
３ａ ｐ型ベース領域のチャネル部分
４ ｎ+型ソース領域
５ ｎ-型またはｐ-型の低濃度領域
６ ｐ++型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体装置
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
２１，２２ ｐ+型領域
２３ ｎ型電流拡散領域
３０ 半導体基板
３１ ｎ+型出発基板
３２ ｎ-型エピタキシャル層
３３ ｎ-型、ｐ-型またはｐ型のエピタキシャル層
ｗ１ 低濃度領域の第１方向の幅
ｗ２ ｐ++型コンタクト領域の第１方向の幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

Claims (10)

  1. 半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    深さ方向に前記半導体基板の第１主面から前記第２半導体領域を貫通して、前記第１半導体領域の内部で終端するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記トレンチの側壁の前記ゲート絶縁膜に接する第１導電型の第３半導体領域と、
    前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記トレンチの側壁の前記ゲート絶縁膜に接する第４半導体領域と、
    前記半導体基板の第１主面と前記第２半導体領域との間に、前記トレンチから離れて選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接する第１電極と、
    前記半導体基板の第２主面に接する第２電極と、
    を備え、
    前記第４半導体領域は、前記第３半導体領域よりも第１導電型不純物濃度の低い第１導電型領域であるか、または前記第２半導体領域の、前記トレンチの側壁に沿った部分よりも第２導電型不純物濃度の低い第２導電型領域であることを特徴とする半導体装置。
  2. 前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁に沿って周期的に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第４半導体領域は、前記第５半導体領域と前記トレンチとの間に配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第４半導体領域の不純物濃度は、１×１０14／ｃｍ3以上１×１０18／ｃｍ3以下の範囲内であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第４半導体領域は、
    前記第１導電型領域であり、
    前記半導体基板の第１主面で最も不純物濃度が高く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が低くなる第１導電型不純物濃度分布を有することを特徴とする請求項１に記載の半導体装置。
  6. 前記第４半導体領域は、
    前記第２導電型領域であり、
    前記半導体基板の第１主面で最も不純物濃度が低く、前記半導体基板の第２主面側へ向かうにしたがって不純物濃度が高くなる第２導電型不純物濃度分布を有することを特徴とする請求項１に記載の半導体装置。
  7. 前記第４半導体領域は、前記半導体基板の第１主面に平行な方向に前記トレンチの側壁の前記ゲート絶縁膜に１．０μｍ以上４．０μｍ以下の範囲内の長さで接していることを特徴とする請求項１に記載の半導体装置。
  8. 前記トレンチは、前記半導体基板の第１主面に平行な第１方向に延在するストライプ状に配置され、
    前記第３半導体領域と前記第４半導体領域とは前記第１方向に交互に繰り返し配置され、
    前記第３半導体領域と前記第５半導体領域とは前記第１方向に交互に繰り返し配置されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記第４半導体領域の前記第１方向の幅は、前記第５半導体領域の前記第１方向の幅以下であることを特徴とする請求項８に記載の半導体装置。
  10. 炭化珪素からなる前記半導体基板を用いたことを特徴とする請求項１に記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250142877A1 (en) * 2023-10-25 2025-05-01 Wolfspeed, Inc. Gate trench power semiconductor devices having trench shielding regions and support shields that extend to different depths
CN118486727A (zh) * 2024-04-29 2024-08-13 重庆奕能科技有限公司 半导体器件
CN118486734A (zh) * 2024-05-31 2024-08-13 合肥艾创微电子科技有限公司 碳化硅沟槽栅金属氧化物半导体场效应晶体管及制备方法
CN119069539B (zh) * 2024-11-05 2025-03-04 珠海格力电子元器件有限公司 Mos器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015186428A1 (ja) 2014-06-06 2015-12-10 トヨタ自動車株式会社 半導体装置、及び、半導体装置の製造方法
JP2017017222A (ja) 2015-07-02 2017-01-19 株式会社豊田中央研究所 半導体装置
WO2019078131A1 (ja) 2017-10-18 2019-04-25 富士電機株式会社 半導体装置
JP2020017640A (ja) 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021150405A (ja) 2020-03-17 2021-09-27 富士電機株式会社 炭化珪素半導体装置
JP2021197384A (ja) 2020-06-09 2021-12-27 富士電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5750948B2 (ja) 2011-03-11 2015-07-22 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6230323B2 (ja) 2013-08-01 2017-11-15 株式会社東芝 半導体装置
JP6880669B2 (ja) 2016-11-16 2021-06-02 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7023818B2 (ja) 2018-09-19 2022-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、および昇降機
JP7326725B2 (ja) 2018-11-08 2023-08-16 富士電機株式会社 半導体装置
JP7140148B2 (ja) 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015186428A1 (ja) 2014-06-06 2015-12-10 トヨタ自動車株式会社 半導体装置、及び、半導体装置の製造方法
JP2017017222A (ja) 2015-07-02 2017-01-19 株式会社豊田中央研究所 半導体装置
WO2019078131A1 (ja) 2017-10-18 2019-04-25 富士電機株式会社 半導体装置
JP2020017640A (ja) 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021150405A (ja) 2020-03-17 2021-09-27 富士電機株式会社 炭化珪素半導体装置
JP2021197384A (ja) 2020-06-09 2021-12-27 富士電機株式会社 半導体装置

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