JP7710973B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

本発明は、半導体装置およびその製造方法に関し、特に、層間絶縁膜中に形成されたコンタクトホールを備えた半導体装置と、その製造方法とに関する。
オン抵抗の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）として、トレンチゲート型のＩＧＢＴが広く使用されている。
例えば、特許文献１には、ＧＧＥＥ構造のＩＧＢＴが開示されている。このようなＩＧＢＴでは、アクティブセルにおいて、ｎ型の半導体層に一対のトレンチが形成され、一対のトレンチの内部にはゲート電極が埋め込まれ、一対のトレンチの間に位置するｐ型のベース領域に、ｎ型のエミッタ領域が形成されている。また、インアクティブセルにおいて、一対のトレンチの間に位置するベース領域には、エミッタ領域が形成されていない。そして、アクティブセルのゲート電極には、ゲート電位が供給されるが、インアクティブセルのゲート電極には、エミッタ電位が供給される。
特許文献２には、特許文献１と類似したＧＧＥＥ構造のＩＧＢＴが開示されている。半導体層上には層間絶縁膜が形成され、層間絶縁膜およびエミッタ領域を貫通するコンタクトホールが形成されている。また、層間絶縁膜は、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜と、ＰＳＧ（Phospho Silicate Glass）膜、ＢＰＳＧ（Boro Phospho Silicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜またはＳＯＧ（Spin On Glass）膜のような酸化シリコン膜との積層膜で構成されている。
特開２０１３－１４０８８５号公報 特開２０１６－２２５５６６号公報
厚い層間絶縁膜を形成しようとする場合、ＰＳＧ膜とＳＯＧ膜とを積層させることが行われる事が多い。しかし、一般的なＣＭＯＳプロセスを行うファブでは、ＳＯＧ膜を成膜する装置が導入されていない場合が多い。ＳＯＧ膜を用いずに、ＰＳＧ膜のみで層間絶縁膜を構成すると、以下のような問題があることが判った。
例えば、層間絶縁膜中にコンタクトホールを形成した後、コンタクトホールの内部をタングステン膜を主体とするプラグで埋め込むことが行われる。タングステン膜は、コンタクトホールの内部だけでなく、層間絶縁膜上にも堆積されるので、層間絶縁膜上のタングステン膜を除去する必要がある。その際に、層間絶縁膜の上面が平坦でないと、タングステン膜の一部が残渣として残され易いという問題がある。
また、半導体装置が、ＩＧＢＴを形成するための領域の他に、ダイオードなどの他の半導体素子を形成する領域を有している場合、層間絶縁膜の上面が平坦でないと、各領域ごとに層間絶縁膜の厚さが異なることになる。それ故、各領域ごとにコンタクトホールを個別に形成する必要があるので、マスクの枚数が増加し、製造コストが増加するという問題がある。
ＣＭＰ法を用いた研磨処理によって、層間絶縁膜の上面を平坦化することも考えられるが、そのような研磨処理は比較的高価なプロセスであるので、なるべく研磨処理を用いずに製造コストを抑制したいという要求もある。
本願の主な目的は、厚い層間絶縁膜の上面の平坦性を確保し、タングステン膜のような残渣を抑制することで、半導体装置の信頼性を向上させることにある。また、本願の他の目的は、製造コストの増加を抑制することにある。また、本願の他の目的は、様々なファブでも実施し易いような、汎用性が比較的高い製造方法を提供することにある。
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態における半導体装置は、第１導電型の半導体層を有する半導体基板と、前記半導体層に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１不純物領域と、前記第１不純物領域に形成された前記第１導電型の第２不純物領域と、前記第１不純物領域および前記第２不純物領域を貫通し、且つ、前記半導体層に達するトレンチと、前記トレンチの内部に形成されたゲート絶縁膜と、前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層上に形成された層間絶縁膜と、前記層間絶縁膜および前記第２不純物領域を貫通し、且つ、前記第１不純物領域に達するコンタクトホールと、前記コンタクトホールの内部を埋め込み、且つ、前記第１不純物領域および前記第２不純物領域に電気的に接続されたプラグと、を備える。ここで、前記層間絶縁膜は、前記半導体層上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜とを含み、前記第１絶縁膜は、酸化シリコン膜であり、前記第２絶縁膜は、ＢＰＳＧ膜であり、前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも厚く、前記コンタクトホールは、前記第２不純物領域を貫通し、且つ、前記第１不純物領域に達する第１コンタクトホールと、前記第１絶縁膜および前記第２絶縁膜に形成され、且つ、前記第１コンタクトホールと連通する第２コンタクトホールとからなり、前記第２コンタクトホールの開口幅は、前記第１コンタクトホールの開口幅よりも大きい。
一実施の形態における半導体装置の製造方法は、（ａ）第１導電型の半導体層を有する半導体基板を用意する工程、（ｂ）前記半導体層に、トレンチを形成する工程、（ｃ）前記トレンチの内部に、ゲート絶縁膜を形成する工程、（ｄ）前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上にゲート電極を形成する工程、（ｅ）前記半導体層上に、第１絶縁膜を形成する工程、（ｆ）前記半導体層に、前記第１導電型と反対の導電型である第２導電型の第１不純物領域を形成する工程、（ｇ）前記第１不純物領域に、前記第１導電型の第２不純物領域を形成する工程、（ｈ）前記第１絶縁膜上に、前記第１絶縁膜の厚さよりも厚い厚さを有する第２絶縁膜を形成することで、前記半導体層上に、前記第２絶縁膜および前記第１絶縁膜を含む層間絶縁膜を形成する工程、（ｉ）前記層間絶縁膜および前記第２不純物領域を貫通し、且つ、前記第１不純物領域に達するコンタクトホールを形成する工程、（ｊ）前記コンタクトホールの内部を埋め込むように、前記第１不純物領域および前記第２不純物領域に電気的に接続されるプラグを形成する工程、を備える。ここで、前記第１絶縁膜は、酸化シリコン膜であり、前記第２絶縁膜は、ＢＰＳＧ膜である。また、前記（ｉ）工程は、（ｉ１）前記第２絶縁膜、前記第１絶縁膜、前記第２不純物領域および前記第１不純物領域に、第１コンタクトホールを形成する工程、（ｉ２）前記（ｈ１）工程後、前記第２絶縁膜および前記第１絶縁膜に対して等方性エッチング処理を行うことで、前記第２絶縁膜および前記第１絶縁膜に、その開口幅が前記第１コンタクトホールの開口幅よりも大きく、且つ、前記第１コンタクトホールと連通する第２コンタクトホールを形成する工程、を有する。
一実施の形態によれば、半導体装置の性能を向上させることができる。また、一実施の形態によれば、製造コストの増加を抑制することができる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の他領域を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図８に続く製造工程であり、半導体装置の他領域を示す断面図である。 図１０に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３の拡大断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態４における半導体装置の製造工程を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図３を用いて、実施の形態１における半導体装置１００について説明する。図１は、半導体装置１００である半導体チップを示す平面図である。
図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。エミッタ電極ＥＥの外周には、ゲート配線ＧＷが形成されている。エミッタ電極ＥＥのうち破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート配線ＧＷのうち破線で囲まれた領域は、ゲートパッドＧＰである。エミッタ電極ＥＥおよびゲート配線ＧＷの各々の一部は、図示しない保護膜によって覆われている。この保護膜から露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになっている。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などと電気的に接続される。
図２は、図１の領域１Ａに対応した要部断面図である。領域１Ａは、ＩＧＢＴが形成されるセル領域である。図２に示されるＩＧＢＴは、ＧＧＥＥ構造のＩＧＢＴであり、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型のＩＧＢＴである。
ＩＥ効果とは、ＩＧＢＴがオン状態の際にエミッタ電極ＥＥ側から正孔が排出され難くすることで、半導体層ＮＤに蓄積される電荷の濃度を高める技術である。このため、半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセル領域ＡＣと、アクティブセル領域ＡＣ以外のインアクティブセル領域ＩＡＣとを有する。アクティブセル領域ＡＣのゲート電極ＧＥ１は、ゲート配線ＧＷに電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセル領域ＩＡＣのゲート電極ＧＥ２は、エミッタ電極ＥＥに電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
半導体基板ＳＵＢは、低濃度のｎ型の半導体層（ドリフト領域）ＮＤを有する。半導体基板ＳＵＢの裏面側には、半導体層ＮＤよりも高い不純物濃度を有するｎ型のフィールドストップ領域（不純物領域）ＮＳ、ｐ型のコレクタ領域（不純物領域）ＰＣ、および、金属膜からなるコレクタ電極ＣＥが形成されている。ＩＧＢＴの動作時には、コレクタ電極ＣＥを介して、コレクタ領域ＰＣにコレクタ電位が供給される。
半導体基板ＳＵＢの表面側において、半導体層ＮＤには、トレンチＴＲが形成されている。トレンチＴＲは、後述するエミッタ領域ＮＥおよび／またはベース領域ＰＢを貫通し、且つ、半導体層ＮＤに達している。トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ１、ＧＥ２は、トレンチＴＲの内部を埋め込むように、ゲート絶縁膜ＧＩ上に形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥ１、ＧＥ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
アクティブセル領域ＡＣにおいて、一対のゲート電極ＧＥ１の間の半導体層ＮＤには、半導体層ＮＤよりも高い不純物濃度を有するホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢには、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢには、ホールバリア領域ＮＨＢよりも高い不純物濃度を有するｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。
インアクティブセル領域ＩＡＣにおいて、一対のゲート電極ＧＥ２の間の半導体層ＮＤには、ホールバリア領域ＮＨＢが形成されている。また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体層ＮＤには、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。フローティング領域ＰＦには、フローティング領域ＰＦよりも高い不純物濃度を有するｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、高耐圧特性を高めるために、トレンチＴＲの底部よりも深い位置にまで形成されていることが好ましく、トレンチＴＲの底部を覆うように形成されていることが、より好ましい。
半導体層ＮＤ上には、層間絶縁膜ＩＬが形成されている。アクティブセルＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達している。コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。プラグＰＧは、コンタクトホールＣＨの内部を埋め込み、且つ、エミッタ領域ＮＥおよびベース領域ＰＢに電気的に接続されている。インアクティブセルＩＡＣにおけるコンタクトホールＣＨおよびプラグＰＧの構成も、エミッタ領域ＮＥが無い点を除き、アクティブセルＡＣとほぼ同様である。
コンタクトホールＣＨの底部の周囲には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲは、プラグＰＧとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、プラグＰＧを介して、エミッタ領域ＮＥ、ベース領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの領域にエミッタ電位を供給する。なお、ここでは図示していないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ工程で形成されたゲート配線ＧＷも形成されている。このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、例えば、ＴｉＷ膜と、上記ＴｉＷ膜上に形成されたアルミニウム膜とからなる。上記アルミニウム膜は、エミッタ電極ＥＥおよびゲート配線の主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
図３は、図１の領域２Ａに対応した要部断面図である。領域２Ａは、半導体基板ＳＵＢのうちＩＧＢＴ（トレンチＴＲなど）が形成されている領域と異なる半導体素子形成領域である。図３では、領域２Ａに形成される半導体素子として、例えば抵抗素子１０が示されている。抵抗素子１０は、半導体層ＮＤ上にゲート絶縁膜ＧＩを介して形成された導電性膜からなる。このような導電性膜は、ゲート電極ＧＥ１、ＧＥ２と同層の膜からなり、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。
詳細に図示していないが、領域２Ａには、抵抗素子１０だけでなく、ｐｎダイオードなどの他の半導体素子も形成されている。これらの抵抗素子１０および他の半導体素子は、プラグＰＧを介して、ゲート配線ＧＷ（ゲートパッドＧＰ）に電気的に接続され、ゲートパッドＧＰに印加されるサージ電圧などから半導体装置１００を保護するための保護回路を構成している。
実施の形態１における層間絶縁膜ＩＬは、半導体層ＮＤ上に形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２とを含んでいる。絶縁膜ＩＦ１は、不純物を含まない酸化シリコン膜であり、熱酸化法によって形成された熱酸化膜である。仮に絶縁膜ＩＦ１が不純物を含んでいたとしても、その不純物濃度は、微量であり、ＰＳＧ膜またはＢＰＳＧ膜に含まれる不純物の不純物濃度よりも低い。絶縁膜ＩＦ２は、ボロンおよびリンを含む酸化シリコン膜であり、ＢＰＳＧ膜である。
絶縁膜ＩＦ２に含まれるリンは、半導体素子の特性を劣化させるＮａイオンを固定化する（ゲッタリング）という役割を果たす。絶縁膜ＩＦ２に含まれるボロンは、絶縁膜ＩＦ２の融点を下げるという役割を果たし、熱処理によって絶縁膜ＩＦ２が溶け易くなる。絶縁膜ＩＦ２の軟化点はＰＳＧ膜の軟化点よりも低いので、リフロー処理を行うことで、絶縁膜ＩＦ２の上面が、平坦化される。
このため、絶縁膜ＩＦ２の厚さを厚くし、絶縁膜ＩＦ２を層間絶縁膜ＩＬの主体となる膜とすることで、半導体基板ＳＵＢの各領域間で段差が発生していたとしても、層間絶縁膜ＩＬの上面を平坦に保ち易くなる。例えば、図３のような領域２Ａと領域１Ａとの間では、絶縁膜ＩＦ２の形成時に段差が発生し易くなる。（後述の図１０および図１１を参照。）
一方で、絶縁膜ＩＦ１が無い場合、絶縁膜ＩＦ２から半導体層ＮＤへリンの拡散が起こってしまう。絶縁膜ＩＦ１は、リンの拡散を防止するための保護膜として機能する。そのような機能を保持するために、絶縁膜ＩＦ１の厚さは、例えば１００～５００Åである。また、絶縁膜ＩＦ２の厚さは、絶縁膜ＩＦ１の厚さよりも厚く、例えば８０００～１００００Åである。
実施の形態１におけるコンタクトホールＣＨは、第１コンタクトホールＣＨ１と、第１コンタクトホールＣＨ１と連通する第２コンタクトホールＣＨ２とからなる。第１コンタクトホールＣＨ１は、半導体層ＮＤに形成され、エミッタ領域ＮＥを貫通し、ベース領域ＰＢに達している。第２コンタクトホールＣＨ２は、絶縁膜ＩＦ１および絶縁膜ＩＦ２に形成されている。
第２コンタクトホールＣＨ２の開口幅は、第１コンタクトホールＣＨ１の開口幅よりも大きく、第１コンタクトホールＣＨ１の開口幅よりも６００Å以上大きい。言い換えれば、平面視において、第２コンタクトホールＣＨ２は、第１コンタクトホールＣＨ１を内包している。
このため、プラグＰＧを形成する際に、アスペクト比が改善されるので、コンタクトホールＣＨの内部にプラグＰＧを良好に埋め込み易くなる。また、第２コンタクトホールＣＨ２の開口幅が大きいことで、エミッタ領域ＮＥの上面も露出している。従って、プラグＰＧは、コンタクトホールＣＨの内部において、エミッタ領域ＮＥの側面に接触するだけでなく、エミッタ領域ＮＥの上面にも接触する。これにより、プラグＰＧとエミッタ領域ＮＥとの接触抵抗を低減することができる。
プラグＰＧは、バリアメタル膜ＢＭと導電性膜ＣＦとの積層膜からなる。バリアメタル膜は、例えば、チタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜からなる。導電性膜ＣＦは、例えばタングステン膜からなる。
コンタクトホールＣＨの内部において、エミッタ領域ＮＥの上面上および側面上と、ベース領域ＰＢ上と、高濃度拡散領域ＰＲ上とには、バリアメタル膜ＢＭに含まれる金属材料と、シリコンとからなるシリサイド膜ＳＩが形成されている。より具体的には、シリサイド膜ＳＩは、バリアメタル膜ＢＭに含まれるチタン膜と、エミッタ領域ＮＥ、ベース領域ＰＢおよび高濃度拡散領域ＰＲを構成しているシリコンとの合金膜であり、チタンシリサイド膜である。
従来技術に対する課題としては、プラグＰＧに形成時に、層間絶縁膜ＩＬの上面が平坦でないと、導電性膜ＣＦ（タングステン膜）の一部が残渣として残されるという問題があった。また、層間絶縁膜ＩＬの上面が平坦でないと、各領域ごとに層間絶縁膜ＩＬの厚さが異なることになるので、各領域ごとにコンタクトホールＣＨを個別に形成する必要があった。また、ＣＭＰ法を用いた研磨処理によって、層間絶縁膜ＩＬの上面を平坦化することも考えられるが、製造コストが増加するという問題があった。
これらに対して実施の形態１では、絶縁膜ＩＦ２の厚さを厚くし、絶縁膜ＩＦ２を層間絶縁膜ＩＬの主体となる膜にしている。ＢＰＳＧ膜のような軟化点の低い絶縁膜ＩＦ２に対してリフロー処理を行うことで、絶縁膜ＩＦ２の上面が平坦化する。従って、導電性膜ＣＦ（タングステン膜）の残渣が発生する問題、および、各領域ごとにコンタクトホールＣＨを個別に形成する必要があるという問題を解消することができる。従って、半導体装置の信頼性を向上させることができる。また、ＣＭＰ法による高価な研磨処理を必要としないので、製造コストの増加を抑制することができる。また、様々なファブでも実施し易いような、汎用性が比較的高い製造方法を提供することができる。
＜半導体装置の製造方法＞
以下に図４～図１５を用いて、実施の形態１における半導体装置１００の製造方法について説明する。なお、以下では主に領域１Ａについて説明するが、必要に応じて領域２Ａについても説明する。
図４に示されるように、まず、ｎ型の半導体層ＮＤを有する半導体基板ＳＵＢを用意する。半導体層ＮＤは、ｐ型の半導体基板ＳＵＢを用意した後、エピタキシャル成長法によって半導体基板ＳＵＢ上にエピタキシャル層を成長させることで形成される。または、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢを半導体層ＮＤとして用いることもできる。次に、フォトリソグラフィ法およびイオン注入法によって、半導体層ＮＤに、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。
図５に示されるように、まず、半導体層ＮＤ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、フォトリソグラフィ法およびドライエッチング処理によって上記絶縁膜をパターニングすることで、ハードマスクを形成する。次に、上記ハードマスクをマスクとして半導体層ＮＤに対して異方性エッチング処理を行うことで、半導体層ＮＤにトレンチＴＲを形成する。その後、ウェットエッチング処理などによって、上記ハードマスクを除去する。
図６に示されるように、まず、半導体基板ＳＵＢに対して、例えば１０００～１２００℃の熱処理を施すことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理によって、ホールバリア領域ＮＨＢは、トレンチＴＲの底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴＲの底部を覆うように、トレンチＴＲの底部よりも深い位置まで拡散する。
次に、半導体層ＮＤに対して熱酸化処理を行うことで、トレンチＴＲの内部および半導体層ＮＤ上に、ゲート絶縁膜ＧＩを形成する。次に、トレンチＴＲの内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上に、ｎ型の不純物が導入された多結晶シリコン膜のような導電性膜ＰＬを形成する。ゲート絶縁膜ＧＩの厚さは、例えば１０００Åである。
なお、ここでは図示していないが、領域２Ａの半導体層ＮＤ上にもゲート絶縁膜ＧＩが形成され、ゲート絶縁膜ＧＩ上に導電性膜ＰＬが形成される。領域２Ａの導電性膜ＰＬの厚さは、例えば３０００～６０００Åである。
図７に示されるように、まず、ドライエッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＰＬを除去する。トレンチＴＲの内部に形成されていた導電性膜ＰＬが、ゲート電極ＧＥ１、ＧＥ２として残される。次に、等方性エッチング処理または異方性エッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
なお、導電性膜ＰＬのドライエッチング処理は、領域１Ａが開口され、且つ、領域２Ａの一部を覆うようなパターンを備えたレジストパターンを用いて行われる。これにより、領域２Ａの導電性膜ＰＬがパターニングされ、抵抗素子１０が形成される。（後述の図１０を参照。）
図８に示されるように、まず、例えば熱酸化法によって、半導体層ＮＤ上に、熱酸化膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、ゲート絶縁膜ＧＩの厚さよりも薄く、ゲート絶縁膜ＧＩの厚さの半分以下であり、例えば１００～５００Åである。半導体層ＮＤ上の厚いゲート絶縁膜ＧＩを除去し、半導体層ＮＤ上に薄い絶縁膜ＩＦ１を形成し直しておくことで、後の工程において、第２コンタクトホールＣＨ２を形成し易くなる。
次に、絶縁膜ＩＦ１をスルー膜として、フォトリソグラフィ法およびイオン注入法によって、半導体層ＮＤ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）に、ｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ法およびイオン注入法によって、アクティブセル領域ＡＣのベース領域ＰＢの表面に、ｎ型のエミッタ領域ＮＥを形成する。
なお、ベース領域ＰＢのイオン注入は、ボロンを用いて行われ、エネルギーを５０～３００ｋｅＶとし、ドーズ量を１×１０１３ｃｍ２とした条件で行われる。その後、例えば１０００℃、１００～２００分の熱処理を行い、ベース領域ＰＢに含まれる不純物を拡散させる。エミッタ領域ＮＥのイオン注入は、砒素若しくはリン、または、それらの両方を用いて行われ、エネルギーを１００ｋｅＶとし、ドーズ量を１×１０１５ｃｍ２とした条件で行われる。その後、例えば９５０℃、３０秒の熱処理を行い、各不純物領域に含まれる不純物を活性化させる。
図９に示されるように、例えばＣＶＤ法によって、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、ボロンおよびリンを含む酸化シリコン膜であり、ＢＰＳＧ膜である。絶縁膜ＩＦ１および絶縁膜ＩＦ２は、それぞれ層間絶縁膜ＩＬの一部を構成する。絶縁膜ＩＦ２の厚さは、絶縁膜ＩＦ１の厚さよりも厚く、例えば６０００～１００００Åである。
次に、絶縁膜ＩＦ２に対して、例えば９００～９５０℃、３０分の熱処理（リフロー処理）を行う。このリフロー処理によって、絶縁膜ＩＦ２が軟化し、絶縁膜ＩＦ２の上面が平坦化される。例えば、リフロー処理後の絶縁膜ＩＦ２の上面は、リフロー処理前の絶縁膜ＩＦ２の上面よりも平坦化されている。
図１０および図１１は、リフロー処理の前後における絶縁膜ＩＦ２の状態を示している。図１０に示されるように、リフロー処理前では、領域１Ａと領域２Ａとの間で、絶縁膜ＩＦ２の上面に段差が発生している。しかし、図１１に示されるように、リフロー処理を行うことで、絶縁膜ＩＦ２の上面が平坦化される。このように、実施の形態１では、ＣＭＰ法による高価な研磨処理を行っていないので、製造コストの増加を抑制することができる。
ここで、領域２Ａには、抵抗素子１０が形成されており、絶縁膜ＩＦ２は抵抗素子１０を覆うように形成されている。リフロー処理後では、抵抗素子１０上に形成されている絶縁膜ＩＦ２の厚さが相対的に薄くなるので、リフロー処理後に抵抗素子１０が露出しないように、絶縁膜ＩＦ２の厚さを調整しておく必要がある。従って、リフロー処理前では、抵抗素子１０上に形成されている絶縁膜ＩＦ２の厚さは、抵抗素子１０の厚さよりも厚いことが好ましく、抵抗素子１０の厚さの２倍程度であることが好ましい。
図１２に示されるように、フォトリソグラフィ法およびドライエッチング処理によって、絶縁膜ＩＦ２、絶縁膜ＩＦ１、エミッタ領域ＮＥおよびベース領域ＰＢに、第１コンタクトホールＣＨ１を形成する。
次に、フォトリソグラフィ法およびイオン注入法によって、コンタクトホールＣＨ１の底部において、ｐ型のボディ領域ＰＲを形成する。その後、各不純物領域を活性化させるための熱処理を行なう。ボディ領域ＰＲのイオン注入は、二フッ化ボロンを用いて行われ、エネルギーを５０～１００ｋｅＶとし、ドーズ量を１×１０１５ｃｍ２とした条件で行われる。その後、例えば９５０℃、３０秒の熱処理を行い、各不純物領域に含まれる不純物を活性化させる。
図１３に示されるように、絶縁膜ＩＦ２および絶縁膜ＩＦ１に対して等方性エッチング処理を行うことで、絶縁膜ＩＦ２および絶縁膜ＩＦ１を後退させる。この等方性エッチング処理には、例えばフッ酸を含む水溶液が使用される。これにより、絶縁膜ＩＦ２および絶縁膜ＩＦ１に、第２コンタクトホールＣＨ２を形成する。第２コンタクトホールＣＨ２は、その開口幅が第１コンタクトホールＣＨ１の開口幅よりも大きくなっており、第１コンタクトホールＣＨ１と連通している。
図１２および図１３の工程によって、アクティブセルＡＣにおいて、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達するコンタクトホールＣＨが形成される。インアクティブセルＩＡＣにおいても、層間絶縁膜ＩＬを貫通し、且つ、ベース領域ＰＢに達するコンタクトホールＣＨが形成される。
なお、等方性エッチング処理による絶縁膜ＩＦ２および絶縁膜ＩＦ１の後退量は、３００Å以上であることが好ましい。この結果、第２コンタクトホールＣＨ２の開口幅は、第１コンタクトホールＣＨ１の開口幅よりも大きくなり、第１コンタクトホールＣＨ１の開口幅よりも６００Å以上大きくなる。
ところで、絶縁膜ＩＦ２はボロンおよびリンを含む膜であるので、上記等方性エッチング処理では、絶縁膜ＩＦ２のエッチングレートは、絶縁膜ＩＦ１のエッチングレートと異なっており、絶縁膜ＩＦ１のエッチングレートよりも速い。従って、絶縁膜ＩＦ１の厚さが厚すぎると、絶縁膜ＩＦ１が除去しきれずに残存し、エミッタ領域ＮＥの上面が露出されなくなる恐れがある。
図１４に示されるように、絶縁膜ＩＦ２がエッチングされるに連れて、絶縁膜ＩＦ１の上面が露出する。そうすると、絶縁膜ＩＦ１は、図１４の矢印のように、上方向および横方向からエッチングされる。絶縁膜ＩＦ１の厚さを適切に設定しておくことで、等方性エッチング処理によって絶縁膜ＩＦ１を除去できる。このように、絶縁膜ＩＦ２のエッチングレートと、絶縁膜ＩＦ１のエッチングレートとの差を、実効的に小さくすることができる。
絶縁膜ＩＦ１の代わりに、ゲート絶縁膜ＧＩをトレンチＴＲの外部の半導体層ＮＤ上に残しておくことも考えられる。しかし、通常、ＩＧＢＴのような高い電圧で駆動するデバイスでは、ゲート絶縁膜ＧＩの厚さは、１０００Åのように厚く設定されている。従って、等方性エッチング処理によって、トレンチＴＲの外部のゲート絶縁膜ＧＩを完全に除去することが難しくなる。実施の形態１では、ゲート絶縁膜ＧＩの厚さよりも薄い厚さ（例えば１００～５００Å）を有する絶縁膜ＩＦ１を使用することで、第２コンタクトホールＣＨ２の形成時に、エミッタ領域ＮＥの上面を露出させ易くなる。
図１５は、図１３に続く製造工程を示している。図１５に示されるように、まず、コンタクトホールＣＨの内部および層間絶縁膜ＩＬ上に、バリアメタル膜ＢＭを形成する。例えばスパッタリング法によってコンタクトホールＣＨの内部および層間絶縁膜ＩＬ上にチタン膜を形成し、例えばスパッタリング法によって上記チタン膜上に窒化チタン膜を形成することで、バリアメタル膜ＢＭを形成できる。
次に、バリアメタル膜ＢＭに対して、熱処理を行うことで、コンタクトホールＣＨの内部において、エミッタ領域ＮＥの上面上および側面上と、ベース領域ＰＢ上と、高濃度拡散領域ＰＲ上とに、シリサイド膜ＳＩを形成する。シリサイド膜ＳＩは、バリアメタル膜ＢＭに含まれる金属材料（チタン膜）と、シリコンとの合金膜であり、チタンシリサイド膜である。
次に、コンタクトホールＣＨの内部を埋め込むように、例えばＣＶＤ法によって、バリアメタル膜ＢＭ上に、例えばタングステン膜からなる導電性膜ＣＦを形成する。
図１６に示されるように、まず、ドライエッチング処理によって、コンタクトホールＣＨの外部に形成されている導電性膜ＣＦおよびバリアメタル膜ＢＭを除去する。これにより、コンタクトホールＣＨの内部に埋め込まれ、エミッタ領域ＮＥおよびベース領域ＰＢに電気的に接続されるプラグＰＧを形成する。
ここで、導電性膜ＣＦは絶縁膜ＩＦ２上にも形成されていたが、絶縁膜ＩＦ２の上面が平坦化されているので、導電性膜ＣＦを除去し易くなっている。従って、絶縁膜ＩＦ２上に導電性膜ＣＦの残渣が発生するという問題を抑制することができる。
次に、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム膜をパターニングすることで、エミッタ電極ＥＥを形成する。エミッタ電極ＥＥは、プラグＰＧを介してエミッタ領域ＮＥおよびベース領域ＰＢに電気的に接続される。
なお、ここでは図示していないが、図１２および図１３と同じ工程で、ゲート電極ＧＥの一部に達するゲート電極用のコンタクトホールも形成される。また、図１５および図１６と同じ工程で、ゲート電極用のコンタクトホールの内部にプラグが形成され、エミッタ電極ＥＥと同層のゲート配線ＧＷが形成される。
なお、領域２Ａにおいては、図１２および図１３と同じ工程で、抵抗素子１０上にコンタクトホールＣＨ３が形成され、図１５および図１６と同じ工程で、コンタクトホールＣＨ３の内部にプラグＰＧが形成される。また、領域２ＡのコンタクトホールＣＨ３の開口幅は、領域１ＡのコンタクトホールＣＨ２の開口幅と同じである必要は無く、自由に設定できる。
ここで、仮に、図１０のような状態で領域２Ａおよび領域１Ａに同時にコンタクトホールを形成しようとすると、絶縁膜ＩＦ２の上面に段差が発生しているので、コンタクトホールを形成するためのレジストパターンの現像時に、焦点の合わせずれが発生し易くなる。それ故、各領域ごとにコンタクトホールを個別に形成する必要が生じる。しかし、実施の形態１では、絶縁膜ＩＦ２の上面が平坦化されているので、そのような問題が無く、領域２Ａおよび領域１Ａに同時にコンタクトホールを形成できる。
その後、半導体基板ＳＵＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電極ＣＥを形成する。まず、半導体基板ＳＵＢの裏面に対して研磨処理を実施し、半導体基板ＳＵＢの厚さを薄くする。次に、半導体基板ＳＵＢの裏面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。次に、半導体基板ＳＵＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法によって、例えば窒化チタン膜のような金属膜からなるコレクタ電極ＣＥを形成する。
以上により、図２および図３の構造が得られ、実施の形態１における半導体装置１００が製造される。
（実施の形態２）
以下に図１７を用いて、実施の形態２における半導体装置１００について説明する。なお、以下では、主に実施の形態１との相違点について説明し、実施の形態１と重複する点についての説明を省略する。
図１７に示されるように、実施の形態２の層間絶縁膜ＩＬは、絶縁膜ＩＦ１と絶縁膜ＩＦ２との間に、絶縁膜ＩＦ３を更に含んでいる。絶縁膜ＩＦ３は、リンを含む酸化シリコン膜であり、ＰＳＧ膜である。また、実施の形態２の絶縁膜ＩＦ１は、ＣＶＤ法によって形成されたＴＥＯＳ（Tetra Ethoxy Silane）膜である。
実施の形態２では、絶縁膜ＩＦ１の厚さは、例えば６０～１００Åであり、絶縁膜ＩＦ３の厚さは、例えば１０００～２０００Åである。また、絶縁膜ＩＦ２の厚さは、絶縁膜ＩＦ１および絶縁膜ＩＦ３の各々の厚さよりも厚く、例えば６０００～８０００Åである。
このような絶縁膜ＩＦ３を形成するためには、図８の絶縁膜ＩＦ１を形成する工程と、図９の絶縁膜ＩＦ２を形成する工程との間に、絶縁膜ＩＦ３を形成する工程を行う。すなわち、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって絶縁膜ＩＦ３を形成する。その後、絶縁膜ＩＦ３上に絶縁膜ＩＦ２を形成する。
また、図１３の等方性エッチング処理は、絶縁膜ＩＦ３に対しても行われる。これにより、第２コンタクトホールＣＨ２は、絶縁膜ＩＦ３にも形成される。
実施の形態２でも、絶縁膜ＩＦ２の厚さを厚くし、絶縁膜ＩＦ２を層間絶縁膜ＩＬの主体となる膜にしているので、実施の形態２でも実施の形態１と同様の効果を得ることができる。
また、実施の形態１では、絶縁膜ＩＦ１が熱酸化法によって形成されていた。それ故、トレンチＴＲの上部付近おいて、ゲート絶縁膜ＧＩが再酸化されて厚くなり易い。そうすると、閾値電圧にバラツキが発生するという問題が生じ易くなる。これに対して実施の形態２では、絶縁膜ＩＦ１をＣＶＤ法によって形成している。このため、実施の形態２は、上記問題が生じ難いという利点を有する。
一方で、ＣＶＤ膜の膜質は、熱酸化膜の膜質よりも疎である。それ故、絶縁膜ＩＦ１の厚さを６０～１００Å程度にすると、絶縁膜ＩＦ２からのリンの拡散を防止するという機能が十分に発揮されない恐れがある。従って、絶縁膜ＩＦ１と絶縁膜ＩＦ２との間に絶縁膜ＩＦ３を形成することで、リンの拡散を防止できる。なお、絶縁膜ＩＦ３（ＰＳＧ膜）からのリンの拡散は、絶縁膜ＩＦ２（ＢＰＳＧ膜）に比べて少ないので、薄い絶縁膜ＩＦ１でも絶縁膜ＩＦ３からのリンの拡散を防止できる。
（実施の形態３）
以下に図１８を用いて、実施の形態３における半導体装置１００について説明する。なお、以下では、主に実施の形態１との相違点について説明し、実施の形態１と重複する点についての説明を省略する。
図１８に示されるように、実施の形態３では、絶縁膜ＩＦ１は、ゲート絶縁膜ＧＩの一部である。そして、トレンチＴＲの外部の半導体層ＮＤ上に形成された絶縁膜ＩＦ１の厚さは、トレンチＴＲの内部に形成されたゲート絶縁膜ＧＩの厚さよりも薄くなっている。実施の形態３でも絶縁膜ＩＦ１の厚さは、１００～５００Åである。
このような絶縁膜ＩＦ１を形成するためには、図７の工程で、半導体層ＮＤ上に形成されたゲート絶縁膜ＧＩに対して、等方性エッチング処理を行う。実施の形態１ではゲート絶縁膜ＧＩを完全に除去していたが、実施の形態３では、ゲート絶縁膜ＧＩの厚さを薄くし、ゲート絶縁膜ＧＩを残存させる。この残存したゲート絶縁膜ＧＩが、絶縁膜ＩＦ１となる。
実施の形態３では、実施の形態１と比較して、絶縁膜ＩＦ１を形成し直す必要が無い分、製造工程の簡略化を図れる。従って、実施の形態３は、製造コストを抑制できるという点で、実施の形態１よりも優れている。
一方で、等方性エッチング処理によって絶縁膜ＩＦ１の厚さを調整することは、絶縁膜ＩＦ１を形成し直す場合と比較して難しい。すなわち、絶縁膜ＩＦ１の厚さにバラつきが生じ易くなる。絶縁膜ＩＦ１の厚さにバラつきがあると、その後のイオン注入での不純物の注入深さにバラつきが生じたり、第２コンタクトホールの形成時に、第２コンタクトホールの開口幅にバラつきが生じたりする恐れがある。従って、実施の形態１は、絶縁膜ＩＦ１の厚さの精度を高めるという点で、実施の形態３よりも優れている。
（実施の形態４）
以下に図１９を用いて、実施の形態４における半導体装置１００について説明する。なお、以下では、主に実施の形態１との相違点について説明し、実施の形態１と重複する点についての説明を省略する。
実施の形態１では、図８の工程において、絶縁膜ＩＦ１を形成した後、絶縁膜ＩＦ１をスルー膜としてイオン注入を行うことで、ベース領域ＰＢおよびエミッタ領域ＮＥを形成していた。
実施の形態４では、図１９に示されるように、イオン注入の前に、例えば熱酸化法またはＣＶＤ法によって、半導体層ＮＤ上に、酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。次に、この絶縁膜ＩＦ４をスルー膜としてイオン注入を行う。次に、イオン注入後、等方性エッチング処理によって絶縁膜ＩＦ４を除去する。次に、半導体層ＮＤ上に、絶縁膜ＩＦ１を形成する。後の工程は、実施の形態１と同様である。
実施の形態１のように絶縁膜ＩＦ１をスルー膜としてイオン注入を行うと、絶縁膜ＩＦ１の膜質が劣化し、絶縁膜ＩＦ２からのリンの拡散を防止する機能が低下する恐れがある。従って、実施の形態４のように、イオン注入時に絶縁膜ＩＦ１とは別の絶縁膜ＩＦ４を用いることで、絶縁膜ＩＦ１の膜質の劣化を防止することができる。
なお、実施の形態４の技術を、実施の形態２に適用することもできる。
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、領域１Ａに形成されるデバイスとしてＩＧＢＴを例示したが、上記実施の形態で開示した技術は、ＩＧＢＴに限られず、縦型のトレンチゲートを有するパワーＭＯＳＦＥＴにも適用できる。
１００ 半導体装置
１０ 抵抗素子
１Ａ 領域（セル領域）
２Ａ 領域（半導体素子形成領域）
ＡＣ アクティブセル
ＢＭ バリアメタル膜
ＣＥ コレクタ電極
ＣＦ 導電性膜
ＣＨ コンタクトホール
ＣＨ１ 第１コンタクトホール
ＣＨ２ 第２コンタクトホール
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＦ１～ＩＦ４ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ 半導体層（ドリフト領域）
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ プラグ
ＰＬ 導電性膜
ＰＲ 高濃度拡散領域
ＳＩ シリサイド膜
ＳＵＢ 半導体基板
ＴＲ トレンチ

Claims (11)

  1. 第１導電型の半導体層を有する半導体基板と、
    前記半導体層に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１不純物領域と、
    前記第１不純物領域に形成された前記第１導電型の第２不純物領域と、
    前記第１不純物領域および前記第２不純物領域を貫通し、且つ、前記半導体層に達するトレンチと、
    前記トレンチの内部に形成されたゲート絶縁膜と、
    前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体層上に形成された層間絶縁膜と、
    前記層間絶縁膜および前記第２不純物領域を貫通し、且つ、前記第１不純物領域に達するコンタクトホールと、
    前記コンタクトホールの内部を埋め込み、且つ、前記第１不純物領域および前記第２不純物領域に電気的に接続されたプラグと、
    を備え、
    前記層間絶縁膜は、前記半導体層上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜とを含み、
    前記第１絶縁膜は、酸化シリコン膜であり、
    前記第２絶縁膜は、ＢＰＳＧ膜であり、
    前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも厚く、
    前記コンタクトホールは、前記第２不純物領域を貫通し、且つ、前記第１不純物領域に達する第１コンタクトホールと、前記第１絶縁膜および前記第２絶縁膜に形成され、且つ、前記第１コンタクトホールと連通する第２コンタクトホールとからなり、
    前記第２コンタクトホールの開口幅は、前記第１コンタクトホールの開口幅よりも大きく、
    前記第１絶縁膜は、前記ゲート絶縁膜の一部であり、
    前記トレンチの外部の前記半導体層上に形成された前記第１絶縁膜の厚さは、前記トレンチの内部に形成された前記ゲート絶縁膜の厚さよりも薄い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さの半分以下である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記層間絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との間に、第３絶縁膜を更に含み、
    前記第３絶縁膜は、ＰＳＧ膜であり、
    前記第２絶縁膜の厚さは、前記第３絶縁膜の厚さよりも厚く、
    前記第２コンタクトホールは、前記第３絶縁膜にも形成されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記プラグは、バリアメタル膜と導電性膜との積層膜からなり、
    前記コンタクトホールの内部において、前記第１不純物領域の上面上および側面上には、前記バリアメタル膜に含まれる金属材料と、シリコンとの合金膜であるシリサイド膜が形成されている、半導体装置。
  5. （ａ）第１導電型の半導体層を有する半導体基板を用意する工程、
    （ｂ）前記半導体層に、トレンチを形成する工程、
    （ｃ）前記トレンチの内部に、ゲート絶縁膜を形成する工程、
    （ｄ）前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上にゲート電極を形成する工程、
    （ｅ）前記半導体層上に、第１絶縁膜を形成する工程、
    （ｆ）前記半導体層に、前記第１導電型と反対の導電型である第２導電型の第１不純物領域を形成する工程、
    （ｇ）前記第１不純物領域に、前記第１導電型の第２不純物領域を形成する工程、
    （ｈ）前記第１絶縁膜上に、前記第１絶縁膜の厚さよりも厚い厚さを有する第２絶縁膜を形成することで、前記半導体層上に、前記第２絶縁膜および前記第１絶縁膜を含む層間絶縁膜を形成する工程、
    （ｉ）前記層間絶縁膜および前記第２不純物領域を貫通し、且つ、前記第１不純物領域に達するコンタクトホールを形成する工程、
    （ｊ）前記コンタクトホールの内部を埋め込むように、前記第１不純物領域および前記第２不純物領域に電気的に接続されるプラグを形成する工程、
    を備え、
    前記第１絶縁膜は、酸化シリコン膜であり、
    前記第２絶縁膜は、ＢＰＳＧ膜であり、
    前記（ｉ）工程は、
    （ｉ１）前記第２絶縁膜、前記第１絶縁膜、前記第２不純物領域および前記第１不純物領域に、第１コンタクトホールを形成する工程、
    （ｉ２）前記（ｉ１）工程後、前記第２絶縁膜および前記第１絶縁膜に対して等方性エッチング処理を行うことで、前記第２絶縁膜および前記第１絶縁膜に、その開口幅が前記第１コンタクトホールの開口幅よりも大きく、且つ、前記第１コンタクトホールと連通する第２コンタクトホールを形成する工程、
    を有し、
    前記（ｃ）工程では、前記ゲート絶縁膜は、前記トレンチの外部の前記半導体層上にも形成され、
    前記（ｅ）工程では、前記トレンチの外部の前記半導体層上に形成された前記ゲート絶縁膜に対して、等方性エッチング処理を行うことで、前記第１絶縁膜が形成され、
    前記トレンチの外部の前記半導体層上に形成された前記第１絶縁膜の厚さは、前記トレンチの内部に形成された前記ゲート絶縁膜の厚さよりも薄い、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さの半分以下である、半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜は、熱酸化法によって形成される、半導体装置の製造方法。
  8. 請求項５に記載の半導体装置の製造方法において、
    前記（ｈ）工程では、ＣＶＤ法によって前記第２絶縁膜を形成した後に、前記第２絶縁膜に対して熱処理が行われ、
    前記熱処理後の前記第２絶縁膜の上面は、前記熱処理前の前記第２絶縁膜の上面よりも平坦化されている、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記半導体基板のうち前記トレンチが形成されている領域と異なる半導体素子形成領域において、前記半導体層上に、前記ゲート電極と同層の第１導電性膜が形成され、
    前記（ｈ）工程では、前記半導体素子形成領域において、前記第１導電性膜を覆うように前記第２絶縁膜が形成され、
    前記熱処理前では、前記第１導電性膜上に形成されている前記第２絶縁膜の厚さは、前記第１導電性膜の厚さよりも厚い、半導体装置の製造方法。
  10. 請求項５に記載の半導体装置の製造方法において、
    前記（ｈ）工程は、前記第２絶縁膜の形成前に、前記第１絶縁膜上に、その厚さが前記第２絶縁膜の厚さよりも薄く、且つ、ＰＳＧ膜からなる第３絶縁膜を形成する工程を更に有し、
    前記第２絶縁膜は、前記第３絶縁膜上に形成され、
    前記層間絶縁膜は、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を含み、
    前記（ｉ１）工程では、前記第３絶縁膜にも前記第１コンタクトホールが形成され、
    前記（ｉ２）工程では、前記等方性エッチング処理は、前記第３絶縁膜に対しても行われ、前記第２コンタクトホールは、前記第３絶縁膜にも形成される、半導体装置の製造方法。
  11. 請求項５に記載の半導体装置の製造方法において、
    前記（ｊ）工程は、
    （ｊ１）前記コンタクトホールの内部に、バリアメタル膜を形成する工程、
    （ｊ２）前記バリアメタル膜に対して熱処理を行うことで、前記コンタクトホールの内部において、前記第１不純物領域の上面上および側面上に、前記バリアメタル膜に含まれる金属材料と、シリコンとの合金膜であるシリサイド膜を形成する工程、
    （ｊ３）前記コンタクトホールの内部を埋め込むように、前記バリアメタル膜上に第２導電性膜を形成する工程、
    を有する、半導体装置の製造方法。
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