JP7722623B2 - 表示基板、その製作方法、及び表示装置 - Google Patents

表示基板、その製作方法、及び表示装置

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Description

本開示は、表示技術分野に関し、特に、表示基板、その製作方法及び表示装置に関する
。
アクティブマトリックス有機発光ダイオード（Ａｃｔｉｖｅ－Ｍａｔｒｉｘ Ｏｒｇａ
ｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＡＭＯＬＥＤ）表示パネルは、低
い消費電力、低い製造コスト、広い色域などのメリットを持ち、様々な分野で幅広く適用
されている。
ＡＭＯＬＥＤ表示パネルは、表示領域に位置する画素回路及び周辺領域に位置する走査
駆動回路を含み、前記画素回路は、アレイで分布されている複数のサブ画素回路を含み、
前記走査駆動回路は複数のシフトレジスタユニットを含み、各シフトレジスタユニットは
、対応するサブ画素回路に発光制御信号を提供することに用いられる。前記走査駆動回路
がＡＭＯＬＥＤ表示パネルの周辺領域に設置されているので、走査駆動回路の配列方式が
ＡＭＯＬＥＤ表示パネルの額縁の幅を決めるようになっている。
第１態様において、本開示の実施例には、表示基板であって、ベースに設けられている
走査駆動回路及び表示領域を含み、前記走査駆動回路は、複数のシフトレジスタユニット
を含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユ
ニットは、信号出力線及び出力回路を含み、前記出力回路は、出力トランジスタ及び出力
リセットトランジスタを含み、
前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、信号線の重なり領域に設けられた複数の第１信号線ビアホール
を介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、前記信号
線の重なり領域に設けられた複数の第２信号線ビアホールを介して前記出力リセットトラ
ンジスタの第２電極に結合され、前記複数の第１信号線ビアホールが第１方向に沿って順
次に配列され、前記複数の第２信号線ビアホールが第１方向に沿って順次に配列され、
前記信号線の重なり領域は、第１信号線の重なり領域及び第２信号線の重なり領域を含
み、前記第１信号線の重なり領域は、前記第１出力線部分の前記ベースでの正投影と、前
記出力トランジスタの第２電極が含まれる第１ソース・ドレイン金属パターンの前記ベー
スでの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記第１出力線部
分の前記ベースでの正投影と、前記出力リセットトランジスタの第２電極が含まれる第２
ソース・ドレイン金属パターンの前記ベースでの正投影との重なり領域であり、
第１方向に沿って順次に配列されるいずれか二つの第１信号線ビアホールの第１方向で
の最大距離と第３長さとの割合が第１所定割合であり、二つの隣接する第１信号線ビアホ
ールの間の第１方向での最小距離が第１所定距離であり、前記第３長さが、前記第１信号
線の重なり領域の第１方向での長さであり、
第１方向に沿って順次に配列されるいずれか二つの第２信号線ビアホールの第１方向で
の最大距離と第４長さとの割合が第２所定割合であり、二つの隣接する第２信号線ビアホ
ールの間の第１方向での最小距離が第２所定距離であり、前記第４長さが、前記第２信号
線の重なり領域の第１方向での長さであり、
前記第１所定割合が０．０５以上かつ０．９以下であり、
前記第１所定距離が１．５μｍ以上かつ４５μｍ以下であり、
前記第２所定割合が０．０５以上かつ０．９以下であり、
前記第２所定距離が１．５μｍ以上かつ６５μｍ以下である、表示基板を提供する。
選択的に、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタの
アクティブ層は、第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前
記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の
前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アク
ティブ長さであり、
前記出力トランジスタのアクティブ層の第２方向に沿う最小の幅と、前記出力リセット
トランジスタのアクティブ層の第２方向に沿う最小の幅とのうち、小さいものを出力アク
ティブ幅とし、前記第１方向と前記第２方向は互いに交差する。
選択的に、前記出力アクティブ長さと前記出力アクティブ幅との割合が所定割合の範囲
内にあり、
前記所定割合の範囲が３以上かつ１１以下である。
選択的に、前記出力アクティブ幅が所定の幅の範囲内にあり、
前記所定の幅の範囲が１２μｍ以上かつ４５μｍである。
選択的に、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタの
アクティブ層が一つの連続した第１半導体層により形成され、前記第１半導体層が第１方
向に沿って延在され、
前記第１半導体層の第１方向での長さが出力アクティブ長さであり、
前記第１半導体層の第２方向での最小の長さが前記出力アクティブ長さである。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタをさら
に含み、
前記第１トランジスタは、第１アクティブパターンを含み、前記第１アクティブパター
ンが第２方向に沿って延在され、
前記第１トランジスタは、前記出力回路の表示領域から離れた側に位置している。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第２トランジスタ及び第
３トランジスタをさらに含み、前記第２トランジスタの第２電極が前記第３トランジスタ
の第２電極に結合され、
前記第２トランジスタのゲート電極の前記ベースでの正投影と、前記第３トランジスタ
のゲート電極の前記ベースでの正投影との間の第２方向での最大距離が第３所定距離であ
り、
前記第２トランジスタ及び前記第３トランジスタは、前記出力回路の表示領域から離れ
た側に位置している。
選択的に、前記第３所定距離が１４μｍ以上かつ５０μｍ以下である。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ、第２
トランジスタ及び第１コンデンサをさらに含み、
前記第１トランジスタの第２電極及び前記第２トランジスタの第１電極がそれぞれ前記
第１コンデンサの第２極板に結合され、前記第１トランジスタのゲート電極が前記第１コ
ンデンサの第１極板に結合され、
前記第１トランジスタ、前記第１コンデンサ及び前記第２トランジスタが第１方向に沿
って順次に配列され、
前記第１トランジスタ、前記第１コンデンサ及び前記第２トランジスタが、前記出力回
路の表示領域から離れた側に位置している。
選択的に、前記走査駆動回路は、第１電圧信号線をさらに含み、前記少なくとも一つの
シフトレジスタユニットは、出力リセットコンデンサをさらに含み、前記出力リセットコ
ンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、前記出力
リセットコンデンサの第２極板が前記第１電圧信号線に結合され、
前記出力リセットコンデンサの第２極板の第２方向での最大の幅が第１所定の幅であり
、前記出力リセットコンデンサの第２極板の第１方向での最大の長さが第２所定の長さで
あり、
前記出力リセットコンデンサは前記出力回路の表示領域から離れた側に位置しており、
前記出力リセットコンデンサの第２極板の前記ベースでの正投影が前記出力リセットコ
ンデンサの第１極板の前記ベースでの正投影内にある。
選択的に、前記第１所定の幅が３μｍ以上かつ６０μｍ以下であり、前記第２所定の長
さが３μｍ以上かつ２０μｍ以下である。
選択的に、前記第１電圧信号線が第１方向に沿って延在され、前記第１電圧信号線は前
記出力リセットコンデンサの表示領域から離れた側に位置している。
選択的に、前記出力トランジスタ及び前記出力リセットトランジスタが第１方向に沿っ
て配列され、前記走査駆動回路は、第２電圧信号線をさらに含み、前記少なくとも一つの
シフトレジスタユニットは、出力リセットコンデンサをさらに含み、
前記出力リセットコンデンサの第２極板が前記第１電圧信号線に結合され、
前記出力トランジスタの第１電極が第２電圧信号線に結合され、前記出力リセットトラ
ンジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記出力トランジスタ及び前記出力リセットトランジスタが前記第２電圧信号線の表示
領域から離れた側に位置している。
選択的に、前記出力トランジスタのゲート電極は、少なくとも一つの出力ゲート電極パ
ターンを含み、前記出力トランジスタの第１電極は、少なくとも一つの第１電極パターン
を含み、前記出力トランジスタの第２電極は、少なくとも一つの第２電極パターンを含み
、
前記出力ゲート電極パターンは、隣接する前記第１電極パターンと前記第２電極パター
ンとの間に位置しており、
前記第１電極パターン、前記出力ゲート電極パターン及び前記第２電極パターンはいず
れも第２方向に沿って延在されている。
選択的に、前記出力リセットトランジスタのゲート電極は、少なくとも一つの出力リセ
ットゲート電極パターンを含み、前記出力リセットトランジスタの第１電極は、少なくと
も一つの第３電極パターンを含み、前記出力リセットトランジスタの第２電極は、少なく
とも一つの第４電極パターンを含み、
前記出力リセットゲート電極パターンは、隣接する前記第３電極パターンと前記第４電
極パターンとの間に位置しており、
前記第３電極パターン、前記出力リセットゲート電極パターン及び前記第４電極パター
ンはいずれも第２方向に沿って延在され、
前記出力リセットトランジスタのうち、前記出力トランジスタのゲート電極に最も近接
する前記第４電極パターンが前記出力トランジスタの第２電極パターンとして兼用される
。
選択的に、前記出力トランジスタのアクティブ層は、第１方向に沿って対向して設けら
れる少なくとも二つの第１導電部分及び少なくとも一つの第１チャネル部分を含み、それ
ぞれの前記第１チャネル部分は二つの隣接する前記第１導電部分の間に設けられており、
前記第１チャネル部分が前記出力ゲート電極パターンに一対一対応され、各前記第１チ
ャネル部分の前記ベースでの正投影が、いずれも対応する前記出力ゲート電極パターンの
前記ベースでの正投影の内部に位置しており、
前記出力トランジスタのうちの一部の前記第１導電部分が前記第１電極パターンに一対
一対応され、前記第１電極パターンの前記ベースでの正投影と、対応する前記第１導電部
分の前記ベースでの正投影とが第１重なり領域を有し、前記第１電極パターンは前記第１
重なり領域に設けられている少なくとも一つの第１ビアホールを介して対応する前記第１
導電部分に結合され、
前記出力トランジスタのうちの他の一部の前記第１導電部分が前記第２電極パターンに
一対一対応され、前記第２電極パターンの前記ベースでの正投影と、対応する前記第１導
電部分の前記ベースでの正投影とが第２重なり領域を有し、前記第２電極パターンは前記
第２重なり領域に設けられている少なくとも一つの第２ビアホールを介して対応する前記
第１導電部分に結合される。
選択的に、前記出力リセットトランジスタのアクティブ層は、第１方向に沿って対向し
て設けられる少なくとも二つの第２導電部分及び少なくとも一つの第２チャネル部分を含
み、それぞれの前記第２チャネル部分は二つの隣接する前記第２導電部分の間に設けられ
ており、
前記第２チャネル部分は、前記出力リセットゲート電極パターンに一対一対応され、各
前記第２チャネル部分の前記ベースでの正投影は、いずれも対応する前記出力リセットゲ
ート電極パターンの前記ベースでの正投影の内部に位置しており、
前記出力リセットトランジスタのうちの一部の前記第２導電部分が前記第３電極パター
ンに一対一対応され、前記第３電極パターンの前記ベースでの正投影と、対応する前記第
２導電部分の前記ベースでの正投影とが第３重なり領域を有し、前記第３電極パターンは
、前記第３重なり領域に設けられている少なくとも一つの第３ビアホールを介して対応す
る前記第２導電部分に結合され、
前記出力リセットトランジスタのうちの他の一部の前記第２導電部分が前記第４電極パ
ターンに一対一対応され、前記第４電極パターンの前記ベースでの正投影と、対応する前
記第２導電部分の前記ベースでの正投影とが第４重なり領域を有し、前記第４電極パター
ンは、前記第４重なり領域に設けられている少なくとも一つの第４ビアホールを介して対
応する前記第２導電部分に結合される。
選択的に、前記走査駆動回路は第２電圧信号線をさらに含み、前記少なくとも一つのシ
フトレジスタユニットは、第４トランジスタをさらに含み、
前記第２電圧信号線が電極導電接続部に結合され、前記電極導電接続部が第２方向に沿
って延在され、前記少なくとも一つの第１電極パターンは第１方向に沿って順次に配列さ
れ、
前記電極導電接続部が前記出力トランジスタの第１電極に含まれる１番目の第１電極パ
ターンに結合され、
前記第４トランジスタの第１電極が前記電極導電接続部に結合され、
前記第４トランジスタのゲート電極の前記ベースでの正投影と、前記電極導電接続部の
前記ベースでの正投影との間の第１方向での最小距離が第４所定距離である。
選択的に、前記第４所定距離が１μｍ以上かつ５μｍ以下である。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第４トランジスタ及び第
５トランジスタをさらに含み、
前記第４トランジスタのゲート電極が前記第５トランジスタのゲート電極に結合され、
前記第４トランジスタのゲート電極及び前記第５トランジスタのゲート電極が第１ゲー
ト金属パターンに含まれ、前記第１ゲート金属パターンが第２方向に沿って延在される。
選択的に、前記走査駆動回路は第１クロック信号線をさらに含み、前記第５トランジス
タのゲート電極が前記第１クロック信号線に結合され、
前記第１クロック信号線は第１方向に沿って延在され、前記第１クロック信号線は前記
第５トランジスタの表示領域から離れた側に位置している。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ、第４
トランジスタ、第５トランジスタ、第６トランジスタ及び出力コンデンサをさらに含み、
前記第５トランジスタの第１電極が入力信号端に結合され、前記第５トランジスタの第
２電極が前記第６トランジスタのゲート電極に結合され、
前記第６トランジスタのゲート電極は、互いに結合される第１ゲート電極パターン及び
第２ゲート電極パターンを含み、
前記第１ゲート電極パターン及び前記第２ゲート電極パターンがそれぞれ前記出力コン
デンサの第１極板に結合され、前記出力コンデンサの第１極板が前記出力トランジスタの
ゲート電極に結合され、
前記第６トランジスタの第１電極が第４トランジスタのゲート電極に結合され、前記第
６トランジスタの第２電極が前記第４トランジスタの第２電極に結合され、前記出力コン
デンサの第２極板が前記第１トランジスタの第１電極に結合され、
前記第４トランジスタ、前記第６トランジスタ及び前記第１トランジスタが前記第１方
向に沿って順次に配列され、
前記第５トランジスタ、前記第６トランジスタ及び前記第１トランジスタが前記第１方
向に沿って順次に配列され、
前記出力コンデンサは、前記第６トランジスタと前記出力回路との間に位置している。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第２トランジスタ、第１
トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタをさらに含み
、
前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層が一つ
の連続した第２半導体層により形成され、前記第２半導体層が第１方向に沿って延在され
、
前記第７トランジスタのアクティブ層は、第１方向に沿って順次に設置される１番目の
第９導電部分、第９チャネル部分及び２番目の第９導電部分を含み、
前記２番目の第９導電部分が１番目の第１０導電部分として兼用され、
前記第８トランジスタのアクティブ層は、第１方向に沿って順次に設置される１番目の
第１０導電部分、第１０チャネル部分及び２番目の第１０導電部分を含み、
前記１番目の第９導電部分が前記第７トランジスタの第２電極として用いられ、前記２
番目の第９導電部分が前記第７トランジスタの第１電極として用いられ、前記２番目の第
１０導電部分が前記第８トランジスタの第１電極として用いられ、前記第７トランジスタ
の第１電極が前記第８トランジスタの第２電極として兼用され、
前記第７トランジスタのゲート電極が出力コンデンサの第２極板に結合され、前記第７
トランジスタの第２電極が前記第６トランジスタのゲート電極に結合され、
前記第８トランジスタのゲート電極が前記第１トランジスタのゲート電極に結合され、
前記第８トランジスタの第１電極が第１電圧信号線に結合され、
前記第１電圧信号線が第１方向に沿って延在され、
前記第６トランジスタ、前記第７トランジスタ、前記第８トランジスタ及び前記第２ト
ランジスタは、第１方向に沿って順次に配列される。
選択的に、前記走査駆動回路は第２クロック信号線をさらに含み、前記第２トランジス
タのゲート電極及び第７トランジスタのゲート電極がそれぞれ前記第２クロック信号線に
結合され、
前記第２クロック信号線が第１方向に沿って延在され、前記第２クロック信号線が前記
第２トランジスタの表示領域から離れた側に位置している。
選択的に、前記走査駆動回路は、第２電圧信号線及び信号出力線をさらに含み、
前記信号出力線は、第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分がいずれも第１方向に沿って延在され、前
記第１出力線部分が前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分が第２方向に沿って延在され、
前記第２出力線部分が表示領域のうち、画素回路に発光制御信号を提供することに用い
られ、
前記第１出力線部分及び前記出力回路が前記第２電圧信号線の前記表示領域から離れた
側に位置している。
選択的に、前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号
線及び第２クロック信号線をさらに含み、
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロ
ック信号線がいずれも第１方向に沿って延在され、
前記第１電圧信号線の前記ベースでの正投影、前記第１クロック信号線の前記ベースで
の正投影及び前記第２クロック信号線の前記ベースでの正投影がいずれも前記シフトレジ
スタユニットの前記ベースでの正投影の前記表示領域から離れた側に位置しており、
前記第２電圧信号線の前記ベースでの正投影は、前記シフトレジスタユニットの前記表
示領域に近い側に位置している。
選択的に、前記信号出力線は、少なくとも一つの第２出力線部分をさらに含み、前記第
２出力線部分が前記第１出力線部分に結合され、前記第２出力線部分が前記表示領域まで
延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用い
られる。
選択的に、前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号
線、第２クロック信号線及び信号出力線をさらに含み、前記少なくとも一つのシフトレジ
スタユニットは、第１コンデンサ、出力コンデンサ、出力リセットコンデンサ、第１トラ
ンジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ
、第６トランジスタ、第７トランジスタ及び第８トランジスタをさらに含み、前記信号出
力線は、少なくとも一つの第２出力線部分をさらに含み、
前記出力トランジスタのゲート電極が前記出力コンデンサの第１極板に結合され、前記
出力トランジスタの第１電極が第２電圧信号線に結合され、前記出力トランジスタの第２
電極が前記信号出力線に結合され、
前記出力リセットトランジスタのゲート電極が前記出力リセットコンデンサの第１極板
に結合され、前記出力リセットトランジスタの第１電極が前記出力リセットコンデンサの
第２極板に結合され、前記出力リセットトランジスタの第２電極が前記信号出力線に結合
され、
前記出力リセットコンデンサの第２極板が前記第１電圧信号線に結合され、前記出力コ
ンデンサの第２極板が前記第７トランジスタのゲート電極に結合され、
前記第１トランジスタの第１電極が前記出力コンデンサの第２極板に結合され、前記第
１トランジスタの第２電極及び前記第２トランジスタの第１電極がそれぞれ前記第１コン
デンサの第２極板に結合され、前記第１トランジスタのゲート電極が前記第１コンデンサ
の第１極板に結合され、
前記第２トランジスタのゲート電極及び第７トランジスタのゲート電極がそれぞれ前記
第２クロック信号線に結合され、前記第２トランジスタの第２電極が前記第３トランジス
タの第２電極に結合され、
前記第３トランジスタのゲート電極が前記出力トランジスタのゲート電極に結合され、
前記第３トランジスタの第１電極が前記出力リセットコンデンサの第１極板に結合され、
前記第４トランジスタのゲート電極が前記第５トランジスタのゲート電極に結合され、
前記第４トランジスタの第１電極が前記出力トランジスタの第１電極に結合され、前記第
４トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、前記第５ト
ランジスタの第１電極が入力信号端に結合され、第５トランジスタの第２電極が前記第６
トランジスタのゲート電極に結合され、
前記第６トランジスタの第１電極が第４トランジスタのゲート電極に結合され、前記第
６トランジスタの第２電極が前記第４トランジスタの第２電極に結合され、
前記第７トランジスタのゲート電極が出力コンデンサの第２極板に結合され、前記第７
トランジスタの第１電極が前記第８トランジスタの第２電極として兼用され、前記第７ト
ランジスタの第２電極が前記第６トランジスタのゲート電極に結合され、
前記第８トランジスタのゲート電極が前記第１トランジスタのゲート電極に結合され、
前記第８トランジスタの第１電極が第１電圧信号線に結合され、
前記第２出力線部分は、前記第１出力線部分に結合され、前記第２出力線部分は前記表
示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供する
ことに用いられる。
選択的に、第２電圧信号線が前記シフトレジスタユニットの表示領域に近い側に設けら
れており、
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シ
フトレジスタユニットの表示領域から離れた側に設けられており、
前記表示領域に近づいてくる方向に沿って、前記第１クロック信号線、前記第２クロッ
ク信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近づいて
くる方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧
信号線が順次に配列される。
選択的に、前記走査駆動回路は、第１初期信号線及び第２初期信号線をさらに含み、
前記表示領域に近づいてくる方向に沿って、前記第２初期信号線、前記第１初期信号線
、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配
列され、
前記表示領域に近づいてくる方向に沿って、前記第１初期信号線、前記第２初期信号線
、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配
列され、
前記表示領域に近づいてくる方向に沿って、前記第２初期信号線、前記第１初期信号線
、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配
列され、
前記表示領域に近づいてくる方向に沿って、前記第１初期信号線、前記第２初期信号線
、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配
列される。
選択的に、前記出力トランジスタ及び前記出力リセットトランジスタは前記出力コンデンサと前記第１出力線部分との間に位置しており、前記出力トランジスタ及び前記出力リセットトランジスタが前記第１方向に沿って順次に配列され、
第１方向に沿って、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第１トランジスタ、前記第１コンデンサ、前記第２トランジスタ及び前記出力リセットトランジスタが順次に配列され、
前記第５トランジスタ、前記第４トランジスタ、前記第６トランジスタ、前記第７トランジスタ及び前記第８トランジスタが前記出力コンデンサと前記第１電圧信号線との間に位置しており、
前記第５トランジスタのゲート電極及び前記第４トランジスタのゲート電極が第１ゲート金属パターンに含まれ、前記第１ゲート金属パターンが前記第２方向に沿って延在される。
選択的に、前記表示基板は、前記ベースに設けられる複数行の画素回路をさらに含み、
前記画素回路は発光制御端を含み、
前記シフトレジスタユニットが少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御
端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供する
ことに用いられる。
第２態様において、本開示の実施例では、表示基板の製作方法であって、前記表示基板
の製作方法は、ベース上に走査駆動回路を製作することを含み、前記走査駆動回路は、複
数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なく
とも一つのシフトレジスタユニットは、出力回路を含み、前記出力回路は、出力トランジ
スタ及び出力リセットトランジスタを含み、
前記表示基板の製作方法は、
前記ベース上に半導体層を製作し、前記半導体層にパターニング工程を行って、出力ト
ランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成すること
と、
前記半導体層の前記ベースに背く一面に第１ゲート金属層を製作し、前記第１ゲート金
属層にパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセ
ットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を
マスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してド
ーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を
導電部分として形成し、前記半導体層のうち、前記ゲート電極により被覆されている部分
をチャネル部分として形成することと、
前記第１ゲート金属層の前記半導体層に背く一面に第２ゲート金属層を設け、前記第２
ゲート金属層にパターニング工程を行って、第１方向に沿って延在される第１出力線部分
を含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層に背く一面に第１絶縁層を設けることと
、
前記第１絶縁層と前記第１出力線とが部分的に重なる領域に、前記第１絶縁層を貫通す
る複数の第１信号線ビアホール及び複数の第２信号線ビアホールを製作することと、
前記第１絶縁層の前記第２ゲート金属層に背く一面にソース・ドレイン金属層を製作し
、前記ソース・ドレイン金属層にパターニング工程を行って、第１ソース・ドレイン金属
パターン及び第２ソース・ドレイン金属パターンを形成することと、を含み、
前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前
記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極を含ん
でいることで、前記第１出力線部分が前記複数の第１信号線ビアホールを介して前記出力
トランジスタの第２電極に結合され、かつ前記第１出力線部分が前記複数の第２信号線ビ
アホールを介して前記出力リセットトランジスタの第２電極に結合され、
前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
前記複数の第１信号線ビアホールが第１方向に沿って順次に配列され、前記複数の第２
信号線ビアホールが第１方向に沿って順次に配列され、
第１方向に沿って順次に配列されるいずれか二つの第１信号線ビアホールの第１方向で
の最大距離と第３長さとの割合が第１所定割合であり、二つの隣接する第１信号線ビアホ
ールの間の第１方向での最小距離が第１所定距離であり、
第１方向に沿って順次に配列されるいずれか二つの第２信号線ビアホールの第１方向で
の最大距離と第４長さとの割合が第２所定割合であり、二つの隣接する第２信号線ビアホ
ールの間の第１方向での最小距離が第２所定距離であり、
前記第３長さは、前記第１信号線の重なり領域の第１方向での長さであり、前記第４長
さは、前記第２信号線の重なり領域の第１方向での長さであり、
前記第１所定割合は、０．０５以上かつ０．９以下であり、
前記第１所定距離は、１．５μｍ以上かつ４５μｍ以下であり、
前記第２所定割合は、０．０５以上かつ０．９以下であり、
前記第２所定距離は、１．５μｍ以上かつ６５μｍ以下である、表示基板の製作方法を
提供する。
選択的に、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さと
して、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さ
として、前記第１長さと前記第２長さとの和が出力アクティブ長さであり、
前記出力トランジスタのアクティブ層の第２方向に沿う最小の幅と、前記出力リセット
トランジスタのアクティブ層の第２方向に沿う最小の幅とのうち、小さいものを出力アク
ティブ幅とし、前記第１方向と前記第２方向は互いに交差する。
選択的に、前記出力アクティブ長さと前記出力アクティブ幅との割合が所定割合の範囲
内にあり、
前記所定割合の範囲が３以上かつ１１以下である。
選択的に、前記出力アクティブ幅が所定の幅の範囲内にあり、
前記所定の幅の範囲が１２μｍ以上かつ４５μｍ以下である。
第３態様において、本開示の実施例では、上記の表示基板を含む表示装置をさらに提供
する。
本開示の実施例に記載の表示基板に含まれる少なくとも一つのシフトレジスタユニットの少なくとも一実施例の回路図である。 図１に示されるシフトレジスタユニットの少なくとも一実施例の動作シーケンス図である。 本開示の少なくとも一実施例に記載の表示基板の領域区画の概略図である。 本開示の少なくとも一実施例に記載の表示基板に含まれる走査駆動回路と画素回路との間の接続関係の概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットの一レイアウト概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットの他のレイアウト概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットの更なる他のレイアウト概略図である。 図３Ａに基づいた、第１方向に沿って順次に配列される１番目の第１信号線ビアホールと最後の一つの第１信号線ビアホールとの第１方向での最大距離Ｋ１及び第１方向に沿って順次に配列される１番目の第２信号線ビアホールと最後の一つの第２信号線ビアホールとの第１方向での最大距離Ｋ２を示した概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットのうちのアクティブ層の概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットのうちの第１ゲート金属層の概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットのうちの第２ゲート金属層の概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットに用いられるビアホールの概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットのうちのソース・ドレイン金属層の概略図である。 図３Ａのソース・ドレイン金属層の概略図である。 本開示の少なくとも一実施例に係るシフトレジスタユニットの更なる他のレイアウト概略図である。
以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確かつ完全
に説明する。明らかなように、説明される実施例は本開示の一部の実施例に過ぎず、全て
の実施例ではない。説明される本開示の実施例に基づいて、当業者が創造のな努力をせず
に想到し得るほかの実施例は、すべて本開示の特許範囲に属する。
図１に示すように、本開示の少なくとも一実施例は、表示基板を提供し、前記表示基板
は表示基板の周辺領域に位置する走査駆動回路を含み、前記走査駆動回路は、第１電圧信
号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線ＣＢ
及び信号出力線Ｅ０を含み、前記走査駆動回路は、複数のシフトレジスタユニットをさら
に含み、
図１に示すように、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフ
トレジスタユニットの少なくとも一実施例は、第１コンデンサＣ１、出力コンデンサＣ２
、出力リセットコンデンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ
９、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トラン
ジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び
第８トランジスタＴ８を含み、
前記出力トランジスタＴ１０のゲート電極Ｇ１０は、前記出力コンデンサＣ２の第１極
板Ｃ２ａに結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０は、第２電圧信号線
ＶＧＬに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０は、前記信号出力線Ｅ
０に結合され、
前記出力リセットトランジスタＴ９のゲート電極Ｇ９は、前記出力リセットコンデンサ
Ｃ３の第１極板Ｃ３ａに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９は
、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットトラ
ンジスタＴ９の第２電極Ｄ９は、前記信号出力線Ｅ０に結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが前記第１電圧信号線ＶＧＨに結合
され、前記出力コンデンサＣ２の第２極板Ｃ２ｂが第２クロック信号線ＣＢに結合され、
前記第１トランジスタＴ１の第１電極Ｓ１が前記第２クロック信号線ＣＢに結合され、
前記第１トランジスタＴ１の第２電極Ｄ１及び前記第２トランジスタＴ２の第１電極Ｓ２
がそれぞれ前記第１コンデンサＣ１の第２極板Ｃ１ｂに結合され、前記第１トランジスタ
Ｔ１のゲート電極Ｇ１が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２及び第７トランジスタＴ７のゲート電極Ｇ
７は、それぞれ前記第１クロック信号線ＣＢに結合され、前記第２トランジスタＴ２の第
２電極Ｄ２は、前記第３トランジスタＴ３の第２電極Ｄ３に結合され、前記第２トランジ
スタＴ２の第１電極Ｓ２は、前記第１コンデンサの第２極板Ｃ１ｂに結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３は、前記出力トランジスタＴ１０のゲート
電極Ｇ１０に結合され、前記第３トランジスタＴ３の第１電極Ｓ３は、前記第１電圧信号
線ＶＧＨに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４及び前記第５トランジスタＴ５のゲート電
極Ｇ５は、いずれも第１クロック信号線ＣＫに結合され、前記第４トランジスタＴ４の第
１電極Ｓ４及び前記出力トランジスタＴ１０の第１電極Ｓ１０は、いずれも第２電圧信号
線ＶＧＬに結合され、前記第４トランジスタＴ４の第２電極Ｄ４は、前記第６トランジス
タＴ６の第２電極Ｄ６に結合され、
前記第５トランジスタＴ５のゲート電極Ｇ５は、前記第１クロック信号線ＣＫに結合さ
れ、第５トランジスタＴ５の第２電極Ｄ５は、前記第６トランジスタＴ６のゲート電極Ｇ
６に結合され、前記第５トランジスタＴ５の第１電極Ｓ５は、入力信号端Ｅ１に結合され
、
前記第６トランジスタＴ６の第１電極Ｓ１及び第４トランジスタＴ４のゲート電極Ｇ４
は、いずれも第１クロック信号線ＣＫに結合され、前記第６トランジスタＴ６の第２電極
Ｄ６は、前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第６トランジスタＴ
６のゲート電極Ｇ６は、第５トランジスタの第２電極Ｄ１に結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７及び出力コンデンサＣ２の第２極板Ｃ２ｂ
は、いずれも第２クロック信号線ＣＢに結合され、前記第７トランジスタＴ７の第１電極
Ｓ７は、前記第８トランジスタＴ８の第２電極Ｄ８に結合され、前記第７トランジスタＴ
７の第２電極Ｄ７は、前記第６トランジスタＴ６のゲート電極Ｇ６に結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８は、前記第１トランジスタＴ１のゲート電
極Ｇ１に結合され、前記第８トランジスタＴ８の第１電極Ｓ８は、第１電圧信号線ＶＧＨ
に結合される。
図１に示されるシフトレジスタユニットの少なくとも一実施例では、全てのトランジス
タはいずれもｐ型トランジスタであるが、これに限らない。
本開示の少なくとも一実施例では、図１に示されるシフトレジスタユニットの少なくと
も一実施例は、発光制御走査駆動回路であってもよいが、これに限らない。
本開示の少なくとも一実施例では、トランジスタの第１電極はソース電極であってもよ
く、トランジスタの第２電極はドレイン電極であってもよく、もしくは、トランジスタの
第１電極はドレイン電極であってもよく、トランジスタの第２電極はソース電極であって
もよく。
図１において、符号Ｎ１は第１ノードであり、符号Ｎ２は第２ノードであり、符号Ｎ３
は第３ノードであり、符号Ｎ４は第４ノードである。
図１に示した少なくとも一実施例では、第１電圧信号線ＶＧＨは高電圧Ｖｇｈを提供す
ることができ、第２電圧信号線ＶＧＬは低電圧Ｖｇｌを提供することができるが、これに
限らない。
図２Ａに示すように、本開示の図１に示されるシフトレジスタユニットの少なくとも一実施例において、動作する時に、
第１段階Ｐ１で、Ｅ１がハイレベルを提供し、ＣＫがローレベルを提供し、ＣＢがハイレベルを提供し、Ｔ５及びＴ４がオンとなり、Ｎ１の電位がハイレベルで、Ｔ６はオフとなり、Ｎ２の電位はローレベルであるので、Ｔ７、Ｔ３及びＴ１０がオフとなり、Ｔ８及びＴ１がオンとなり、この時、Ｎ３の電位がハイレベルであり、ＣＢがハイレベルを提供するので、Ｔ２がオフとなり、コンデンサの両端の電圧が突然に変化しないので、Ｎ４の電位が、前フレームのハイレベルに保持されて、Ｔ９がオフとなり、Ｅ０から出力される発光制御信号の電位が、前フレームのローレベルに保持され、
第２段階Ｐ２で、Ｅ１及びＣＫがいずれもハイレベルを提供し、ＣＢがローレベルを提供し、Ｔ５、Ｔ６及びＴ４がいずれもオフとなり、Ｎ１の電位がハイレベルに保持され、Ｎ２の電位がローレベルに保持され、Ｔ７、Ｔ８及びＴ１がいずれもオンとなり、Ｎ３の電位がハイレベルからローレベルに変化し、Ｔ２がオンとなり、Ｎ４の電位がローレベルであり、Ｔ９がオンとなり、Ｅ０がハイレベルを出力し、Ｔ３及びＴ１０がいずれもオフとなり、
第３段階Ｐ３で、Ｅ１及びＣＢがいずれもハイレベルを提供し、ＣＫがローレベルを提供し、Ｔ５及びＴ４がいずれもオンとなり、Ｎ１の電位がハイレベルであり、Ｎ２の電位がローレベルであり、Ｔ６及びＴ７がいずれもオフとなり、Ｔ８及びＴ１がいずれもオンとなり、Ｎ３の電位が前の段階のローレベルからハイレベルに変化し、Ｔ２がオフとなり、Ｎ４の電位がローレベルに保持され、Ｔ９がオンとなり、Ｅ０がハイレベルを出力し、Ｔ３及びＴ１０がいずれもオフとなり、
第４段階Ｐ４で、Ｅ１及びＣＢがいずれもローレベルを提供し、ＣＫがハイレベルを提供し、Ｔ５及びＴ４がいずれもオフとなり、Ｎ１の電位がハイレベルであり、Ｔ６がオフとなり、Ｎ２の電位がローレベルに保持され、Ｔ７、Ｔ８及びＴ１がいずれもオンとなり、Ｎ３の電圧がローレベルにジャンプし、Ｔ２がオンとなり、Ｎ４の電位がローレベルであり、Ｔ９がオンとなり、Ｅ０がハイレベルを出力し、Ｔ３及びＴ１０がいずれもオフとなり、
第５段階Ｐ５で、Ｅ１及びＣＫがいずれもローレベルを提供し、ＣＢがハイレベルを提供し、Ｔ５、Ｔ６及びＴ４がいずれもオンとなり、Ｎ１の電位及びＮ２の電位はいずれもローレベルであり、Ｔ７がオフとなり、Ｔ７及びＴ１がいずれもオンとなり、Ｎ３の電圧がハイレベルに変化し、Ｔ２がオフとなり、Ｔ３がオンとなり、Ｎ４の電圧がハイレベルに変化し、Ｔ９がオフとなり、Ｔ１０がオンとなり、Ｅ０がローレベルを出力し、
第６段階Ｐ６で、Ｅ１及びＣＢ信号はローレベルであり、ＣＫはハイレベルであり、Ｔ１、Ｔ３がオフとなり、ノードＮ１がローレベルを保持され、Ｔ２がオンとなり、Ｎ２ノードの電圧はハイレベルであり、Ｔ４、Ｔ５がオンとなり、Ｔ６がオフとなり、Ｎ３ノードはハイレベルであり、Ｔ７、Ｔ８がオンとなり、Ｎ４ノードはハイレベルであり、Ｔ９がオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力する。
第７段階Ｐ７で、Ｅ１及びＣＫがいずれもローレベルを提供し、ＣＢがハイレベルを提
供し、Ｔ５、Ｔ６及びＴ４がいずれもオンとなり、Ｎ１の電位及びＮ２の電位はいずれも
ローレベルであり、Ｔ７がオフとなり、Ｔ８及びＴ１がいずれもオンとなり、Ｎ３の電位
はハイレベルであり、Ｔ２がオフとなり、Ｔ３がオンとなり、Ｎ４の電位はハイレベルで
あり、Ｔ９がオフとなり、Ｔ１０がオンとなり、Ｅ０がローレベルを出力し、
第８段階Ｐ８で、Ｅ１及びＣＢがいずれもローレベルを提供し、ＣＫがハイレベルを提
供し、Ｔ５及びＴ４がいずれもオフとなり、Ｎ１の電位がローレベルに保持され、Ｔ６が
オンとなり、Ｎ２の電位はハイレベルであり、Ｔ７がオンとなり、Ｔ８及びＴ１がいずれ
もオフとなり、Ｎ３の電位はハイレベルであり、Ｔ２及びＴ３がいずれもオンとなり、Ｎ
４の電圧はハイレベルであり、Ｔ９がオフとなり、Ｔ１０がオンとなり、Ｅ０がローレベ
ルを出力し、
前記第６段階の後、次のフレームでＥ１が入力信号を受信するまで、Ｔ３が持続的にオ
ンとなり、Ｔ９が持続的にオフとなり、Ｔ５が周期的にＣ２に充電し、Ｎ１の電位がロー
レベルに保持され、Ｔ１０が持続的にオンとなり、Ｅ０がローレベルを出力する。
図２Ｂに示すように、符号Ｊ１は表示基板であり、符号Ａ０は表示領域であり、符号Ｂ
１は第１周辺領域であり、符号Ｂ２は第２周辺領域である。
前記表示基板Ｊ１の表示領域Ａ０に複数本の発光制御線、複数本のゲート線と複数本の
データ線、及び、前記複数本のゲート線と前記複数本のデータ線が交差して限定した複数
のサブ画素は設けられていてもよく、
第１周辺領域Ｂ１及び／または第２周辺領域Ｂ２に走査駆動回路が設けられていてもよ
く、前記走査駆動回路は、複数のシフトレジスタユニットを含み、
前記走査駆動回路に含まれる複数のシフトレジスタユニットのうち、各前記シフトレジ
スタユニットの信号出力線は、それぞれＡ本の発光制御線に結合されて、対応する発光制
御線に発光制御信号を提供することに用いられてもよい。
ここで、Ａは、正の整数であっでもよい。実際の操作において、Ａは１、２、３、４で
あってもよく、または他の正の整数であってもよく、Ａの値は実際の状態によって選択し
てもよい。
具体的に実施する時に、前記発光制御線は、相応する行の画素回路の発光制御端に結合
される。
選択的に、前記表示基板は、前記ベースに設けられる複数行の画素回路をさらに含み、
前記画素回路は発光制御端を含み、
前記走査駆動回路に含まれる前記シフトレジスタユニットは少なくとも一行の前記画素
回路に対応され、
前記シフトレジスタユニットの信号出力線は、前記少なくとも一行の画素回路の発光制
御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供す
ることに用いられる。
本開示の少なくとも一実施例では、前記画素回路が表示基板の有効表示領域に設けられ
てもよく、前記走査駆動回路が表示基板の周辺領域に設けられてもよい。
図２Ｃに示すように、符号Ｙ１は走査駆動回路であり、符号Ｓ１１は前記走査駆動回路
Ｓ１に含まれる第１段シフトレジスタユニットであり、符号Ｓ１２は前記走査駆動回路Ｓ
１に含まれる第２段シフトレジスタユニットであり、符号Ｓ１Ｎ－１は前記走査駆動回路
Ｓ１に含まれる第Ｎ－１段シフトレジスタユニットであり、符号Ｓ１Ｎは前記走査駆動回
路Ｓ１に含まれる第Ｎ段シフトレジスタユニットであり、Ｎは３より大きい整数であり、
図２Ｃにおいて、符号Ｒ１は第１行画素回路であり、符号Ｒ２は第２行画素回路であり
、符号Ｒ３は第３行画素回路であり、符号Ｒ４は第４行画素回路であり、符号Ｒ２Ｎ－３
は第２Ｎ－３行画素回路であり、符号Ｒ２Ｎ－２は第２Ｎ－２行画素回路であり、符号Ｒ
２Ｎ－１は第２Ｎ－１行画素回路であり、符号Ｒ２Ｎは第２Ｎ行画素回路であり、
Ｓ１１がＲ１及びＲ２に発光制御信号を提供し、Ｓ１２がＲ３及びＲ４に発光制御信号
を提供し、Ｓ１Ｎ－１がＲ２Ｎ－３及びＲ２Ｎ－２に発光制御信号を提供し、Ｓ１ＮがＲ
２Ｎ－１及びＲ２Ｎに発光制御信号を提供し、
図２Ｃに示すように、周辺領域において、前記表示基板は、ゲート電極駆動回路をさら
に含んでもよく、前記ゲート電極駆動回路は、複数段のゲート電極駆動ユニットを含み、
前記ゲート電極駆動ユニットは画素行に一対一対応されて、相応する行の画素に、相応の
ゲート電極駆動信号を提供することに用いられてもよく、
図２Ｃにおいて、符号Ｙ２はゲート電極駆動回路であり、符号Ｓ２１はゲート電極駆動
回路に含まれる第１行ゲート電極駆動ユニットであり、符号Ｓ２２はゲート電極駆動回路
に含まれる第２行ゲート電極駆動ユニットであり、符号Ｓ２３はゲート電極駆動回路に含
まれる第３行ゲート電極駆動ユニットであり、符号Ｓ２４はゲート電極駆動回路に含まれ
る第４行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－３はゲート電極駆動回路に含まれ
る第２Ｎ－３行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－２はゲート電極駆動回路に
含まれる第２Ｎ－２行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－１はゲート電極駆動
回路に含まれる第２Ｎ－１行ゲート電極駆動ユニットであり、符号Ｓ２Ｎはゲート電極駆
動回路に含まれる第２Ｎ行ゲート電極駆動ユニットである。
図２Ｄに示した少なくとも一実施例では、第１電圧信号線ＶＧＨが高電圧信号Ｖｇｈを
提供し、第２電圧信号線ＶＧＬが低電圧信号Ｖｇｌを提供し、
図２Ｄに示すように、ＶＧＬ、ＶＧＨ、ＣＫ及びＣＢは表示領域から離れていく方向に
沿って配列され、ＶＧＨ、ＶＧＬ、ＣＫ及びＣＢが第１方向に延在され、
図１及び図２Ｄに示すように、シフトレジスタユニットの少なくとも一実施例は、第１
コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタ
Ｔ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２
、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジ
スタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８を含み、前記シフトレジスタ
ユニットの該実施例は、ＶＧＨとＶＧＬとの間に設置され、
Ｔ１０及びＴ９は第１方向に沿って配列され、
Ｃ２は、Ｔ１０のＶＧＬから離れた側に設けられ、Ｔ５、Ｔ６及びＴ４は、Ｃ２及びＶ
ＧＨとの間に設けられ、
Ｔ１及びＴ３は、Ｔ９のＶＧＬから離れた側に設けられ、Ｃ１は、Ｔ３のＴ９から離れ
た側に設けられ、Ｔ８及びＴ２は、Ｃ１のＴ８から離れた側に設けられ、
Ｔ５、Ｔ７、Ｔ８、Ｔ２及びＣ３が第１方向に沿って順次に配列され、Ｔ６、Ｃ１及び
Ｃ３が第１方向に沿って順次に配列され、Ｃ２、Ｔ１、Ｔ３及びＣ３が第１方向に沿って
順次に配列され、
Ｔ１は、第１アクティブパターンを含み、Ｔ１の第１アクティブパターンが縦方向に配
列されて、Ｔ２及びＴ３との間に緊密に配列されることに不利であり、
Ｃ３の第２極板Ｃ３ｂの横方向での幅が長くて、シフトレジスタユニットの第２方向で
の幅を狭めることに不利である。
図２Ｄにおいて、符号Ｅ０１は信号出力線の第１出力線部分であり、符号Ｅ０２１は信
号出力線の１番目の第２出力線部分であり、符号Ｅ０２２は信号出力線の２番目の第２出
力線部分であり、Ｅ０１が第１方向に沿って配列され、Ｅ０２１が第２方向に沿って配列
され、Ｅ０１、Ｅ０２１及びＥ０２２は、互いに結合され、第１方向及び第２方向は互い
に交差され、Ｅ０１は、ＶＧＬと出力回路（前記出力回路は前記出力トランジスタＴ１０
及び前記出力リセットトランジスタＴ９を含む）との間に設けられ、Ｅ０２１及びＥ０２
２が第２方向に沿って表示領域へと延在されて、表示領域に位置している画素回路に発光
制御信号を提供することを便利にする。
図２Ｄに示すように、Ｓ７がＤ８として兼用される。
図２Ｄ及び図３Ａにおいて、符号Ｇ１はＴ１のゲート電極であり、符号Ｓ１はＴ１の第
１電極であり、符号Ｄ１はＴ１の第２電極であり、符号Ｇ２はＴ２のゲート電極であり、
符号Ｓ２はＴ２の第１電極であり、符号Ｄ２はＴ２の第２電極であり、符号Ｇ３はＴ３の
ゲート電極であり、符号Ｓ３はＴ３の第１電極であり、符号Ｄ３はＴ３の第２電極であり
、符号Ｇ４はＴ４のゲート電極であり、符号Ｓ４はＴ４の第１電極であり、符号Ｄ４はＴ
４の第２電極であり、符号Ｇ５はＴ５のゲート電極であり、符号Ｓ５はＴ５の第１電極で
あり、符号Ｄ５はＴ５の第２電極であり、符号Ｇ６はＴ６のゲート電極であり、符号Ｓ６
はＴ６の第１電極であり、符号Ｄ６はＴ６の第２電極であり、符号Ｇ７はＴ７のゲート電
極であり、符号Ｓ７はＴ７の第１電極であり、符号Ｄ７はＴ７の第２電極であり、符号Ｇ
８はＴ８のゲート電極であり、符号Ｓ８はＴ８の第１電極であり、符号Ｇ９はＴ９のゲー
ト電極であり、符号Ｓ９はＴ９の第１電極であり、符号Ｄ９はＴ９の第２電極であり、符
号Ｇ１０はＴ１０のゲート電極であり、符号Ｓ１０はＴ１０の第１電極であり、符号Ｄ１
０はＴ１０の第２電極である。
図２Ｄに示した少なくとも一実施例では、第１方向は上から下に向かう垂直方向であっ
でもよく、第２方向は右から左に向かう水平方向であってもよいが、これに限らない。実
際の操作において、第１方向は、下から上に向かう垂直方向であっでもよく、第２方向は
、左から右に向かう水平方向であってもよく、もしくは、前記第１方向は他の方向であっ
てもよく、前記第２方向は他の方向であってもよい。
図２Ｄに示されるゲート電極駆動回路のレイアウト方式において、Ｔ９のアクティブ層
及びＴ９のアクティブ層は一つの連続した第１半導体層により形成され、前記第１半導体
層の第１方向での長さが短くて、シフトレジスタユニット全体の縦方向での空間が小さく
、そのため、横方向でのシフトレジスタユニットの幅が大きくて、シフトレジスタユニッ
トのうちの素子が水平方向で緊密に配列されることに不利で、表示基板の狭額縁化の発展
に不利である。
図２Ｄに示されるシフトレジスタユニットは走査駆動回路に含まれる第ｎ段シフトレジ
スタユニットであってもよく、ｎは正の整数である。
上記の問題点に基づいて、本開示の発明者は、研究を通じて、シフトレジスタユニット
のうちの各トランジスタのレイアウト方式を調整することにより、シフトレジスタユニッ
トの占有面積を減らすことで、表示基板の額縁の幅を縮めることができることを発見した
。
図３Ａに示されるレイアウト方式において、第１電圧信号線ＶＧＨが高電圧信号Ｖｇｈ
を提供し、第２電圧信号線ＶＧＬが低電圧信号Ｖｇｌを提供し、本開示の少なくとも一実
施例では、シフトレジスタユニットは、ＶＧＨとＶＧＬとの間に設置される。
図３Ａにおいて、符号Ｅ０１は信号出力線の第１出力線部分であり、符号Ｅ０２１は信
号出力線の１番目の第２出力線部分であり、符号Ｅ０２２は信号出力線の２番目の第２出
力線部分であり、Ｅ０１が第１方向に沿って配列され、Ｅ０２１が第２方向に沿って配列
され、Ｅ０１、Ｅ０２１及びＥ０２２は、互いに結合され、第１方向及び第２方向は互い
に交差する。図３Ａに示すように、Ｅ０１がＶＧＬと前記出力回路との間に設けられてお
り、Ｅ０２１及びＥ０２２が第２方向に沿って表示領域へと延在されて、表示領域に位置
している画素回路に発光制御信号を提供することを便利にする。
例えば、図３Ａに示されるレイアウト方式において、第１方向は上から下に向かう垂直
方向であっでもよく、第２方向は右から左に向かう水平方向であってもよいが、これに限
らない。
図３Ａに示されるシフトレジスタユニットは、走査駆動回路に含まれる第ｎ段シフトレ
ジスタユニットであってもよく、ｎは正の整数である。
図１及び図３Ａに示すように、シフトレジスタユニットの少なくとも一実施例は、第１
コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタ
Ｔ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２
、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジ
スタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８を含み、図３Ａに示すように
、出力回路Ｏ１は、前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９
を含み、
前記出力トランジスタＴ１０のゲート電極Ｇ１０は、前記出力コンデンサＣ２の第１極
板Ｃ２aに結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０は、第２電圧信号線
ＶＧＬに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０は、信号出力線に含ま
れる第１出力線部分Ｅ０１に結合され、
前記出力リセットトランジスタＴ９のゲート電極Ｇ９は、前記出力リセットコンデンサ
Ｃ３の第１極板Ｃ３ａに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９は
、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットトラ
ンジスタＴ９の第２電極Ｄ９は、前記信号出力線に含まれる第１出力線部分Ｅ０１に結合
される。
図３Ａに示されるゲート電極駆動回路のレイアウト方式において、Ｔ９のアクティブ層
及びＴ１０のアクティブ層は、一つの連続した第１半導体層により形成されてもよく、前
記第１半導体層の第１方向での長さを引き上げて、シフトレジスタユニットに含まれる他
の素子が縦方向で余裕になる空間を利用して、横方向でのシフトレジスタユニットの幅を
狭めて、シフトレジスタユニットのうちの素子が水平方向で緊密に配列されることに有利
で、表示基板の狭額縁化の発展に有利であるようにする。
図３Ａに示すように、上記構成のシフトレジスタユニットを表示基板の周辺領域にレイ
アウトを行う場合、表示基板の表示領域から離れていく方向に沿って、第２電圧信号線Ｖ
ＧＬ、第１電圧信号線ＶＧＨ、第１クロック信号線ＣＫ及び第２クロック信号線ＣＢを順
次に配列し、第２電圧信号線ＶＧＬ、第１電圧信号線ＶＧＨ、第１クロック信号線ＣＫ及
び第２クロック信号線ＣＢはいずれも第１方向に沿って延在され、
図３Ａに示すように、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデ
ンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１トランジスタ
Ｔ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トラ
ンジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８
がいずれもＶＧＨとＶＧＬとの間に設置され、第１半導体層の第１方向で引き上げた長さ
を利用するために、Ｔ５、Ｔ６、Ｔ４、Ｔ７及びＴ８をいずれも上の方に移動して、
Ｔ１は、第１アクティブパターンを含み、かつＴ１の第１アクティブパターンが第２方
向に沿って延在されるように設け、Ｔ１をＴ８とＣ１との間に設け、Ｔ８、Ｔ１及びＣ１
は第１方向に沿って順次に配列されることで、Ｔ８とＣ１との間の空間を利用してＴ１を
設けて、Ｔ２及びＴ３との間の配列がより緊密にすることができ（前記第２トランジスタ
Ｔ２の第２電極Ｄ２が前記第３トランジスタＴ３の第２電極Ｄ２に結合されるので、配線
の便宜上、Ｔ２及びＴ３を近く設けることが必要である）、シフトレジスタユニットの占
める第２方向での幅をさらに狭めることができ、
そのうえ、図３Ａに示されるレイアウト方式において、Ｃ１の形状と、Ｔ１、Ｔ２及び
Ｔ３の配列される位置とがさらに契合し、Ｔ１、Ｔ２及びＴ３の間の空間を利用してＣ１
の極板を設け、
図３Ａに示されるレイアウト方式において、Ｃ３の第２極板Ｃ３ｂの第２方向での幅を
小さく設置し、Ｃ３の第２極板Ｃ３ｂの第１方向での長さを大きく設置して、Ｃ３の極板
の面積を確保することを前提に、Ｃ３の極板の占める第２方向での幅を狭め、
図３Ａに示すように、Ｃ３の第２極板Ｃ３ｂのベースでの正投影がＣ３の第１極板Ｃ３
ａのベースでの正投影内にある。
また、図３Ａ及び図６（図６は図３Ａの第１ゲート金属層の概略図である）に示すよう
に、Ｔ６のゲート電極Ｇ６は、互いに結合される第１ゲート電極パターンＧ６１及び第２
ゲート電極パターンＧ６２を含んで、Ｔ６をダブルゲート構造として形成する。
ダブルゲート構造の設計の目的としては、第２段階Ｐ２で、走査駆動回路に含まれるシ
フトレジスタユニットが高電圧信号Ｖｇｈを出力する時に、Ｔ１０が完全にオフとなるべ
き、Ｔ１０のゲート電極に印加されるハイレベルがＴ８のソース電極から入力され、した
がって、第２段階Ｐ２で、必ずＴ８がオンとなるように確保し、即ち、第２ノードＮ２の
電位が低電圧にされる必要である一方、第２段階Ｐ２で、Ｔ６のゲート電極の電位が高電
圧になっているので、第２ノードＮ２の電位上昇をもたらすＴ６の漏電がないように、設
置Ｔ６をオフにし易くさせるダブルゲート設計を採用してＴ６を設定することにある。
本開示の少なくとも一実施例では、前記第１方向と前記第２方向は互いに交差され、例
えば、前記第１方向が前記第２方向に垂直してもよいが、これに限らない。
具体的に、前記第２方向と前記第１方向とが互いに交差する夾角は、実際の必要に応じ
て設けてもよく、例示として、前記第２方向は前記第１方向に垂直である。
本開示の少なくとも一実施例では、第１クロック信号線ＣＢの位置及び前記第２クロッ
ク信号線ＣＫの位置は互いに交換してもよいが、これに限らない。
図３Ａに示されるレイアウト方式において、図５に示すように（図５は図３Ａのアクテ
ィブ層の概略図である）、第１半導体層１０の第１方向での長さは出力アクティブ長さＬ
１であり、前記第１半導体層１０の第２方向での最小の幅は出力アクティブ幅Ｗ１であり
、
前記出力アクティブ長さＬ１は、第１所定の長さであり、
前記出力アクティブ長さＬ１及び前記出力アクティブ幅Ｗ１の割合が所定割合の範囲内
にあり、
前記出力アクティブ幅Ｗ１は所定の幅の範囲にあり、
本開示の少なくとも一実施例前記出力アクティブ長さＬ１を上げることで、シフトレジ
スタユニットのうち、出力回路以外の素子はＬ１が大きくなって縦方向で余裕になる空間
を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向
の空間を縮めることができ、かつ本開示の少なくとも一実施例では、前記出力アクティブ
幅Ｗ１を減らすことができ、水平方向での空間を省き、残すべきところを、シフトレジス
タユニットのうち、出力回路以外の素子が利用してレイアウトを行うことができるように
し、シフトレジスタユニットの占める横方向の空間も縮めることができる。
本開示の少なくとも一実施例では、前記所定割合の範囲は、３以上かつ１１以下であっ
てもよいが、これに限らない。
本開示の少なくとも一実施例では、前記所定の幅の範囲は、１２μｍ以上かつ４５μｍ
以下でもよいが、これに限らない。
本開示の少なくとも一実施例では、前記第１所定の長さは、５０μｍ以上かつ１３０μ
ｍ以下でもよいが、これに限らない。
図３Ａ及び図８に示すように、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設
けられた複数の第１信号線ビアホールＨ０１を介して前記出力トランジスタＴ１０の第２
電極Ｄ１０に結合され、前記第１出力線部分Ｅ０１は、前記信号線の重なり領域に設けら
れた複数の第２信号線ビアホールＨ０２を介して前記出力リセットトランジスタＴ９の第
２電極Ｄ９に結合され、前記複数の第１信号線ビアホールＨ０１は第１方向に沿って順次
に配列され、前記複数の第２信号線ビアホールＨ０２が第１方向に沿って順次に配列され
、
図４及び図１０（図１０は図３Ａのソース・ドレイン金属層の概略図であり、図１０に
第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２
を示す）に示すように、前記信号線の重なり領域は、第１信号線の重なり領域Ａ０１及び
第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は、前記第１
出力線部分Ｅ０１の前記ベースでの正投影と、前記出力トランジスタＴ１０の第２電極Ｄ
１０が含まれる第１ソース・ドレイン金属パターンＤｓ１の前記ベースでの正投影との重
なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前
記ベースでの正投影と、前記出力リセットトランジスタＴ９の第２電極Ｄ９が含まれる第
２ソース・ドレイン金属パターンＤｓ２の前記ベースでの正投影との重なり領域であり、
図４及び図１０に示すように、第１方向に沿って順次に配列される１番目の第１信号線
ビアホールと最後の一つの第１信号線ビアホールとの第１方向での最大距離Ｋ１と、第３
長さＬ３との割合は、第３所定割合であり、二つの隣接する第１信号線ビアホールの間の
第１方向での最小距離は、第１所定距離であり、前記第３長さＬ３は、前記第１信号線の
重なり領域Ａ０１の第１方向での長さであり、
第１方向に沿って順次に配列される１番目の第２信号線ビアホールと最後の一つの第２
信号線ビアホールとの第１方向での最大距離Ｋ２と、第４長さＬ４との割合は、第４所定
割合であり、二つの隣接する第２信号線ビアホールの間の第１方向での最小距離は、第２
所定距離であり、前記第４長さＬ４は、前記第２信号線の重なり領域Ａ０２の第１方向で
の長さである。
本開示の少なくとも一実施例では、前記第１信号線ビアホールの数及び前記第２信号線
ビアホールの数は実際の状態によって選択してもよい。
本開示の少なくとも一実施例では、第１方向に沿って順次に配列されるいずれか二つの
第１信号線ビアホールの第１方向での最大距離というのは、いずれか二つの第１信号線ビ
アホールのベースでの正投影の周辺との間の第１方向での最大距離であり、
第１方向に沿って順次に配列される１番目の第１信号線ビアホールと最後の一つの第１
信号線ビアホールとの第１方向での最大距離Ｋ１というのは、前記１番目の第１信号線ビ
アホールのベースでの正投影の周辺と、前記最後の一つの第１信号線ビアホールのベース
での正投影の周辺との間の第１方向での最大距離であり、
二つの隣接する第１信号線ビアホールの間の第１方向での最小距離Ｋ０１とは、二つの
隣接する第１信号線ビアホールのベースでの正投影の周辺の第１方向での最小距離であり
、
第１方向に沿って順次に配列される１番目の第２信号線ビアホールと最後の一つの第２
信号線ビアホールとの第１方向での最大距離Ｋ２というのは、前記１番目の第２信号線ビ
アホールのベースでの正投影の周辺と、前記最後の一つの第２信号線ビアホールのベース
での正投影の周辺との間の第１方向での最大距離であり、
第１方向に沿って順次に配列されるいずれか二つの第２信号線ビアホールの第１方向で
の最大距離というのは、いずれか二つの第２信号線ビアホールのベースでの正投影の周辺
の間の第１方向での最大距離であり、
二つの隣接する第２信号線ビアホールの間の第１方向での最小距離Ｋ０２というのは、
二つの隣接する第２信号線ビアホールのベースでの正投影の周辺の第１方向での最小距離
である。
本開示の少なくとも一実施例では、前記第１所定割合は０．０５以上かつ０．９以下で
あってもよいが、これに限らず、
前記第１所定距離は、１．５μｍ以上かつ４５μｍ以下であってもよいが、これに限ら
ず、
前記第２所定割合は、０．０５以上かつ０．９以下であってもよいが、これに限らず、
前記第２所定距離は、１．５μｍ以上かつ６５μｍ以下であってもよいが、これに限ら
ない。
図３Ａ、図４及び図１０に示すように、Ｔ１０のアクティブ層及びＴ９のアクティブ層
が縦方向で長められるので、それに伴い、第３長さＬ３及び第４長さＬ４が長くなり、こ
れにより複数の第１信号線ビアホールＨ０１が第１信号線の重なり領域Ａ０１に均一に配
列され得、かつ上から下の１番目の第１信号線ビアホールと上から下の最後の一つの第１
信号線ビアホールとの第１方向での最大距離Ｋ１と、第３長さＬ３との割合は、第３所定
割合であり、前記複数の第１信号線ビアホールＨ０１が前記第１信号線の重なり領域Ａ０
１にできるだけ張り詰め得、出力トランジスタＴ１０の第２電極Ｄ１０をより良好にＥ０
１に結合させることができ、
図３Ａ、図４及び図１０に示すように、Ｔ１０のアクティブ層及びＴ９のアクティブ層
が縦方向で長められるので、それに伴い、第３長さＬ３及び第４長さＬ４が長くなり、こ
れにより複数の第２信号線ビアホールＨ０２が第２信号線の重なり領域Ａ０２に均一に配
列され得、かつ上から下の１番目の第２信号線ビアホールと上から下の最後の一つの第２
信号線ビアホールとの第１方向での最大距離Ｋ２と、第４長さＬ４との割合が第４所定割
合であり、前記複数の第２信号線ビアホールＨ０２が前記第２信号線の重なり領域Ａ０２
にできるだけ張り詰め得、出力リセットトランジスタＴ９の第２電極Ｄ９をより良好にＥ
０１に結合させることができる。
本開示の少なくとも一実施例では、前記第３所定割合は、０．０５以上かつ０．９以下
であってもよく、前記第４所定割合は、０．０５以上かつ０．９以下であってもよいが、
これに限らない。
本開示の少なくとも一実施例に記載の表示基板は、ベースに設けられている走査駆動回
路及び表示領域を含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前
記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、
信号出力線及び出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットト
ランジスタを含み、
前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、信号線の重なり領域に設けられた複数の第１信号線ビアホール
を介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、前記信号
線の重なり領域に設けられた複数の第２信号線ビアホールを介して前記出力リセットトラ
ンジスタの第２電極に結合され、前記複数の第１信号線ビアホールが第１方向に沿って順
次に配列され、前記複数の第２信号線ビアホールが第１方向に沿って順次に配列され、
前記信号線の重なり領域は、第１信号線の重なり領域及び第２信号線の重なり領域を含
み、前記第１信号線の重なり領域は、前記第１出力線部分の前記ベースでの正投影と、前
記出力トランジスタの第２電極が含まれる第１ソース・ドレイン金属パターンの前記ベー
スでの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記第１出力線部
分の前記ベースでの正投影と、前記出力リセットトランジスタの第２電極が含まれる第２
ソース・ドレイン金属パターンの前記ベースでの正投影との重なり領域であり、
第１方向に沿って順次に配列されるいずれか二つの第１信号線ビアホールの第１方向で
の最大距離と第３長さとの割合が第１所定割合であり、二つの隣接する第１信号線ビアホ
ールの間の第１方向での最小距離が第１所定距離であり、前記第３長さが、前記第１信号
線の重なり領域の第１方向での長さであり、
第１方向に沿って順次に配列されるいずれか二つの第２信号線ビアホールの第１方向で
の最大距離と第４長さとの割合が第２所定割合であり、二つの隣接する第２信号線ビアホ
ールの間の第１方向での最小距離が第２所定距離であり、前記第４長さが、前記第２信号
線の重なり領域の第１方向での長さであり、
前記第１所定割合が０．０５以上かつ０．９以下であり、
前記第１所定距離が１．５μｍ以上かつ４５μｍ以下であり、
前記第２所定割合が０．０５以上かつ０．９以下であり、
前記第２所定距離が１．５μｍ以上かつ６５μｍ以下である。
選択的に、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタの
アクティブ層は、第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前
記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の
前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アク
ティブ長さであり、
前記出力トランジスタのアクティブ層の第２方向に沿う最小の幅と、前記出力リセット
トランジスタのアクティブ層の第２方向に沿う最小の幅とのうち、小さいものを出力アク
ティブ幅とし、前記第１方向と前記第２方向は互いに交差する。
本開示の少なくとも一実施例では、前記出力アクティブ長さと前記出力アクティブ幅と
の割合が所定割合の範囲内にあり、前記所定割合の範囲は、３以上かつ１１以下であって
もよいが、これに限らない。
本開示の少なくとも一実施例において、前記出力アクティブ長さを上げることで、シフ
トレジスタユニットのうち、出力回路以外の素子が出力アクティブ長さが大きくなって縦
方向で余裕になる空間を利用してレイアウトを行うことができ、その上、シフトレジスタ
ユニットの占める横方向の空間を縮めることができる。しかも、本開示の少なくとも一実
施例では、出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ
層が縦方向で長められるので、それに伴い、第３長さ及び第４長さが長くなり、これによ
り複数の第１信号線ビアホールが第１信号線の重なり領域に均一に配列され得、かついず
れか二つの第１信号線ビアホールの第１方向での最大距離と、第３長さとの割合が第１所
定割合であり、前記複数の第１信号線ビアホールが前記第１信号線の重なり領域にできる
だけ張り詰め得、出力トランジスタの第２電極をより良好に第１出力線部分に結合させる
ことができ、
図３Ａ、図４及び図１０に示すように、出力トランジスタのアクティブ層及び出力リセ
ットトランジスタのアクティブ層が縦方向で長められるので、それに伴い、第３長さ及び
第４長さが長くなり、これにより複数の第２信号線ビアホールが第２信号線の重なり領域
に均一に配列され得、かつ上から下のいずれか二つの第２信号線ビアホールの第１方向で
の最大距離と、第４長さとの割合が第２所定割合であり、前記複数の第２信号線ビアホー
ルが前記第２信号線の重なり領域にできるだけ張り詰め得、出力リセットトランジスタの
第２電極をより良好に第１出力線部分に結合させることができる。
本開示の少なくとも一実施例では、前記出力アクティブ幅は、所定の幅の範囲にあって
もよい。
本開示の少なくとも一実施例では、前記出力アクティブ幅を減らすことができ、水平方
向での空間を省き、残すべきところを、シフトレジスタユニットのうち、出力回路以外の
素子が利用してレイアウトを行うことができるようにし、シフトレジスタユニットの占め
る横方向の空間を縮めることもできる。
選択的に、図３Ａ及び図５に示すように、前記出力トランジスタＴ１０のアクティブ層
及び前記出力リセットトランジスタＴ９のアクティブ層は一つの連続した第１半導体層に
より形成されてもよく、前記第１半導体層は第１方向１０に沿って延在され、
図５に示すように、前記第１半導体層１０の第１方向での長さは出力アクティブ長さＬ
１であり、
前記第１半導体層１０の第２方向での最小長さは、前記出力アクティブ長さＷ１であり
。
図３Ａに示すように、前記出力トランジスタＴ１０及び前記出力リセットトランジスタ
Ｔ９は第１方向に沿って順次に配列されているが、これに限らず、実際の操作において、
出力リセットトランジスタＴ９及び出力トランジスタＴ１０は第１方向に沿って順次に配
列するように設置されてもよい。
本開示の少なくとも一実施例では、出力リセットトランジスタＴ９は無効の発光制御信
号を提供することに用いられ、出力トランジスタＴ１０は有效の発光制御信号を提供する
ことに用いられる。
本開示の少なくとも一実施例では、前記有效の発光制御信号は画素回路のうち、発光制
御トランジスタをオンとすることができる電圧信号であってもよく（前記発光制御トラン
ジスタのゲート電極は、前記発光制御線に結合され）、前記無効の発光制御信号は、前記
発光制御トランジスタをオフとすることができる電圧信号であってもよい。
具体的に、前記表示基板の表示領域は、複数のサブ画素を含み、前記複数のサブ画素の
うち、少なくとも一つのサブ画素は、画素駆動回路を含み、前記画素駆動回路は、トラン
ジスタ、ゲート線、発光制御線及びデータ線を含み、前記走査駆動回路に含まれるシフト
レジスタユニットは、少なくとも一本の発光制御線に対応してもよく、各前記シフトレジ
スタユニットの信号出力線は、対応する少なくとも一本の発光制御線に結合されて、対応
する発光制御線に発光制御信号を提供することに用いられる。
本開示の少なくとも一実施例では、前記出力トランジスタのアクティブ層及び前記リセ
ットトランジスタのアクティブ層は一つの連続した第１半導体層により形成されてもよく
、
前記出力トランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なく
とも二つの第１導電部分及び少なくとも一つの第１チャネル部分を含んでもよく、それぞ
れの前記第１チャネル部分は二つの隣接する前記第１導電部分の間に設けられており、
前記出力リセットトランジスタのアクティブ層は、第１方向に沿って対向して設けられ
る少なくとも二つの第２導電部分及び少なくとも一つの第２チャネル部分を含んでもよく
、それぞれの前記第２チャネル部分は二つの隣接する前記第２導電部分の間に設けられて
おり、
前記出力トランジスタのアクティブ層で前記出力リセットトランジスタのアクティブ層
との距離が最も近い第１導電部分は、前記出力リセットトランジスタのうちの第２導電部
分として兼用されてもよく、これにより前記出力トランジスタ及び出力リセットトランジ
スタのレイアウト空間をさらに縮めることができ、前記表示基板の狭額縁化を実現するこ
とに有利であるようにする。
図５に示すように、前記出力トランジスタＴ１０のアクティブ層及び前記出力リセット
トランジスタＴ９のアクティブ層は一つの連続した第１半導体層により形成されてもよく
、
前記出力トランジスタＴ１０のアクティブ層は、第１方向に沿って対向して設けられる
１番目の第１導電部分１１１、２番目の第１導電部分１１２、３番目の第１導電部分１１
３、４番目の第１導電部分１１４、５番目の第１導電部分１１５及び６番目の第１導電部
分１１６を含み、前記出力トランジスタＴ１０のアクティブ層は、１番目の第１チャネル
部分１２１、２番目の第１チャネル部分１２２、３番目の第１チャネル部分１２３、４番
目の第１チャネル部分１２４及び５番目の第１チャネル部分１２５をさらに含み、
前記１番目の第１チャネル部分１２１は、前記１番目の第１導電部分１１１と前記２番
目の第１導電部分１１２との間に設けられており、前記２番目の第１チャネル部分１２２
は、前記２番目の第１導電部分１１２と前記３番目の第１導電部分１１３との間に設けら
れており、
前記３番目の第１チャネル部分１２３は、前記３番目の第１導電部分１１３及び前記２
番目の第４導電部分１１４との間に設けられており、前記４番目の第１チャネル部分１２
４は、前記４番目の第１導電部分１１４と前記５番目の第１導電部分１１５との間に設け
られており、前記５番目の第１チャネル部分１２５は、前記５番目の第１導電部分１１５
と前記６番目の第１導電部分１１６との間に設けられており、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ
層に含まれる１番目の第２導電部分として兼用され、
前記出力リセットトランジスタＴ９のアクティブ層は、第１方向に沿って対向して設け
られる２番目の第２導電部分１３２、３番目の第２導電部分１３３、４番目の第２導電部
分１３４、５番目の第２導電部分１３５及び６番目の第２導電部分１３６をさらに含み、
前記出力リセットトランジスタＴ９のアクティブ層は、１番目の第２チャネル部分１４１
、２番目の第２チャネル部分１４２、３番目の第２チャネル部分１４３、４番目の第２チ
ャネル部分１４４及び５番目の第２チャネル部分１４５をさらに含み、
前記１番目の第２チャネル部分１４１は、１番目の第２導電部分と２番目の第２導電部
分１３２との間に設けられており、前記２番目の第２チャネル部分１４２は、前記２番目
の第２導電部分１３２と３番目の第２導電部分１３３との間に設けられており、前記３番
目の第２チャネル部分１４３は、３番目の第２導電部分１３３と４番目の第２導電部分１
３４との間に設けられており、前記４番目の第２チャネル部分１４４は、前記４番目の第
２導電部分１３４と５番目の第２導電部分１３５との間に設けられている、前記５番目の
第２チャネル部分１４５は、前記５番目の第２導電部分１３５と６番目の第２導電部分１
３６との間に設けられている。
前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９において、各トラ
ンジスタのチャネル部分の両側の導電部分は、それぞれ対応して、該トランジスタの第１
電極、第２電極としてもよく、もしくはそれぞれ該トランジスタの第１電極、該トランジ
スタの第２電極に結合されてもよく、これによりＴ１０及びＴ９が６番目の第１導電部分
１１６を介して電気的接続を実現可能にする。
前記第１半導体層１０を製作する時に、例示として、まず、第１半導体材料層を形成し
た後に、出力トランジスタＴ１０のゲート電極Ｇ１０及び出力リセットトランジスタＴ９
のゲート電極Ｇ９を形成してから、前記第１半導体材料層のうち、各トランジスタのゲー
ト電極により被覆されていない部分が前記導電部分として形成されるよう、前記第１半導
体材料層のうち、各トランジスタにより被覆されている部分が前記チャネル部分として形
成されるように、出力トランジスタＴ１０のゲート電極Ｇ１０及び出力リセットトランジ
スタＴ９のゲート電極Ｇ９をマスクとして、第１半導体材料層のうち、各トランジスタの
ゲート電極により被覆されていない部分に対してドーピングを行ってもよい。
上記の表示基板の具体的な構成によって、本開示の少なくとも一実施例に記載の表示基
板において、シフトレジスタユニットのうち、前記出力トランジスタＴ１０及び出力リセ
ットトランジスタＴ９が前記第１方向に沿って配列され得、シフトレジスタユニットの占
める第２方向での面積を縮め、前記表示基板を狭額縁化の発展要求にさらに符合させるこ
とができる。
具体的に、前記出力トランジスタのゲート電極は、少なくとも一つの出力ゲート電極パ
ターンを含んでもよく、前記出力トランジスタの第１電極は、少なくとも一つの第１電極
パターンを含み、前記出力トランジスタの第２電極は、少なくとも一つの第２電極パター
ンを含み、
前記出力ゲート電極パターンは、隣接する前記第１電極パターンと前記第２電極パター
ンとの間に位置しており、
前記第１電極パターン、前記出力ゲート電極パターン及び前記第２電極パターンはいず
れも第２方向に沿って延在されている。
具体的に、前記出力リセットトランジスタのゲート電極は、少なくとも一つの出力リセ
ットゲート電極パターンを含んでもよく、前記出力リセットトランジスタの第１電極は、
少なくとも一つの第３電極パターンを含み、前記出力リセットトランジスタの第２電極は
、少なくとも一つの第４電極パターンを含み、
前記出力リセットゲート電極パターンは、隣接する前記第３電極パターンと前記第４電
極パターンとの間に位置しており、
前記第３電極パターン、前記出力リセットゲート電極パターン及び前記第４電極パター
ンはいずれも第２方向に沿って延在され、
前記出力リセットトランジスタのうち、前記出力トランジスタのゲート電極に最も近接
する前記第４電極パターンが前記出力トランジスタの第２電極パターンとして兼用される
。
具体的に実施する時に、前記出力リセットゲート電極パターンの数量、前記第１電極パ
ターンの数量、前記第２電極パターンの数量、前記出力ゲート電極パターンの数量、前記
第３電極パターンの数量及び前記第４電極パターンの数量は、実際の必要に応じて設けら
れてもよい。例示として、図６及び図９に示すように、前記出力ゲート電極パターンの数
量及び前記出力リセットゲート電極パターンの数量は、五つであってもよく、第１電極パ
ターンの数量は、三つであってもよく、第２電極パターンの数量は、三つであってもよく
、第３電極パターンの数量は、三つであってもよく、前記第４電極パターンの数量は、三
つであってもよいが、これに限らない。
また、前記出力トランジスタの第２電極及び出力リセットトランジスタの第２電極はい
ずれも信号出力線に結合されるので、出力トランジスタ及び出力リセットトランジスタを
レイアウトを行う時に、前記出力リセットトランジスタのうち、前記出力トランジスタの
ゲート電極に最も近接する前記第４電極パターンが前記出力トランジスタの第２電極パタ
ーンとして兼用されてもよく、これにより、出力トランジスタ及び出力リセットトランジ
スタのレイアウト空間をさらに縮めることができ、表示基板の狭額縁化を実現することに
有利であるようにする。
図３Ａ及び図６に示すように、いくつの実施例では、前記出力トランジスタＴ１０のゲ
ート電極は、第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０
２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第
５出力ゲート電極パターンＧ１０５を含んでもよく、
前記出力リセットトランジスタＴ９のゲート電極は、第１出力リセットゲート電極パタ
ーンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極
パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲー
ト電極パターンＧ９５を含んでもよく、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出
力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲー
ト電極パターンＧ１０５が第１方向に沿って順次に配列され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ
９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パター
ンＧ９４及び第５出力リセットゲート電極パターンＧ９５が第１方向に沿って順次に配列
され、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出
力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲー
ト電極パターンＧ１０５がいずれも第２方向に沿って延在され、第１方向と第２方向は互
いに交差され、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出
力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲー
ト電極パターンＧ１０５が互いに結合され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ
９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パター
ンＧ９４及び第５出力リセットゲート電極パターンＧ９５がいずれも第２方向に沿って延
在され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ
９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パター
ンＧ９４及び第５出力リセットゲート電極パターンＧ９５が互いに結合され、
図９に示すように、前記出力トランジスタＴ１０の第１電極Ｓ１０は、１番目の第１電
極パターンＳ１０１、２番目の第１電極パターンＳ１０２及び３番目の第１電極パターン
Ｓ１０３を含み、
前記出力トランジスタＴ１０の第２電極Ｄ１０は、１番目の第２電極パターンＤ１０１
及び２番目の第２電極パターンＤ１０２を含み、
前記出力リセットトランジスタＴ９の第１電極Ｓ９は、１番目の第３電極パターンＳ９
１、２番目の第３電極パターンＳ９２及び３番目の第３電極パターンＳ９３、
前記出力リセットトランジスタＴ９の第２電極Ｄ９は、１番目の第４電極パターンＤ９
１、２番目の第４電極パターンＤ９２及び３番目の第４電極パターンＤ９３を含み、
１番目の第４電極パターンＤ９１が前記出力トランジスタＴ１０に含まれる３番目の第
２電極パターンとして兼用され、
図３Ａ～図１０に示すように、Ｓ１０１がＶＧＬに結合され、Ｓ１０１がＳ１０２に結
合され、Ｓ１０３がＶＧＬに結合され、Ｓ９１、Ｓ９２及びＳ９３がそれぞれ第１導電接
続部Ｆ１に結合され、前記第１導電接続部Ｆ１が前記第１電圧信号線ＶＧＨに結合され、
図３Ａ～図１０に示すように、前記第１出力線部分Ｅ０１が信号線の重なり領域に設け
られた複数の第１信号線ビアホールＨ０１を介してそれぞれＤ１０１及びＤ１０２に結合
され、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第２信号線
ビアホールＨ０２を介してそれぞれＤ９１、Ｄ９２及びＤ９３に結合され、
前記複数の第１信号線ビアホールＨ０１が第１方向に沿って順次に配列され、前記複数
の第２信号線ビアホールＨ０２が第１方向に沿って順次に配列される。
具体的に実施する時に、前記出力トランジスタのアクティブ層は、第１方向に沿って対
向して設けられる少なくとも二つの第１導電部分及び少なくとも一つの第１チャネル部分
を含んでもよく、それぞれの前記第１チャネル部分は、二つの隣接する前記第１導電部分
の間に設けられており、
前記第１チャネル部分は、前記出力ゲート電極パターンに一対一対応され、各前記第１
チャネル部分の前記ベースでの正投影は、いずれも対応する前記出力ゲート電極パターン
の前記ベースでの正投影の内部に位置しており、
前記出力トランジスタのうちの一部の前記第１導電部分が前記第１電極パターンに一対
一対応され、前記第１電極パターンの前記ベースでの正投影と、対応する前記第１導電部
分の前記ベースでの正投影とが第１重なり領域を有し、前記第１電極パターンは前記第１
重なり領域に設けられている少なくとも一つの第１ビアホールを介して対応する前記第１
導電部分に結合され、
前記出力トランジスタのうちの他の一部の前記第１導電部分が前記第２電極パターンに
一対一対応され、前記第２電極パターンの前記ベースでの正投影と、対応する前記第１導
電部分の前記ベースでの正投影とが第２重なり領域を有し、前記第２電極パターンは前記
第２重なり領域に設けられている少なくとも一つの第２ビアホールを介して対応する前記
第１導電部分に結合される。
具体的に実施する時に、前記出力リセットトランジスタのアクティブ層は、第１方向に
沿って対向して設けられる少なくとも二つの第２導電部分及び少なくとも一つの第２チャ
ネル部分を含み、それぞれの前記第２チャネル部分は二つの隣接する前記第２導電部分の
間に設けられており、
前記第２チャネル部分は、前記出力リセットゲート電極パターンに一対一対応され、各
前記第２チャネル部分の前記ベースでの正投影は、いずれも対応する前記出力リセットゲ
ート電極パターンの前記ベースでの正投影の内部に位置しており、
前記出力リセットトランジスタのうちの一部の前記第２導電部分が前記第３電極パター
ンに一対一対応され、前記第３電極パターンの前記ベースでの正投影と、対応する前記第
２導電部分の前記ベースでの正投影とが第３重なり領域を有し、前記第３電極パターンは
、前記第３重なり領域に設けられている少なくとも一つの第３ビアホールを介して対応す
る前記第２導電部分に結合され、
前記出力リセットトランジスタのうちの他の一部の前記第２導電部分が前記第４電極パ
ターンに一対一対応され、前記第４電極パターンの前記ベースでの正投影と、対応する前
記第２導電部分の前記ベースでの正投影とが第４重なり領域を有し、前記第４電極パター
ンは、前記第４重なり領域に設けられている少なくとも一つの第４ビアホールを介して対
応する前記第２導電部分に結合される。
図５、図６、図８及び図９に示すように、１番目の第１チャネル部分１２１が第１出力
ゲート電極パターンＧ１０１に対応され、２番目の第１チャネル部分１２２が第２出力ゲ
ート電極パターンＧ１０２に対応され、３番目の第１チャネル部分１２３が第３出力ゲー
ト電極パターンＧ１０３に対応され、４番目の第１チャネル部分１２４が第４出力ゲート
電極パターンＧ１０４に対応され、５番目の第１チャネル部分１２５が第５出力ゲート電
極パターンＧ１０５に対応され、
１番目の第１チャネル部分１２１のベースでの正投影は、第１出力ゲート電極パターン
Ｇ１０１のベースでの正投影の内部に位置しており、
２番目の第１チャネル部分１２２のベースでの正投影は、第２出力ゲート電極パターン
Ｇ１０２のベースでの正投影の内部に位置しており、
３番目の第１チャネル部分１２３のベースでの正投影は、第３出力ゲート電極パターン
Ｇ１０３のベースでの正投影の内部に位置しており、
４番目の第１チャネル部分１２４のベースでの正投影は、第４出力ゲート電極パターン
Ｇ１０４のベースでの正投影の内部に位置しており、
５番目の第１チャネル部分１２５のベースでの正投影は、第５出力ゲート電極パターン
Ｇ１０５のベースでの正投影の内部に位置しており、
１番目の第１導電部分１１１が１番目の第１電極パターンＳ１０１に対応され、２番目
の第１導電部分１１２が１番目の第２電極パターンＤ１０１に対応され、３番目の第１導
電部分１１３が２番目の第１電極パターンＳ１０２に対応され、４番目の第１導電部分１
１４が２番目の第２電極パターンＤ１０２に対応され、５番目の第１導電部分１１５が３
番目の第１電極パターンＳ１０３に対応され、６番目の第１導電部分１１６が１番目の第
４電極パターンＤ９１に対応され、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ
層に含まれる１番目の第２導電部分として兼用され、
１番目の第２チャネル部分１４１が第１出力リセットゲート電極パターンＧ９１に対応
され、２番目の第２チャネル部分１４２が第２出力リセットゲート電極パターンＧ９２に
対応され、３番目の第２チャネル部分１４３が第３出力リセットゲート電極パターンＧ９
３に対応され、４番目の第２チャネル部分１４４が第４出力リセットゲート電極パターン
Ｇ９４に対応され、５番目の第２チャネル部分１４５が第５出力リセットゲート電極パタ
ーンＧ９５に対応され、
１番目の第２チャネル部分１４１のベースでの正投影は、第１出力リセットゲート電極
パターンＧ９１のベースでの正投影の内部に位置しており、
２番目の第２チャネル部分１４２のベースでの正投影は、第２出力リセットゲート電極
パターンＧ９２のベースでの正投影の内部に位置しており、
３番目の第２チャネル部分１４３のベースでの正投影は、第３出力リセットゲート電極
パターンＧ９３のベースでの正投影の内部に位置しており、
４番目の第２チャネル部分１４４のベースでの正投影は、第４出力リセットゲート電極
パターンＧ９４のベースでの正投影の内部に位置しており、
５番目の第２チャネル部分１４５のベースでの正投影は、第５出力リセットゲート電極
パターンＧ９５のベースでの正投影の内部に位置しており、
２番目の第２導電部分１３２が１番目の第３電極パターンＳ９１に対応され、３番目の
第２導電部分１３３が２番目の第４電極パターンＤ９２に対応され、４番目の第２導電部
分１３４が２番目の第３電極パターンＳ９２に対応され、５番目の第２導電部分１３５が
３番目の第４電極パターンＤ９３に対応され、６番目の第２導電部分１３６が３番目の第
３電極パターンＳ９３に対応され、
Ｓ１０１のベースでの正投影と、１番目の第１導電部分１１１のベースでの正投影との
間に１番目の第１重なり領域を有し、Ｓ１０２のベースでの正投影と、３番目の第１導電
部分１１３のベースでの正投影との間に２番目の第１重なり領域を有し、Ｓ１０３のベー
スでの正投影と、５番目の第１導電部分１１５のベースでの正投影との間に３番目の第１
重なり領域を有し、Ｓ１０１は、１番目の第１重なり領域に設けられている第１ビアホー
ルＨ１を介して１番目の第１導電部分１１１に結合され、Ｓ１０２は、２番目の第１重な
り領域に設けられている第１ビアホールＨ１を介して３番目の第１導電部分１１３に結合
され、Ｓ１０３は、３番目の第１重なり領域に設けられている第１ビアホールＨ１を介し
て５番目の第１導電部分１１５に結合され、
Ｄ１０１のベースでの正投影と、２番目の第１導電部分１１２のベースでの正投影との
間に存在１番目の第２重なり領域を有し、Ｄ１０２のベースでの正投影と、４番目の第１
導電部分１１４との間に２番目の第２重なり領域を有し、Ｄ１０１は、１番目の第２重な
り領域に設けられている第２ビアホールＨ２を介して２番目の第１導電部分１１２に結合
され、Ｄ１０２は、２番目の第２重なり領域に設けられている第２ビアホールＨ２を介し
て４番目の第１導電部分１１４に結合され、
Ｄ９１のベースでの正投影と、１番目の第２導電部分１３１のベースでの正投影との間
に１番目の第４重なり領域を有し、Ｄ９２のベースでの正投影と、３番目の第２導電部分
１３３のベースでの正投影との間に２番目の第４重なり領域を有し、Ｄ９３のベースでの
正投影と、５番目の第２導電部分１３５との間に３番目の第４重なり領域を有し、Ｄ９１
は、１番目の第４重なり領域に設けられている第４ビアホールＨ４を介して１番目の第２
導電部分１３１に結合され、Ｄ９２は、２番目の第４重なり領域に設けられている第４ビ
アホールＨ４を介して３番目の第２導電部分１３３に結合され、Ｄ９３は、３番目の第４
重なり領域に設けられている第４ビアホールＨ４を介して５番目の第２導電部分１３３に
結合され、
Ｓ９１のベースでの正投影と、２番目の第２導電部分１３２のベースでの正投影との間
に１番目の第３重なり領域を有し、Ｓ９２のベースでの正投影と、４番目の第２導電部分
１３４のベースでの正投影との間に２番目の第３重なり領域を有し、Ｓ９３のベースでの
正投影と、６番目の第２導電部分１３６のベースでの正投影との間に３番目の第３重なり
領域を有し、Ｓ９１は、１番目の第３重なり領域に設けられている第３ビアホールＨ３を
介して２番目の第２導電部分１３２に結合され、Ｓ９２は、２番目の第３重なり領域に設
けられている第３ビアホールＨ３を介して４番目の第２導電部分１３４に結合され、Ｓ９
３は、３番目の第３重なり領域に設けられている第３ビアホールＨ３を介して６番目の第
２導電部分１３６に結合される。
本開示の少なくとも一実施例では、第１ビアホールの数量、第２ビアホールの数量、第
３ビアホールの数量及び第４ビアホールの数量は、実際の必要に応じて設けてもよい。
図３Ａに示されるレイアウト方式において、第１ビアホールの数量、第２ビアホールの
数量、第３ビアホールの数量はいずれも三つであるが、実際の操作において、以上の各ビ
アホールの数量は実際の状態によって選択してもよく、例えば、図１１に示すように、他
のレイアウト方式において、第１ビアホールの数量、第２ビアホールの数量、第３ビアホ
ールの数量はいずれも二つであってもよく、図１１に示されるレイアウト方式において、
第１半導体層の第１方向での長さがより長く（図３Ａに示されるレイアウト方式に比べ）
、第１半導体層の第２方向での幅がより狭く（図３Ａに示されるレイアウト方式に比べ）
、シフトレジスタユニットの占める第２方向での幅を狭めることに寄与し、狭額縁の実現
に有利である。
上記の実施例に係る表示基板において、第１半導体層１０を利用して出力リセットトラ
ンジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層を形成して、Ｔ
９及びＴ１０の占める第２方向での空間を小さくするのみならず、出力リセットトランジ
スタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層の第１方向でのサイ
ズを大きくすることで、Ｔ９のチャネルの幅及びＴ１０のチャネルの幅を確保し、これに
よりＴ９の動作性能及びＴ１０の動作性能を確保する上に、表示基板の額縁の幅を縮める
ことができる。
本開示の少なくとも一実施例では、図５は、図３Ａのアクティブ層の概略図であり、図
６は、図３Ａの第１ゲート金属層の概略図であり、図７は、図３Ａの第２ゲート金属層の
概略図であり、図８は、順次にアクティブ層、第１ゲート金属層及び第２ゲート金属層を
設置した後に製作したビアホールの概略図であり、図９は図３Ａのソース・ドレイン金属
層の概略図である。
具体的に実施する時に、ベース上に順次にアクティブ層、第１ゲート金属層、第２ゲー
ト金属層、ビアホール及びソース・ドレイン金属層を設置して表示基板を形成する。
本開示の少なくとも一実施例では、前記少なくとも一つのシフトレジスタユニットは、
出力トランジスタ及び出力リセットトランジスタに加えて、複数のトランジスタも含んで
もよく、各トランジスタのチャネル部分の両側の導電部分は、対応に該トランジスタの第
１電極及び第２電極それぞれにしてもよいか、もしくは該トランジスタの第１電極及び該
トランジスタの第２電極それぞれに結合されてもよい。
図３Ａ～図９に示すように、Ｓ９１、Ｓ９２及びＳ９３がそれぞれ第１導電接続部Ｆ１
に結合され、前記第１導電接続部Ｆ１が前記第１電圧信号線ＶＧＨに結合され、
前記第１導電接続部Ｆ１のベースでの正投影と、前記出力リセットコンデンサＣ３の第
２極板Ｃ３ｂのベースでの正投影との間に第５重なり領域を有し、前記第１導電接続部Ｆ
１が前記第５重なり領域に設けられている第５ビアホールＨ５を介して前記出力リセット
コンデンサＣ３の第２極板Ｃ３ｂに結合される。
具体的に実施する時に、前記少なくとも一つのシフトレジスタユニットは、第１トラン
ジスタをさらに含んでもよく、
前記第１トランジスタは、第１アクティブパターンを含み、前記第１アクティブパター
ンが第２方向に沿って延在され、
前記第１トランジスタは、前記出力回路の表示領域から離れた側に位置している。
図１、図３Ａ～図９に示すように、前記少なくとも一つのシフトレジスタユニットは、
第１トランジスタＴ１をさらに含んでもよく、
前記第１トランジスタＴ１は、第１アクティブパターンＡ１を含み、前記第１アクティ
ブパターンＡ１が第２方向に沿って延在され、
前記第１トランジスタＴ１は、前記出力回路Ｏ１の表示領域から離れた側に位置してい
る。
本開示の少なくとも一実施例では、Ｔ１のうち、第１アクティブパターンＡ１を第２方
向に沿って延在されるように設置して、Ｔ２及びＴ８がより緊密に設置されて、横方向の
空間を節約することができる。
図３Ａ～図９に示すように、前記第１トランジスタＴ１は、第１アクティブパターンＡ
１を含み、前記第１アクティブパターンＡ１は、第２方向に沿って順次に配列される１番
目の第３導電部分Ａ１１、第３チャネル部分Ａ１０及び２番目の第３導電部分Ａ１２を含
み、
１番目の第３導電部分Ａ１１が第１トランジスタＴ１の第１電極Ｓ１として兼用され、
２番目の第３導電部分Ａ１２が第１トランジスタＴ１の第２電極Ｄ１として兼用され、
前記第１トランジスタＴ１の第１電極Ｓ１は、第１接続ビアホールＨ１１を介して第２
導電接続部Ｆ２に結合され、前記第２導電接続部Ｆ２のベースでの正投影と、前記出力コ
ンデンサＣ２の第２極板Ｃ２ｂのベースでの正投影との間に第６重なり領域を有し、前記
第２導電接続部Ｆ２は、前記第６重なり領域に設けられている第６ビアホールＨ６を介し
て前記出力コンデンサＣ２の第２極板Ｃ２ｂに結合され、
Ｔ１の第２電極Ｄ１は、第２接続ビアホールＨ２１を介して第３導電接続部Ｆ３に結合
され、前記第３導電接続部Ｆ３のベースでの正投影と、Ｃ１の第２極板Ｃ１ｂのベースで
の正投影との間に第７重なり領域を有し、Ｆ３は、第７重なり領域に設けられている第７
ビアホールＨ７を介してＣ１の第２極板Ｃ１ｂに結合され、
Ｔ１のゲート電極Ｇ１は、Ｃ１の第１極板Ｃ１ａに結合され、Ｔ１のゲート電極Ｇ１は
、Ｔ８のゲート電極Ｇ８にも結合される。
図３Ａに示すように、前記出力コンデンサＣ２の極板のＴ４とＴ１０との間の部分の第
２方向での幅が狭くなり、Ｃ２の極板のＴ７とＴ１０との間の部分の第２方向での幅も狭
くなって、第２方向での空間を省き、残すべきところが他の素子のレイアウトに用いられ
るようにする。しかも、図３Ａに示すように、第１方向におけるＣ２の極板の長さも長く
なって、Ｃ２の極板の面積を確保する。
本開示の少なくとも一実施例では、図１、図３Ａ～図９に示すように、前記少なくとも
一つのシフトレジスタユニットは、第２トランジスタＴ２及び第３トランジスタＴ３をさ
らに含んでもよく、
前記第２トランジスタＴ２のゲート電極Ｇ２の前記ベースでの正投影と、前記第３トラ
ンジスタＴ３のゲート電極Ｇ３の前記ベースでの正投影との間の第２方向での最大距離が
第３所定距離であり、
前記第２トランジスタＴ２及び前記第３トランジスタＴ３が前記出力回路の表示領域か
ら離れた側に位置しており、
前記第２トランジスタＴ２の第２電極Ｄ２は、前記第３トランジスタＴ３の第２電極Ｄ
３に結合される。
本開示の少なくとも一実施例では、前記第３所定距離は、１４μｍ以上かつ５０μｍ以
下であってもよいが、これに限らない。
具体的に実施する時に、前記第２トランジスタＴ２の第２電極Ｄ２が前記第３トランジ
スタＴ３の第２電極Ｄ２に結合されるので、配線の便宜上、Ｔ２及びＴ３を近く設置する
ことが必要であり、かつＴ２及びＴ３を近く設置することは、シフトレジスタユニットの
占める第２方向での幅を狭めることに寄与することができる。
本開示の少なくとも一実施例では、前記第２トランジスタＴ２のゲート電極Ｇ２の前記
ベースでの正投影と、前記第３トランジスタＴ３のゲート電極Ｇ３の前記ベースでの正投
影との間の第２方向での最大距離が第３所定距離より短いということは、Ｇ２のベースで
の正投影の周辺と、Ｇ３のベースでの正投影の周辺との間の第２方向での最大距離が第３
所定距離より短いことである。
図３Ａ－図９に示すように、第２トランジスタＴ２は、第２アクティブパターンを含み
、
前記第２アクティブパターンＡ２は、第１方向に沿って順次に配列される１番目の第４
導電部分Ａ２１、第４チャネル部分Ａ２０及び２番目の第４導電部分Ａ２２を含み、
１番目の第４導電部分Ａ２１が第２トランジスタＴ２の第１電極Ｓ２として兼用され、
２番目の第４導電部分Ａ２２が第２トランジスタＴ２の第２電極Ｄ２として兼用され、
第２トランジスタＴ２の第１電極Ｓ２は、第３接続ビアホールＨ３１を介して前記第３
導電接続部Ｆ３に結合され、前記第３導電接続部Ｆ３のベースでの正投影と、Ｃ１の第２
極板Ｃ１ｂのベースでの正投影との間に第７重なり領域を有し、Ｆ３は、第７重なり領域
に設けられている第７ビアホールＨ７を介してＣ１の第２極板Ｃ１ｂに結合されて、第２
トランジスタＴ２の第１電極Ｓ２が １の第２極板Ｃ１ｂに結合され、
第２トランジスタＴ２の第２電極Ｄ２は、第４接続ビアホールＨ４１を介して第４導電
接続部Ｆ４に結合され、
第３トランジスタＴ３は、第３アクティブパターンＡ３を含み、
前記第３アクティブパターンＡ３は、第２方向に沿って順次に配列される１番目の第５
導電部分Ａ３１、第５チャネル部分Ａ３０及び２番目の第５導電部分Ａ３２を含み、
１番目の第５導電部分Ａ３１が第３トランジスタＴ３の第１電極Ｓ３として兼用され、
２番目の第５導電部分Ａ３２が第３トランジスタＴ３の第２電極Ｄ３として兼用され、
第３トランジスタＴ３の第１電極Ｓ３は、第５接続ビアホールＨ５１を介してそれぞれ
Ｓ９１、Ｓ９２及びＳ９３に結合され、
第３トランジスタＴ３の第２電極Ｄ３は、第６接続ビアホールＨ６１を介して第４導電
接続部Ｆ４に結合される。
選択的に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ、第２
トランジスタ及び第１コンデンサを含んでもよく、ここで、
前記第１トランジスタの第２電極及び前記第２トランジスタの第１電極は、それぞれ前
記第１コンデンサの第２極板に結合され、前記第１トランジスタのゲート電極は、前記第
１コンデンサの第１極板に結合され、
前記第１トランジスタ、前記第１コンデンサ及び前記第２トランジスタが第１方向に沿
って順次に配列され、
前記第１トランジスタ、前記第１コンデンサ及び前記第２トランジスタは、前記出力回
路の表示領域から離れた側に位置している。
図１、図３Ａ～図９に示すように、前記少なくとも一つのシフトレジスタユニットは、
第１トランジスタＴ１、第２トランジスタＴ２及び第１コンデンサＣ１をさらに含んでも
よく、ここで、
前記第１トランジスタＴ１の第２電極Ｄ１及び前記第２トランジスタＴ２の第１電極Ｄ
２は、それぞれ前記第１コンデンサＣ１の第２極板Ｃ１ｂに結合され、前記第１トランジ
スタＴ１のゲート電極Ｇ１は、前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、
前記第１トランジスタＴ１、前記第１コンデンサＣ１及び前記第２トランジスタＴ２が
第１方向に沿って順次に配列され、
前記第１トランジスタＴ１、前記第１コンデンサＣ１及び前記第２トランジスタＴ２は、
前記出力回路Ｏ１の表示領域から離れた側に位置している。
本開示の少なくとも一実施例では、Ｃ１は、Ｔ１とＴ２との間に位置しており、かつＴ
１、Ｔ２及びＴ３の配列される位置がＣ１の極板の形状に互いに契合して、Ｔ１、Ｔ２、
Ｔ３及びＣ１がさらに緊密に配列される。具体的に実施する時に、図１、図３Ａ－図９に
示すように、前記走査駆動回路は、第１電圧信号線ＶＧＨをさらに含んでもよく、前記少
なくとも一つのシフトレジスタユニットは、出力リセットコンデンサＣ３をさらに含んで
もよく、前記出力リセットコンデンサＣ３の第１極板Ｃ３ａは、前記出力リセットトラン
ジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ
３ｂは、前記第１電圧信号線ＶＧＨに結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂの第２方向での最大の幅が第１所定
の幅であり、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂの第１方向での最大長さ
が第２所定の長さであり、
前記出力リセットコンデンサＣ３は、前記出力回路Ｏ１の表示領域から離れた側に位置
しており、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂの前記ベースでの正投影は、前記出
力リセットコンデンサＣ３の第１極板Ｃ３ａの前記ベースでの正投影内にある。
本開示の少なくとも一実施例では、前記第１所定の幅は、３μｍ以上かつ６０μｍ以下
であってもよく、前記第２所定の長さは、３μｍ以上かつ２０μｍ以下であってもよいが
、これに限らない。
選択的に、図３Ａに示すように、前記第１電圧信号線ＶＧＨが第１方向に沿って延在さ
れ、前記第１電圧信号線ＶＧＨは、前記出力リセットコンデンサＣ３の表示領域から離れ
た側に位置している。
本開示の少なくとも一実施例では、Ｃ３の第２極板Ｃ３ｂの第２方向での幅を小さく設
定して、第２方向でのシフトレジスタユニットの幅を狭め、かつＣ３の極板の面積を確保
するために、Ｃ３の第２極板Ｃ３ｂの第１方向での長さを大きく設定する。
図３Ａ～図９に示すように、Ｃ３の第１極板Ｃ３ａがＴ９のゲート電極Ｇ９に結合され
、
Ｃ３の第１極板Ｃ３ａのベースでの正投影と、前記第４導電接続部Ｆ４のベースでの正
投影との間に第８重なり領域を有し、Ｃ３ａは、前記第８重なり領域に設けられている第
８ビアホールＨ８を介して前記第４導電接続部Ｆ４に結合されて、Ｃ３ａが第２トランジ
スタＴ２の第２電極Ｄ２に結合され、
Ｓ９１、Ｓ９２及びＳ９３がそれぞれ第１導電接続部Ｆ１に結合され、前記第１導電接
続部Ｆ１が前記第１電圧信号線ＶＧＨに結合され、
前記第１導電接続部Ｆ１のベースでの正投影と、前記出力リセットコンデンサＣ３の第
２極板Ｃ３ｂのベースでの正投影との間に第５重なり領域を有し、前記第１導電接続部Ｆ
１は、前記第５重なり領域に設けられている第５ビアホールＨ５を介して前記出力リセッ
トコンデンサＣ３の第２極板Ｃ３ｂに結合されて、Ｃ３ｂがＳ９１、Ｓ９２及びＳ９３そ
れぞれに結合される。
本開示の少なくとも一実施例では、図３Ａ～図９に示すように、前記出力トランジスタ
Ｔ１０及び前記出力リセットトランジスタＴ９は、第１方向に沿って配列され、前記走査
駆動回路は、第２電圧信号線ＶＧＬをさらに含み、前記少なくとも一つのシフトレジスタ
ユニットは、出力リセットコンデンサＣ３をさらに含み、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、前記第１電圧信号線ＶＧＨに結
合され、
前記出力トランジスタＴ１０の第１電極Ｓ１０は、第２電圧信号線ＶＧＬに結合され、
前記出力リセットトランジスタＴ９の第１電極Ｓ９は、前記出力リセットコンデンサＣ３
の第２極板Ｃ３ｂに結合され、
前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９は、前記第２電圧
信号線ＶＧＬの表示領域から離れた側に位置している。
選択的に、前記走査駆動回路は、第２電圧信号線をさらに含んでもよく、前記少なくと
も一つのシフトレジスタユニットは、第４トランジスタをさらに含んでもよく、
前記第２電圧信号線は、電極導電接続部に結合され、前記電極導電接続部は、第２方向
に沿って延在され、前記少なくとも一つの第１電極パターンは、第１方向に沿って順次に
配列され、
前記電極導電接続部は、前記出力トランジスタの第１電極に含まれる１番目の第１電極
パターンに結合され、
前記第４トランジスタの第１電極は、前記電極導電接続部に結合され、
前記第４トランジスタのゲート電極の前記ベースでの正投影と、前記電極導電接続部の
前記ベースでの正投影との間の第１方向での最小距離は、第４所定距離である。
本開示の少なくとも一実施例では、前記第４トランジスタのゲート電極の前記ベースで
の正投影と、前記電極導電接続部の前記ベースでの正投影との間の第１方向での最小距離
というのは、第４トランジスタのゲート電極のベースでの正投影の周辺と、電極導電接続
部のベースでの正投影の周辺との間の第１方向での最小距離である。
本開示の少なくとも一実施例では、前記第４所定距離は、１μｍ以上かつ５μｍ以下で
あってもよいが、これに限らない。
本開示の少なくとも一実施例では、出力アクティブ長さを上げるとともに、第４トラン
ジスタを上の方に移動し、第４トランジスタのゲート電極と電極導電接続部との第１方向
での距離を短く保持することで、出力アクティブ長さを上げることにより第１方向で余裕
になる空間を利用してシフトレジスタユニットに含まれる出力回路以外の他の素子をレイ
アウトし、その上シフトレジスタユニットの第２方向での幅を狭めることができる。
図３Ａ～図９に示すように、前記走査駆動回路は、第２電圧信号線ＶＧＬをさらに含ん
でもよく、前記少なくとも一つのシフトレジスタユニットは、第４トランジスタＴ４をさ
らに含んでもよく、
前記第２電圧信号線ＶＧＬは、電極導電接続部Ｆ０１に結合され、前記電極導電接続部
Ｆ０１は、第２方向に沿って延在され、前記出力トランジスタＴ１０の第１電極Ｓ１０に
含まれる１番目の第１電極パターンＳ１０１、２番目の第１電極パターンＳ１０２及び３
番目の第１電極パターンＳ１０３は第１方向に沿って順次に配列され、
前記電極導電接続部Ｆ０１は、前記１番目の第１電極パターンＳ１０１に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４は、電極接続ビアホールＨ０を介して前記電
極導電接続部Ｆ０１に結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４の前記ベースでの正投影と、前記電極導電
接続部Ｆ０１の前記ベースでの正投影との間の第１方向での最小距離が第４所定距離とさ
れ、Ｓ１０１を上の方に移動するとともに、Ｔ４も上の方に移動するようにする。
図５に示すように、第４トランジスタＴ４は、第４アクティブパターンＡ４を含み、
前記第４アクティブパターンＡ４は、第１方向に沿って順次に配列される１番目の第６
導電部分Ａ４１、第６チャネル部分Ａ４０及び２番目の第６導電部分Ａ４２を含み、
１番目の第６導電部分Ａ４１が第４トランジスタＴ４の第１電極Ｓ４として兼用され、
２番目の第６導電部分Ａ４２が第４トランジスタＴ４の第２電極Ｄ４として兼用される。
本開示の少なくとも一実施例では、前記少なくとも一つのシフトレジスタユニットは、
第４トランジスタ及び第５トランジスタをさらに含んでもよく、
前記第４トランジスタのゲート電極は、前記第５トランジスタのゲート電極に結合され
、
前記第４トランジスタのゲート電極及び前記第５トランジスタのゲート電極は、第１ゲ
ート金属パターンに含まれ、前記第１ゲート金属パターンは、第２方向に沿って延在され
る。
具体的に実施する時に、前記第４トランジスタ及び前記第５トランジスタは並べて設置
されてもよく、第４トランジスタを上の方に移動するとともに、第５トランジスタも上の
方に移動する。
選択的に、前記走査駆動回路は、第１クロック信号線をさらに含んでもよく、前記第５
トランジスタのゲート電極は、前記第１クロック信号線に結合され、
前記第１クロック信号線は第１方向に沿って延在され、前記第１クロック信号線は前記
第５トランジスタの表示領域から離れた側に位置している。
図１、図３Ａ～図９に示すように、前記少なくとも一つのシフトレジスタユニットは第
４トランジスタＴ４及び第５トランジスタＴ５をさらに含んでもよく、前記走査駆動回路
は、第１クロック信号線ＣＫをさらに含んでもよく、
前記第４トランジスタＴ４のゲート電極Ｇ４は、前記第５トランジスタＴ５のゲート電
極Ｇ５に結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４及び前記第５トランジスタＴ５のゲート電
極Ｇ５は第１ゲート金属パターン４５に含まれ、前記第１ゲート金属パターン４５は、第
２方向に沿って延在され、
前記第５トランジスタＴ５のゲート電極Ｇ５は、前記第１クロック信号線ＣＫに結合さ
れ、
前記第１クロック信号線ＣＫは、第１方向に沿って延在され、前記第１クロック信号線
ＣＫは、前記第５トランジスタＴ５の表示領域から離れた側に位置している。
図３Ａ～図９に示すように、前記第１ゲート金属パターン４５のベースでの正投影と、
前記第１クロック信号線ＣＫのベースでの正投影との間に第９重なり領域を有し、前記第
１ゲート金属パターン４５は、前記第９重なり領域に設けられている第９ビアホールＨ９
を介して前記第１クロック信号線ＣＫに結合され、
Ｔ５の第１電極Ｓ５は、第７接続ビアホールＨ７１を介して入力信号端Ｅ１に結合され
る。
図５に示すように、第５トランジスタＴ５は、第５アクティブパターンＡ５を含み、
前記第５アクティブパターンＡ５は、第１方向に沿って順次に配列される１番目の第７
導電部分Ａ５１、第７チャネル部分Ａ５０及び２番目の第７導電部分Ａ５２を含み、
１番目の第７導電部分Ａ５１が第５トランジスタＴ５の第１電極Ｓ５として兼用され、
２番目の第７導電部分Ａ５２が第５トランジスタＴ５の第２電極Ｄ５として兼用される。
具体的に実施する時に、図１、図３Ａ～図９に示すように、前記少なくとも一つのシフ
トレジスタユニットは、第１トランジスタＴ１、第４トランジスタＴ４、第５トランジス
タＴ５、第６トランジスタＴ６及び出力コンデンサＣ２をさらに含んでもよく、
前記第５トランジスタＴ５の第２電極Ｄ５は、前記第６トランジスタＴ６のゲート電極
Ｇ６に結合され、前記第５トランジスタＴ５の第１電極Ｓ１は、入力信号端Ｅ１に結合さ
れ、
前記第６トランジスタＴ６のゲート電極Ｇ６は、互いに結合される第１ゲート電極パタ
ーンｇ６１及び第２ゲート電極パターンｇ６２を含み、
前記第１ゲート電極パターンｇ６１及び前記第２ゲート電極パターンｇ６２は、それぞ
れ前記出力コンデンサＣ２の第１極板Ｃ２ａに結合され、前記出力コンデンサＣ２の第１
極板Ｃ２ａは、前記出力トランジスタＴ１０のゲート電極Ｓ１０に結合され、
前記第６トランジスタＴ６の第１電極Ｓ６は、第４トランジスタＴ４のゲート電極Ｇ４
に結合され、前記第６トランジスタＴ６の第２電極Ｄ６は、前記第４トランジスタＴ４の
第２電極Ｄ４に結合され、前記出力コンデンサＣ２の第２極板Ｃ２ｂは、前記第１トラン
ジスタＴ１の第１電極Ｓ１に結合され、
前記第４トランジスタＴ４、前記第６トランジスタＴ６及び前記第１トランジスタＴ１
が前記第１方向に沿って順次に配列され、
前記第５トランジスタＴ５、前記第６トランジスタＴ６及び前記第１トランジスタＴ１
が前記第１方向に沿って順次に配列され、
前記出力コンデンサＣ２は、前記第６トランジスタＴ６と前記出力回路Ｏ１との間に位
置している。
図５に示すように、第６トランジスタＴ６は、第６アクティブパターンＡ６を含み、
前記第６アクティブパターンＡ６は、第１方向に沿って順次に配列される１番目の第８
導電部分Ａ６１、１番目の第８チャネル部分Ａ６０１、２番目の第８導電部分Ａ６２、２
番目の第８チャネル部分Ａ６０２及び３番目の第８導電部分Ａ６３を含み、
１番目の第８導電部分Ａ６１が第６トランジスタＴ６の第１電極Ｓ６として兼用され、
３番目の第８導電部分Ａ６３が第６トランジスタＴ６の第２電極Ｄ６として兼用される。
図３Ａ～図９に示すように、Ｔ６のゲート電極は、第２ゲート金属パターン６０に含ま
れ、前記第２ゲート金属パターン６０はＵ形であって、Ｔ６のゲート電極が互いに結合さ
れる第１ゲート電極パターンｇ６１及び第２ゲート電極パターンｇ６２を含むようにし、
前記第２ゲート金属パターン６０は、第８接続ビアホールＨ８１を介して第５導電接続
部Ｆ５に結合され、
Ｔ５の第２電極Ｄ５は、第９接続ビアホールＨ９１を介して前記第５導電接続部Ｆ５に
結合されて、Ｔ５の第２電極Ｄ５がＴ６のゲート電極に含まれる互いに結合される第１ゲ
ート電極パターンｇ６１及び第２ゲート電極パターンｇ６２それぞれに結合されるように
し、
Ｔ６の第１電極Ｓ６は、第１０接続ビアホールＨ１０１を介して第６導電接続部Ｆ６に
結合され、第１ゲート金属パターン４５は、第１１接続ビアホールＨ１１１を介して前記
第６導電接続部Ｆ６に結合され、
Ｔ６の第２電極Ｄ６は、第１２接続ビアホールＨ１２１を介して第７導電接続部Ｆ７に
結合され、Ｔ４の第２電極Ｄ４は、第１３接続ビアホールＨ１３１を介して前記第７導電
接続部Ｆ７に結合されて、Ｔ６の第２電極Ｄ６がＴ４の第２電極Ｄ４に結合されるように
する。
本開示の少なくとも一実施例では、図１、図３Ａ～図９に示すように、前記少なくとも
一つのシフトレジスタユニットは、第２トランジスタＴ２、第１トランジスタＴ１、第６
トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８をさらに含んでもよ
く、ここで、
図５に示すように、前記第７トランジスタＴ７のアクティブ層及び前記第８トランジス
タＴ８のアクティブ層は、一つの連続した第２半導体層２０により形成されてもよく、前
記第２半導体層２０が第１方向に沿って延在され、
前記第７トランジスタＴ７のアクティブ層は、第１方向に沿って順次に設置される１番
目の第９導電部分２１１、第９チャネル部分２０１及び２番目の第９導電部分２１２を含
み、
前記２番目の第９導電部分２１２が１番目の第１０導電部分として兼用され、
前記第８トランジスタＴ８のアクティブ層は、第１方向に沿って順次に設置される１番
目の第１０導電部分、第１０チャネル部分２０２及び２番目の第１０導電部分２２２を含
み、
前記１番目の第９導電部分２１１は、前記第７トランジスタＴ７の第２電極Ｄ７として
用いられ、前記２番目の第９導電部分２１２は、前記第７トランジスタＴ７の第１電極Ｓ
７として用いられ、前記２番目の第１０導電部分２２２は、前記第８トランジスタＴ８の
第１電極Ｓ８として用いられ、前記第７トランジスタＴ７の第１電極Ｓ７が前記第８トラ
ンジスタＴ８の第２電極Ｄ８として兼用され、
前記第７トランジスタＴ７のゲート電極Ｇ７は、出力コンデンサＣ２の第２極板Ｃ２ｂ
に結合され、前記第７トランジスタＴ７の第２電極Ｄ７は、前記第６トランジスタＴ６の
ゲート電極Ｇ６に結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８は、前記第１トランジスタＴ１のゲート電
極Ｇ１に結合され、前記第８トランジスタＴ８の第１電極Ｓ８は、第１電圧信号線ＶＧＨ
に結合され、
前記第１電圧信号線ＶＧＨが第１方向に沿って延在され、
前記第６トランジスタＴ６、前記第７トランジスタＴ７、前記第８トランジスタＴ８及
び前記第２トランジスタＴ２は、第１方向に沿って順次に配列される。
本開示の少なくとも一実施例では、出力アクティブ長さを上げるのに伴い、Ｔ５、Ｔ４
、Ｔ６、Ｔ７及びＴ８がいずれも上の方に移動され、第１方向で余裕になる空隙を利用し
て、シフトレジスタユニットの占める第２方向での幅を狭める。
また、前記第７トランジスタＴ７の第１電極Ｓ７が前記第８トランジスタＴ８の第２電
極Ｄ８として兼用され、即ち、本開示の少なくとも一実施例に記載の表示基板において、
第７トランジスタＴ７及び第８トランジスタＴ８において、第２半導体層２０に含まれる
２番目の第９導電部分２１２を介して直接的に結合されることができ、Ｔ７及びＴ８の第
１方向で占める面積を縮める。
選択的に、図１、図３Ａ－図９に示すように、前記走査駆動回路は、第２クロック信号
線ＣＢをさらに含んでもよく、前記第２トランジスタＴ２のゲート電極Ｇ２及び第７トラ
ンジスタＴ７のゲート電極Ｇ７は、それぞれ前記第２クロック信号線ＣＢに結合され、
前記第２クロック信号線ＣＢが第１方向に沿って延在され、前記第２クロック信号線Ｃ
Ｂは、前記第２トランジスタＴ２の表示領域から離れた側に位置している。
図３Ａ～図９に示すように、Ｔ７の第２電極Ｄ７は、第１４接続ビアホールＨ１４１を
介して前記第５導電接続部Ｆ５に結合されて、Ｔ７の第２電極Ｄ７がＴ６のゲート電極Ｇ
６に結合され、
Ｔ７のゲート電極Ｇ７は、それぞれ第８導電接続部Ｆ８及び第９導電接続部Ｆ９に結合
され、
Ｆ８は、第１５接続ビアホールＨ１５１を介して第２クロック信号線ＣＢに結合され、
Ｆ９は、第１６接続ビアホールＨ１６１を介して第２導電接続部Ｆ２に結合されて、Ｔ
７のゲート電極Ｇ７がＣ２の第２極板Ｃ２ｂに結合され、
Ｔ８の第１電極Ｓ８は、第１７接続ビアホールＨ１７１を介して前記第１電圧信号線Ｖ
ＧＨに結合され、
Ｔ８のゲート電極Ｇ８は、Ｔ１のゲート電極Ｇ１及びＣ１の第１極板Ｃ１ａそれぞれに
結合される。
図３Ａ－図９に示すように、Ｔ２のゲート電極Ｇ２は、第１０導電接続部Ｆ１０に結合
され、前記第１０導電接続部Ｆ１０は、第１８接続ビアホール１８１を介して前記第２ク
ロック信号線ＣＢに結合される。
図６に示すように、Ｔ３のゲート電極Ｇ３は、第１１導電接続部Ｆ１１を介して出力コ
ンデンサＣ２の第１極板Ｃ２Ａに結合され得る。
図９に示すように、Ｇ８は、第１９接続ビアホールＨ１９１を介して第１２導電接続部
Ｆ１２に結合され、前記第１２導電接続部Ｆ１２は、第１２接続ビアホールＨ１２１を介
してＴ６の第２電極Ｄ６に結合される。
選択的に、前記走査駆動回路は、第２電圧信号線及び信号出力線をさらに含んでもよく
、
前記信号出力線は、第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分は、いずれも第１方向に沿って延在され、
前記第１出力線部分は、前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分は、第２方向に沿って延在され、
前記第２出力線部分は、表示領域のうち、画素回路に発光制御信号を提供することに用い
られ、
前記第１出力線部分及び前記出力回路は、前記第２電圧信号線の前記表示領域から離れ
た側に位置している。
図３Ａに示されるレイアウト方式において、前記信号出力線は二つの第２出力線部分を
含み、具体的に実施する時に、前記信号出力線に含まれる第２出力線部分の数は実際の状
態に応じて選択されてもよい。
具体的に実施する時に、前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１
クロック信号線及び第２クロック信号線をさらに含んでもよく、
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロ
ック信号線は、いずれも第１方向に沿って延在され、
前記第１電圧信号線の前記ベースでの正投影、前記第１クロック信号線の前記ベースで
の正投影及び前記第２クロック信号線の前記ベースでの正投影がいずれも前記シフトレジ
スタユニットの前記ベースでの正投影の前記表示領域から離れた側に位置しており、
前記第２電圧信号線の前記ベースでの正投影は、前記シフトレジスタユニットの前記表
示領域に近い側に位置している。
本開示の少なくとも一実施例では、前記信号出力線は、少なくとも一つの第２出力線部
分を含んでもよく、前記第２出力線部分が前記第１出力線部分に結合され、前記第２出力
線部分が前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御
信号を提供することに用いられる。
具体的に、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線
の具体的な位置は、実際の必要に応じて設置されてもよく、例示として、前記第１クロッ
ク信号線、前記第２クロック信号線及び前記第１電圧信号線をいずれも前記表示基板の周
辺の箇所に設置して、すなわち、前記第１電圧信号線の前記ベースでの正投影、前記第１
クロック信号線の前記ベースでの正投影及び前記第２クロック信号線の前記ベースでの正
投影がいずれも前記シフトレジスタユニットの前記ベースでの正投影の前記表示基板の表
示領域から離れた側に位置され、このようにして、前記シフトレジスタユニットをレイア
ウトする時に、前記シフトレジスタユニットのうち、各トランジスタと前記第１クロック
信号線、前記第２クロック信号線及び前記第１電圧信号線との間に過多のオーバーラップ
が発生することを避けることで、前記シフトレジスタユニットの動作性能を高めることに
さらに寄与する。
また、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線をい
ずれも前記第１方向に沿って延在されるように設置することで、前記表示基板の狭額縁化
の実現にさらに寄与する。
本開示の少なくとも一実施例では、前記第１クロック信号線から出力の第１クロック信
号及び前記第２クロック信号線から出力の第２クロック信号の位相が互いに反してもよい
が、これに限らない。
具体的に実施する時に、図１及び図３Ａに示すように、前記走査駆動回路は、第１電圧
信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線Ｃ
Ｂ及び信号出力線を含んでもよく、前記少なくとも一つのシフトレジスタユニットは、第
１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、第１トランジス
タＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５ト
ランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８
、出力リセットトランジスタＴ９及び出力トランジスタＴ１０をさらに含んでもよく、
前記信号出力線は、第１出力線部分Ｅ０１、１番目の第２出力線部分Ｅ０２１及び２番
目の第２出力線部分Ｅ０２２を含み、
第１出力線部分Ｅ０１、１番目の第２出力線部分Ｅ０２１及び２番目の第２出力線部分
Ｅ０２２は、互いに結合され、
前記第１出力線部分Ｅ０１は、第１方向に沿って延在され、前記１番目の第２出力線部
分Ｅ０２１及び前記２番目の第２出力線部分Ｅ０２２は、互いに結合されかつ第２方向に
沿って延在され、
前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９が第１方向に沿っ
て配列され、
前記出力トランジスタＴ１０のゲート電極Ｇ１０は、前記出力コンデンサＣ２の第１極
板Ｃ２ａに結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０は、第２電圧信号線
ＶＧＬに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０は、前記第１出力線部
分Ｅ０１に結合され、
前記出力リセットトランジスタＴ９のゲート電極Ｇ９は、前記出力リセットコンデンサ
Ｃ３の第１極板Ｃ３ａに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９は
、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットトラ
ンジスタＴ９の第２電極Ｄ９は、前記第１出力線部分Ｅ０１に結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、前記第１電圧信号線ＶＧＨに結
合され、前記出力コンデンサＣ２の第２極板Ｃ２ｂは、前記第７トランジスタＴ７のゲー
ト電極Ｇ７に結合され、
前記第１トランジスタＴ１の第１電極Ｓ１は、前記出力コンデンサＣ２の第２極板Ｃ２
ｂに結合され、前記第１トランジスタＴ１の第２電極Ｄ１及び前記第２トランジスタＴ２
の第１電極Ｄ２は、それぞれ前記第１コンデンサＣ１の第２極板Ｃ１ｂに結合され、前記
第１トランジスタＴ１のゲート電極Ｇ１は、前記第１コンデンサＣ１の第１極板Ｃ１ａに
結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２及び第７トランジスタＴ７のゲート電極Ｇ
７は、それぞれ前記第２クロック信号線ＣＢに結合され、前記第２トランジスタＴ２の第
２電極Ｄ２は、前記第３トランジスタＴ３の第２電極Ｄ３に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３は、前記出力トランジスタＴ１０のゲート
電極Ｇ１０に結合され、前記第３トランジスタＴ３の第１電極Ｓ３は、前記出力リセット
コンデンサＣ３の第１極板Ｃ３ａに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４は、前記第５トランジスタＴ５のゲート電
極Ｇ５に結合され、前記第４トランジスタＴ４の第１電極Ｓ４は、前記出力トランジスタ
Ｔ１０の第１電極Ｓ１０に結合され、前記第４トランジスタＴ４の第２電極Ｄ４は、前記
第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第５トランジスタＴ５のゲート電極Ｇ５は、前記第１クロック信号線ＣＫに結合さ
れ、第５トランジスタＴ５の第２電極Ｄ５は、前記第６トランジスタＴ６のゲート電極Ｇ
６に結合され、前記第５トランジスタＴ５の第１電極Ｓ５は、入力信号端Ｅ１に結合され
、
前記第６トランジスタＴ６の第１電極Ｓ６は、第４トランジスタＴ４のゲート電極Ｇ４
に結合され、前記第６トランジスタＴ６の第２電極Ｄ６は、前記第４トランジスタＴ４の
第２電極Ｄ４に結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７は、出力コンデンサＣ２の第２極板Ｃ２ｂ
に結合され、前記第７トランジスタＴ７の第１電極Ｓ７が前記第８トランジスタＧ８の第
２電極Ｄ８として兼用され、前記第７トランジスタＴ７の第２電極Ｄ７は、前記第６トラ
ンジスタＧ６のゲート電極Ｇ６に結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８は、前記第１トランジスタＴ１のゲート電
極Ｇ１に結合され、前記第８トランジスタＴ８の第１電極Ｓ８は、第１電圧信号線ＶＧＨ
に結合され、
前記１番目の第２出力線部分Ｅ０２１は、前記第１出力線部分Ｅ０１に結合され、前記
１番目の第２出力線部分Ｅ０２１は前記表示領域まで延在されて、前記表示領域に位置し
ている画素回路に発光制御信号を提供することに用いられ、
前記２番目の第２出力線部分Ｅ０２２は、前記第１出力線部分Ｅ０１に結合され、前記
２番目の第２出力線部分Ｅ０２２は前記表示領域まで延在されて、前記表示領域に位置し
ている画素回路に発光制御信号を提供することに用いられる。
具体的に実施する時に、第２電圧信号線は、前記シフトレジスタユニットの表示領域に
近い側に設けられてもよく、
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線は、前記シ
フトレジスタユニットの表示領域から離れた側に設けられており、
前記表示領域に近づいてくる方向に沿って、前記第１クロック信号線、前記第２クロッ
ク信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近づいて
くる方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧
信号線が順次に配列される。
本開示の少なくとも一実施例では、前記走査駆動回路は、第１初期信号線及び第２初期
信号線をさらに含んでもよく、
前記表示領域に近づいてくる方向に沿って、前記第２初期信号線、前記第１初期信号線
、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配
列され、
前記表示領域に近づいてくる方向に沿って、前記第１初期信号線、前記第２初期信号線
、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配
列され、
前記表示領域に近づいてくる方向に沿って、前記第２初期信号線、前記第１初期信号線
、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配
列され、
前記表示領域に近づいてくる方向に沿って、前記第１初期信号線、前記第２初期信号線
、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配
列される。
図３Ｂに示すように、図３Ａに示されるシフトレジスタユニットの少なくとも一実施例
を基にして、前記シフトレジスタユニットの少なくとも一実施例は、第１初期信号線Ｅ１
１及び第２初期信号線Ｅ１２をさらに含み、
前記第１初期信号線Ｅ１１及び前記第２初期信号線Ｅ１２はいずれも第１方向に沿って
延在されてもよく、
図３Ｂに示すように、Ｅ１２、Ｅ１１、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近づいてく
る方向に沿って、順次に配列される。
実際の操作において、Ｅ１１の位置及びＥ１２の位置は互に取り換えてもよく、即ち、
Ｅ１１、Ｅ１２、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近づいてくる方向に沿って、順次に
配列される。
選択的に、図３Ａに示すように、前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９は、前記出力コンデンサＣ２と前記第１出力線部分Ｅ０１との間に位置してもよく、前記第１方向に沿って、前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９が順次に配列され、
第１方向に沿って、前記第５トランジスタＴ５、前記第６トランジスタＴ６、前記第７トランジスタＴ７、前記第８トランジスタＴ８、前記第１トランジスタＴ１、前記第１コンデンサＣ１、前記第２トランジスタＴ２及び前記出力リセットトランジスタＴ９が順次に配列され、
前記第５トランジスタＴ５、前記第４トランジスタＴ４、前記第６トランジスタＴ６、前記第７トランジスタＴ７及び前記第８トランジスタＴ８は、前記出力コンデンサＣ２と前記第１電圧信号線ＶＧＨとの間に位置しており、
前記第５トランジスタＴ５のゲート電極Ｇ５及び前記第４トランジスタＴ４のゲート電極Ｇ４は、第１ゲート金属パターンに含まれ、前記第１ゲート金属パターンは前記第２方向に沿って延在される。
本開示の少なくとも一実施例では、前記表示基板は、前記ベースに設けられる複数行の
画素回路をさらに含んでもよく、前記画素回路は、発光制御端を含んでもよく、
前記シフトレジスタユニットが少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線は、前記少なくとも一行の画素回路の発光制
御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供す
ることに用いられる。
図３Ａに示されるレイアウト方式において、図５に示すように（図５是図３Ａのアクテ
ィブ層の概略図）、第１半導体層１０の第１方向での長さは出力アクティブ長さＬ１であ
り、前記第１半導体層１０の第２方向での最小の幅は出力アクティブ幅Ｗ１であり、
前記出力アクティブ長さＬ１は、第１所定の長さであり、
前記出力アクティブ長さＬ１及び前記出力アクティブ幅Ｗ１の割合は、所定割合の範囲
内にあり、
前記出力アクティブ幅Ｗ１は、所定の幅の範囲にあり、
本開示の図３Ａに示されるレイアウト方式において、前記出力アクティブ長さＬ１を上
げることで、シフトレジスタユニットのうち、出力回路以外の素子はＬ１が大きくなって
縦方向で余裕になる空間を利用してレイアウトを行うことができ、その上シフトレジスタ
ユニットの占める横方向の空間を縮めることができ、かつ本開示の少なくとも一実施例で
は、前記出力アクティブ幅Ｗ１を減らすことができ、水平方向での空間を省き、残すべき
ところを、シフトレジスタユニットのうち、出力回路以外の素子が利用してレイアウトを
行うことができるようにし、シフトレジスタユニットの占める横方向の空間も縮めること
ができる。
本開示の図３Ａに示されるレイアウト方式において、Ｔ５、Ｔ４、Ｔ６、Ｔ７及びＴ８
を上の方に移動し、縦方向で余裕になる空間を利用してレイアウトを行って、シフトレジ
スタユニットの水平方向で占める空間を縮めることができ、
本開示の図３Ａに示されるレイアウト方式において、Ｔ１のアクティブパターンを横方
向の設置に変更して、Ｔ２及びＴ３との間をより緊密にすることができ、かつＴ１、Ｔ２
、Ｔ３の配列される位置がＣ１の極板の形状にさらに契合し、
本開示の図３Ａに示されるレイアウト方式において、Ｃ３の第１極板の形状及びＣ３の
第２極板の形状を変えて、Ｃ３の極板の第２方向での幅を狭めて、シフトレジスタユニッ
トの水平方向での緊密な配列に寄与する。
本開示の図３Ａに示されるレイアウト方式において、図３Ａ及び図８に示すように、前
記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第１信号線ビアホー
ルＨ０１を介して前記出力トランジスタＴ１０の第２電極Ｄ１０に結合され、前記第１出
力線部分Ｅ０１は、前記信号線の重なり領域に設けられた複数の第２信号線ビアホールＨ
０２を介して前記出力リセットトランジスタＴ９の第２電極Ｄ９に結合され、前記複数の
第１信号線ビアホールＨ０１が第１方向に沿って順次に配列され、前記複数の第２信号線
ビアホールＨ０２が第１方向に沿って順次に配列され、
図４及び図１０（図１０は図３Ａのソース・ドレイン金属層の概略図であり、図１０に
第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２
を示す）に示すように、前記信号線の重なり領域は、第１信号線の重なり領域Ａ０１及び
第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は、前記第１
出力線部分Ｅ０１の前記ベースでの正投影と、前記出力トランジスタＴ１０の第２電極Ｄ
１０が含まれる第１ソース・ドレイン金属パターンＤｓ１の前記ベースでの正投影との重
なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前
記ベースでの正投影と、前記出力リセットトランジスタＴ９の第２電極Ｄ９が含まれる第
２ソース・ドレイン金属パターンＤｓ２の前記ベースでの正投影との重なり領域であり、
図４に示すように、第１方向に沿って順次に配列される１番目の第１信号線ビアホール
と最後の一つの第１信号線ビアホールとの第１方向での最大距離Ｋ１と、第３長さＬ３と
の割合は、第３所定割合であり、二つの隣接する第１信号線ビアホールの間の第１方向で
の最小距離は、第１所定距離であり、前記第３長さＬ３は、前記第１信号線の重なり領域
Ａ０１の第１方向での長さであり、
第１方向に沿って順次に配列される１番目の第２信号線ビアホールと最後の一つの第２
信号線ビアホールの第１方向での最大距離Ｋ２と、第４長さＬ４との割合は、第４所定割
合であり、二つの隣接する第２信号線ビアホールの間の第１方向での最小距離は、第２所
定距離であり、前記第４長さＬ４は、前記第２信号線の重なり領域Ａ０２の第１方向での
長さである。
本開示の少なくとも一実施例では、前記第１信号線ビアホールの数及び前記第２信号線
ビアホールの数は実際の状態に応じて選択されてもよい。
図３Ａ、図４及び図１０に示すように、Ｔ１０のアクティブ層及びＴ９のアクティブ層
が縦方向に長められるので、それに伴い、第３長さＬ３及び第４長さＬ４が長くなり、こ
れにより複数の第１信号線ビアホールＨ０１が第１信号線の重なり領域Ａ０１に均一に配
列され得、かつ上から下の１番目の第１信号線ビアホールと上から下の最後の一つの第１
信号線ビアホールとの第１方向での最大距離Ｋ１と、第３長さＬ３との割合は、第３所定
割合であり、前記複数の第１信号線ビアホールＨ０１が前記第１信号線の重なり領域Ａ０
１にできるだけ張り詰め得、出力トランジスタＴ１０の第２電極Ｄ１０をより良好にＥ０
１に結合させ、
図３Ａ、図４及び図１０に示すように、Ｔ１０のアクティブ層及びＴ９のアクティブ層
が縦方向に長められるので、それに伴い、第３長さＬ３及び第４長さＬ４が長くなり、こ
れにより複数の第２信号線ビアホールＨ０２が第２信号線の重なり領域Ａ０２に均一に配
列され得、かつ上から下の１番目の第２信号線ビアホールと上から下の最後の一つの第２
信号線ビアホールとの第１方向での最大距離Ｋ２と、第４長さＬ４との割合は、第４所定
割合であり、前記複数の第２信号線ビアホールＨ０２が前記第２信号線の重なり領域Ａ０
２にできるだけ張り詰め得、出力リセットトランジスタＴ９の第２電極Ｄ９をより良好に
Ｅ０１に結合させることができる。
本開示の少なくとも一実施例では、図５に示される半導体層及び図６に示される第１ゲ
ート金属層との間に、第１ゲート絶縁層がさらに設けられていてもよく、図６に示される
第１ゲート金属層及び図７に示される第２ゲート金属層との間に、第２ゲート絶縁層がさ
らに設けられていてもよく、図７に示される第２ゲート金属層及び図９に示されるソース
・ドレイン金属層との間に一層の絶縁層がさらに設けられていてもよい。
また、本開示の少なくとも一実施例に記載の表示基板を製作する時に、まず、ベースに
半導体材料層を設け、前記半導体材料層にパターニング工程を行って、各トランジスタの
アクティブ層を形成し、図５に示すように、第１半導体層１０、第２半導体層２０、第１
アクティブパターンＡ１、第２アクティブパターンＡ２、第３アクティブパターンＡ３、
第４アクティブパターンＡ４、第５アクティブパターンＡ５及び第６アクティブパターン
Ａ６を形成し、
前記アクティブ層の前記ベースに背く一面に第１ゲート絶縁層を製作し、
前記第１ゲート絶縁層の前記アクティブ層に背く一面に、第１ゲート金属層を製作し、
第１ゲート金属層にパターニング工程を行い、図６に示すように、シフトレジスタユニッ
トに含まれる各トランジスタのゲート電極、出力リセットコンデンサＣ３の第１極板Ｃ３
ａ、第１コンデンサＣ１の第１極板Ｃ１ａ及び出力コンデンサＣ２の第１極板Ｃ２Ａを形
成し、
前記各トランジスタのゲート電極をマスクとし、アクティブ層のうち、前記ゲート電極
により被覆されていない部分に対してドーピングを行って、前記アクティブ層のうち、前
記ゲート電極により被覆されていない部分を導電部分として形成し、前記アクティブ層の
うち、前記ゲート電極により被覆されている部分をチャネル部分として形成し、前記導電
部分を第１電極または第２電極として用いられ、もしくは、前記導電部分が第１電極また
は第２電極に結合され、
前記第２ゲート絶縁層の前記第１ゲート金属層に背く一面に第２ゲート金属層を設け、
前記第２ゲート金属層にパターニング工程を行って、図７に示すように、信号出力線、入
力信号端Ｅ１、出力リセットコンデンサＣ３の第２極板Ｃ３ｂ、第１コンデンサＣ１の第
２極板Ｃ１ｂ及び出力コンデンサＣ２の第１極板Ｃ２ｂを形成し、
前記第２ゲート金属層の前記第２ゲート絶縁層に背く一面に絶縁層を設け、
図８に示すように、アクティブ層、第１ゲート絶縁層、第１ゲート金属層、第２ゲート
絶縁層、第２ゲート金属層及び絶縁層を設けたベースに、複数のビアホールを設け、
前記絶縁層の前記第２ゲート金属層に背く一面にソース・ドレイン金属層を設け、前記
ソース・ドレイン金属層にパターニング工程を行って、図９に示すように、第１電圧信号
線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線ＣＢ、
前記出力リセットトランジスタＴ９の第２電極、前記出力リセットトランジスタＴ９の第
１電極、前記出力トランジスタＴ１０の第２電極、前記出力トランジスタＴ１０の第１電
極を形成する。
本開示の少なくとも一実施例に記載の表示基板の製作方法は、ベースに走査駆動回路を
製作することを含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記
複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、出
力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み
、
前記ベース上に半導体層を製作し、前記半導体層にパターニング工程を行って、出力ト
ランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成すること
と、
前記半導体層の前記ベースに背く一面に第１ゲート金属層を製作し、前記第１ゲート金
属層にパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセ
ットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を
マスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してド
ーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を
導電部分として形成し、前記導体層のうち、前記ゲート電極により被覆されている部分を
チャネル部分として形成することと、
前記第１ゲート金属層の前記半導体層に背く一面に第２ゲート金属層を設け、前記第２ゲ
ート金属層にパターニング工程を行って、第１方向に沿って延在される第１出力線部分を
含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層に背く一面に第１絶縁層を設けることと
、
前記第１絶縁層と前記第１出力線とが部分的に重なる領域に、前記第１絶縁層を貫通す
る複数の第１信号線ビアホール及び複数の第２信号線ビアホールを製作することと、
前記第１絶縁層の前記第２ゲート金属層に背く一面にソース・ドレイン金属層を製作し
、前記ソース・ドレイン金属層にパターニング工程を行って、第１ソース・ドレイン金属
パターン及び第２ソース・ドレイン金属パターンを形成することと、を含み、
前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前
記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極を含ん
でいることで、前記第１出力線部分が前記複数の第１信号線ビアホールを介して前記出力
トランジスタの第２電極に結合され、かつ前記第１出力線部分が前記複数の第２信号線ビ
アホールを介して前記出力リセットトランジスタの第２電極に結合され、
前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
前記複数の第１信号線ビアホールが第１方向に沿って順次に配列され、前記複数の第２
信号線ビアホールが第１方向に沿って順次に配列され、
第１方向に沿って順次に配列されるいずれか二つの第１信号線ビアホールの第１方向で
の最大距離と第３長さとの割合が第１所定割合であり、二つの隣接する第１信号線ビアホ
ールの間の第１方向での最小距離が第１所定距離であり、
第１方向に沿って順次に配列されるいずれか二つの第２信号線ビアホールの第１方向で
の最大距離と第４長さとの割合が第２所定割合であり、二つの隣接する第２信号線ビアホ
ールの間の第１方向での最小距離が第２所定距離であり、
前記第３長さは、前記第１信号線の重なり領域の第１方向での長さであり、前記第４長
さは、前記第２信号線の重なり領域の第１方向での長さであり、
前記第１所定割合は、０．０５以上かつ０．９以下であり、
前記第１所定距離は、１．５μｍ以上かつ４５μｍ以下であり、
前記第２所定割合は、０．０５以上かつ０．９以下であり、
前記第２所定距離は、１．５μｍ以上かつ６５μｍ以下である。
本開示の少なくとも一実施例において、前記出力アクティブ長さを上げることで、シフ
トレジスタユニットのうち、出力回路以外の素子が出力アクティブ長さが大きくなって縦
方向で余裕になる空間を利用してレイアウトを行うことができ、その上シフトレジスタユ
ニットの占める横方向の空間を縮めることができ、かつ本開示の少なくとも一実施例では
、前記出力アクティブ幅を減らすことができ、水平方向での空間を省き、残すべきところ
を、シフトレジスタユニットのうち、出力回路以外の素子が、利用してレイアウトを行う
ことができるようにし、シフトレジスタユニットの占める横方向の空間も縮めることがで
きる。
選択的に、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さと
して、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さ
として、前記第１長さと前記第２長さとの和が出力アクティブ長さであり、
前記出力トランジスタのアクティブ層の第２方向に沿う最小の幅と、前記出力リセット
トランジスタのアクティブ層の第２方向に沿う最小の幅とのうち、小さいものを出力アク
ティブ幅とし、前記第１方向と前記第２方向は互いに交差する。
選択的に、前記第１所定の長さは５０μｍ以上かつ１３０μｍ以下であり、
選択的に、前記出力アクティブ長さと前記出力アクティブ幅との割合が所定割合の範囲
内にあり、前記所定割合の範囲は、３以上かつ１１以下であってもよい。
本開示の少なくとも一実施例では、前記出力アクティブ幅は、所定の幅の範囲にあって
もよい。
選択的に、前記所定の幅の範囲は、１２μｍ以上かつ４５μｍ以下である。
前記第１出力線部分は、信号線の重なり領域に設けられた複数の第１信号線ビアホール
を介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、前記信号
線の重なり領域に設けられた複数の第２信号線ビアホールを介して前記出力リセットトラ
ンジスタの第２電極に結合され、前記複数の第１信号線ビアホールが第１方向に沿って順
次に配列され、前記複数の第２信号線ビアホールが第１方向に沿って順次に配列され、
前記信号線の重なり領域は、第１信号線の重なり領域及び第２信号線の重なり領域を含
み、前記第１信号線の重なり領域は、前記第１出力線部分の前記ベースでの正投影と、前
記出力トランジスタの第２電極が含まれる第１ソース・ドレイン金属パターンの前記ベー
スでの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記第１出力線部
分の前記ベースでの正投影と、前記出力リセットトランジスタの第２電極が含まれる第２
ソース・ドレイン金属パターンの前記ベースでの正投影との重なり領域であり、
第１方向に沿って順次に配列されるいずれか二つの第１信号線ビアホールの第１方向で
の最大距離と第３長さとの割合が第１所定割合であり、二つの隣接する第１信号線ビアホ
ールの間の第１方向での最小距離が第１所定距離であり、前記第３長さが、前記第１信号
線の重なり領域の第１方向での長さであり、
第１方向に沿って順次に配列されるいずれか二つの第２信号線ビアホールの第１方向で
の最大距離と第４長さとの割合が第２所定割合であり、二つの隣接する第２信号線ビアホ
ールの間の第１方向での最小距離が第２所定距離であり、前記第４長さが、前記第２信号
線の重なり領域の第１方向での長さである。
出力トランジスタのアクティブパターン及び出力リセットトランジスタのアクティブパ
ターンが縦方向に長められるので、それに伴い、第３長さ及び第４長さが長くなり、これ
により複数の第１信号線ビアホールが第１信号線の重なり領域に均一に配列され得、かつ
いずれか二つの第１信号線ビアホールの第１方向での最大距離と第３長さとの割合が第１
所定割合であり、前記複数の第１信号線ビアホールが前記第１信号線の重なり領域にでき
るだけ張り詰め得、出力トランジスタの第２電極をより良好に第１出力線部分に結合させ
、
出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層が縦方
向に長められるので、それに伴い、第３長さ及び第４長さが長くなり、これにより複数の
第２信号線ビアホールが第２信号線の重なり領域に均一に配列され得、かついずれか二つ
の第２信号線ビアホールの第１方向での最大距離と第４長さとの割合が第２所定割合であ
り、前記複数の第２信号線ビアホールが前記第２信号線の重なり領域にできるだけ張り詰
め得、出力リセットトランジスタの第２電極をより良好に第１出力線部分に結合させるこ
とができる。
選択的に、本開示の少なくとも一実施例に記載の表示基板の製作方法は、前記出力トラ
ンジスタの表示領域から離れた側に第１トランジスタを設置することをさらに含んでもよ
く、前記第１トランジスタを製作するステップは、
出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成
するとともに、第２方向に沿って延在される前記第１トランジスタの第１アクティブパタ
ーンを形成することを含む。
本開示の少なくとも一実施例では、第１アクティブパターンを第２方向に沿って延在さ
れるように設置し、第１トランジスタを第８トランジスタ及び第１コンデンサの間に設置
し、第８トランジスタ、第１トランジスタ及び第１コンデンサが第１方向に沿って順次に
配列されることで、第８トランジスタと第１コンデンサとの間の空間に第１トランジスタ
を設置して、第２トランジスタ及び第３トランジスタとの間がより緊密に配列され（前記
第２トランジスタの第２電極が前記第３トランジスタの第２電極に結合されるので、配線
の便宜上、第２トランジスタ及び第３トランジスタを近く設けることも必要である）、シ
フトレジスタユニットの占める第２方向での幅をさらに狭めることができる。
選択的に、本開示の少なくとも一実施例に記載の表示基板の製作方法は、前記出力リセ
ットトランジスタの表示領域から離れた側に、第２トランジスタ及び第３トランジスタを
製作することをさらに含んでもよく、
前記第２トランジスタ及び前記第３トランジスタを製作するステップは、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を
形成するとともに、前記第２トランジスタのゲート電極及び前記第３トランジスタのゲー
ト電極を形成することを含み、
前記第２トランジスタのゲート電極の前記ベースでの正投影と、前記第３トランジスタ
のゲート電極の前記ベースでの正投影との間の第２方向での最大距離が第３所定距離であ
る。
選択的に、前記第３所定距離は、１４μｍ以上かつ５０μｍである。
具体的に実施する時に、前記第２トランジスタの第２電極は、前記第３トランジスタの
第２電極に結合されるので、配線の便宜上、第２トランジスタ及び第３トランジスタを近
く設けることが必要であり、かつ第２トランジスタ及び第３トランジスタを近く設けるこ
とは、シフトレジスタユニットの占める第２方向での幅を狭めることに寄与することがで
きる。
具体的に実施する時に、本開示の少なくとも一実施例に記載の表示基板の製作方法は、
前記出力トランジスタの表示領域から離れた側に出力リセットコンデンサを製作すること
をさらに含んでもよく、前記出力リセットコンデンサを製作するステップは、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を
形成するとともに、前記出力リセットトランジスタのゲート電極に結合される前記出力リ
セットコンデンサの第１極板を形成することと、
前記信号出力線を形成するとともに、前記出力リセットトランジスタの第２極板を形成
することと、を含み、
前記出力リセットコンデンサの第２極板の第２方向での最大の幅が第１所定の幅であり
、前記出力リセットコンデンサの第２極板の第１方向での最大長さが第２所定の長さであ
り、
前記出力リセットコンデンサの第２極板の前記ベースでの正投影が前記出力リセットコ
ンデンサの第１極板の前記ベースでの正投影内にある。
選択的に、前記第１所定の幅は、３μｍ以上かつ６０μｍ以下であり、前記第２所定の
長さは、３μｍ以上かつ２０μｍ以下である。本開示の少なくとも一実施例では、出力リ
セットコンデンサの第１極板の第２方向での幅及び出力リセットコンデンサの第２極板の
第２方向での幅を小さく設置し、出力リセットコンデンサの第１極板の第１方向での長さ
及び出力リセットコンデンサの第２極板の第１方向での長さを大きく設置して、出力リセ
ットコンデンサの極板の面積を確保することを前提に、出力リセットコンデンサの極板の
占める第２方向での幅を狭める。
本開示の少なくとも一実施例では、前記信号出力線は、少なくとも一つの第２出力線部
分を含んでもよく、前記第２出力線部分は、前記第１出力線部分に結合され、前記第２出
力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制
御信号を提供することに用いられる。
本開示の少なくとも一実施例に記載される表示装置は上記の表示基板を含む。
上記の実施例に係る表示基板は、狭額縁を実現することができるので、本開示の実施例
に係る表示装置が上記の表示基板を含む場合に、同様に、狭額縁の有益な効果を実現でき
、ここでは重複して説明しない。
本開示の少なくとも一実施例で提供した表示装置は、携帯電話、タブレット、テレビ、
表示パネル、ノートパソコン、デジタルフォトフレーム、ナビゲーター等の表示機能を有
する任意の製品または部品であってよい。
別に定義がない限り、本開示で使用される専門用語または科学用語は、本開示が属する
分野の当業者によって理解される通常の意味を有するものとする。本開示で使用される「
第１」、「第２」および類似の単語は、何らの順序、数量、または重要性を示すものでは
なく、異なる構成要素を区別するためにのみ使用される。「含む」または「含有する」な
どの類似の単語は、当該単語の前に表示される要素または項目が、当該単語の後に挙げら
れる要素または項目およびそれらに相当するものをカバーすることを意味する。「接続」
、「結合」もしくは「連結」など類似の単語は、物理的または機械的な接続に限らず、直
接的または間接的な電気接続を含んでもよくい。「上」、「下」、「左」、「右」などは
、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、当該相対位
置関係もそれに応じて変わる可能性がある。
なお、層、膜、領域、または基板といった要素が、別の要素の「上」または「下」に位
置すると言われる場合、該要素は、「直接に」別の要素の「上」または「下」に位置して
もよいか、またはこれらの要素の間に中間要素が介在してもよい。上記の実施形態の説明
において、具体的な特徴、構造、材料又は特徴は、任意の１つ又は複数の実施例又は例示
において、適切な方法で組み合せることができる。
以上の記載は、本開示の好ましい実施形態であり、なお、本技術分野の当業者にとって
、本開示の要旨を逸脱しない限り、種々の変更や改良を行ってもよく、これらの変更及び
改良も、本開示の範囲内に含まれるとする。

Claims (15)

  1. 表示基板であって、ベースに設けられている走査駆動回路及び表示領域を含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、信号出力線及び出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、
    前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
    前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブ長さであり、
    前記出力トランジスタのアクティブ層の第２方向に沿う最小の幅と、前記出力リセットトランジスタのアクティブ層の第２方向に沿う最小の幅とのうち、小さいものを出力アクティブ幅とし、前記第１方向と前記第２方向は互いに交差し、
    前記出力アクティブ長さと前記出力アクティブ幅との割合が所定割合の範囲内にあり、 前記所定割合の範囲が３以上かつ１１以下であり、
    または、
    前記出力アクティブ幅が所定の幅の範囲内にあり、
    前記所定の幅の範囲が１２μｍ以上かつ４５μｍ以下であり、
    前記走査駆動回路は、第１クロック信号線及び第２クロック信号線をさらに含む、表示基板。
  2. 前記第１出力線部分は、信号線の重なり領域に設けられた複数の第１信号線ビアホールを介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、前記信号線の重なり領域に設けられた複数の第２信号線ビアホールを介して前記出力リセットトランジスタの第２電極に結合され、前記複数の第１信号線ビアホールが第１方向に沿って順次に配列され、前記複数の第２信号線ビアホールが第１方向に沿って順次に配列され、 前記信号線の重なり領域は、第１信号線の重なり領域及び第２信号線の重なり領域を含み、前記第１信号線の重なり領域は、前記第１出力線部分の前記ベースでの正投影と、前記出力トランジスタの第２電極が含まれる第１ソース・ドレイン金属パターンの前記ベースでの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記第１出力線部分の前記ベースでの正投影と、前記出力リセットトランジスタの第２電極が含まれる第２ソース・ドレイン金属パターンの前記ベースでの正投影との重なり領域であり、
    第１方向に沿って順次に配列された複数の第１信号線ビアホールのうちの１番目の第１信号線ビアホールと最後の一つの第１信号線ビアホールとの第１方向での距離と第３長さとの割合が第１所定割合であり、前記第３長さが、前記第１信号線の重なり領域の第１方向での長さであり、
    第１方向に沿って順次に配列された複数の第２信号線ビアホールのうちの１番目の第２信号線ビアホールと最後の一つの第２信号線ビアホールとの第１方向での距離と第４長さとの割合が第２所定割合であり、前記第４長さが、前記第２信号線の重なり領域の第１方向での長さであり、
    前記第１所定割合が０．０５以上かつ０．９以下であり、または、
    前記第２所定割合が０．０５以上かつ０．９以下である、請求項１に記載の表示基板。
  3. 前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層が一つの連続した第１半導体層により形成され、前記第１半導体層が第１方向に沿って延在され、
    前記第１半導体層の第１方向での長さが出力アクティブ長さであり、
    前記第１半導体層の第２方向での最小の幅が前記出力アクティブ幅である、請求項１に記載の表示基板。
  4. 前記少なくとも一つのシフトレジスタユニットは、第１トランジスタをさらに含み、 前記第１トランジスタは、第１アクティブパターンを含み、前記第１アクティブパターンが第２方向に沿って延在され、
    前記第１トランジスタは、前記出力回路の表示領域から離れた側に位置しており、
    または、
    前記少なくとも一つのシフトレジスタユニットは、第２トランジスタ及び第３トランジスタをさらに含み、前記第２トランジスタの第２電極が前記第３トランジスタの第２電極に結合され、
    前記第２トランジスタのゲート電極の前記ベースでの正投影と、前記第３トランジスタのゲート電極の前記ベースでの正投影との間の第２方向での最大距離が第３所定距離であり、
    前記第２トランジスタ及び前記第３トランジスタは、前記出力回路の表示領域から離れた側に位置しており、
    前記第３所定距離が１４μｍ以上かつ５０μｍ以下であり、
    または、
    前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ、第２トランジスタ及び第１コンデンサをさらに含み、
    前記第１トランジスタの第２電極及び前記第２トランジスタの第１電極がそれぞれ前記第１コンデンサの第２極板に結合され、前記第１トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、
    前記第１トランジスタ、前記第１コンデンサ及び前記第２トランジスタが第１方向に沿って順次に配列され、
    前記第１トランジスタ、前記第１コンデンサ及び前記第２トランジスタが、前記出力回路の表示領域から離れた側に位置しており、
    または、
    前記走査駆動回路は、第１電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、前記出力リセットコンデンサの第２極板が前記第１電圧信号線に結合され、
    前記出力リセットコンデンサの第２極板の第２方向での最大の幅が第１所定の幅であり、
    前記出力リセットコンデンサの第２極板の第１方向での最大の長さが第２所定の長さであり、
    前記出力リセットコンデンサは前記出力回路の表示領域から離れた側に位置しており、 前記出力リセットコンデンサの第２極板の前記ベースでの正投影が前記出力リセットコンデンサの第１極板の前記ベースでの正投影内にあり、
    前記第１所定の幅が３μｍ以上かつ６０μｍ以下であり、前記第２所定の長さが３μｍ以上かつ２０μｍ以下であり、
    または、
    前記第１電圧信号線が第１方向に沿って延在され、前記第１電圧信号線は前記出力リセットコンデンサの表示領域から離れた側に位置している、請求項１に記載の表示基板。
  5. 前記出力トランジスタ及び前記出力リセットトランジスタが第１方向に沿って配列され、前記走査駆動回路は、第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、
    前記出力リセットコンデンサの第２極板が前記第１電圧信号線に結合され、
    前記出力トランジスタの第１電極が第２電圧信号線に結合され、前記出力リセットトランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
    前記出力トランジスタ及び前記出力リセットトランジスタが前記第２電圧信号線の表示領域から離れた側に位置している、請求項４に記載の表示基板。
  6. 前記出力トランジスタのゲート電極は、少なくとも一つの出力ゲート電極パターンを含み、前記出力トランジスタの第１電極は、少なくとも一つの第１電極パターンを含み、前記出力トランジスタの第２電極は、少なくとも一つの第２電極パターンを含み、
    前記出力ゲート電極パターンは、隣接する前記第１電極パターンと前記第２電極パターンとの間に位置しており、
    前記第１電極パターン、前記出力ゲート電極パターン及び前記第２電極パターンはいずれも第２方向に沿って延在されており、
    または、
    前記出力リセットトランジスタのゲート電極は、少なくとも一つの出力リセットゲート電極パターンを含み、前記出力リセットトランジスタの第１電極は、少なくとも一つの第３電極パターンを含み、前記出力リセットトランジスタの第２電極は、少なくとも一つの第４電極パターンを含み、
    前記出力リセットゲート電極パターンは、隣接する前記第３電極パターンと前記第４電極パターンとの間に位置しており、
    前記第３電極パターン、前記出力リセットゲート電極パターン及び前記第４電極パターンはいずれも第２方向に沿って延在され、
    前記出力リセットトランジスタのうち、前記出力トランジスタのゲート電極に最も近接する前記第４電極パターンが前記出力トランジスタの第２電極パターンとして兼用される、請求項５に記載の表示基板。
  7. 前記出力トランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第１導電部分及び少なくとも一つの第１チャネル部分を含み、それぞれの前記第１チャネル部分は二つの隣接する前記第１導電部分の間に設けられており、
    前記第１チャネル部分が前記出力ゲート電極パターンに一対一対応され、各前記第１チャネル部分の前記ベースでの正投影が、いずれも対応する前記出力ゲート電極パターンの前記ベースでの正投影の内部に位置しており、
    前記出力トランジスタのうちの一部の前記第１導電部分が前記第１電極パターンに一対一対応され、前記第１電極パターンの前記ベースでの正投影と、対応する前記第１導電部分の前記ベースでの正投影とが第１重なり領域を有し、前記第１電極パターンは前記第１重なり領域に設けられている少なくとも一つの第１ビアホールを介して対応する前記第１導電部分に結合され、
    前記出力トランジスタのうちの他の一部の前記第１導電部分が前記第２電極パターンに一対一対応され、前記第２電極パターンの前記ベースでの正投影と、対応する前記第１導電部分の前記ベースでの正投影とが第２重なり領域を有し、前記第２電極パターンは前記第２重なり領域に設けられている少なくとも一つの第２ビアホールを介して対応する前記第１導電部分に結合される、請求項６に記載の表示基板。
  8. 前記出力リセットトランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第２導電部分及び少なくとも一つの第２チャネル部分を含み、それぞれの前記第２チャネル部分は二つの隣接する前記第２導電部分の間に設けられており、 前記第２チャネル部分は、前記出力リセットゲート電極パターンに一対一対応され、各前記第２チャネル部分の前記ベースでの正投影は、いずれも対応する前記出力リセットゲート電極パターンの前記ベースでの正投影の内部に位置しており、
    前記出力リセットトランジスタのうちの一部の前記第２導電部分が前記第３電極パターンに一対一対応され、前記第３電極パターンの前記ベースでの正投影と、対応する前記第２導電部分の前記ベースでの正投影とが第３重なり領域を有し、前記第３電極パターンは、前記第３重なり領域に設けられている少なくとも一つの第３ビアホールを介して対応する前記第２導電部分に結合され、
    前記出力リセットトランジスタのうちの他の一部の前記第２導電部分が前記第４電極パターンに一対一対応され、前記第４電極パターンの前記ベースでの正投影と、対応する前記第２導電部分の前記ベースでの正投影とが第４重なり領域を有し、前記第４電極パターンは、前記第４重なり領域に設けられている少なくとも一つの第４ビアホールを介して対応する前記第２導電部分に結合される、請求項６に記載の表示基板。
  9. 前記走査駆動回路は第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、第４トランジスタをさらに含み、
    前記第２電圧信号線が電極導電接続部に結合され、前記電極導電接続部が第２方向に沿って延在され、前記少なくとも一つの第１電極パターンは第１方向に沿って順次に配列され、
    前記電極導電接続部が前記出力トランジスタの第１電極に含まれる１番目の第１電極パターンに結合され、
    前記第４トランジスタの第１電極が前記電極導電接続部に結合され、
    前記第４トランジスタのゲート電極の前記ベースでの正投影と、前記電極導電接続部の前記ベースでの正投影との間の第１方向での最小距離が第４所定距離であり、
    前記第４所定距離が１μｍ以上かつ５μｍ以下である、請求項６に記載の表示基板。
  10. 前記少なくとも一つのシフトレジスタユニットは、第４トランジスタ及び第５トランジスタをさらに含み、
    前記第４トランジスタのゲート電極が前記第５トランジスタのゲート電極に結合され、 前記第４トランジスタのゲート電極及び前記第５トランジスタのゲート電極が第１ゲート金属パターンに含まれ、前記第１ゲート金属パターンが第２方向に沿って延在され、 前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
    前記第１クロック信号線は第１方向に沿って延在され、前記第１クロック信号線は前記第５トランジスタの表示領域から離れた側に位置している、請求項１に記載の表示基板。
  11. 前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ及び出力コンデンサをさらに含み、
    前記第５トランジスタの第１電極が入力信号端に結合され、前記第５トランジスタの第２電極が前記第６トランジスタのゲート電極に結合され、
    前記第６トランジスタのゲート電極は、互いに結合される第１ゲート電極パターン及び第２ゲート電極パターンを含み、
    前記第１ゲート電極パターン及び前記第２ゲート電極パターンがそれぞれ前記出力コンデンサの第１極板に結合され、前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、
    前記第６トランジスタの第１電極が第４トランジスタのゲート電極に結合され、前記第６トランジスタの第２電極が前記第４トランジスタの第２電極に結合され、前記出力コンデンサの第２極板が前記第１トランジスタの第１電極に結合され、
    前記第４トランジスタ、前記第６トランジスタ及び前記第１トランジスタが前記第１方向に沿って順次に配列され、
    前記第５トランジスタ、前記第６トランジスタ及び前記第１トランジスタが前記第１方向に沿って順次に配列され、
    前記出力コンデンサは、前記第６トランジスタと前記出力回路との間に位置している、請求項１に記載の表示基板。
  12. 前記少なくとも一つのシフトレジスタユニットは、第２トランジスタ、第１トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタをさらに含み、
    前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層が一つの連続した第２半導体層により形成され、前記第２半導体層が第１方向に沿って延在され、
    前記第７トランジスタのアクティブ層は、第１方向に沿って順次に設置される１番目の第９導電部分、第９チャネル部分及び２番目の第９導電部分を含み、
    前記２番目の第９導電部分が１番目の第１０導電部分として兼用され、
    前記第８トランジスタのアクティブ層は、第１方向に沿って順次に設置される１番目の第１０導電部分、第１０チャネル部分及び２番目の第１０導電部分を含み、
    前記１番目の第９導電部分が前記第７トランジスタの第２電極として用いられ、前記２番目の第９導電部分が前記第７トランジスタの第１電極として用いられ、前記２番目の第１０導電部分が前記第８トランジスタの第１電極として用いられ、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極として兼用され、
    前記第７トランジスタのゲート電極が出力コンデンサの第２極板に結合され、前記第７トランジスタの第２電極が前記第６トランジスタのゲート電極に結合され、
    前記第８トランジスタのゲート電極が前記第１トランジスタのゲート電極に結合され、 前記第８トランジスタの第１電極が第１電圧信号線に結合され、
    前記第１電圧信号線が第１方向に沿って延在され、
    前記第６トランジスタ、前記第７トランジスタ、前記第８トランジスタ及び前記第２トランジスタは、第１方向に沿って順次に配列され、
    前記第２トランジスタのゲート電極及び第７トランジスタのゲート電極がそれぞれ前記第２クロック信号線に結合され、
    前記第２クロック信号線が第１方向に沿って延在され、前記第２クロック信号線が前記第２トランジスタの表示領域から離れた側に位置している、請求項１に記載の表示基板。
  13. 前記走査駆動回路は、第２電圧信号線及び信号出力線をさらに含み、
    前記信号出力線は、第１出力線部分及び少なくとも一つの第２出力線部分を含み、
    前記第２電圧信号線及び前記第１出力線部分がいずれも第１方向に沿って延在され、前記第１出力線部分が前記第２電圧信号線と前記出力回路との間に位置しており、
    前記第２出力線部分が第２方向に沿って延在され、
    前記第２出力線部分が表示領域のうち、画素回路に発光制御信号を提供することに用いられ、
    前記第１出力線部分及び前記出力回路が前記第２電圧信号線の前記表示領域から離れた側に位置しており、
    または、
    前記走査駆動回路は、第１電圧信号線及び第２電圧信号線をさらに含み、
    前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロック信号線がいずれも第１方向に沿って延在され、
    前記第１電圧信号線の前記ベースでの正投影、前記第１クロック信号線の前記ベースでの正投影及び前記第２クロック信号線の前記ベースでの正投影がいずれも前記シフトレジスタユニットの前記ベースでの正投影の前記表示領域から離れた側に位置しており、
    前記第２電圧信号線の前記ベースでの正投影は、前記シフトレジスタユニットの前記表示領域に近い側に位置している、
    または、
    前記信号出力線は、少なくとも一つの第２出力線部分をさらに含み、前記第２出力線部分が前記第１出力線部分に結合され、前記第２出力線部分が前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる、請求項１に記載の表示基板。
  14. 前記走査駆動回路は、第１電圧信号線、第２電圧信号線及び信号出力線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、第１コンデンサ、出力コンデンサ、出力リセットコンデンサ、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタをさらに含み、前記信号出力線は、少なくとも一つの第２出力線部分をさらに含み、
    前記出力トランジスタのゲート電極が前記出力コンデンサの第１極板に結合され、前記出力トランジスタの第１電極が第２電圧信号線に結合され、前記出力トランジスタの第２電極が前記信号出力線に結合され、
    前記出力リセットトランジスタのゲート電極が前記出力リセットコンデンサの第１極板に結合され、前記出力リセットトランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、前記出力リセットトランジスタの第２電極が前記信号出力線に結合され、
    前記出力リセットコンデンサの第２極板が前記第１電圧信号線に結合され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に結合され、
    前記第１トランジスタの第１電極が前記出力コンデンサの第２極板に結合され、前記第１トランジスタの第２電極及び前記第２トランジスタの第１電極がそれぞれ前記第１コンデンサの第２極板に結合され、前記第１トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、
    前記第２トランジスタのゲート電極が前記第２クロック信号線に結合され、前記第２トランジスタの第２電極が前記第３トランジスタの第２電極に結合され、
    前記第３トランジスタのゲート電極が前記出力トランジスタのゲート電極に結合され、 前記第３トランジスタの第１電極が前記出力リセットコンデンサの第１極板に結合され、
    前記第４トランジスタのゲート電極が前記第５トランジスタのゲート電極に結合され、 前記第４トランジスタの第１電極が前記出力トランジスタの第１電極に結合され、前記第４トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
    前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、前記第５トランジスタの第１電極が入力信号端に結合され、第５トランジスタの第２電極が前記第６トランジスタのゲート電極に結合され、
    前記第６トランジスタの第１電極が第４トランジスタのゲート電極に結合され、前記第６トランジスタの第２電極が前記第４トランジスタの第２電極に結合され、
    前記第８トランジスタのゲート電極が前記第１トランジスタのゲート電極に結合され、前記第８トランジスタの第１電極が第１電圧信号線に結合され、
    前記第２出力線部分は、前記第１出力線部分に結合され、前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられ、
    第２電圧信号線が前記シフトレジスタユニットの表示領域に近い側に設けられており、 前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた側に設けられており、
    前記表示領域に近づいてくる方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近づいてくる方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、
    前記走査駆動回路は、第１初期信号線及び第２初期信号線をさらに含み、
    前記表示領域に近づいてくる方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列される場合、
    前記表示領域に近づいてくる方向に沿って、前記第２初期信号線、前記第１初期信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、または
    前記表示領域に近づいてくる方向に沿って、前記第１初期信号線、前記第２初期信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、
    前記表示領域に近づいてくる方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される場合、
    前記表示領域に近づいてくる方向に沿って、前記第２初期信号線、前記第１初期信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、または
    前記表示領域に近づいてくる方向に沿って、前記第１初期信号線、前記第２初期信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、
    前記出力トランジスタ及び前記出力リセットトランジスタは前記出力コンデンサと前記第１出力線部分との間に位置しており、前記出力トランジスタ及び前記出力リセットトランジスタが前記第１方向に沿って順次に配列され、
    第１方向に沿って、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第１トランジスタ、前記第１コンデンサ、前記第２トランジスタ及び前記出力リセットトランジスタが順次に配列され、
    前記第５トランジスタ、前記第４トランジスタ、前記第６トランジスタ、前記第７トランジスタ及び前記第８トランジスタが前記出力コンデンサと前記第１電圧信号線との間に位置しており、
    前記第５トランジスタのゲート電極及び前記第４トランジスタのゲート電極が第１ゲート金属パターンに含まれ、前記第１ゲート金属パターンが前記第２方向に沿って延在される、請求項１に記載の表示基板。
  15. 前記表示基板は、前記ベースに設けられる複数行の画素回路をさらに含み、前記画素回路は発光制御端を含み、
    前記シフトレジスタユニットが少なくとも一行の前記画素回路に対応され、
    前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる、請求項１に記載の表示基板。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115606000B (zh) * 2021-01-26 2026-01-09 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
US12272314B2 (en) * 2021-05-27 2025-04-08 Boe Technology Group Co., Ltd. Display substrate, preparation method thereof, and display apparatus
CN113485046B (zh) * 2021-07-23 2022-08-02 武汉华星光电技术有限公司 显示面板及显示装置
WO2023206210A1 (en) 2022-04-28 2023-11-02 Boe Technology Group Co., Ltd. Scan circuit and display apparatus
US12154495B2 (en) 2022-06-29 2024-11-26 Yunnan Invensight Optoelectronics Technology Co., Ltd. Array base plate, display panel and display device
CN117795411A (zh) 2022-07-28 2024-03-29 京东方科技集团股份有限公司 显示基板、维修方法和显示装置
CN115273726B (zh) * 2022-09-01 2025-08-29 合肥鑫晟光电科技有限公司 显示基板、显示面板及显示装置
CN118156244A (zh) * 2022-12-06 2024-06-07 群创光电股份有限公司 电子装置及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002347A (ja) 2013-06-12 2015-01-05 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． キャパシタを含む駆動回路
CN110047414A (zh) 2018-01-16 2019-07-23 株式会社日本有机雷特显示器 传输电路、移位寄存器、栅极驱动器、显示面板、以及柔性基板
CN110061035A (zh) 2019-04-24 2019-07-26 合肥京东方卓印科技有限公司 阵列基板及显示装置
US20190304374A1 (en) 2018-04-02 2019-10-03 Samsung Display Co., Ltd. Display device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007013646A1 (en) * 2005-07-29 2007-02-01 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
KR102035302B1 (ko) * 2013-04-25 2019-10-23 삼성디스플레이 주식회사 유기 발광 표시 장치의 화소 회로
JP5752216B2 (ja) * 2013-11-29 2015-07-22 株式会社ジャパンディスプレイ 表示装置
KR102472867B1 (ko) * 2015-09-22 2022-12-02 삼성디스플레이 주식회사 표시장치
TWI594223B (zh) * 2016-09-07 2017-08-01 友達光電股份有限公司 陣列基板與應用其之顯示裝置
KR102575564B1 (ko) * 2018-03-26 2023-09-08 삼성디스플레이 주식회사 주사 구동부
KR102586039B1 (ko) * 2018-07-26 2023-10-10 삼성디스플레이 주식회사 표시장치
KR102649177B1 (ko) * 2018-10-11 2024-03-19 엘지디스플레이 주식회사 게이트 구동 회로, 디스플레이 패널 및 디스플레이 장치
CN112771599B (zh) * 2019-08-21 2022-12-09 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN110534053B (zh) * 2019-09-29 2023-04-21 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动方法、电路和显示装置
CN110767665B (zh) 2019-11-29 2022-05-31 京东方科技集团股份有限公司 一种显示面板、其制备方法及显示装置
CN110689848B (zh) * 2019-12-10 2020-04-14 京东方科技集团股份有限公司 显示装置和驱动方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002347A (ja) 2013-06-12 2015-01-05 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． キャパシタを含む駆動回路
CN110047414A (zh) 2018-01-16 2019-07-23 株式会社日本有机雷特显示器 传输电路、移位寄存器、栅极驱动器、显示面板、以及柔性基板
US20190304374A1 (en) 2018-04-02 2019-10-03 Samsung Display Co., Ltd. Display device
CN110061035A (zh) 2019-04-24 2019-07-26 合肥京东方卓印科技有限公司 阵列基板及显示装置

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