JP7780764B2 - 半導体デバイス、集積回路及びその製造方法 - Google Patents

半導体デバイス、集積回路及びその製造方法

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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

特許法第３０条第２項適用 ウェブサイトの掲載日令和３年７月１日ウェブサイトのアドレスｈｔｔｐｓ：／／ｗｗｗ．ｓｃｉｅｎｃｅｄｉｒｅｃｔ．ｃｏｍ／ｓｃｉｅｎｃｅ／ａｒｔｉｃｌｅ／ｐｉｉ／Ｓ１３６９８００１２１００３９２９
本発明は、半導体デバイス、集積回路及びその製造方法に関する。
基板上に立設した半導体ピラーに対してゲートを周状に設けた、縦型Ｇａｔｅ－ａｌｌ－Ａｒｏｕｎｄ－ＦＥＴ（ＧＡＡ－ＦＥＴ）の構造を有する半導体デバイスがある。ゲート電極でゲート絶縁層を介在して半導体ピラーの一部を囲み、当該半導体ピラーの一部の上下のソース領域、ドレイン領域にソース電極、ドレイン電極が対応して設けられている（例えば、特許文献１）。
特開平７－９９３１１号公報（図１０３）
しかしながら、このような縦型ＧＡＡ－ＦＥＴ構造を有する半導体デバイスにおいては、下側から上側に向けて、膜堆積、エッチングなどの各種のプロセスを経て作成される。そのため、半導体ピラーの一部の下に設けられるソース領域、上に設けられるドレイン領域は同一形状にはならない。特に、ＧＡＡ－ＦＥＴを上下に二段積層した半導体デバイスでは、一方のトランジスタの閾値電圧と、他方のトランジスタの閾値電圧が異なる。
そこで、本発明では、ＭＯＳを上下に積層しても各ＭＯＳの閾値電圧が同レベルとなるような半導体デバイス、集積回路及びその製造方法を提供することを目的とする。
本発明のコンセプトは次の通りである。
［１］ 基板に立設された半導体ピラーと、
前記半導体ピラーの一部を囲むように設けられたゲート絶縁層と、
前記ゲート絶縁層を囲むように設けられたゲート電極と、
前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の何れか一方となる第１の電極と、
前記ゲート絶縁層及び前記ゲート電極を挟んで前記第１の電極と上方向に離隔して前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の何れか他方となる第２の電極と、
を備えており、
前記半導体ピラーのうち前記ゲート絶縁層の下端と前記第１の電極で囲まれた部分との領域が、前記ゲート絶縁層の上端と前記第２の電極で囲まれた部分との領域と対称である、半導体デバイス。
［２］ 基板に立設された半導体ピラーと、
前記半導体ピラーの一部を囲むように設けられたゲート絶縁層と、
前記ゲート絶縁層を囲むように設けられたゲート電極と、
前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の一方となる第１の電極と、
前記ゲート絶縁層及び前記ゲート電極を挟んで前記第１の電極と上下方向に離隔して前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の他方となる第２の電極と、
を備えており、
前記半導体ピラーのうち前記ゲート絶縁層に沿って形成され得るチャネルの一端面と前記第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、前記チャネルの他端面と前記第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である、半導体デバイス。
［３］ 基板に立設された半導体ピラーと、
それぞれが前記半導体ピラーの一部を囲むように異なる高さに設けられた複数のゲート絶縁層と、
それぞれが対応する前記ゲート絶縁層を囲むように設けられた複数のゲート電極と、
それぞれが前記半導体ピラーの一部を囲むように異なる高さに設けられ、ソース電極、ドレイン電極の何れか一方となる複数の第１の電極と、
それぞれが前記半導体ピラーの一部を囲むように異なる高さに設けられ、ソース電極、ドレイン電極の何れか他方となる複数の第２の電極と、
を備えており、
それぞれ、対応する、前記ゲート絶縁層と前記ゲート電極と前記第１の電極と前記第２の電極と前記半導体ピラーの一部で構成された、複数の電界効果トランジスタを有しており、
前記複数の電界効果トランジスタにおいて、前記半導体ピラーのうち、それぞれ、前記半導体ピラーのうち前記ゲート絶縁層に沿って形成され得るチャネルの一端面と前記第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、前記チャネルの他端面と前記第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である、半導体デバイス。
［４］ 前記複数の電界効果トランジスタがそれぞれ分離されている、前記［３］に記載の半導体デバイス。
［５］ 前記［３］又は［４］に記載の半導体デバイスを備え、
前記半導体ピラーとして第１の半導体ピラーと第２の半導体ピラーが同一の前記基板上に立設されており、
前記第１の半導体ピラーにおいて、それぞれが対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記半導体ピラーの一部で第１及び第２のｐチャネルＦＥＴが構成されており、
前記第２の半導体ピラーにおいて、それぞれが対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記半導体ピラーの一部で第１及び第２のｎチャネルＦＥＴが構成されており、
前記第１のｐチャネルＦＥＴの前記ゲート電極が前記第１のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第１のｐチャネルＦＥＴの前記ドレイン電極が前記第１のｎチャネルＦＥＴの前記ドレイン電極と接続されており、
前記第２のｐチャネルＦＥＴの前記ゲート電極が前記第２のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第２のｐチャネルＦＥＴの前記ドレイン電極が前記第２のｎチャネルＦＥＴの前記ドレイン電極と接続されている、集積回路。
［６］ 前記［３］又は［４］に記載の半導体デバイスを備え、
前記半導体ピラーとして第１の半導体ピラーと第２の半導体ピラーが同一の前記基板上に立設されており、
前記第１の半導体ピラーは、前記第２の半導体ピラーとは異なる直径を有するか、及び／又は、前記第２の半導体ピラーとは異なる材質で構成されている、集積回路。
［７］ ［３］又は［４］に記載の半導体デバイスを備え、
前記半導体ピラーとして第１の半導体ピラー、第２の半導体ピラー及び第３の半導体ピラーが同一の前記基板上に立設されており、
前記第２の半導体ピラーにおいて、それぞれが対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で第１のｐチャネルＦＥＴ、第１のｎチャネルＦＥＴの何れか一方のチャネルを形成し得る第１のＦＥＴ並びに第２のｐチャネルＦＥＴ、第２のｎチャネルＦＥＴの何れか一方のチャネルを形成し得る第２のＦＥＴが構成されており、
前記第１の半導体ピラーにおいて、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で第１のｐチャネルＦＥＴ、第１のｎチャネルＦＥＴの何れか他方のチャネルを形成し得るＦＥＴが構成されており、
前記第３の半導体ピラーにおいて、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で第２のｐチャネルＦＥＴ、第２のｎチャネルＦＥＴの何れか他方のチャネルを形成し得るＦＥＴが構成されており、
前記第１のｐチャネルＦＥＴの前記ゲート電極が前記第１のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第１のｐチャネルＦＥＴの前記ドレイン電極が前記第１のｎチャネルＦＥＴの前記ドレイン電極と接続されており、
前記第２のｐチャネルＦＥＴの前記ゲート電極が前記第２のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第２のｐチャネルＦＥＴの前記ドレイン電極が前記第２のｎチャネルＦＥＴの前記ドレイン電極と接続されている、集積回路。
［８］ 前記［３］又は［４］に記載の半導体デバイスを備え、
前記半導体ピラーとして第１、第２及び第３の半導体ピラーが同一の前記基板上に立設されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で構成された第１のＮＭＯＳと、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第１のＰＭＯＳとで第１のＣＭＯＳが構成されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第２のＰＭＯＳと、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で構成された第２のＮＭＯＳとで第２のＣＭＯＳが構成されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で第３のＮＭＯＳが構成されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部とで第４のＮＭＯＳが構成されている、集積回路。
［９］ 前記第１、第２及び第３の半導体ピラーがこの順番で並んでおり、
前記第１のＣＭＯＳにおける前記ドレイン電極が、前記第２のＣＭＯＳにおける前記ドレイン電極と絶縁層を介在して部分的に対向しており、かつ、前記第１、第２及び第３の半導体ピラーの並びの方向でそれぞれ逆向きに延出している、前記［８］に記載の集積回路。
［１０］ 前記第１のＣＭＯＳにおける前記ゲート電極は、前記第４のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第２のＣＭＯＳにおけるドレイン電極と、前記第１、第２及び第３の半導体ピラーを含む面、当該面と平行な面、当該面と交差する面の何れかにおいて接続されており、
前記第２のＣＭＯＳにおける前記ゲート電極は、前記第３のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第１のＣＭＯＳにおけるドレイン電極と、前記第１、第２及び第３の半導体ピラーを含む面、当該面と平行な面、当該面と交差する面の何れかにおいて接続されている、前記［８］又は［９］に記載の集積回路。
［１１］ 前記［３］又は［４］に記載の半導体デバイスを備え、
前記半導体ピラーとして第１、第２、第３及び第４の半導体ピラーが同一の前記基板上に立設されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で構成された第１のＮＭＯＳ、並びに、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第１のＰＭＯＳを備えた第１のＣＭＯＳが構成されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第２のＰＭＯＳ、並びに、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で構成された第２のＮＭＯＳを備えた第２のＣＭＯＳが構成されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で第３のＮＭＯＳが構成されており、
対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第４の半導体ピラーの一部で第４のＮＭＯＳが構成されている、集積回路。
［１２］ 前記第１、第２、第３及び第４の半導体ピラーがこの順番で同一の前記基板上に立設されており、
前記第１のＣＭＯＳにおけるドレイン電極が、前記第２のＣＭＯＳにおけるドレイン電極と絶縁層を介して部分的に対向しており、前記第１、第２、第３及び第４の半導体ピラーの並びの方向でそれぞれ逆向きに延出しており、
前記第１のＣＭＯＳにおける前記ゲート電極は、前記第４のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第２のＣＭＯＳにおける前記ドレイン電極と、前記第１、第２、第３及び第４の半導体ピラーを含む面、当該面と平行な面、当該面と交差する面の何れかにおいて上下で接続されており、
前記第２のＣＭＯＳにおける前記ゲート電極は、前記第３のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第１のＣＭＯＳにおける前記ドレイン電極と、前記第１、第２、第３及び第４の半導体ピラーの含む面、当該面と平行な面、当該面と交差する面の何れかにおいて上下で接続されている、前記［１１］に記載の集積回路。
［１３］ 基板に立設された第１乃至第６の半導体ピラーと、
前記第１乃至第６の半導体ピラーのそれぞれに対応して設けられる第１乃至第６のゲート絶縁層と、
前記第１乃至第６の半導体ピラーのそれぞれに対応して、対応する第１乃至第６のゲート絶縁層の何れかを介在して、設けられる第１乃至第６のゲート電極と、
前記第１乃至第６の半導体ピラーのそれぞれに対応して設けられる第１乃至第６のソース電極と、
前記第１乃至第６の半導体ピラーのそれぞれに対応して設けられる第１乃至第６のドレイン電極と、
を備え、
前記第１のゲート電極と前記第１のゲート電極と同じ高さにある前記第２のゲート電極が、前記第３のドレイン電極と前記第３のドレイン電極と同じ高さにある前記第４のドレイン電極と上下方向に第１の配線部で接続されており、
前記第３のゲート電極と前記第３のゲート電極と同じ高さにある前記第４のゲート電極が、前記第１のドレイン電極と前記第１のドレイン電極と同じ高さにある前記第２のドレイン電極と上下方向に第２の配線部で接続されており、
前記第１及び第２の半導体ピラーの外側に配置された前記第５の半導体ピラーに設けられた前記第５のソース電極、前記第５のドレイン電極の何れかが、前記第１及び前記第２のドレイン電極と同じ高さで接続されており、
前記第３及び第４の半導体ピラーの外側に配置された前記第６の半導体ピラーに設けられた前記第６のソース電極、前記第６のドレイン電極の何れかが、前記第３及び前記第４のドレイン電極と同じ高さで接続されており、
前記第１乃至第６の半導体ピラーのうち、対応する前記ゲート絶縁層に沿って形成され得るチャネルの一端面と対応する前記ソース電極で囲まれた部分との間のソース領域が、前記チャネルの他端面と前記ドレイン電極で囲まれた部分との間のドレイン領域と電気的特性が対称である、集積回路。
［１４］ 前記第１乃至第６の半導体ピラーが同一面に設けられている、前記［１３］に記載の集積回路。
［１５］ 前記第１の配線部、前記第２の配線部の何れか又は双方が、前記第１乃至第６の半導体ピラーを含む面又は当該面と異なる面上に設けられる、前記［１３］又は［１４］に記載の集積回路。
［１６］ 前記第１、第２及び第５の半導体ピラーが第１の面に設けられており、
前記第３、第４及び第６の半導体ピラーが前記第１の面とは異なる第２の面に設けられており、
前記第１の配線部及び前記第２の配線部は、前記第１の面及び前記第２の面と交差する面に設けられる、前記［１３］に記載の集積回路。
［１７］ 前記［１］乃至［４］の何れか１項に記載の半導体デバイスと、
前記第１の電極と同一の面上に設けられた第１のキャパシタ用電極と、
前記第１のキャパシタ用電極と対向するように設けられた第２のキャパシタ用電極と、
を備える、集積回路。
［１８］ 前記第２のキャパシタ用電極が、前記第２の電極と同一の面上に設けられる、前記［１７］に記載の集積回路。
［１９］ 前記第１のキャパシタ用電極及び前記第２のキャパシタ用電極が、前記第１の電極の厚みより薄く、
前記第２のキャパシタ用電極が、前記第１のキャパシタ用電極から前記第１の電極の厚みよりも短い距離離して設けられる、請求項１７に記載の集積回路。
［２０］ 前記第１の電極と前記第１のキャパシタ用電極とを接続する接続用電極を、同一面内に、備える、前記［１７］に記載の集積回路。
［２１］ 前記［１］乃至［４］の何れか１項に記載の半導体デバイスと、
前記第１の電極と同一の面上に設けられた第１のキャパシタ用電極と、
前記第２の電極と同一の面上に設けられた第２のキャパシタ用電極と、
前記第１のキャパシタ用電極に対向してかつ第１の電極の厚みよりも短い距離離して設けられた第３のキャパシタ用電極と、
前記第２のキャパシタ用電極に対向してかつ第２の電極の厚みよりも短い距離離して設けられた第４のキャパシタ用電極と、
前記第１のキャパシタ用電極と前記第４のキャパシタ用電極とを縦方向に連結する第５のキャパシタ用電極と、
前記第２のキャパシタ用電極と前記第３のキャパシタ用電極とを前記縦方向に連結する第６のキャパシタ用電極と、
を備える、集積回路。
［２２］ 前記第１のキャパシタ用電極と前記第２のキャパシタ用電極との間に、相変化膜、誘電体膜及び抵抗変化膜の何れかを備える、前記［１７］に記載の集積回路。
［２３］ ＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭの何れかを構成する基本単位が複数段積層されているか、又は、ＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭをそれぞれ構成する三種類の基本単位のうち少なくとも二種類の基本単位が積層されている、前記［５］乃至［２２］の何れか１項に記載の集積回路。
［２４］ 少なくとも一本の半導体ピラーが軸方向に形成し得、前記半導体ピラーを囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
前記対となる前記第１の犠牲層に到達するように前記積層体に第１の穴を形成し、
前記対となる前記第１の犠牲層を取り除き、
前記第１の犠牲層を取り除くことにより露出する前記半導体ピラーの領域を囲むようにソース電極、ドレイン電極の対となる導電層の対を堆積させる、製造方法。
具体的には、少なくとも一本の半導体ピラーが軸方向に形成し得、前記半導体ピラーを囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
前記対となる前記第１の犠牲層を貫通するように前記積層体に第１の貫通穴を形成し、
前記対となる前記第１の犠牲層を取り除き、
前記第１の犠牲層を取り除くことにより露出する前記半導体ピラーの領域を囲むようにソース電極、ドレイン電極の対となる導電層の対を堆積させる、製造方法。
［２５］ 前記積層体が、前記半導体ピラーを囲み前記対の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層を含んでおり、
さらに、
前記第２の犠牲層に到達するように前記積層体に前記第１の穴とは異なる第２の穴を形成し、
前記第２の犠牲層を取り除き、
前記第２の犠牲層を取り除くことにより露出する前記半導体ピラーの領域を囲むようにゲート絶縁層を形成し、
前記ゲート絶縁層を囲むようにゲート電極となる導電層を堆積させる、前記［２４］に記載の製造方法。
具体的には、前記積層体が、前記半導体ピラーを囲み前記対の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層を含んでおり、
さらに、
前記第２の犠牲層を貫通するように前記積層体に前記第１の貫通穴とは異なる第２の貫通穴を形成し、
前記第２の犠牲層を取り除き、
前記第２の犠牲層を取り除くことにより露出する前記半導体ピラーの領域を囲むようにゲート絶縁層を形成し、
前記ゲート絶縁層を囲むようにゲート電極となる導電層を堆積させる、前記［２４］に記載の製造方法。
［２６］ 前記積層体は、前記第１の犠牲層の対を複数含んでいる、前記［２４］に記載の製造方法。
［２７］ 前記積層体が、複数の対の前記第１の犠牲層と、前記第１の犠牲層の対と同数の前記第２の犠牲層とを含んでおり、
複数のゲート電極それぞれによるゲート長が等しくなるように複数の前記第２の犠牲層のそれぞれが等しい厚みを有するか、又は、複数のゲート電極のうち一部によるゲート長が複数のゲート電極のうち他によるゲート長と異なるように複数の前記第２の犠牲層のうち一部が複数の前記第２の犠牲層の他と異なる厚みを有する、前記［２５］に記載の製造方法。
［２８］ 前記対となる前記第１の犠牲層に到達するように前記積層体に第３の穴を形成し、
分離層を前記第３の穴に形成し、
前記対となる前記第１の犠牲層に隣接するように前記分離層に第４の穴を形成し、
前記第１の犠牲層のうち前記第４の穴により露出している部分を除去し、
前記第１の犠牲層の除去された領域のそれぞれにキャパシタ用電極となる導電層を形成する、前記［２４］乃至［２７］の何れか１項に記載の製造方法。
具体的には、前記対となる前記第１の犠牲層を貫通するように前記積層体に第３の貫通穴を形成し、
分離層を前記第３の貫通穴に形成し、
前記対となる前記第１の犠牲層に隣接するように前記分離層に第４の貫通穴を形成し、
前記第１の犠牲層のうち前記第４の貫通穴により露出している部分を除去し、
前記第１の犠牲層の除去された領域のそれぞれにキャパシタ用電極となる導電層を形成する、前記［２４］乃至［２７］の何れか１項に記載の製造方法。
［２９］ 前記ソース電極、前記ドレイン電極の何れか一方の電極と、前記キャパシタ用電極の一つを接続するための導電層を形成する、前記［２８］に記載の製造方法。
［３０］ 前記積層体が、前記半導体ピラーを囲み前記対の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層と、前記対となる前記第１の犠牲層と前記第２の犠牲層との間に設けられる絶縁層と、を含んでおり、
前記第１の犠牲層及び前記絶縁層のうち、上下の前記キャパシタ用電極で挟まれる部分を除去し、
前記第１の犠牲層及び前記絶縁層の除去された領域に、相変化膜、誘電体膜及び抵抗変化膜の何れかとなる材料を堆積させる、前記［２８］又は［２９］に記載の製造方法。
[３１] Ｐ型半導体ピラーとＮ型半導体ピラーとが平面視で離隔するように前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーとが軸方向に形成し得、前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含み、かつ前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記対を構成する一方の第１の犠牲層と他方の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層を含む積層体を有する基板を用意し、
前記第２の犠牲層に到達するように前記積層体に穴を形成し、
前記第２の犠牲層を取り除き、
前記第２の犠牲層を取り除くことにより露出する前記Ｐ型半導体ピラー及び前記Ｎ型半導体のそれぞれの領域を囲むようにゲート絶縁層を同時に形成し、
それぞれ前記ゲート絶縁層を囲むようにゲート電極となる導電層を同時に堆積させる、製造方法。
[３２] Ｐ型半導体ピラーとＮ型半導体ピラーと平面視で離隔するように前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーとが軸方向に形成し得、前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
前記対となる第１の犠牲層の一方に到達するように前記積層体に穴を形成し、
一方の前記第１の犠牲層を取り除き、
一方の前記第１の犠牲層を取り除くことにより露出する前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーの領域をそれぞれ囲むようにドレイン電極となる導電層の対を同時に堆積させることにより、前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーのそれぞれの前記ドレイン電極と、両者を接続する部分とを同時に形成する、製造方法。
[３３] Ｐ型半導体ピラーとＮ型半導体ピラーと平面視で離隔するように前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーとが軸方向に形成し得、前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
前記対となる第１の犠牲層の一方に到達するように前記積層体に穴を形成し、
一方の前記第１の犠牲層を取り除き、
一方の前記第１の犠牲層を取り除くことにより露出する前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーの領域をそれぞれ囲むように導電層を堆積し、その後、前記Ｐ型導体ピラーと前記Ｎ型半導体ピラーとの間の前記導電層を部分的に取り除くことにより、前記Ｐ型半導体ピラーに対するソース電極と前記Ｎ型半導体ピラーに対するソース電極とを形成する、製造方法。
本発明によれば、半導体ピラーの一部の下に設けられるソース領域（又はドレイン領域）、上に設けられるドレイン領域（又はソース領域）が同一となり、特に、ＧＡＡ－ＦＥＴを上下に二段積層した半導体デバイスでは、一方のトランジスタの閾値電圧と他方のトランジスタの閾値電圧が同レベルとなるような半導体デバイス、集積回路及びその製造方法を提供することができる。
図１は本発明の第１の実施形態に係る半導体デバイスを模式的に示す断面図である。 図２は本発明の第２の実施形態に係る半導体デバイスを模式的に示す断面図である。 図３は本発明の第３の実施形態に係る半導体デバイスを模式的に示す図である。 図４は本発明の第４の実施形態に係る半導体デバイスを模式的に示す図である。 図５は二つのインバーター回路が交差接続されている回路を示す図である。 図６は図５に示す回路の第１のノードＮＬと第２のノードＮＲの入出力関係を示す図である。 図７は本発明の第５の実施形態に係る集積回路としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。 図８はＳＲＡＭのメモリアレイのうち一つのメモリセルの等価回路図である。 図９は本発明の第６の実施形態に係る集積回路としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。 図１０は本発明の第６の実施形態の変形例に係る集積回路としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。 図１１は本発明の第７の実施形態に係る集積回路としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。 図１２は本発明の第８の実施形態に係る集積回路としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを示す断面図である。 図１３は本発明の第９の実施形態に係る集積回路を模式的に示す図である。 図１４は図１３の一部を拡大した図である。 図１５は本発明の第１０の実施形態に係る集積回路を模式的に示す図である。 図１６は本発明の第１１の実施形態に係る集積回路を模式的に示す平面図であり、点線である面にあるゲート電極、ドレイン電極及び配線部を示す図である。 図１７は本発明の第１１の実施形態に係る集積回路を模式的に示す平面図であり、点線で図１６とは高さの異なる面にあるゲート電極、ドレイン電極及び配線部を示す図である。 図１８は図１６及び図１７においてＩ―Ｉ線に沿う断面図である。 図１９は図１６及び図１７においてＩＩ―ＩＩ線に沿う断面図である。 図２０は本発明の第１２の実施形態に係る集積回路としてのＤＲＡＭの構成を示す断面図である。 図２１はＤＲＡＭの基本的な等価回路図である。 図２２は本発明の第１３の実施形態に係る集積回路としてのＤＲＡＭのうち一つのセルを模式的に示す断面図である。 図２３は本発明の第１４の実施形態に係る集積回路としてのＤＲＡＭのうち一つのセルを模式的に示す断面図である。 図２４は本発明の第１５の実施形態に係る集積回路のセルを模式的に示す断面図である。 図２５は図２４のＸ－Ｘ線に沿う断面図である。 図２６は図２４とは異なる本発明の第１５の実施形態に係る集積回路を模式的に示す断面図である。 図２７は図２４及び図２６とは異なる本発明の第１５の実施形態に係る集積回路を模式的に示す断面図である。 図２８は図２７においてＸ－Ｘ線に沿う断面図である。 図２９は本発明の第１６の実施形態に係る集積回路を模式的に示す断面図である。 図３０は本発明の第１７の実施形態に係る集積回路を模式的に示す図である。 図３１Ａは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、積層体を構成する工程での断面図である。 図３１Ｂは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ａに続く工程での断面図である。 図３１Ｃは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｂに続く工程での断面図である。 図３１Ｄは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｃに続く工程での断面図である。 図３１Ｅは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｄに続く工程での断面図である。 図３１Ｆは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｅに続く工程での断面図である。 図３１Ｇは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｆに続く工程での断面図である。 図３１Ｈは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｇに続く工程での断面図である。 図３１Ｉは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｈに続く工程での断面図である。 図３１Ｊは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｉに続く工程での断面図である。 図３１Ｋは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｊに続く工程での断面図である。 図３１Ｌは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｋに続く工程での断面図である。 図３１Ｍは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｌに続く工程での断面図である。 図３１Ｎは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｍに続く工程での断面図である。 図３１Ｏは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｎに続く工程での断面図である。 図３１Ｐは本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、図３１Ｏに続く工程での断面図である。 図３２Ａは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、積層体を構成する工程での断面図である。 図３２Ｂは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ａに続く工程での断面図である。 図３２Ｃは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｂに続く工程での断面図である。 図３２Ｄは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｃに続く工程での断面図である。 図３２Ｅは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｄに続く工程での断面図である。 図３２Ｆは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｅに続く工程での断面図である。 図３２Ｇは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｆに続く工程での断面図である。 図３２Ｈは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｇに続く工程での断面図である。 図３２Ｉは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｈに続く工程での断面図である。 図３２Ｊは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｉに続く工程での断面図である。 図３２Ｋは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｊに続く工程での断面図である。 図３２Ｌは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｋに続く工程での断面図である。 図３２Ｍは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｌに続く工程での断面図である。 図３２Ｎは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｍに続く工程での断面図である。 図３２Ｏは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｎに続く工程での断面図である。 図３２Ｐは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｏに続く工程での断面図である。 図３２Ｑは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３２Ｐに続く工程での断面図である。 図３３Ａは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、上下のキャパシタを構成する一方のキャパシタ用電極同士を接続する前段階での断面図である。 図３３Ｂは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ａに続く工程での断面図である。 図３３Ｃは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｂに続く工程での断面図である。 図３３Ｄは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｃに続く工程での断面図である。 図３３Ｅは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｄに続く工程での断面図である。 図３３Ｆは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｅに続く工程での断面図である。 図３３Ｇは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｆに続く工程での断面図である。 図３３Ｈは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｇに続く工程での断面図である。 図３３Ｉは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｈに続く工程での断面図である。 図３３Ｊは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｉに続く工程での断面図である。 図３３Ｋは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｊに続く工程での断面図である。 図３３Ｌは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｋに続く工程での断面図である。 図３３Ｍは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３Ｌに続く工程での断面図である。 図３４Ａは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３３ＭにおけるＸ-Ｘ線断面での断面図である。 図３４Ｂは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３４Ａに続く工程での断面図である。 図３４Ｃは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３４Ｂに続く工程での断面図である。 図３４Ｄは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３４Ｃに続く工程での断面図である。 図３４Ｅは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３４Ｄに続く工程での断面図である。 図３４Ｆは本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３４Ｅに続く工程での断面図である。 図３５Ａは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、キャパシタを形成する段階での断面図である。 図３５Ｂは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３５Ａに続く工程での断面図である。 図３５Ｃは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３５Ｂに続く工程での断面図である。 図３５Ｄは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３５Ｃに続く工程での断面図である。 図３５Ｅは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３５Ｄに続く工程での断面図である。 図３５Ｆは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３５Ｅに続く工程での断面図である。 図３５Ｇは本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３５Ｆに続く工程での断面図である。 図３６Ａは本発明の第２１の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、ある段階での工程での断面図である。 図３６Ｂは本発明の第２１の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、別の段階での工程での断面図である。 図３７Ａは本発明の第２２の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、ある段階での工程での断面図である。 図３７Ｂは本発明の第２２の実施形態に係る集積回路の作製方法に関して、図３７Ａに続く工程での断面図である。 図３７Ｃは本発明の第２２の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３７Ｂに続く工程での断面図である。 図３７Ｄは本発明の第２２の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３７Ｃに続く工程での断面図である。 図３７Ｅは本発明の第２２の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３７Ｄに続く工程での断面図である。 図３８Ａは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、キャパシタとＧＡＡ－ＭＯＳＦＥＴとを接続する前段階での断面図である。 図３８Ｂは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ａに続く工程での断面図である。 図３８Ｃは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ｂに続く工程での断面図である。 図３８Ｄは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ｃに続く工程での断面図である。 図３８Ｅは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ｄに続く工程での断面図である。 図３８Ｆは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ｅに続く工程での断面図である。 図３８Ｇは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ｆに続く工程での断面図である。 図３８Ｈは本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、図３８Ｇに続く工程での断面図である。 図３９は本発明の実施形態に係る半導体デバイスの電気的特性が対称であることを説明するための図である。 図４０Ａは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、積層体を構成する工程での断面図である。 図４０Ｂは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ａに続く工程での断面図である。 図４０Ｃは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｂに続く工程での断面図である。 図４０Ｄは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｃに続く工程での断面図である。 図４０Ｅは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｄに続く工程での断面図である。 図４０Ｆは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｅに続く工程での断面図である。 図４０Ｇは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｆに続く工程での断面図である。 図４０Ｈは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｇに続く工程での断面図である。 図４０Ｉは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｈに続く工程での断面図である。 図４０Ｊは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｉに続く工程での断面図である。 図４０Ｋは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｊに続く工程での断面図である。 図４０Ｌは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｋに続く工程での断面図である。 図４０Ｍは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｌに続く工程での断面図である。 図４０Ｎは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｍに続く工程での断面図である。 図４０Ｏは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｎに続く工程での断面図である。 図４０Ｐは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｏに続く工程での断面図である。 図４０Ｑは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｐに続く工程での断面図である。 図４０Ｒは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｑに続く工程での断面図である。 図４０Ｓは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｒに続く工程での断面図である。 図４０Ｔは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｓに続く工程での断面図である。 図４０Ｕは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｔに続く工程での断面図である。 図４０Ｖは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｕに続く工程での断面図である。 図４０Ｗは本発明の第２４の実施形態に係る半導体デバイスの作製方法に関して、図４０Ｖに続く工程での断面図である。 図４１Ａは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、積層体を構成する工程での断面図である。 図４１Ｂは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ａに続く工程での断面図である。 図４１Ｃは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｂに続く工程での断面図である。 図４１Ｄは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｃに続く工程での断面図である。 図４１Ｅは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｄに続く工程での断面図である。 図４１Ｆは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｅに続く工程での断面図である。 図４１Ｇは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｆに続く工程での断面図である。 図４１Ｈは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｇに続く工程での断面図である。 図４１Ｉは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｈに続く工程での断面図である。 図４１Ｊは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｉに続く工程での断面図である。 図４１Ｋは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｊに続く工程での断面図である。 図４１Ｌは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｋに続く工程での断面図である。 図４１Ｍは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｌに続く工程での断面図である。 図４１Ｎは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｍに続く工程での断面図である。 図４１Ｏは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｎに続く工程での断面図である。 図４１Ｐは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｏに続く工程での断面図である。 図４１Ｑは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｐに続く工程での断面図である。 図４１Ｒは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｑに続く工程での断面図である。 図４１Ｓは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｒに続く工程での断面図である。 図４１Ｔは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｓに続く工程での断面図である。 図４１Ｕは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｔに続く工程での断面図である。 図４１Ｖは本発明の第２５の実施形態に係る半導体デバイスの作製方法に関して、図４１Ｕに続く工程での断面図である。 図４２Ａは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、積層体を構成する工程での断面図である。 図４２Ｂは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ａに続く工程での断面図である。 図４２Ｃは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｂに続く工程での断面図である。 図４２Ｄは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｃに続く工程での断面図である。 図４２Ｅは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｄに続く工程での断面図である。 図４２Ｆは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｅに続く工程での断面図である。 図４２Ｇは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｆに続く工程での断面図である。 図４２Ｈは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｇに続く工程での断面図である。 図４２Ｉは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｈに続く工程での断面図である。 図４２Ｊは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｉに続く工程での断面図である。 図４２Ｋは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｊに続く工程での断面図である。 図４２Ｌは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｋに続く工程での断面図である。 図４２Ｍは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｌに続く工程での断面図である。 図４２Ｎは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｍに続く工程での断面図である。 図４２Ｏは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｎに続く工程での断面図である。 図４２Ｐは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｏに続く工程での断面図である。 図４２Ｑは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｐに続く工程での断面図である。 図４２Ｒは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｑに続く工程での断面図である。 図４２Ｓは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｒに続く工程での断面図である。 図４２Ｔは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｓに続く工程での断面図である。 図４２Ｕは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｔに続く工程での断面図である。 図４２Ｖは本発明の第２６の実施形態に係る半導体デバイスの作製方法に関して、図４２Ｕに続く工程での断面図である。
以下、図面を参照しながら本発明の実施形態について詳細に説明する。本発明の実施形態で説明した事項に関し本発明の範囲を変更しない範囲で設計変更することができる。
[第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体デバイス１を模式的に示す断面図である。本発明の第１の実施形態に係る半導体デバイス１では、少なくとも１本の半導体ピラー１２を用いて少なくとも一つの電界効果トランジスタ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ，ＦＥＴ）が設けられている。本発明の第１の実施形態に係る半導体デバイス１は、基板１１と、基板１１上に立設された半導体ピラー１２と、半導体ピラー１２の基板１１との接続部を絶縁材料で覆うように基板１１上に設けられる第１の隔離層１３と、第１の隔離層１３上に設けられ、半導体ピラー１２の一部を囲むように設けられソース電極、ドレイン電極の何れか一方の電極である第１の電極１４と、第１の隔離層１３上に設けられ当該第１の電極１４と同じ厚みを有する第１の絶縁層１５と、第１の電極１４と第１の絶縁層１５との上に設けられる第２の隔離層１６と、第２の隔離層１６上に設けられ半導体ピラー１２の一部を囲むように設けられるゲート絶縁層１７と、第２の隔離層１６上に設けられゲート絶縁層１７を囲むように設けられるゲート電極１８と、第２の隔離層１６上に設けられゲート電極１８と同じ厚みを有する第２の絶縁層１９と、ゲート絶縁層１７、ゲート電極１８及び第２の絶縁層１９の上に設けられる第３の隔離層２０と、第３の隔離層２０上に半導体ピラー１２の一部を覆うように設けられるソース電極、ドレイン電極の何れか他方の第２の電極２１と、第３の隔離層２０上に設けられ第２の電極２１と同じ厚みを有する第３の絶縁層２２と、第２の電極２１と第３の絶縁層２２との上に設けられる第４の隔離層２３とを備える。第２の隔離層１６、第２の絶縁層１９、第３の隔離層２０、第３の絶縁層２２及び第４の隔離層２３を上下方向に貫通して延びる電極ビア２４が設けられ，第４の隔離層２３を上下方向に貫通して延びる電極ビア２５が設けられ、電極ビア２４，２５が第１の電極１４、第２の電極２１にそれぞれ接続されており、第２の絶縁層１９、第３の隔離層２０、第３の絶縁層２２及び第４の隔離層２３を上下方向に貫通して延びる図示しない電極ビアがゲート電極１８に接続されている。第２の隔離層１６は、第１の電極１４及び第１の絶縁層１５をゲート絶縁層１７、ゲート電極１８及び第２の絶縁層１９と上下に離隔させるための絶縁性を有する層である。第３の隔離層２０は、ゲート絶縁層１７、ゲート電極１８及び第２の絶縁層１９を第２の電極２１及び第３の絶縁層２２と上下で離隔させるための絶縁性を有する層である。なお、図１において、Ｌｇａｔｅはゲート長であり、Ｄは半導体ピラー１２の外直径である。
本発明の第１の実施形態に係る半導体デバイス１は、基板１１に対して半導体ピラー１２が上下方向に延びて設けられている。ここで、上下方向とは、ソース電極、ドレイン電極の一方の電極である第１の電極１４、ソース電極、ドレイン電極の他方の電極である第２の電極２１が第２の隔離層１６、第３の隔離層２０を挟んで積層されている方向（積層方向）を意味する。また、この上下方向とは、半導体ピラー１２の軸方向、縦方向とも呼ぶ。本発明の第１の実施形態に係る半導体デバイス１は、後述する他の実施形態を含め、半導体ピラー１２の一部にゲート絶縁層１７を介在してゲート電極１８にゲート電圧を印加することにより形成され得るチャネルが、半導体ピラー１２の軸方向に沿って形成される、いわゆる縦型ＦＥＴに関する。
そして、半導体ピラー１２のうち、第１の電極１４と第２の隔離層１６とで囲まれた部分は、第２の電極２１と第３の隔離層２０とで囲まれた部分と、半導体ピラー１２のゲート絶縁層１７の上下中間面に対して対称である。ここで、「対称」とは、半導体ピラー１２のうち、第１の電極１４及び第２の隔離層１６で囲まれた部分をソース領域、ドレイン領域の何れか一方の領域（仮に、ソース領域）６とし、第２の電極２１及び第３の隔離層２０で囲まれた部分をソース領域、ドレイン領域の何れか他方の領域（仮に、ドレイン領域）７とした際の半導体デバイス１の電気的特性が、第１の電極１４及び第２の隔離層１６で囲まれた部分をドレイン領域とし第２の電極２１及び第３の隔離層２０で囲まれた部分をソース領域とした際の半導体デバイスの電気的特性と対称であることを意味する。その意味において、対称とは、略対称を含む。
例えば、半導体ピラー１２のうち、第１の電極１４と第２の隔離層１６とで囲まれた部分の形状及び寸法が、第２の電極２１と第３の隔離層２０とで囲まれた部分の形状及び寸法が特性として同一である。特性として同一とは、抵抗率・導電率が同一の範囲と評価される場合には、その部分で生じる電圧降下が同じと評価されることをいう。そのような場合としては、抵抗率等の電気的なパラメータが等しくなるように、例えば材質が同一でありかつ形状及び寸法が同一である。
特に図１に示したように、半導体ピラー１２に対してゲート絶縁層１７及びゲート電極１８の下に第２の隔離層１６を介在してその下に第１の電極１４が設けられ、半導体ピラー１２に対してゲート絶縁層１７及びゲート電極１８の上に第３の隔離層２０を介在してその上に第２の電極２１が設けられている。ここで、第１の電極１４は、第２の電極２１と同じ厚みを有しており、第２の電極２１と同じ材質で構成されている。また、第２の隔離層１６は、第３の隔離層２０と同じ材質で同じ厚みを有している。
そのため、半導体ピラー１２のうち、ゲート絶縁層１７に沿って形成され得るチャンネルの一端面を上端として第１の電極１４及び第２の隔離層１６で囲まれた部分（「第１の部分」という。）が、ゲート絶縁層１７に沿って形成され得るチャネルの他端面を下端として第２の電極２１及び第３の隔離層２０で囲まれた部分（「第２の部分」という。）とで、電気的特性が対称であると評価し得る。電気的特性が対称と評価し得るとは、電気的なパラメータとして例えば閾値電圧の±５％の範囲に収まる範囲をいう。
本発明の第１の実施形態では、電極ビア２４と電極ビア２５の間、即ち、第１の電極１４、ソース領域、ドレイン領域の何れか一方の領域６、チャネル、ソース領域、ドレイン領域の何れか他方の領域７及び第２の電極２１の間を経由して電流が流れる。第１の電極１４、第２の電極２１は導電性を有しているが、ソース領域、ドレイン領域の何れか一方の領域６、ソース領域、ドレイン領域の何れか他方の領域７は、第１の電極１４、第２の電極２１の材質と比べて極端に抵抗率が大きい。そのため、ソース領域、ドレイン領域の何れか一方の領域６、ソース領域、ドレイン領域の何れか他方の領域７の取り扱いを逆にした際の電気的特性が対称となっていることに極めて重大な意義がある。このことは後述する他の実施形態においても同様である。このように、半導体ピラー１２の一部を用いて形成されている一つのＦＥＴにおいて、ソース領域とドレイン領域の電界分布が上下に対称となるため、ソース領域、ドレイン領域での電気的特性が対称となる。よって、例えば、ソース領域、ドレイン領域のジュール熱による温度上昇分が同一となるため、使用による温度上昇分による影響が同一となる。
仮に、ソース領域とドレイン領域とが非対称である場合には、電気的特性が異なるため、ジュール熱による温度上昇が両部分で異なり、使用経過に伴う特性が変化してしまう。例えば、閾値電圧が異なり、当該半導体デバイスを備える集積回路の仕様に影響する。
[第２の実施形態]
本発明の第２の実施形態を説明する。図２は、本発明の第２の実施形態に係る半導体デバイス１を模式的に示す断面図である。第２の実施形態に係る半導体デバイス１では、少なくとも１本の半導体ピラー１２を用いて、高さの異なる位置に複数のＦＥＴが構成されている。つまり、半導体デバイス１においては、ＦＥＴが上下に隣り合って、隣接して設けられて構成されている。第２の実施形態に係る半導体デバイス１は、基板１１と、基板１１上に立設された半導体ピラー１２と、半導体ピラー１２の基板１１との接続部を絶縁材料で覆うように基板１１上に設けられる第１の隔離層１３と、を備え、一本の半導体ピラー１２に対して、複数のゲート絶縁層１７（１７ａ，１７ｂ）と、複数のゲート電極１８（１８ａ，１８ｂ）と、複数の第１の電極１４（１４ａ，１４ｂ）と、複数の第２の電極２１（２１ａ，２１ｂ）と、を備えている。複数のゲート絶縁層１７（１７ａ，１７ｂ）は、それぞれが半導体ピラー１２の一部を囲むように上下に異なる高さに設けられている。複数のゲート電極１８（１８ａ，１８ｂ）は、それぞれが対応するゲート絶縁層１７（１７ａ，１７ｂ）を囲むように設けられている。ここで、上下で隣り合うＦＥＴにおけるゲート長は同一が好ましい。ただし、ＦＥＴを上下に複数、多段に設けるような場合、例えばセンサーデバイスに応用される場合、高さの異なるＦＥＴにおいて、上部のＦＥＴと下部のＦＥＴとでゲート長が異なってもよい。複数の第１の電極１４（１４ａ，１４ｂ）は、それぞれが半導体ピラー１２の一部を囲むように設けられ、それぞれが高さが異なるように設けられ、ソース電極、ドレイン電極の一方の電極となる。各第１の電極１４（１４ａ，１４ｂ）には対応する電極ビア２４（２４ａ，２４ｂ）が接続されている。複数の第２の電極２１（２１ａ，２１ｂ）は、それぞれが半導体ピラー１２の一部を囲むように設けられ、それぞれが高さが異なるように設けられ、ソース電極、ドレイン電極の他方の電極となる。各第２の電極２１（２１ａ，２１ｂ）には対応する電極ビア２５（２５ａ，２５ｂ）が接続されている。ゲート絶縁層１７（１７ａ，１７ｂ）の外側にゲート絶縁層１７（１７ａ，１７ｂ）を囲むようにゲート電極１８（１８ａ，１８ｂ）が設けられ、それらの下に隔離層（第２の隔離層）１６（１６ａ，１６ｂ）を介在して第１の電極１４（１４ａ，１４ｂ）がそれぞれ設けられている。ゲート電極１８（１８ａ，１８ｂ）の上に別の隔離層（第３の隔離層）２０（２０ａ，２０ｂ）を介在して第２の電極２１（２１ａ，２１ｂ）が設けられている。各ゲート電極１８（１８ａ，１８ｂ）には電極ビア２６（２６ａ，２６ｂ）が接続されている。よって、複数の電界効果トランジスタ２７（２７ａ，２７ｂ）が、それぞれ対応するゲート絶縁層１７（１７ａ，１７ｂ）とゲート電極１８（１８ａ，１８ｂ）と第１の電極１４（１４ａ，１４ｂ）と第２の電極２１（２１ａ，２１ｂ）と半導体ピラー１２の一部で構成されている。一段目の積層部分は、第１の電極１４ａ，第１の絶縁層１５ａ，第２の隔離層１６ａ，ゲート絶縁層１７ａ，ゲート電極１８ａ，第２の絶縁層１９ａ，第３の隔離層２０ａ，第２の電極２１ａ及び第３の絶縁層２２ａで構成され、二段目の積層部分は第１の電極１４ｂ，第１の絶縁層１５ｂ，第２の隔離層１６ｂ，ゲート絶縁層１７ｂ，ゲート電極１８ｂ，第２の絶縁層１９ｂ，第３の隔離層２０ｂ，第２の電極２１ｂ及び第３の絶縁層２２ｂで構成されている。一段目と二段目の間には第４の隔離層２３ａが設けられている。
各電界効果トランジスタ２７において、半導体ピラー１２のうちゲート絶縁層１７（１７ａ，１７ｂ）に沿って形成され得るチャネルの一端面として例えば下端面と第１の電極１４（１４ａ，１４ｂ）で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、チャネルの他端面として上端面と第２の電極２１（２１ａ，２１ｂ）で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である。また、上下の電界効果トランジスタ２７ａ，２７ｂ同士においても、第１の電界効果トランジスタ２７ａのソース領域と第２の電界効果トランジスタ２７ｂのソース領域の特性が等しく、かつ、第１の電界効果トランジスタ２７ａのドレイン領域と第２の電界効果トランジスタ２７ｂのドレイン領域の特性が等しい。
よって、第１の電界効果トランジスタ２７ａのソース領域、ドレイン領域が対称となり、第２の電界効果トランジスタ２７ｂのソース領域、ドレイン領域が対称となり、かつ、電界効果トランジスタ２７同士の特性も同一となる。よって、使用経過による、電界効果トランジスタ２７同士の特性変化も許容範囲を含めて同一となり、当該半導体デバイス１を備える集積回路の仕様への影響が同一となる。また、第１の電界効果トランジスタ２７ａと第２の電界効果トランジスタ２７ｂの閾値電圧が同一レベルとなる。ここで、閾値電圧が同一レベルとなるとは、閾値電圧のばらつきが或る許容範囲、例えば±５％に収まるという意味である。
第１の電界効果トランジスタ２７ａのソース領域、ドレイン領域が対称となり、第２の電界効果トランジスタ２７ｂのソース領域、ドレイン領域が対称となるため、図２において、第１の電極１４ａ，第１の電極１４ｂ，第２の電極２１ａ，第２の電極２１ｂの組み合わせを任意に設定することができ、設計の自由度が大きい。第１には、第１の電極１４ａがソース電極であり、第１の電極１４ｂがソース電極であり、第２の電極２１ａがドレイン電極であり、第２の電極２１ｂがドレイン電極でもよい。第２には、第１の電極１４ａがソース電極であり、第１の電極１４ｂがドレイン電極であり、第２の電極２１ａがドレイン電極であり、第２の電極２１ｂがソース電極でもよい。第３には、第１の電極１４ａがドレイン電極であり、第１の電極１４ｂがソース電極であり、第２の電極２１ａがソース電極であり、第２の電極２１ｂがドレイン電極でもよい。第４には、第１の電極１４ａがドレイン電極であり、第１の電極１４ｂがドレイン電極であり、第２の電極２１ａがソース電極であり、第２の電極２１ｂがソース電極でもよい。これにより、例えば、一つのＦＥＴにおけるソース電極と別のＦＥＴにおけるドレイン電極とを隔離層２３ａの上下に又は横に隣接して配置したり、一つのＦＥＴにおけるドレイン電極と別のＦＥＴにおけるドレイン電極とを隔離層２３ａの上下に又は横に隣接して配置したり、一つのＦＥＴにおけるソース電極と別のＦＥＴにおけるソース電極とを隔離層２３ａの上下に又は横に隣接して配置したりすることができ、電界効果トランジスタ同士を接続する配線部が可及的に短くなる。一つのＦＥＴにおけるソース電極又はドレイン電極と別のＦＥＴにおけるゲート電極とを接続することでもよい。より高い集積度が実現され、ジュール熱などの影響が少なくなるという利点がある。
複数の電界効果トランジスタ２７（２７ａ，２７ｂ）が上下方向に積層されている場合には、各電界効果トランジスタ２７（２７ａ，２７ｂ）が半導体ピラー１２により接続されないように電気的に分離して構成されることが好ましい。分離の形態には幾つか考えられる。例えば、第１としては、図２で示されているように、半導体ピラー１２のうち、上下で隣り合う上部の電界効果トランジスタ２７ｂにおける第１の電極１４ｂと下部の電界効果トランジスタ２７ａにおける第２の電極２１ａとの間を、部分的に取り除くか又は酸化により絶縁化する。第２としては、半導体ピラー１２のうち、上下で隣り合う上部の電界効果トランジスタ２７ｂにおける第１の電極１４ｂと下部の電界効果トランジスタ２７ａにおける第２の電極２１ａとの間が、所定以上、例えば１０ｎｍ以上離隔されている。第３としては、半導体ピラー１２のうち、上下で隣り合う上部の電界効果トランジスタ２７ｂにおける第１の電極１４と下部の電界効果トランジスタ２７ａにおける第２の電極２１ａとの間に、半導体ピラー１２の一部を囲むように、逆バイアスを印加するための電極（図示せず）を設けることで分離してもよい。これらの少なくとも何れかの手段を講じることにより、上下方向に積層して構成した複数の電界効果トランジスタ２７（２７ａ，２７ｂ）において、リーク電流が抑制されていることにより、上下方向に積層して構成した複数の電界効果トランジスタ２７（２７ａ，２７ｂ）が、それぞれ影響を及ぼしあわない。ここで、積層した電界効果トランジスタ２７の数は２つに限定されるわけではない。電界効果トランジスタ２７の数は３つでも４つでも５つ以上でもよい。
[第３の実施形態]
図３は、本発明の第３の実施形態に係る半導体デバイス１を模式的に示す図である。第３の実施形態においては、二本の半導体ピラー１２（１２ａ，１２ｂ）が基板１１上に形成されており、各半導体ピラー１２には、第２の実施形態と同様に、上下方向に沿って電界効果トランジスタ２７が構成されている。一方の半導体ピラー１２である第１の半導体ピラー１２ａを用いて上下に何れもＰＭＯＳが構成され、他方の半導体ピラー１２である第２の半導体ピラー１２ｂを用いて上下に何れもＮＭＯＳが構成されている。左右で隣り合っているＰＭＯＳとＮＭＯＳとが接続されて第１のインバーター回路５ａ及び第２のインバーター回路５ｂが上下に分かれてそれぞれ構成されており、交差接続されている。第１及び第２のインバーター回路５ａ，５ｂにおけるＰＭＯＳとＮＭＯＳのソース電極２１は、それぞれ周辺回路により各電圧Ｖｄｄ、Ｖｓｓが印加されるように接続されている。電極ビア２４ａ，２６ａ，２４ｂ，２６ｂが、第１のインバーター回路５ａの第１の電極１４としてのドレイン電極，ゲート電極１８，第２のインバーター回路５ｂの第１の電極１４であるドレイン電極、ゲート電極１８にそれぞれ接続されている。なお、各電界効果トランジスタ２７においては、第１及び第２の実施形態で説明したように、各電界効果トランジスタ２７において、ソース領域とドレイン領域とが形状、寸法及び材質の点、電気的なパラメータの点の少なくとも何れかの点において同一となるように構成され、上下の各電界効果トランジスタ２７においてもソース領域、ドレイン領域の電気的特性が対称であると評価される。
［第４の実施形態］
図４は、本発明の第４の実施形態に係る半導体デバイス１を模式的に示す図である。第１、第２、第３の半導体ピラー１２（１２ａ，１２ｂ，１２ｃ）のうち、真ん中の第２の半導体ピラー１２ｂには、上下方向に分かれて２つの電界効果トランジスタ２７が構成されており、第１の半導体ピラー１２ａの下部に、一つの電界効果トランジスタ２７が構成され、第３の半導体ピラー１２ｃの上部に、一つの電界効果トランジスタ２７が構成されている。第２の半導体ピラー１２ｂにはＰＭＯＳ、ＮＭＯＳの何れか一方のＭＯＳトランジスタが構成されており、第１の半導体ピラー１２ａ，第３の半導体ピラー１２ｃにはＰＭＯＳ、ＮＭＯＳの何れか他方のＭＯＳトランジスタが構成されている。そして、左右のＰＭＯＳとＮＭＯＳとが接続されて第１のインバーター回路５ａ及び第２のインバーター回路５ｂが構成されており、交差接続されている。第１及び第２のインバーター回路５ａ，５ｂにおけるＰＭＯＳ、ＮＭＯＳの各ソース電極は、それぞれ周辺回路により各電圧Ｖｄｄ、Ｖｓｓが印加されるように接続されている。図示した形態では、第２の半導体ピラー１２ｂにはＰＭＯＳが上下に構成されている場合を示しているが、ＮＭＯＳが上下に構成されていてもよい。第１及び第２のインバーター回路５ａ，５ｂにおけるＰＭＯＳとＮＭＯＳの第２の電極２１としてのソース電極は、それぞれ周辺回路により各電圧Ｖｄｄ、Ｖｓｓが印加されるように接続されている。電極ビア２４ａ，２６ａ，２４ｂ，２６ｂが、第１のインバーター回路５ａの第１の電極１４としてのドレイン電極，ゲート電極１８，第２のインバーター回路５ｂの第１の電極１４としてのドレイン電極、ゲート電極１８にそれぞれ接続されている。なお、各電界効果トランジスタ２７においては、第１及び第２の実施形態で説明したように、各電界効果トランジスタ２７において、ソース領域とドレイン領域とが同一となるように構成され、上下の各電界効果トランジスタ２７においてもソース領域、ドレイン領域の電気的特性が対称であると評価される。なお、図４に示すように、左右で隣り合うＰＭＯＳ、ＮＭＯＳの第１の電極１４としてのドレイン電極、第２の電極２１としてのソース電極、ゲート電極１８は同じ高さに位置されている。
図５は二つのインバーター回路が交差接続されている回路を示す図であり、図６は当該回路の第１のノードＮＬと第２のノードＮＲの入出力関係を示す図である。このような構成により、図５に示すように、第１のインバーター回路５ａへの入力電圧をＶ１とし出力電圧をＶ２とし、第２のインバーター回路５ｂへの入力電圧をＶ２とし出力電圧をＶ３とし、第２のインバーター回路５ｂの出力ノードと第１のインバーター回路５ａへの入力ノードとが同じノードであってＶ３＝Ｖ１と等しいとする。すなわち、第１のインバーター回路５ａの出力及び第２のインバーター回路５ｂの入力の第１のノードＮＬと、第１のインバーター回路５ａの入力と第２のインバーター回路５ｂの出力の第２のノードＮＲとする。各電界効果トランジスタ２７の電気特性が等しく、例えば閾値電圧が等しい。第１のノードＮＬを０ＶからＶｄｄまで変化させて第２のノードＮＲの電圧を観察して、ＮＲ－ＮＬの関係をプロットする。また、第２のノードＮＲを０ＶからＶｄｄまで変化させて第１のノードＮＬの電圧を観察して、ＮＬ－ＮＲの関係をプロットする。すると、図６に示すように、第１のインバーター回路５ａにおけるＰＭＯＳとＮＭＯＳ、第２のインバーター回路５ｂにおけるＰＭＯＳとＮＭＯＳが対称であることにより、ＮＲ－ＮＬの関係を示す曲線とＮＬ－ＮＲの関係を示す曲線とが、原点を通って４５度の直線に対して対称となる。また、これら二本の曲線からなる図形により囲まれた領域に最大の大きさとなる正方形を２つ描くと、何れも正方形が等しくなり、正方形の対角線の長さも等しくなる。この対角線の長さは、スタティックノイズマージン（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ；ＳＮＭ）と呼ばれている。
ここで、ソース領域とドレイン領域が対称であることの利点について説明する。二つの領域の電気抵抗の誤差範囲がσであり、ドレイン領域、ソース領域の電気抵抗をｒＡ、ｒＢとする。仮にドレイン領域の抵抗ｒＡがソース領域の抵抗ｒＢより大きくｒＡ≧ｒＢ＞０とする。分散は、｛ｒＡ×（１＋σ）－ｒＢ×（１－σ）｝／｛（ｒＡ＋ｒＢ）／２｝として計算される。すると、分散は、２×｛（１－ｒＢ／ｒＡ）／（１＋ｒＢ／ｒＡ）｝＋２σとなる。ｒＡ＝ｒＢ、すなわち、ソース領域、ドレイン領域の抵抗が等しいとき分散が２σで最小値をなる。σは、半導体デバイスのプロセスを考えると、１０％未満である。よって、ソース領域、ドレイン領域が対称であることにより、電気特性としてのばらつきが小さくなる。
第３及び第４の実施形態に係る半導体デバイス１において、半導体ピラー１２の径又は不純物密度を調整することにより、各半導体ピラー１２において、同種のＭＯＳを構成することができ、その際、閾値電圧の大きさを等しくすることができる。これにより、ＳＲＡＭの集積回路において、第３及び第４の実施形態に係る半導体デバイス１を用いて、集積回路の二個のＰＭＯＳと二個のＮＭＯＳでフリップフロップを構成することができる。
［第５の実施形態］
図７は、本発明の第５の実施形態に係る集積回路２としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。図８は、ＳＲＡＭのメモリアレイのうち一つのメモリセルの等価回路図である。本発明の第５の実施形態は、集積回路２としてのＳＲＡＭのメモリセルアレイのうち、一つのメモリセルに関する。一つのメモリセルは、ＮＭＯＳトランジスタ（Ｍ１，Ｍ３）とＰＭＯＳトランジスタ（Ｍ２，Ｍ４）からなるインバータループと、ゲートがワード線ＷＬに接続されソース又はドレインがビット線ＢＬ又はビットバー線ＢＢＬに接続された２個のアクセストランジスタとしてＮＭＯＳトランジスタ（Ｍ５，Ｍ６）と、で構成される６Ｔｒである。
このような回路の構造として、基板１１上に三本の半導体ピラーとして第１、第２及び第３の半導体ピラー１２ａ，１２ｂ，１２ｃがこの順に並んで立設されている。第５の実施形態においては、第２の半導体ピラー１２ｂの下部において第１のＰＭＯＳ（Ｍ２）が構成され、上部において第２のＰＭＯＳ（Ｍ４）が構成されている。第１の半導体ピラー１２ａの下部において第１のＮＭＯＳ（Ｍ１）が構成されている。第３の半導体ピラー１２ｃの上部において第２のＮＭＯＳ（Ｍ３）が構成されている。第１の半導体ピラー１２ａの上部においてアクセストランジスタとして第３のＮＭＯＳ（Ｍ５）が構成されている。第３の半導体ピラー１２ｃの下部においてアクセストランジスタとしての第４のＮＭＯＳ（Ｍ６）が構成されている。
第１のＮＭＯＳ（Ｍ１）のドレイン電極３１ａと第１のＰＭＯＳ（Ｍ２）のドレイン電極３１ｂとが同一面（隔離層２３ａの下面）に同じ高さで接続されている。第１のＮＭＯＳ（Ｍ１）のゲート電極３２ａと第１のＰＭＯＳ（Ｍ２）のゲート電極３２ｂとが同じ高さで接続されている。これらにより、第１のＮＭＯＳ（Ｍ１）と第１のＰＭＯＳ（Ｍ２）とで第１のＣＭＯＳ回路４１ａが構成されている。第１のＮＭＯＳ（Ｍ１）のソース電極３３ａと第１のＰＭＯＳ（Ｍ２）のソース電極３３ｂとが同一面（隔離層１３の上面）に同じ高さでそれぞれ未接続で設けられている。
第２のＮＭＯＳ（Ｍ３）のドレイン電極３４ａと第４のＰＭＯＳ（Ｍ４）のドレイン電極３４ｂとが同一面（隔離層２３ａの上面）に同じ高さで接続されている。第２のＮＭＯＳ（Ｍ３）のゲート電極３５ａと第２のＰＭＯＳ（Ｍ４）のゲート電極３５ｂとが同じ高さで接続されている。これらにより、第２のＮＭＯＳ（Ｍ３）と第２のＰＭＯＳ（Ｍ４）とで第２のＣＭＯＳ回路４１ｂが構成されている。第２のＮＭＯＳ（Ｍ３）のソース電極３６ａと第２のＰＭＯＳ（Ｍ４）のソース電極３６ｂとが同一面（隔離層２３ｂの下面）に同じ高さでそれぞれ未接続で設けられている。
第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れかの一方の電極３４ｃが、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面（隔離層２３ａの上面）に同じ高さで一部が存在する第１の配線部４２を経由して、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ,３５ｂに接続されている。第１の配線部４２は、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に存在する横配線部４２ａと、半導体ピラー１２の立設される方向に延びる縦配線部４２ｂと、で構成され、断面略Ｔ字状を有している。横配線部４２ａは、第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３４ｃと同一面で接続され、縦配線部４２ｂは、横配線部４２ａと第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂとを接続する。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３６ｃが、第２のＣＭＯＳ回路４１ｂの各ソース電極３６ａ，３６ｂと同一面（隔離層２３ｂの下面）に同じ高さで互いに未接続で設けられている。第３のＮＭＯＳ（Ｍ５）のゲート電極３５ｃは、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと同じ高さに未接続で設けられる。
第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３１ｃが、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと同一面（隔離層２３ａの下面）に同じ高さで一部が存在する第２の配線部４３を経由して、第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂと接続されている。第２の配線部４３は、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ,３１ｂと同一面に同じ高さで存在する横配線部４３ａと、半導体ピラー１２の立設される方向に延びる縦配線部４３ｂと、で構成され、断面略Ｔ字状を有している。横配線部４３ａは、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れかの一方の電極３１ｃと同一面で接続され、縦配線部４３ｂは、横配線部４３ａと第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂとを接続する。第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３３ｃが、第１のＣＭＯＳ回路４１ａの各ソース電極３３ａ，３３ｂと同一面（第１の隔離層１３の上面）に同じ高さで設けられる。第４のＮＭＯＳ（Ｍ６）のゲート電極３２ｃは、第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂと同じ高さに設けられる。
第３のＮＭＯＳ（Ｍ５）のゲート電極３５ｃ、第４のＮＭＯＳ（Ｍ６）のゲート電極３２ｃは、それぞれ電極ビア２８ａ，２８ｂでワード線ＷＬに接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３６ｃは、電極ビア２９ｂによりビットバー線ＢＢＬに接続され、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３３ｃは、電極ビア２９ａによりビット線ＢＬに接続される。
第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと第２の配線部４３の横配線部４３ａは、隔離層２３ａの下に接して設けられており、第１の配線部４２の横配線部４２ａと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂは、当該隔離層２３ａの上に接して設けられている。第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂとは、当該隔離層２３ａを挟んで上下で部分的に重なり合い、第１乃至第３の半導体ピラー１２ａ，１２ｂ，１２ｃが並ぶ方向に沿って互いに逆向きに延設されている。
本発明の第５の実施形態においても、第１乃至第３の半導体ピラー１２ａ，１２ｂ，１２ｃにおいて構成されているＰＭＯＳ、ＮＭＯＳは、何れも、ソース領域、ドレイン領域が対称となっている。特に、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ３）、第１のＰＭＯＳ（Ｍ２）及び第２のＰＭＯＳ（Ｍ４）は、フリップフロップを構成して１ビットのデータを記憶する領域となる。この領域を、縦方向にそれぞれ積層したＰＭＯＳ、ＮＭＯＳにより構成することによって、ＳＲＡＭの動作マージンが大きくなる。
特に、第１の配線部４２が、近距離において、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂを接続し、第２の配線部４３が、近距離において、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂを接続し、第１の配線部４２によりアクセストランジスタとなる第３のＮＭＯＳ（Ｍ５）に接続され、第２の配線部４３によりアクセストランジスタとなる第４のＮＭＯＳ（Ｍ６）に接続されている。第１の配線部４２、第２の配線部４３並びに第１のＣＭＯＳ回路４１ａ及び第２のＣＭＯＳ回路４１ｂの各ドレイン電極３１ａ，３１ｂ，３４ａ，３４ｂが、隔離層２３ａを介在して上下で近接しているため、配線が短くなる。それにより、ジュール熱の発生を可及的に抑制する。フリップフロップを構成する回路の配線及びアクセストランジスタへの配線が短く、設計の自由度が高い。
［第６の実施形態］
図９は、本発明の第６の実施形態に係る集積回路２としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。本発明の第６の実施形態は、第５の実施形態と同様、集積回路２としてのＳＲＡＭのメモリセルアレイのうち、一つのメモリセルに関する。基板１１上に四本の半導体ピラー１２として第１、第２、第３及び第４の半導体ピラー１２ａ，１２ｂ，１２ｃ，１２ｄがこの順に立設されている。
第６の実施形態においては、第２の半導体ピラー１２ｂの下部において第１のＰＭＯＳ（Ｍ２）構成され、上部において第２のＰＭＯＳ（Ｍ４）が構成されている。第３の半導体ピラー１２ｃの下部において第１のＮＭＯＳ（Ｍ１）が構成されている。第３の半導体ピラー１２ｃの上部において第２のＮＭＯＳ（Ｍ３）が構成されている。第１の半導体ピラー１２ａの上部においてアクセストランジスタとして第３のＮＭＯＳ（Ｍ５）が構成されている。第４の半導体ピラー１２ｄの上部においてアクセストランジスタとしての第４のＮＭＯＳ（Ｍ６）が構成されている。
第１のＮＭＯＳ（Ｍ１）のドレイン電極３１ａと第１のＰＭＯＳ（Ｍ２）のドレイン電極３１ｂとが同一面内で接続されている。第１のＮＭＯＳ（Ｍ１）のゲート電極３２ａと第１のＰＭＯＳ（Ｍ２）のゲート電極３２ｂとが接続されている。これらにより、第１のＮＭＯＳ（Ｍ１）と第１のＰＭＯＳ（Ｍ２）とで第１のＣＭＯＳ回路４１ａが構成されている。
第２のＮＭＯＳ（Ｍ３）のドレイン電極３４ａと第２のＰＭＯＳ（Ｍ４）のドレイン電極３４ｂとが同一面に同じ高さで接続されている。第２のＮＭＯＳ（Ｍ３）のゲート電極３５ａと第２のＰＭＯＳ（Ｍ４）のゲート電極３５ｂとが同じ高さで接続されている。これらにより、第２のＮＭＯＳ（Ｍ３）と第２のＰＭＯＳ（Ｍ４）とで第２のＣＭＯＳ回路４１ｂが構成されている。
第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３４ｃが、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に同じ高さで一部が存在する第１の配線部４２を経由して、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂ及び第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂに接続されている。第１の配線部４２は、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に存在する横配線部４２ａと、半導体ピラー１２の立設される方向に延びる縦配線部４２ｂと、で構成される。横配線部４２ａは、第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３４ｃと同一面で接続され、縦配線部４２ｂは、横配線部４２ａと上方において第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと接続し、縦配線部４２ｂと下方において第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３６ｃが、第２のＣＭＯＳ回路４１ｂの各ソース電極３６ａ，３６ｂと同一面に同じ高さで設けられる。第３のＮＭＯＳ（Ｍ５）のゲート電極３５ｃは、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと同じ高さに設けられる。
第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れかの一方の電極３４ｄが、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に同じ高さで一部が存在する第２の配線部４３を経由して、第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂ及び第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと接続されている。第２の配線部４３は、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に同じ高さで存在する横配線部４３ａと、半導体ピラー１２の立設される方向に延びる縦配線部４３ｂと、で構成される。横配線部４３ａは、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３４ｄと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面で接続され、縦配線部４３ｂは、横配線部４３ａと第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂを接続する。第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３６ｄが、第２のＣＭＯＳ回路４１ｂの各ソース電極３６ａ，３６ｂと同一面に同じ高さで設けられる。第４のＮＭＯＳ（Ｍ６）のゲート電極３５ｄは、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと同じ高さに設けられる。
第３のＮＭＯＳ（Ｍ５）のゲート電極３５ｃ、第４のＮＭＯＳ（Ｍ６）のゲート電極３５ｄは、それぞれ電極ビア２８ａ，２８ｂでワード線ＷＬに接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３６ｃは、電極ビア２９ａによりビット線ＢＬに接続され、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３６ｄは、電極ビア２９ｂによりビットバー線ＢＢＬに接続される。
本発明の第６の実施形態においても、第１乃至第４の半導体ピラー１２ａ，１２ｂ，１２ｃ，１２ｄにおいて構成されているＰＭＯＳ、ＮＭＯＳは、何れも、ソース領域、ドレイン領域が対称となっている。特に、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ３）、第１のＰＭＯＳ（Ｍ２）及び第２のＰＭＯＳ（Ｍ４）は、フリップフロップを構成して１ビットのデータを記憶する領域となる。この領域を、縦方向にそれぞれ積層したＰＭＯＳ、ＮＭＯＳにより構成することによって、ＳＲＡＭの動作マージンが大きくなる。
第６の実施形態では、第５の実施形態と比較してビット線ＢＬ、ビットバー線ＢＢＬ及びワード線ＷＬのメモリセル内での距離が短い点に特徴がある。すなわち、第３のＮＭＯＳ（Ｍ５）及び第４のＮＭＯＳ（Ｍ６）の各ゲート電極３５ｃ，３５ｄは第２のＮＭＯＳ（Ｍ３）及び第２のＰＭＯＳ（Ｍ４）のゲート電極３５ａ，３５ｂと同じ高さに存在すると共に、第３のＮＭＯＳ（Ｍ５）及び第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の一方の電極３４ｃ，３４ｄが、第２のＮＭＯＳ（Ｍ３）及び第２のＰＭＯＳ（Ｍ４）のドレイン電極３４ａ，３４ｂと同じ高さに存在する。
第６の実施形態では、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂが第１の隔離層１３の上に第１の離隔層１３に接して設けられ、第１のＣＭＯＳ回路４１ａと第２のＣＭＯＳ回路４１ｂの間に設けられる隔離層２３ａの下に第１のＣＭＯＳ回路４１ａのソース電極３３ａ，３３ｂが隔離層２３ａに接して設けられ、隔離層２３ａの上に第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂが隔離層２３ａに接して設けられている。
図１０は、第６の実施形態の変形例に係る集積回路２としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。図９と異なり、第１のＣＭＯＳ回路４１ａの各ソース電極３３ａ，３３ｂが第１の隔離層１３の上に第１の隔離層１３に接して設けられ、第１のＣＭＯＳ回路４１ａと第２のＣＭＯＳ回路４１ｂの間に設けられる隔離層２３ａの下に第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂが隔離層２３ａに接して設けられ、隔離層２３ａの上に第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂが隔離層２３ａに接して設けられている。すなわち、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂとは、当該隔離層２３ａを挟んで平面視で部分的に重なり合い、第１及び第２の半導体ピラー１２ａ，１２ｂが並ぶ方向に沿って互いに逆向きに延設されている。そのため、第１の配線部４２の縦配線部４２ｂを図９に示す形態と比較して短くすることができる。
［第７の実施形態］
図１１は、本発明の第７の実施形態に係る集積回路２としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを模式的に示す図である。本発明の第７の実施形態は、第５及び第６の実施形態と同様、集積回路２としてのＳＲＡＭのメモリセルアレイのうち、一つのメモリセルに関する。基板１１上に三本の半導体ピラー１２として第１、第２及び第３の半導体ピラー１２ａ，１２ｂ，１２ｃがこの順に並んで立設されている。
第７の実施形態においては、第１の半導体ピラー１２ａの下部において第１のＰＭＯＳ（Ｍ２）構成され、上部において第２のＰＭＯＳ（Ｍ４）が構成されている。第２の半導体ピラー１２ｂの下部において第１のＮＭＯＳ（Ｍ１）が構成されている。第２の半導体ピラー１２ｂの上部において第２のＮＭＯＳ（Ｍ３）が構成されている。第３の半導体ピラー１２ｃの下部においてアクセストランジスタとして第３のＮＭＯＳ（Ｍ５）が構成されている。第３の半導体ピラーの上部においてアクセストランジスタとしての第４のＮＭＯＳ（Ｍ６）が構成されている。
第１のＮＭＯＳ（Ｍ１）のドレイン電極３１ａと第１のＰＭＯＳ（Ｍ２）のドレイン電極３１ｂとが同一面に同じ高さで接続されている。第１のＮＭＯＳ（Ｍ１）のゲート電極３２ａと第１のＰＭＯＳ（Ｍ２）のゲート電極３２ｂとが同じ高さで接続されている。これらにより、第１のＮＭＯＳ（Ｍ１）と第１のＰＭＯＳ（Ｍ２）とで第１のＣＭＯＳ回路４１ａが構成されている。
第２のＮＭＯＳ（Ｍ３）のドレイン電極３４ａと第２のＰＭＯＳ（Ｍ４）のドレイン電極３４ｂとが同一面に同じ高さで接続されている。第２のＮＭＯＳ（Ｍ３）のゲート電極３５ａと第２のＰＭＯＳ（Ｍ４）のゲート電極３５ｂとが同じ高さで接続されている。これらにより、第２のＮＭＯＳ（Ｍ３）と第２のＰＭＯＳ（Ｍ４）とで第２のＣＭＯＳ回路４１ｂが構成されている。
第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂは第１、第２及び第３の半導体ピラー１２ａ，１２ｂ，１２ｃの並びの向きと逆側に延設して横配線部４３ａを有して構成され、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂは第１及び第２の半導体ピラー１２ａ，１２ｂの並びの向きと逆側に延設して横配線部４３ｃが構成され、第２の配線部４３のうち縦配線部４３ｂが半導体ピラー１２の立設方向に沿って設けられて横配線部４３ａ，４３ｃを接続していることにより、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂが第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと接続されている。
第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れかの一方の電極３１ｃが、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと同一面に同じ高さで接続される。
第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れかの一方の電極３４ｃが、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に一部が存在する第１の配線部４２を経由して、第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂ及び第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと接続されている。第１の配線部４２は、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと同一面に同じ高さに存在する横配線部４２ａと、半導体ピラー１２の立設される方向に延びる縦配線部４２ｂと、で構成される。横配線部４２ａは、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れかの一方の電極３４ｃと同一面に同じ高さで接続され、縦配線部４２ｂは、横配線部４２ａと第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂを接続する。
第３のＮＭＯＳ（Ｍ５）のゲート電極３２ｃ、第４のＮＭＯＳ（Ｍ６）のゲート電極３５ｃは、それぞれ電極ビア２８ａ，２８ｂでワード線ＷＬに接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極としてのソース電極３３ｃは、第１のＣＭＯＳ回路４１ａの各ソース電極３３ａ，３３ｂと同一面に同じ高さにあって、電極ビア２９ａを経由してビット線ＢＬに接続され、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３６ｃは、第２のＣＭＯＳ回路４１ｂのソース電極３６ａ，３６ｂと同一面に同じ高さにあって、電極ビア２９ｂを経由してビットバー線ＢＢＬに接続される。
本発明の第７の実施形態においても、第１乃至第３の半導体ピラー１２ａ，１２ｂ，１２ｃにおいて構成されているＰＭＯＳ、ＮＭＯＳは、何れも、ソース領域、ドレイン領域が対称となっている。特に、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ３）、第１のＰＭＯＳ（Ｍ２）及び第２のＰＭＯＳ（Ｍ４）は、フリップフロップを構成して１ビットのデータを記憶する領域となる。この領域を、縦方向にそれぞれ積層したＰＭＯＳ、ＮＭＯＳにより構成することによって、ＳＲＡＭの動作マージンが大きくなる。
第７の実施形態では、半導体ピラーが３本であり、第６の実施形態と比較して１本少なくて済むという利点がある。
［第８の実施形態］
図１２は、本発明の第８の実施形態に係る集積回路２としてのＳＲＡＭのメモリアレイのうち一つのメモリセルを示す断面図である。本発明の第８の実施形態は、第５乃至第７の実施形態と同様、集積回路２としてのＳＲＡＭのメモリセルアレイのうち、一つのメモリセルに関する。基板１１上に２本の半導体ピラー１２として第１の半導体ピラー１２ａと第２の半導体ピラー１２ｂが並んで立設されている。
第８の実施形態においては、第１の半導体ピラー１２ａの下部において第１のＰＭＯＳ（Ｍ２）構成され、上部において第２のＰＭＯＳ（Ｍ４）が構成されている。第２の半導体ピラー１２ｂには第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ３）、第４のＮＭＯＳ（Ｍ６）及び第３のＮＭＯＳ（Ｍ５）が下から上に順に構成されている。第３のＮＭＯＳ（Ｍ５）及び第４のＮＭＯＳ（Ｍ６）はアクセストランジスタとして機能する。
第１のＮＭＯＳ（Ｍ１）のドレイン電極３１ａと第１のＰＭＯＳ（Ｍ２）のドレイン電極３１ｂとが同一面に同じ高さで接続されている。第１のＮＭＯＳ（Ｍ１）のゲート電極３２ａと第１のＰＭＯＳ（Ｍ２）のゲート電極３２ｂとが同じ高さで接続されている。これらにより、第１のＮＭＯＳ（Ｍ１）と第１のＰＭＯＳ（Ｍ２）とで第１のＣＭＯＳ回路４１ａが構成されている。
第２のＮＭＯＳ（Ｍ３）のドレイン電極３４ａと第２のＰＭＯＳ（Ｍ４）のドレイン電極３４ｂとが同一面に同じ高さで接続されている。第２のＮＭＯＳ（Ｍ３）のゲート電極３５ａと第２のＰＭＯＳ（Ｍ４）のゲート電極３５ｂとが同じ高さで接続されている。これらにより、第２のＮＭＯＳ（Ｍ３）と第２のＰＭＯＳ（Ｍ４）とで第２のＣＭＯＳ回路４１ｂが構成されている。
第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂは第２の半導体ピラー１２ｂと逆側に延設して横配線部４２ａが構成され、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂは第１の半導体ピラー１２ａを挟んで第２の半導体ピラー１２ｂと逆側に延設して横配線部４２ｃが構成され、第１の配線部４２のうち縦配線部４２ｂが半導体ピラー１２の立設方向に沿って設けられて横配線部４２ａ，４２ｃを接続していることにより、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂとが上下で接続されている。
第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れかの一方の電極３７ａが、第２の配線部４３を経由して、第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂ及び第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと接続されている。第２の配線部４３は、第１のＣＭＯＳ回路４１ａのゲート電極３２ａを延設した第１の横配線部４３ａと、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂを横方向に延設した第２の横配線部４３ｄと、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３７ａを横方向に延設した第３の横配線部４３ｃとを、平面視で部分的に重なるように構成して、半導体ピラー１２の延びる方向に設けられる縦配線部４３ｂが、第１乃至第３の横配線部４３ａ,４３ｃ,４３ｄを接続する。縦配線部４３ｂが横配線部４３ａ,４３ｃ,４３ｄを積層方向に接続する。なお、横配線部は延設部と呼んでもよい。
第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れかの一方の電極３７ｂが、同じ高さで横方向に延び、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと同一面に一部が存在する第３の配線部４４を経由して、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂに接続される。第３の配線部４４は、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂから横方向延びた第１の横配線部４４ａと，第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れかの一方の電極３７ｂが横方向に延びる第２の横配線部４４ｃと、第１の横配線部４４ａと第２の横配線部４４ｃとが平面視で部分的に重なる部分において半導体ピラー１２の延びる方向に沿って設けられて両者を接続する縦配線部４４ｂと、で構成される。
第３のＮＭＯＳ（Ｍ５）のゲート電極３８ｂ、第４のＮＭＯＳ（Ｍ６）のゲート電極３８ａは、それぞれ、横方向に延びる延設部３８ｇ，３８ｆを経由して電極ビア２８ａ，２８ｂでワード線ＷＬに接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３９ｂは、横方向に延びた延設部３９ｇから電極ビア２９ａを経由してビット線ＢＬに接続され、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３９ａは、横方向に延びた延設部３９ｆから電極ビア２９ｂを経由してビットバー線ＢＢＬに接続されている。ここで、延設部３８ｆは延設部３８ｇと逆方向に延び、延設部３９ｆは延設部３９ｇと逆方向に延びる。
本発明の第８の実施形態においても、第１及び第２の半導体ピラー１２ａ，１２ｂにおいて構成されているＰＭＯＳ、ＮＭＯＳは、何れも、ソース領域、ドレイン領域が対称となっている。特に、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ３）、第１のＰＭＯＳ（Ｍ２）及び第２のＰＭＯＳ（Ｍ４）は、フリップフロップを構成して１ビットのデータを記憶する領域となる。この領域を、縦方向にそれぞれ積層したＰＭＯＳ、ＮＭＯＳにより構成することによって、ＳＲＡＭの動作マージンが大きくなる。
第８の実施形態に係る集積回路では、二本の半導体ピラー１２（１２ａ，１２ｂ）を用いてＰＭＯＳを二段、ＮＭＯＳを四段積層することによりＳＲＡＭの一つのメモリセルを構成している。ＳＲＡＭのセル内は二段のＰＭＯＳが第１の半導体ピラー１２ａに対して構成され、四段のＮＭＯＳが第２の半導体ピラー１２ｂに対して構成されている。
図示の形態においては、第１のＮＭＯＳ（Ｍ１）及び第１のＰＭＯＳ（Ｍ２）において下部にそれぞれのドレイン電極３１ａ，３１ｂが設けられ、上部にそれぞれのソース電極３３ａ，３３ｂが設けられて、第２のＮＭＯＳ（Ｍ３）及び第２のＰＭＯＳ（Ｍ４）において下部にそれぞれのドレイン電極３４ａ，３４ｂが設けられ、上部にそれぞれのソース電極３６ａ，３６ｂが設けられている。しかしながら、各ＮＭＯＳ、ＰＭＯＳにおいて、上部にドレイン電極が設けられ、下部にソース電極が設けられているようにしてもよい。
第１のＮＭＯＳ（Ｍ１）及び第１のＰＭＯＳ（Ｍ２）における各ソース電極３３ａ，３３ｂは、第２のＮＭＯＳ（Ｍ３）及び第２のＰＭＯＳ（Ｍ４）における各ドレイン電極３４ａ，３４ｂとは隔離層２３ａを挟んで絶縁されている。第２のＮＭＯＳ（Ｍ３）及び第２のＰＭＯＳ（Ｍ４）におけるソース電極３６ａ，３６ｂは、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３７ａとは隔離層２３ｂを挟んで絶縁されている。第４のＮＭＯＳ（Ｍ６）におけるソース電極、ドレイン電極の何れか他方の電極３９ａは、第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３７ｂとは隔離層２３ｃを挟んで絶縁されている。
第５乃至第８の実施形態では、集積回路２としてのＳＲＡＭのメモリセルアレイのうち、一つのメモリセルに関して、複数の半導体ピラー１２のそれぞれにおいて、ＰＭＯＳ、ＮＭＯＳの何れかの同種のＭＯＳが積層されており、各ＭＯＳにおいてソース領域及びドレイン領域による電気的特性が対称となっている。そのため、各半導体ピラー１２に対するＰＭＯＳ、ＮＭＯＳの例えば閾値電圧が同一の範囲に収まっている。特に、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ３）、第１のＰＭＯＳ（Ｍ２）及び第２のＰＭＯＳ（Ｍ４）は、フリップフロップを構成して１ビットのデータを記憶する領域となる。この領域を、縦方向にそれぞれ積層したＰＭＯＳ、ＮＭＯＳにより構成することによって、ＳＲＡＭの動作マージンが大きくなる。
このように、各ＰＭＯＳ、ＮＭＯＳのソース領域、ドレイン領域が対称であるため、６個のトランジスタ以外のトランジスタを設ける必要がない。
第５乃至第８の実施形態で説明したように、複数の半導体ピラー１２の配列、各半導体ピラー１２におけるＭＯＳを含む電界効果トランジスタの個数の変更、ワード線、ビット線、ビットバー線との配線、メモリセル同士との相対的位置関係によって適宜変更されてもよい。第１乃至第３の実施形態に係る半導体デバイス１を基本構成として含んでいることにより、ＳＲＡＭとしての設計の自由度が高い。これらは、非対称の縦型ＧＡＡトランジスタでは実現し得ない。
第５乃至第８の実施形態において、６個のトランジスタ（ＧＡＡ－ＭＯＳＦＥＴ）におけるチャネルを形成する半導体ピラー１２と、一つのトランジスタのソース電極、ドレイン電極、ゲート電極の何れかを他のトランジスタに接続するためのセル内配線とが、好ましくは同一面に同じ高さで存在する。セル内配線の両端に接続するために、各電極から横方向に延びる延設部を除いた配線部は、半導体ピラー１２の延びる方向、即ち積層方向、チャネル方向に沿っている。
半導体ピラー１２の延びる方向に沿う配線部が半導体ピラー１２と同一面（図１２に示す断面）内に形成されるため、その面と交差する面に配線を設ける必要がない。これにより、余分な配線を可及的になくすことができ、ジュール熱の発生が抑制され、ジュール熱損失を抑えることができる。また、レイアウト又はフットプリントを小さくすることができ、高集積化が実現される。
［第９の実施形態］
第５乃至第８の実施形態では、一つのメモリセルの構成について説明したが、各実施形態において、メモリセルを構成する複数の半導体ピラー１２において、上下方向に積層して多段構成した複数のメモリセルとして構成することができる。また、平面視で縦横の方向に複数の半導体ピラー１２を基板１１上に立設して縦横及び高さ方向にメモリセルを並べて構成してもよい。第９の実施形態では、これらの一つの形態として、第５の実施形態に係る一つのメモリセルを上下に積層して構成した集積回路としてのＳＲＡＭを説明する。以下では３段の場合を説明するが、２段でも４段、それ以上の段数でもよい。
図１３は、本発明の第９の実施形態に係る集積回路２を模式的に示す図である。図１４は、本発明の第９の実施形態に係る集積回路の一部を模式的に示す拡大図である。本発明の第９の実施形態に係る集積回路２は、第１の隔離層１３が設けられた基板１１上に、基板１１上から第１、第２、第３の半導体ピラー１２ａ，１２ｂ，１２ｃがこの順番に並んで立設されている。それぞれが第２の半導体ピラー１２ｂの一部にチャネルが形成され得る六段のＰＭＯＳが構成されている。それぞれが第１の半導体ピラー１２ａの一部にチャネルが形成され得る六段のＮＭＯＳが構成されている。それぞれが第３の半導体ピラー１２ｃの一部にチャネルが形成され得る六段のＮＭＯＳが構成されている。第２の半導体ピラー１２ｂの上下六段のＰＭＯＳに対して、基板１１から上方に向けて、隣接する第１の半導体ピラー１２ａによるＮＭＯＳ、第３の半導体ピラー１２ｃによるＮＭＯＳ、第１の半導体ピラー１２ａによるＮＭＯＳ、第３の半導体ピラー１２ｃによるＮＭＯＳ、第１の半導体ピラー１２ａによるＮＭＯＳ、第３の半導体ピラー１２ｃによるＮＭＯＳとで、それぞれ、順に第１のＣＭＯＳ回路４１ａ、第２のＣＭＯＳ回路４１ｂ、第３のＣＭＯＳ回路４１ｃ、第４のＣＭＯＳ回路４１ｄ、第５のＣＭＯＳ回路４１ｅ、第６のＣＭＯＳ回路４１ｆが構成されている。基板１１から上方に向けて各ＣＭＯＳ回路を構成しない、第１、第２、第３，第４、第５、第６のＮＭＯＳ４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆはアクセストランジスタとして機能する。第１、第２のＣＭＯＳ回路４１ａ，４１ｂ及び第１、第２のＮＭＯＳ４５ａ，４５ｂによって第１のセル４６ａが構成され、第３、第４のＣＭＯＳ回路４１ｃ，４１ｄ及び第３、第４のＮＭＯＳ４５ｃ，４５ｄによって第２のセル４６ｂが構成され、第５、第６のＣＭＯＳ回路４１ｅ，４１ｆ及び第５、第６のＮＭＯＳ４５ｅ，４５ｆによって第３のセル４６ｃが構成されている。第１のセル４６ａは、ワード線ＷＬ１により周辺回路（図示せず）から制御されて動作される。第２のセル４６ｂは、ワード線ＷＬ２により周辺回路（図示せず）から制御されて動作される。第３のセル４６ｃは、ワード線ＷＬ３により周辺回路（図示せず）から制御されて動作される。このように、第１のセル４６ａ，第２のセル４６ｂ及び第３のセル４６ｃは、それぞれのワード線ＷＬ１，ＷＬ２，ＷＬ３により周辺回路から独立に制御されて動作する。
ここで、第１乃至第６のＣＭＯＳ回路４１ａ乃至４１ｆの各ゲート電極を左右前後の少なくとも何れかに延ばした延設部４２ａ,４３ａと、当該延設部４２ａ，４３ａに隣接して対応するアクセストランジスタとしてのＮＭＯＳ又はＰＭＯＳのソース電極、ドレイン電極の何れかを左右何れかに延ばした延設部４２ｂ，４３ｂとを上下に配線接続する場合において、特に、延設部４２ａ，４３ａ，４２ｂ，４３ｂから上下方に向けて接続する場合には、図１４に示すように、第１乃至第３の半導体ピラー１２ａ，１２ｂ，１２ｃが設けられている面から前後の何れかに延ばして上下方向に延びる配線部４２ｃ，４３ｃにより接続される。このように、配線部４２ｃ，４３ｃは、第１乃至第３の半導体ピラー１２ａ，１２ｂ，１２ｃが設けられている面に存在しないで、この面と平行な面又は交差する面に設けられてもよい。その他の実施形態でにおいても同様である。
［第１０の実施形態］
図１５は、第１０の実施形態に係る集積回路２を模式的に示す図である。本発明の第１０の実施形態に係る集積回路２は、好ましくはＳＲＡＭの一つ一つのメモリセルを積層してすなわち多段で構成されており、一つのメモリセルが、第１乃至第６の半導体ピラー１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆのそれぞれ一部にチャネルが形成され得る４個のＮＭＯＳ及び２個のＰＭＯＳとで構成される。第１乃至第６の半導体ピラー１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆがこの順に立設されている。
第１の隔離層１３上において、第２の半導体ピラー１２ｂの一部にチャネルが形成され得る第１のＰＭＯＳ（Ｍ２）が構成され、第３の半導体ピラー１２ｃの一部にチャネルが形成され得る第１のＮＭＯＳ（Ｍ１）が構成され、第４の半導体ピラー１２ｄの一部にチャネルが形成され得る第２のＮＭＯＳ（Ｍ３）が構成され、第５の半導体ピラー１２ｅの一部にチャネルが形成され得る第２のＰＭＯＳ（Ｍ４）が構成され、第１の半導体ピラー１２ａの一部にチャネルが形成され得る第３のＮＭＯＳ（Ｍ５）が構成され、第６の半導体ピラー１２ｆの一部にチャネルが形成され得る第４のＮＭＯＳ（Ｍ６）が構成されている。ここで、第３のＮＭＯＳ（Ｍ５）と第４のＮＭＯＳ（Ｍ６）は何れもアクセストランジスタである。
第１のＮＭＯＳ（Ｍ１）のドレイン電極３１ａと第１のＰＭＯＳ（Ｍ２）のドレイン電極３１ｂが接続され、第１のＮＭＯＳ（Ｍ１）のゲート電極３２ａと第１のＰＭＯＳ（Ｍ２）のゲート電極３２ｂが接続され、第１のＮＭＯＳ（Ｍ１）と第１のＰＭＯＳ（Ｍ２）とで第１のＣＭＯＳ回路４１ａが構成されている。
第２のＮＭＯＳ（Ｍ３）のドレイン電極３４ａと第２のＰＭＯＳ（Ｍ４）のドレイン電極３４ｂが接続され、第２のＮＭＯＳ（Ｍ３）のゲート電極３５ａと第２のＰＭＯＳ（Ｍ４）のゲート電極３５ｂが接続され、第２のＮＭＯＳ（Ｍ３）と第２のＰＭＯＳ（Ｍ４）とで第２のＣＭＯＳ回路４１ｂが構成されている。
第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３１ｃが、横方向に延びて、第１のＣＭＯＳ回路４１ａのドレイン電極３４ａ，３４ｂと接続されている。第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３４ｃが、横方向に延び、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと接続されている。
第３のＮＭＯＳ（Ｍ５）のゲート電極３２ｃ、第４のＮＭＯＳ（Ｍ６）のゲート電極３５ｃは、それぞれ電極ビア（図示ぜず）でワード線ＷＬに接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３３ｃは、電極ビア３９ｂを経由してビットバー線ＢＢＬに接続され、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３６ｃは、電極ビア３９ａを経由してビット線ＢＬに接続されている。
第１乃至第６の半導体ピラー１２ａ乃至１２ｆの同一面に、ＳＲＡＭの一つのセルを構成する６個のトランジスタが形成されており、各トランジスタにおけるソース領域とドレイン領域とが対称な構造を有している。即ち、各トランジスタにおけるソース領域とドレイン領域の各抵抗が同一の範囲となるため、Ｗｅｌｌ－Ｍａｔｃｈとなる。
ここで、Ｗｅｌｌ－Ｍａｔｃｈについて説明する。ＳＲＡＭ中の記憶を司るフリップフロップは、第１のＣＭＯＳ回路の出力線を第２のＣＭＯＳ回路の入力線に接続し、かつ第２のＣＭＯＳ回路の出力線を第１のＣＭＯＳ回路の入力線に接続して構成されている。入力線、出力線は、入力側のノード、出力側ノードと表現することもできる。第１のＣＭＯＳ回路と第２のＣＭＯＳ回路とが同じ構成であり、各種パラメータが等しいと評価される範囲では、第１のＣＭＯＳの入力電圧に対する出力電圧の関係が、第２のＣＭＯＳの入力電圧に対する出力電圧の関係と等しくなる。このような二つのＣＭＯＳ回路の関係を、Ｗｅｌｌ－Ｍａｔｃｈ（完全に一致している）と呼ぶ。
第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂを接続する配線部４７、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂを接続する配線部４８は、何れも、第３の半導体ピラー１２ｃと第４の半導体ピラー１２ｄとの間に設けられ、上下方向に延びている。そのため、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂが一方の電極３１ｃと逆側に延びて延設部を構成しており、第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂが当該延設部と平面視で重なるように延びて延設部を構成しており、両延設部が配線部４８で接続されている。第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂが一方の電極３４ｃと逆側に延びて延設部を構成しており、第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂが当該延設部と平面視で重なるように延びて延設部を構成しており、両延設部が配線部４７で接続されている。両配線部４７，４８及びそれらにより接続される延設部は第３の半導体ピラー１２ｃと第４の半導体ピラー１２ｄとの間の隙間に設けることができる。よって、第１のＣＭＯＳ回路４１ａと第２のＣＭＯＳ回路４１ｂで構成されるフリップフロップの内部配線は極端に短くなる。よって、ジュール熱の発生が小さく、より高集積化されている。
第１のＣＭＯＳ回路４１ａにおいて、第２の半導体ピラー１２ｂの一部にチャネルが形成され得るＰＭＯＳ（Ｍ２）は、第３の半導体ピラー１２ｃの一部にチャネルが形成され得るＮＭＯＳ（Ｍ１）と左右逆であってもよい。第２のＣＭＯＳ回路４１ｂにおいて、第４の半導体ピラー１２ｄの一部にチャネルが形成され得るＮＭＯＳ（Ｍ３）は、第５の半導体ピラー１２ｅの一部にチャネルが形成され得るＰＭＯＳ（Ｍ４）と左右逆であってもよい。
図１５において、第１のＣＭＯＳ回路４１ａにおいて上部をドレイン電極３１ａ，３１ｂとし、第２のＣＭＯＳ回路４１ｂにおいて下部をドレイン電極３４ａ，３４ｂとしているが、第１のＣＭＯＳ回路４１ａにおいて下部をドレイン電極とし、第２のＣＭＯＳ回路４１ｂにおいて上部をドレイン電極としてもよい。各ＰＭＯＳ、ＮＭＯＳの上部は、下部同様、隔離層２３に接するように設けられている。各ＰＭＯＳ、ＮＭＯＳは平面視において、第１乃至第６の半導体ピラー１２ａ乃至１２ｆを含む面に一直線に並んで設けられている。これらのため、図１５に示す一つのセルを上下方向に、第１乃至第６の半導体ピラー１２ａ乃至１２ｆのそれぞれの一部にチャネルが形成され得るように、積層された複数のセルを構成することが極めて容易となる。
ＳＲＡＭのセルが一段で構成されている場合、図１５に示されているように、配線部４７、４８は、第１乃至第６の半導体ピラー１２ａ乃至１２ｆと同一面に設けられていてもよいし、第１乃至第６の半導体ピラー１２ａ乃至１２ｆが設けられている面と異なる面、例えば、第１乃至第６の半導体ピラー１２ａ乃至１２ｆが設けられている面と前後方向で異なる面内に上下方向に延びるように設けられていてもよい。ゲート電極，ドレイン電極を前後方向にも延ばし、上下に延びる配線部４７，４８によって接続してもよい。特に、セルが複数段積層して構成されている場合に有効となる。
［第１１の実施形態］
図１６乃至図１９は本発明の第１１の実施形態に係る集積回路を模式的に示しており、図１６及び図１７は異なる面を透視した様子を示す平面図であり、図１８、図１９はＩ―Ｉ線，ＩＩ－ＩＩ線に沿う断面図である。図１６及び図１７は、同じ平面図であるが、図１６においては、点線でゲート電極３５ａ，３５ｂ，ドレイン電極３１ａ，３１ｂ，３１ｃ及び配線部４８を示している。図１７において、点線でゲート電極３２ａ，３２ｂ，ドレイン電極３４ａ，３４ｂ，３４ｃ及び配線部４７を示している。本発明の第１１の実施形態に係る集積回路２は、ＳＲＡＭの一つ一つのメモリセルを積層して構成されており、一つのメモリセルが、第１乃至第６の半導体ピラー１２ａ乃至１２ｆのそれぞれ一部にチャネルが形成され得る４個のＮＭＯＳ及び２個のＰＭＯＳとで構成される。第１０の実施形態とは異なり、平面視において、第１乃至第３の半導体ピラー１２ａ乃至１２ｃが一列に並び、その列とは前後方向に異なる位置において、第４乃至第６の半導体ピラー１２ｄ乃至１２ｆが同じ順で一列に並んでいる。
同一の第１の隔離層１３上において、例えば前列に、第１の半導体ピラー１２ａの一部にチャネルが形成され得る第３のＮＭＯＳ（Ｍ５）が構成され、第２の半導体ピラー１２ｂの一部にチャネルが形成され得る第１のＰＭＯＳ（Ｍ２）が構成され、第３の半導体ピラー１２ｃの一部にチャネルが形成され得る第１のＮＭＯＳ（Ｍ１）が構成されている。後列に、第６の半導体ピラー１２ｆの一部にチャネルが形成され得る第４のＮＭＯＳ（Ｍ６）が構成され、第５の半導体ピラー１２ｅの一部にチャネルが形成され得る第２のＮＭＯＳ（Ｍ３）が構成され、第４の半導体ピラー１２ｄの一部にチャネルが形成され得る第２のＰＭＯＳ（Ｍ４）が構成され、ている。ここで、第３のＮＭＯＳ（Ｍ５）と第４のＮＭＯＳ（Ｍ６）は何れもアクセストランジスタである。
第１のＮＭＯＳ（Ｍ１）のドレイン電極３１ａと第１のＰＭＯＳ（Ｍ２）のドレイン電極３１ｂが接続され、第１のＮＭＯＳ（Ｍ１）のゲート電極３２ａと第１のＰＭＯＳ（Ｍ２）のゲート電極３２ｂが接続され、第１のＮＭＯＳ（Ｍ１）と第１のＰＭＯＳ（Ｍ２）とで第１のＣＭＯＳ回路４１ａが構成されている。
第２のＮＭＯＳ（Ｍ３）のドレイン電極３４ａと第２のＰＭＯＳ（Ｍ４）のドレイン電極３４ｂが接続され、第２のＮＭＯＳ（Ｍ３）のゲート電極３５ａと第２のＰＭＯＳ（Ｍ４）のゲート電極３５ｂが接続され、第２のＮＭＯＳ（Ｍ３）と第２のＰＭＯＳ（Ｍ４）とで第２のＣＭＯＳ回路４１ｂが構成されている。
第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３１ｃが、横方向に延び、第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂと接続されている。第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３４ｃが、横方向に延び、第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂと接続されている。
第３のＮＭＯＳ（Ｍ５）のゲート電極３２ｃ、第４のＮＭＯＳ（Ｍ６）のゲート電極３５ｃは、それぞれ別々の電極ビア（図示せず）で、ワード線ＷＬ（図示ぜず）に接続される。第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極３３ｃは、電極ビア（図示せず）を経由してビットバー線ＢＢＬに接続され、第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極３６ｃは、電極ビア（図示せず）を経由してビット線ＢＬに接続されている。
第１乃至第６の半導体ピラー１２ａ乃至１２ｆの同一面に、ＳＲＡＭの一つのセルを構成する６個のトランジスタが形成されており、各トランジスタにおけるソース領域とドレイン領域とが対称な構造をしている。即ち、各トランジスタにおけるソース領域とドレイン領域の各抵抗が同一の範囲となるため、Ｗｅｌｌ－Ｍａｔｃｈとなる。
第１のＣＭＯＳ回路４１ａのゲート電極３２ａ，３２ｂと第２のＣＭＯＳ回路４１ｂのドレイン電極３４ａ，３４ｂ及び第４のＮＭＯＳ（Ｍ６）のソース電極、ドレイン電極の何れか一方の電極３４ｃとを接続する配線部４７は、第３の半導体ピラー１２ｃ及び第６の半導体ピラー１２ｆの立設方向と交差する方向、例えば前後方向に延びる部分と、当該立設方向に平行に（すなわち上下に）延びる部分とで構成される。
第２のＣＭＯＳ回路４１ｂのゲート電極３５ａ，３５ｂと第１のＣＭＯＳ回路４１ａのドレイン電極３１ａ，３１ｂ及び第３のＮＭＯＳ（Ｍ５）のソース電極、ドレイン電極の何れか一方の電極３１ｃとを接続する配線部４８は、第１の半導体ピラー１２ａ及び第４の半導体ピラー１２ｄの立設方向と交差する方向、例えば前後方向に延びる部分と、当該立設方向に平行に（すなわち上下に）延びる部分とで構成される。
よって、第１のＣＭＯＳ回路４１ａと第２のＣＭＯＳ回路４１ｂで構成されるフリップフロップの内部配線は短くなる。したがって、ジュール熱の発生が小さく、より高集積化されている。
第１０及び第１１の実施形態の何れにおいても、第１のＣＭＯＳ回路４１ａにおいて、第２の半導体ピラー１２ｂの一部をチャネルとするＰＭＯＳ（Ｍ２）は、第３の半導体ピラー１２ｃの一部をチャネルとするＮＭＯＳ（Ｍ１）と左右逆であってもよい。第２のＣＭＯＳ回路４１ｂにおいて、第４の半導体ピラー１２ｄの一部をチャネルとするＮＭＯＳ（Ｍ３）は、第５の半導体ピラー１２ｅの一部をチャネルとするＰＭＯＳ（Ｍ４）と左右逆であってもよい。
図１８及び図１９において、第１のＣＭＯＳ回路４１ａにおいて上部をドレイン電極３１ａ，３１ｂとし、第２のＣＭＯＳ回路４１ｂにおいて下部をドレイン電極３４ａ，３４ｂとしているが、第１のＣＭＯＳ回路４１ａにおいて下部をドレイン電極とし、第２のＣＭＯＳ回路４１ｂにおいて上部をドレイン電極としてもよい。各ＰＭＯＳ、ＮＭＯＳの上部は、下部同様、隔離層２３に接するように設けられている。
本発明の第１０の実施形態では図１５に示すように、各ＰＭＯＳ、ＮＭＯＳは平面視において、一直線に並んで設けられている。また、本発明の第１１の実施形態では図１６乃至図１９に示すように、各ＰＭＯＳ、ＮＭＯＳは平面視において、前後列でそれぞれ一直線に並んで設けられている。
これらのため、図１５や図１６乃至図１９に示す一つのセルを上下方向に、６本の半導体ピラー１２の一部にチャネルが形成され得るように積層により複数のセルを構成することが極めて容易となる。その際、各半導体ピラー１２の一部をチャネルとするＭＯＳの閾値電圧が同一の範囲となることにより、閾値電圧を調整するためのＭＯＳ－ＦＥＴを別途設ける必要がない。
なお、第１乃至第６の半導体ピラー１２ａ乃至１２ｆと配線部４７，４８は、平面視で任意に配置することができ、その中でも、図１５に示すように平面視で一直線上に設けてもよく、平面視で任意の点を中心として対称に配置されていることが好ましく、例えばＳ状、Ｚ状に配置されていることが好ましい。前述したウェルマッチを実現することができるからである。
［第１２の実施形態］
本発明の第１の実施形態で示した半導体デバイス１は、集積回路３としてのＤＲＡＭを構成することができる。本発明の第１２の実施形態に係る集積回路３としてのＤＲＡＭは、縦型ＧＡＡ－ＭＯＳＦＥＴとキャパシタとにより一つのセルを構成している。図２０は、本発明の第１２の実施形態に係る集積回路３としてのＤＲＡＭの構成を示す断面図である。図２１は、ＤＲＡＭの基本的な等価回路図である。
縦型ＧＡＡ－ＭＯＳＦＥＴ１ａにおいて、基板１１上に設けられた半導体ピラー１２の一部がチャネルとなり得る半導体ピラー１２の一部にゲート絶縁層１７が設けられ、そのゲート絶縁層１７を囲むようにゲート電極１８が設けられ、隔離層１６，２０を介在してゲート絶縁層１７の上下に半導体ピラー１２を囲むように第１の電極１４、第２の電極２１としてソース電極、ドレイン電極（又はその逆）が設けられている。キャパシタ５０においては、第１のキャパシタ用電極５１が第１の電極１４と同一面で同じ厚みで設けられ、第２のキャパシタ用電極５２が第１のキャパシタ用電極５１に対向するようにかつ半導体ピラー１２に形成され得るチャネルに沿って離隔して第２の電極２１と未接続となるように設けられている。接続用電極５３が、第１の電極１４及び第１のキャパシタ用電極５１と同一面で同じ高さに設けられ、第１の電極１４と第１のキャパシタ用電極５１とを接続する。なお、第１の電極１４と第１のキャパシタ用電極５１とを接続しないで、第２の電極２１と第２のキャパシタ電極５２と接続してもよい。
図２０に具体的に示すように、少なくとも１本の半導体ピラー１２が基板１１上に立設され、半導体ピラー１２の基板１１との接続部分が第１の隔離層１３により埋設され、半導体ピラー１２は第１の隔離層１３に対して略垂直に設けられている。ソース電極、ドレイン電極の何れか一方の電極としての第１の電極１４が第１の隔離層１３上に半導体ピラー１２を囲むように設けられ、第１のキャパシタ用電極５１が第１の電極１４と同一面に同じ高さで設けられ、第１の隔離層１３上の接続用電極部５３が第１の電極１４と第１のキャパシタ用電極５１とを接続する。第１の絶縁層１５が、第１の隔離層１３上において第１の電極１４と第１のキャパシタ用電極５１が設けられていない領域に、それらと略同一の厚みを有するように設けられている。第２の隔離層１６が第１の電極１４、第１のキャパシタ用電極５１及び第１の絶縁層１５上に設けられ、ゲート絶縁層１７が第２の隔離層１６上で半導体ピラー１２の一部を周状に囲むように設けられ、ゲート電極１８がゲート絶縁層１７を更に周状に囲むように設けられる。ゲート電極１８は、半導体ピラー１２と異なる位置において半導体ピラー１２の立設方向に延びる電極ビア２８を経由し、ワード線ＷＬに接続されている。第２の絶縁層１９がゲート絶縁層１７及びゲート電極１８と略同一の厚みを有するように、第２の絶縁層１９が第２の隔離層１６上に設けられる。これにより、第２の絶縁層１９が、ゲート絶縁層１７と同時にゲート電極１８上に形成される絶縁層と略面一となる。第３の隔離層２０が当該絶縁層と第２の絶縁層１９との上に設けられる。ソース電極、ドレイン電極の他方の電極としての第２の電極２１が、第３の隔離層２０上で、前述の第１の電極１４と対向すると共に、半導体ピラー１２の一部を周状に囲むように設けられる。第２の電極２１は縦方向に延びる電極ビア２９によりビット線ＢＬに接続されている。第２のキャパシタ用電極５２が、第１のキャパシタ用電極５１に対向するように、かつ、所定の距離離れて設けられている。図示した形態においては、第２のキャパシタ用電極５２は、第２の電極２１と同一の高さに設けられ、第２の隔離層１６、第２の絶縁層１９及び第３の隔離層２０を挟んで第１のキャパシタ用電極５１と逆側に設けられている。第２のキャパシタ用電極５２は、縦方向に延びる電極ビア２９を経由して例えばグランドに接続される。なお、接続用電極５３の上側には第２の隔離層１６、絶縁層１９、第３の隔離層２０と同質の分離層５４が設けられている。
第１２の実施形態に係る集積回路３としてのＤＲＡＭは、第１のキャパシタ用電極５１と第２のキャパシタ用電極５２とが何れも、ＧＡＡ－ＭＯＳＦＥＴ１ａのソース電極及びドレイン電極を含む積層体内に設けられる。第１のキャパシタ用電極５１と第２のキャパシタ用電極５２は、その面積を自由に設定してばらつきが少なく、キャパシタとしての容量が精度良く実現される。
［第１３の実施形態］
図２２は、本発明の第１３の実施形態に係る集積回路３としてのＤＲＡＭのうち一つのセルを模式的に示す断面図である。本発明の第１３の実施形態に係る集積回路３としてのＤＲＡＭは、第１２の実施形態における第１のキャパシタ用電極５１及び第２のキャパシタ用電極５２が第１の電極１４の厚みよりも薄く、第１のキャパシタ用電極５１が第１の隔離層１３上に設けられ、非導電層５５が第１のキャパシタ用電極５１上に設けられ、第２のキャパシタ用電極５２が非導電層５５上に設けられている点で異なっている。第１２の実施形態と比較して、第１のキャパシタ用電極５１と第２のキャパシタ用電極５２との間の距離が短くなり、小さな電極面積でも大きな容量が実現される。また、このようなセルが上下方向に積層されている形態にあっては、第１２の実施形態を同様に積層した場合と比較して、上下で隣接するキャパシタの影響を受け難い。また、リーク電流が小さい。
［第１４の実施形態］
図２３は、本発明の第１４の実施形態に係る集積回路３としてのＤＲＡＭのうち一つのセルを模式的に示す断面図である。本発明の第１４の実施形態に係る集積回路３としてのＤＲＡＭは、次の通りである。
第１のキャパシタ用電極５７ａがＧＡＡ－ＭＯＳＦＥＴ１ａのソース電極、ドレイン電極の何れか一方の電極である第１の電極１４の下面と同一面にその下面を有しており第１の電極１４よりも薄く設けられ、第１の隔離層１３上の接続用電極５３が第１のキャパシタ用電極５７ａと第１の電極１４とを接続している。第３のキャパシタ用電極５７ｃが、第１のキャパシタ用電極５７ａと対向するように前述の第１の電極１４の上面と同一の高さにその上面を有するように非導電層５６ａを介在して設けられる。
第２のキャパシタ用電極５７ｂがＧＡＡ－ＭＯＳＦＥＴ１ａのソース電極、ドレイン電極の何れか他方の電極である第２の電極２１の下面と同一面にその下面を有するように第２の電極２１よりも薄く設けられている。第４のキャパシタ用電極５７ｄが、第２のキャパシタ用電極５７ｂと対向するように前述の第２の電極２１の上面と同一の高さにその上面を有するように非導電層５６ｂを介在して設けられる。
ここで、第２のキャパシタ用電極５７ｂと第３のキャパシタ用電極５７ｃとは、平面視で、ほぼ重なるように設けられている。第５のキャパシタ用電極５７ｅが、第２のキャパシタ用電極５７ｂの一端に接続されかつ第３のキャパシタ用電極５７ｃの一端に接続されて、積層方向に縦に延びて設けられている。第４のキャパシタ用電極５７ｄは、第１のキャパシタ用電極５７ａと平面視でほぼ重なるように設けられている。第６のキャパシタ用電極５７ｆが、第１のキャパシタ用電極５７ａの一端に接続されかつ第４のキャパシタ用電極５７ｄの一端に接続されて、積層方向に縦に延びて設けられている。第５のキャパシタ用電極５７ｅは、第６のキャパシタ用電極５７ｆよりも縦方向寸法が短い。第１のキャパシタ用電極５７ａは、第４のキャパシタ用電極５７ｄと重なるが、接続用電極５３と接続するように延設されている。第２のキャパシタ用電極５７ｂが第４のキャパシタ用電極５７ｄと比べてＧＡＡ-ＭＯＳＦＥＴ１ａ寄りに部分的に延びており、当該部分に積層方向に延びる電極ビア５８を経由して使用時に例えばグランドに接続される。第５のキャパシタ用電極５７ｅと第６のキャパシタ用電極５７ｆとの間には非導電層５６ｃが介在しており、非導電層５６ｃは第１及び第３のキャパシタ用電極５７ａ，５７ｃの対で挟まれている非導電層５６ａ、第２及び第４のキャパシタ用電極５７ｂ，５７ｄの対で挟まれている非導電層５６ｂと一体化されている。なお、接続用電極５３の上側、第３のキャパシタ用電極５７ｃと第２のキャパシタ用電極５７ｂとの間は、第２の隔離層１６、第２の絶縁層１９及び第３の隔離層２０と同質の分離層５４となっている。
このように、第１４の実施形態に係る集積回路３としてのＤＲＡＭを構成する一つのセルは、キャパシタが図示するように断面Ｕ字状に形成されている。第１３の実施形態と同様に、小さな電極面積でも大きな容量が実現され、異なる高さに設けたキャパシタを構成する部分によってより小さい電極面積でも大きな容量が実現され、リフレッシュのタイミング期間が長くなる。セルのフットプリントが小さくでき、より高密度化される。
［第１５の実施形態］
本発明の第１５の実施形態に係る集積回路３は、ＤＲＡＭの一つ一つのメモリセルを積層して構成されている。第１２の実施形態で説明した一つのセルを上下方向に積層して構成した場合について説明するが、第１３及び第１４の実施形態で説明した集積回路３にも適用できる。図２４は本発明の第１５の実施形態に係る集積回路３のセルを模式的に示す断面図であり、図２５は図２４のＸ－Ｘ線断面図である。
図２４に示すように、第１のＧＡＡ－ＭＯＳＦＥＴ６１ａと第２のＧＡＡ－ＭＯＳＦＥＴ６１ｂが、平面視で重なる位置に異なる高さにそれぞれ設けられている。基板１１上に半導体ピラー１２が平面視で重なる位置に異なる高さに設けられている。各半導体ピラー１２には下側から上側に、第１の隔離層１３と、第１の隔離層１３上に設けられた第１の絶縁層１５及び半導体ピラー１２を囲むよう設けられたソース電極、ドレイン電極の何れか一方の電極である第１の電極１４と、第１の絶縁層１５及び第１の電極１４上に設けられた第２の隔離層１６と、第２の隔離層１６上に設けられて半導体ピラー１２を囲むように設けられたゲート絶縁層１７、ゲート絶縁層１７を囲むように設けられたゲート電極１８及び第２の絶縁層１９と、ゲート電極１８の一部及び第２の絶縁層１９上に設けられた第３の隔離層２０（ゲート絶縁層１７と同時にゲート電極１８上に形成される絶縁層を含む）と、第３の隔離層２０上に設けられたソース電極、ドレイン電極の何れか他方の電極である第２の電極２１及び第３の絶縁層２２と、第２の電極２１及び第３の絶縁層２２上に設けられた第４の隔離層２３ａとで第１のＧＡＡ－ＭＯＳＦＥＴ６１ａが構成されている。同様に、第４の隔離層２３ａ上に、同様な積層構造により第２のＧＡＡ－ＭＯＳＦＥＴ６１ｂが構成されている。
第１のＧＡＡ－ＭＯＳＦＥＴ６１ａと第２のＧＡＡ－ＭＯＳＦＥＴ６１ｂのそれぞれにおける第１の電極１４と同じ高さに、第１のキャパシタ用電極５１が設けられ、第２のキャパシタ用電極５２が第１のキャパシタ用電極５１と対向して非導電層７０を挟んで設けられる。第１のキャパシタ用電極５１は、同じ高さに位置する前述の第１の電極１４と接続用電極５３により接続されている。第２のキャパシタ用電極５２は、それぞれ共通の電極ビア２９を経由して使用時に例えばグランドに接続される。
各ゲート電極１８は、それぞれ対応するワード線ＷＬに電極ビア２８を経由して接続されている。前述の第２の電極２１は、図２５に示すように、それぞれ前後方向に引き出されビット線に電極ビア２９を経由して接続される。
第１５の実施形態においては、第１のＧＡＡ－ＭＯＳＦＥＴ６１ａと第２のＧＡＡ－ＭＯＳＦＥＴ６１ｂの積層と二つのキャパシタ５０の積層とを一つの積層体に集積している。ワード線ＷＬから電極ビア２８を経由してゲート電極１８への電圧印加により、第１のＧＡＡ－ＭＯＳＦＥＴ６１ａと第２のＧＡＡ－ＭＯＳＦＥＴ６１ｂの閾値電圧が同一の範囲となることにより、ＭＯＳＦＥＴのばらつきが減少すると共に、キャパシタへの充放電によるばらつききも減少する。電位のレベルによる“０”と“１”の間違いが、微細化して集積度が高くなっても問題視されない。これは、各ＧＡＡ－ＭＯＳＦＥＴのソース領域とドレイン領域とが対称としているためである。
本発明の第１５の実施形態では、ダイやウェハーレベルを積み重ねておらず、桁違いの高集積度の三次元集積回路が構成されている。このことは、以下説明する他の実施形態においても当てはまる。
さらに、ＧＡＡ－ＭＯＳＦＥＴとキャパシタを何れも上下に有する二層構造のみならず、３層構造、４層構造、それ以上の層の構造でもよい。
図２５に示す形態では、それぞれのビット線ＢＬに電極ビア２９を経由して接続されているが、場合によっては一つのビット線ＢＬに接続するように構成することもできる。図２６は図２４とは異なる第１５の実施形態に係る集積回路３を模式的に示す断面図である。図２６に示すように、下のＧＡＡ－ＭＯＳＦＥＴ６１ａのソース電極、ドレイン電極の何れか一方の電極でキャパシタ用電極と接続していない方の電極２１と、上のＧＡＡ－ＭＯＳＦＥＴ６１ｂのソース電極、ドレイン電極の何れか一方の電極でキャパシタ用電極と接続していない方の電極２１と、を共通のビット線に配線部２９ａにより接続するようにしてもよい。
図２７は、図２４及び図２６とは異なる本発明の第１５の実施形態に係る集積回路３を模式的に示す断面図であり、図２８は図２７においてＸ－Ｘ線に沿う断面図である。図２７及び図２８に示すように、ＧＡＡ－ＭＯＳＦＥＴとキャパシタとを横に並べて構成されたＤＲＡＭを上下方向に積層してもよい。各ＧＡＡ－ＭＯＳＦＥＴ１（１ａ，１ｂ，１ｃ，１ｄ）とキャパシタ５０とは、何れも対応する接続用電極５３により接続されている。
［第１６の実施形態］
本発明の第１６の実施形態に係る集積回路は、第１２乃至第１５の実施形態におけるキャパシタを構成するキャパシタ用電極の対の間に、強誘層、相変化層、抵抗変化層の何れかを介在させることにより、強誘電体メモリ（ＦｅＲＡＭ）素子、相変化メモリ（ＰＣＭ）素子、抵抗変化メモリ（ＲｅＲＡＭ）素子に関する。メモリセルが一層でも、二層、三層積層した構成であってもよい。これにより、集積度を上げてもばらつきが減少するので、集積回路の特性が向上する。図２９は本発明の第１６の実施形態に係る集積回路を模式的に示す断面図である。第１のキャパシタ用電極５１と第２のキャパシタ用電極５２との間に、符号７０で示す強誘電体層、相変化層、抵抗変化層の何れかを介在させることにより、構成することができる。
［第１７の実施形態］
本発明の実施形態に係る集積回路において、ＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭの何れかを構成する基本単位が複数段積層されているか、又は、ＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭをそれぞれ構成する少なくとも二種類の基本単位が積層されてもよい。すなわち、集積回路が、ＣＭＯＳを構成する基本単位を複数段積層して構成されてもよい。集積回路が、ＤＲＡＭを構成する基本単位を複数段積層して構成されてもよい。集積回路が、ＳＲＡＭを構成する基本単位を複数段積層して構成されてもよい。集積回路が、ＣＭＯＳを構成する基本単位と一つ設けるか複数段積層し、その上に、ＳＲＡＭを構成する基本単位を一つ設けるか複数段積層して構成されてもよい。集積回路が、ＳＲＡＭを構成する基本単位を一つ設けるか複数段積層し、その上に、ＣＭＯＳを構成する基本単位を一つ設けるか複数段積層して構成されてもよい。集積回路が、ＣＭＯＳを構成する基本単位と一つ設けるか複数段積層し、さらにその上に、ＤＲＡＭを構成する基本単位を一つ設けるか複数段積層して構成されてもよい。集積回路が、ＤＲＡＭを構成する基本単位と一つ設けるか複数段積層し、その上に、ＣＭＯＳを構成する基本単位を一設けるか複数段積層して構成されてもよい。集積回路が、ＣＭＯＳを構成する基本単位を一つ設けるか又は複数段積層し、その上に、ＤＲＡＭを構成する基本単位を一つ設けるか複数積層し、その上に、ＳＲＡＭを構成する基本単位を一つ設けるか複数積層して構成してもよい。その際、ＣＭＯＳ、ＳＲＡＭ、ＤＲＡＭの順番は任意に設定することができる。ＣＭＯＳ、ＳＲＡＭ、ＣＭＯＳのそれぞれは、前述したすべての実施形態の何れかを選択してもよい。さらに、平面視で、前後方向に繰り返し各段を設けることにより、三次元集積回路として構成される。
その一例として、ＣＭＯＳで計算された値を例えばキャッシュメモリとして保存するための集積回路を説明するが、ＣＭＯＳ回路とＤＲＡＭとが組み合わされても、ＣＭＯＳ回路とＳＲＡＭとが組み合わされても、ＣＭＯＳ回路とＳＲＡＭ、ＤＲＡＭの双方が組み合わされてもよく、その場合、ＣＭＯＳ、ＳＲＡＭ、ＤＲＡＭの段数も任意に設定される。その際、１又は複数のＣＭＯＳはロジック回路として機能する。図３０は本発明の第１７の実施形態に係る集積回路４を模式的に示す図である。本発明の第１７の実施形態に係る集積回路４は、一段目と二段目においてＣＭＯＳ回路４１ａ，４１ｂが設けられ、その上にＳＲＡＭ４６が設けられて構成されている。三段目と四段目において、ＮＭＯＳとＣＭＯＳとが互い違いに設けられている。この構成は図７に示す集積回路２と同様である。ＳＲＡＭ４６の方のトランジスタにはそれぞれ図７と同様のＭ１乃至Ｍ６を付している。集積回路４は、第１乃至第３の半導体ピラー１２（１２ａ，１２ｂ，１２ｃ）が基板１１上に立設されており、第２の半導体ピラー１２ｂに対して異なる高さに４個のＰＭＯＳが設けられ、第１の半導体ピラー１２ａに対して二段目から四段目までＮＭＯＳが設けられ、第３の半導体ピラー１２ｃに対して一段目、三段目及び四段目にＮＭＯＳが設けられている。一段目のＰＭＯＳとＮＭＯＳとにより第１のＣＭＯＳ回路４１ａが構成されており、二段目のＰＭＯＳとＮＭＯＳとにより第２のＣＭＯＳ回路４１ｂが構成されている。三段目のＰＭＯＳとＮＭＯＳとで第３のＣＭＯＳ回路４１ｃが構成されており、四段目のＰＭＯＳとＮＭＯＳとで第４のＣＭＯＳ回路４１ｄが構成されている。三段目、四段目のＮＭＯＳ４５ａ，４５ｂは何れもアクセストランジスタである。第１のＣＭＯＳ回路４１ａのドレイン電極が横方向に延設され、その延設部が第２のＣＭＯＳ回路４１ｂのゲート電極と上下方向に延びる配線部４２ｘで接続されている。第１のＣＭＯＳ回路４１ａのドレイン電極が横方向に延設され、三段目のＮＭＯＳトランジスタ（Ｍ６）のソース電極、ドレイン電極の何れか他方の電極が横方向に延設され、それらの延設部が上下方向に延びる配線部４３ｘで接続されている。第１のＣＭＯＳ回路４１ａのゲート電極は横方向に延設されており、その延設部が電極ビア２９に接続されて電極ビア２９を経由して入力信号Ｉｎｐｕｔが入力される。第２のＣＭＯＳ回路４１ｂのドレイン電極が横方向に延設されて、その延設部が上下方向に延びる配線部４２ｙで接続され、ＳＲＡＭ４６のＮＭＯＳトランジスタ（Ｍ５）のソース電極、ドレイン電極の何れか他方の電極の延設部と接続されている。第３のＣＭＯＳ回路４１ｃのゲート電極が横方向に延設され、三段目のＮＭＯＳ４５ａのソース電極、ドレイン電極の何れか一方の電極の延設部と、配線部４３ｙで上下方向に接続されている。配線部４３は、第４のＣＭＯＳ回路４１ｄのドレイン電極と接続されている。第４のＣＭＯＳ回路４１ｄのゲート電極が横方向に延設され、四段目のＮＭＯＳ４５ｂのソース電極、ドレイン電極の何れか一方の電極の延設部と、配線部４２ｚで上下方向に接続されている。配線部４２ｚは、第３のＣＭＯＳ回路４１ｃのドレイン電極と接続されている。ＳＲＡＭ４６のＮＭＯＳトランジスタ（Ｍ５）のゲート電極が横方向に延設され、その延設部が電極ビア２８ａに接続され電極ビア２８ａを経由してワード線ＷＬに接続されている。ＳＲＡＭのＮＭＯＳトランジスタ（Ｍ６）のゲート電極は横方向に延設され、その延設部が電極ビア２８ｂに接続され、電極ビア２８ｂを経由してワード線ＷＬ２８ｂに接続されている。
本発明の第１７の実施形態に係る集積回路４は例えば次のように作動する。電極ビア２９からＩｎｐｕｔ“１”が入力されると、第１のＣＭＯＳ回路４１ａのゲート電極を経由して“０”が出力される。すると、第２のＣＭＯＳ回路４１ｂのゲート電極と配線部４３ｘに“０”が入力され、第２のＣＭＯＳ回路４１ｂにより反転されて配線部４２ｙに“１”が入力される。配線部４３ｘはビット線ＢＬに相当し、配線部４２ｘはビットバー線ＢＢＬに相当する。
ワード線ＷＬ２８ａ，２８ｂがＯＮとなることにより、第１のＣＭＯＳ回路４１ａと第２のＣＭＯＳ回路４１ｂでの演算結果（前述の例では、ＢＬが“０”，ＢＢＬが“１”）が入力されて、第１乃至第４のトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）によって保存される。このようにして保存されたデータは、通常のＳＲＡＭと同様にＢＬとＢＢＬとで周辺回路（図示せず）によって読み出しされる。
図３０に示す集積回路４においては、第２のＣＭＯＳ回路４１ｂとＳＲＡＭ４６とが隔離層２３ｂで離隔されているため、配線部４３ｅ，４２ｅを上下に延ばし、接続したい各種の電極を横に、場合によっては前後にも延ばして形成された延設部と接続することにより短距離で配線される。
［第１８の実施形態］
本発明の第１８の実施形態は、本発明の第１乃至第１７の実施形態に係る半導体デバイス又は集積回路を作製する際に用いられる、基本的な作製方法に関する。図３１Ａ乃至３１Ｐは、本発明の第１８の実施形態に係る半導体デバイスの作製方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。
本発明の第１８の実施形態に係る半導体デバイスの作製方法について詳細に説明する。先ず、例えばＳｉ基板などの基板を準備し、その基板（図示せず）上に、半導体ピラー１０１を立設する。半導体ピラー１０１が立設された基板を準備してもよい。
次に、図３１Ａに示すように、基板上に、隔離層１０２としてのＳｉＯ２膜を堆積し、その隔離層１０２上に対となる第１の犠牲層の一方となる膜１０３としてのＳｉＮ膜を堆積する。そして、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる一方の第１の犠牲層１０４ａを形成する。その際、隔離層１０２、対となる一方の第１の犠牲層１０４ａは、それぞれ半導体ピラー１０１を囲むように形成される。
一部が露出した第１の隔離層１０２上に対となる一方の犠牲層１０４ａと同じ厚みの第１の絶縁層１０５としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第１の犠牲層１０４ａ及び第１の絶縁層１０５上に第２の隔離層１０６としてのＳｉＯ２膜を堆積し、第２の隔離層１０６上に第２の犠牲層となる膜としてのＳｉＮ膜を堆積し、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、第２の犠牲層１０７ａを形成する。その際、第２の隔離層１０６、第２の犠牲層１０７ａは、それぞれ半導体ピラー１０１を囲むように形成される。また、第２の犠牲層１０７ａとなる膜は、平面視において、第１の犠牲層１０４ａと半導体ピラー１０１の周囲では重なり合い、それ以外の部分においては、互いに重なり合わないように堆積される。これは、後述するように第１の貫通穴１２１、第２の貫通穴１２６を別々の位置に設けるためでもある。
一部が露出した第２の隔離層１０６上に第２の犠牲層１０７ａと同じ厚みの第２の絶縁層１０８としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第２の犠牲層１０７ａ及び第２の絶縁層１０８上に第３の隔離層１０９としてのＳｉＯ２膜を堆積し（図３１Ｂはこの段階が示されている。）、第３の隔離層１０９上に対となる他方の第１の犠牲層となる膜としてのＳｉＮ膜を堆積させ、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる他方の第１の犠牲層１０４ｂを形成する。その際、第３の隔離層１０９、対となる他方の第１の犠牲層１０４ｂは、それぞれ半導体ピラー１０１を囲むように形成される（図３１Ｃ参照）。
一部が露出した第３の隔離層１０９上に他方の第１の犠牲層１０４ｂと同じ厚みの第３の絶縁層としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
この一連の工程により、隔離層１０２、一方の第１の犠牲層１０４ａ及び絶縁層１０５、隔離層１０６、第２の犠牲層１０７ａ及び絶縁層１０８、隔離層１０９、他方の第１の犠牲層１０４ｂ及び絶縁層の順に積層され、半導体ピラー１０１を囲むように最上位の隔離層としてのＳｉＯ２膜を堆積することにより、一つのＧＡＡ－ＭＯＳＦＥＴを製造するための積層体が準備される。
複数のＧＡＡ－ＭＯＳＦＥＴを作製するためには、対応した数の積層体１００を積み重ねればよく、積み重ね後、最上位の隔離層としてのＳｉＯ２膜を堆積する。なお、一体化した積層体１００において、積層体同士を上下に隔離する隔離層は、厚くすることにより、上下のＧＡＡ－ＭＯＳＦＥＴを構造的に分離させることができる。この状態を示したのが図３１Ｃである。なお、二段目の第１の犠牲層１１４ａ，１１４ｂの対と、第２の犠牲層１１７ａは、一段目の第１の犠牲層１０４ａ，１０４ｂの対と、第２の犠牲層１０７ａと同様に形成されており、隔離層及び絶縁層は何れも同質の材料からなっているため、図３１Ｃにおいては絶縁材料からなる層１１０として示している。
以下の説明においては、二段の積層体を構成した場合について説明するが、一段の積層体、三段以上の積層体でも同様であることは説明を要しないであろう。
次に、最も基板側に位置する第１の犠牲層１０４ａに到達するように層１１０に対して第１の穴としての第１の貫通穴１２１を設ける。例えば、図３１Ｄに示すように、積層体１００に対して、対となる第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂを貫通するように第１の貫通穴１２１を設ける。次に、図３１Ｅに示すように、第１の貫通穴１２１を経由してＷｅｔエッチングにより第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂを取り除き、その取り除いた部分１０４ｃ，１０４ｄ，１１４ｃ，１１４ｄが第１の貫通穴１２１とつながっている。図３１Ｆに示すように、取り除いた第１の犠牲層の対の部分１０４ｃ，１０４ｄ，１１４ｃ，１１４ｄ及び第１の貫通穴１２１に、金属層などの導電層１２２を形成する。その際には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが用いられる。これにより、ソース電極及びドレイン電極の元となる導電層１２２が同時に形成される。次に、図３１Ｇに示すように、第１の貫通穴内の導電層を取り除いて穴１２３をあけ、図３１Ｈに示すように、当該穴１２３に絶縁膜１２５を充填して、符号１２４ａ，１２４ｂ，１２４ｃ，１２４ｄで示すソース電極とドレイン電極とを分離する。この一連の構成において、ソース電極及びドレイン電極が形成される。
次に、最も基板側に位置する第２の犠牲層１０７ａに到達するように層１１０に対して第２の穴としての第２の貫通穴１２６を設ける。例えば、図３１Ｉに示すように、積層体１００に対して、複数の第２の犠牲層１０７ａ，１１７ａを貫通するように第２の貫通穴１２６を設ける。次に、図３１Ｊに示すように、第２の貫通穴１２６を経由してＷｅｔエッチングにより第２の犠牲層１０７ａ，１１７ａを取り除く。図３１Ｋに示すように、第２の犠牲層１０７ａ，１１７ａを取り除いた部分１０７ｃ，１１７ｃにおいて、半導体ピラー１０１の一部が露出しているので、その露出部分に対してゲート絶縁層となる絶縁層１２７を堆積させる。その際には、ＡＬＤ法などが用いられ、第２の犠牲層１０７ａ，１１７ａの厚みよりも十分に薄い。次に、図３１Ｌに示すように、絶縁層１２７に金属層などの導電層１２８を形成して第２の貫通穴１２６を埋める。これにより、複数のゲート電極となる部分が同時に形成される。次に、図３１Ｍに示すように、第２の貫通穴１２６内の導電層１２８を取り除いて穴１２９をあけ、図３１Ｎに示すように当該穴１２９に絶縁物１３０を堆積させ、導電層１２８ａと導電層１２８ｂとの接続を分離する。この一連の構成において、ゲート絶縁層１２７及び導電層１２８ａ，１２８ｂが形成される。導電層１２８ａはゲート電極１８ａとして利用される。
次に、平面視で重なる導電層１２８ａ，１２８ｂについて、上に位置する導電層１２８ｂに対して、半導体ピラー１０１からの距離が短くなるように、導電層１２８を部分的に取り除いてＳｉＯ２などの絶縁層を堆積させることにより導電層１２８ｂをゲート電極１８ｂとして加工する。例えば、或る導電層１２８ｂにおいて部分的に取り除く部分とその部分の上方に存在する隔離層及び絶縁層の各部分とをエッチングで取り除き、ＳｉＯ２などの絶縁層で埋め戻すことにより実現される。
それと前後して、平面視で重なるソース電極、ドレイン電極となる複数の導電層のうち、より上に位置する導電層１２４ｂ，１２４ｃ，１２４ｄに対して、半導体ピラー１２１からの距離がより短くなるように、各導電層１２４ｂ，１２４ｃ，１２４ｄを部分的に取り除いてＳｉＯ２などの絶縁層を堆積させることにより加工する。例えば、或る導電層において部分的に取り除く部分とその部分の上方に存在する隔離層及び絶縁層の各部分とをエッチングで取り除き、ＳｉＯ２などの絶縁層で埋め戻すことにより実現される。その際、複数の導電層に対して、それぞれ部分的に取り除く部分とその部分の上方に存在する隔離層及び絶縁層の各部分を取り除く際には、別々の部分を取り除いて断面視でＬ字状となるように取り除いてその後、ＳｉＯ２などの絶縁層で埋めてもよい。符号１１０ａは略同質の絶縁材料で構成されている部分である。この一連の工程後の様子を示すのが、図３１Ｏである。
その後、図３１Ｐに示すように、ソース電極、ドレイン電極の何れかの電極１４ａ，２１ａ，１４ｂ，２１ｂとゲート電極１８ａ，１８ｂのそれぞれの電極に対して、対応する電極ビア２４ａ，２５ａ，２４ｂ，２５ｂ，２６ａ，２６ｂを介して接続することにより、配線する。なお、ゲート電極と電極ビアとの接続部位にゲート絶縁層として形成した絶縁膜が部分的に残っている場合には、当該部分も除去して電極ビアを接続する。
以上の一連の工程を経ることにより、複数のＧＡＡ－ＭＯＳＦＥＴとして図２に示されている第２の実施形態に係る半導体デバイス１を作製することができる。なお、ソース電極及びドレイン電極の作製と、ゲート絶縁膜及びゲート電極の作製とは逆でもよい。また、半導体ピラー１０１を基板に立設して積層体１００を形成しているが、基板に積層体を形成しその後半導体ピラー１０１を設けるための形成領域に穴をあけて穴に半導体ピラーの材料を堆積するようにしてもよい。
［第１８の実施形態における基本的な形態］
本発明の第１８の実施形態に係る半導体デバイスの作製方法は、ソース電極となる部分とドレイン電極となる部分とに対となる第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂが設けられかつこれらの第１の犠牲層の上下何れかに隔離層が設けられてなる積層体１００を形成し、積層体１００に対して、複数の第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂに到達する第１の穴、例えば複数の第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂを貫通する第１の貫通穴１２１を形成し、当該貫通穴１２１を経由して複数の第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂをそれぞれエッチングして取り除き、その後、取り除いた部分に導電層を同時に堆積してソース電極、ドレイン電極を形成する。ここで、第１の貫通穴１２１は、第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂに到達するような穴であればよい。
半導体デバイスが一段のＧＡＡ－ＭＯＳＦＥＴを有する場合には、積層体１００がソース電極となる部分、ドレイン電極となる部分として犠牲層を上下に一対設けられていればよい。犠牲層の対が同時にエッチングされて、金属層などの導電層を同時に堆積させてソース電極、ドレイン電極が同時に作製される。これにより、ソース電極、ドレイン電極が同一の材料で、同時に、作製されるため、ソース電極、ドレイン電極を別々のタイミングで作製する場合と比較して、ソース電極、ドレイン電極の形状、寸法を含んだ構造的な構造のみならず、半導体ピラーに対するソース電極、ドレイン電極に与える影響も同じとなり、半導体ピラーに形成されるソース領域、ドレイン領域も同一になり得る。
また、ソース電極（又はドレイン電極）となる部分の上に設けられる隔離層が、ドレイン電極（又はソース電極）となる部分の上に設けられる隔離層と同じ厚みを有する。これにより、半導体ピラーのうち、ソース電極で囲まれた部分とその上下何れかの隔離層で囲まれる部分とがソース領域となり、ドレイン電極で囲まれた部分とその上下何れかの隔離層で囲まれる部分とがドレイン領域となる。これにより、ソース領域は、ドレイン領域と、材質のみならず形状及び寸法の点についても同一となる。したがって、ソース領域とドレイン領域とが対称となる。
この点について、従来の技術では、半導体ピラーが立設された基板を用意し、例えば下側のソース電極となる金属層を堆積させてその金属層をエッチングバックしてソース電極を形成する。次に、半導体ピラーのうちソース電極よりも上にある部分を必ずクリーニングしてソース電極とゲート領域となる部分との間に隔離層を形成する。次に、半導体ピラーのうち隔離層よりも上にある部分にゲート絶縁膜を形成し、ゲート絶縁膜に金属層を形成し、その金属層をエッチングバックすることによりゲート電極を形成する。次に、半導体ピラーのうちゲート絶縁膜及びゲート電極よりも上にある部分を必ずクリーニングしてゲート絶縁膜及びゲート電極とドレイン領域となる部分との間に隔離層を形成する。次に、半導体ピラーのうちその隔離層よりも上にある部分に金属層を形成し、その金属層をエッチングバックすることによりドレイン電極を形成する。そして、ドレイン電極を含む領域に隔離層を形成してソース電極、ドレイン電極、ゲート電極に対してそれぞれビアを形成する。
従来の技術においては、半導体ピラーの下から上に向けて、順に、ソース電極、隔離層、ゲート絶縁膜、ゲート電極、隔離層、ドレイン電極、隔離層を形成する。そのため、ソース電極とドレイン電極とが同時に形成されない。ソース電極の形成後、必ず、半導体ピラーの露出部分をクリーニングするために、半導体ピラーの径が小さくなり、クリーニングによる金属拡散を伴い半導体ピラーに損傷を与えることになる。また、ゲート絶縁層及びゲート電極の形成後、必ず、半導体ピラーの露出部分をクリーニングするため、半導体ピラーの径が更に小さくなり、クリーニングによる金属拡散を伴い半導体ピラーにさらに損傷を与えることになる。よって、ソース電極を形成した時の半導体ピラーのソース領域の一部は、ドレイン電極を形成した時の半導体ピラーのドレイン領域の一部とは同一とはなり得ない。また、金属層のエッチングバックは、精密な制御ができない。これらの課題は、半導体ピラーの下から上に向けて、順に、ドレイン電極、隔離層、ゲート絶縁膜、ゲート電極、隔離層、ソース電極、隔離層を形成する場合についても、存在する。
前述のように、金属のエッチングにより、金属がＳｉなどの半導体中に拡散し、それにより電気的な特性が変化してしまう。そのため、金属をエッチングすると、Ｓｉなどの半導体の表面についても部分的にエッチングしてきれいな状態にする必要がある。
これに対して、本発明の第１８の実施形態に係る半導体デバイスの作製方法では、第１に、ソース電極の形成とドレイン電極の形成の間に悪影響を与えるプロセスが存在し得ないため、従来のような半導体ピラーのクリーニングのプロセスもない。よって、半導体ピラーが軸方向に徐々に又は段々に上方になるにつれて細くならず、ソース電極とドレイン電極の径が異なることもない。つまり、ソース領域とドレイン領域の内径が異なることもない。ソース電極、ドレイン電極の元となる導電層を形成する際には、半導体ピラーのソース領域、ドレイン領域の双方の領域以外の領域には金属が触れることがない。つまり、複数の犠牲層及び隔離層を含んで構成されている積層体１００そのものに対して、導電層が必要な個所のみを開口して、当該開口した部分にのみ金属層などの導電層を堆積している。
よって、本発明の第１８の実施形態に係る半導体デバイスの製造方法によれば、次のような作用効果を奏する。ソース電極、ドレイン電極の形状、寸法を含んだ構造的な構造のみならず、半導体ピラーへのソース電極、ドレイン電極の形成時に与える影響も同じとなり、半導体ピラーに形成されるソース領域、ドレイン領域も同一になり得る。また、作製によるばらつきについても、ソース電極とドレイン電極が同時に作製されるため、ソース電極の製造によるばらつきはドレイン電極の製造のばらつきに一致する。
これらの作用効果は、一段のＧＡＡ－ＭＯＳＦＥＴを有する半導体デバイスのみならず、複数段のＧＡＡ－ＭＯＳＦＥＴを有する半導体デバイスにおいても奏する。一段のＧＡＡ－ＭＯＳＦＥＴの場合においては、積層体がソース電極となる部分、ドレイン電極となる部分として第１の犠牲層を上下に対に設けられていればよく、複数段のＧＡＡ－ＭＯＳＦＥＴを有する半導体デバイスの場合には、積層体がソース電極となる部分、ドレイン電極となる部分として犠牲層を上下に複数対設けられていればよいからである。さらに、複数段のＧＡＡ－ＭＯＳＦＥＴの場合には、一本の半導体ピラーに対して上下方向形成された複数のＧＡＡ－ＭＯＳＦＥＴの間においても、下側のＧＡＡ－ＭＯＳＦＥＴのソース電極、ドレイン電極は、上側のＧＡＡ－ＭＯＳＦＥＴのソース電極、ドレイン電極と同時に作製されることが好ましい。一本の半導体ピラーに対して上下に積層されているＧＡＡ－ＭＯＳＦＥＴ同士の作製のばらつきも、同様に生じることになるからである。したがって、一本の半導体ピラーに対して上下に積層されているＧＡＡ－ＭＯＳＦＥＴ同士の性能、特に、閾値電圧、駆動電流も同一と評価される。
本発明の第１８の実施形態に係る半導体デバイスの作製方法によれば、複数段積層されたＧＡＡ－ＭＯＳＦＥＴを作製する際に、一段のＧＡＡ－ＭＯＳＦＥＴの作製工程の数にほぼ比例する数の工程を有しないため、時間短縮が可能となる。
本発明の第１８の実施形態に係る半導体デバイスの作製方法においては、少なくとも１本の半導体ピラーが立設された基板上において、次のような積層体（特に「一段の積層体」と呼ぶ。）を形成する。なお、基板上には、半導体ピラーの付け根の不均等の形状の影響をなくすために図３１Ａに示すように第１の隔離層１０２が形成されている。積層体が、下の一方の第１の犠牲層（例えば符号１０４ａ）と、下の一方の第１の犠牲層上に設けられた第２の隔離層（例えば符号１０６）と、第２の隔離層上に設けられた第２の犠牲層（例えば符号１０７ａ）と、第２の犠牲層上に設けられた第３の隔離層（例えば符号１０９）と、第３の隔離層上に設けられた上の他方の第１の犠牲層（例えば符号１０４ｂ）と、上の第１の犠牲層上に設けられた第４の隔離層が形成されている。ここで、図３１Ｂ及び図３１Ｃを参照して説明すると、第１の犠牲層１０４ａ，１０４ｂは、半導体ピラー１０１を囲み軸方向に離隔している対で構成されている。第２の犠牲層１０７ａは、半導体ピラー１０１を囲み平面視において第１の犠牲層１０４ａ，１０４ｂと部分的に重ならないように設けられている。第２の犠牲層１０７（１０７ａ）は、第２の隔離層１０６と第３の隔離層１０９とに、上下方向に、挟まれている。第２の隔離層１０６は、図３１Ｂに示すように、下で一方の第１の犠牲層１０４ａと接しており、上で第２の犠牲層１０７ａと接している。隔離層１０９は、下で第２の犠牲層１０７ａと接しており、上で他方の第１の犠牲層１０４ｂと接している。
次に、最も基板側に位置する第１の犠牲層１０４ａに到達するように層１１０に対して第１の穴としての第１の貫通穴１２１を設ける。例えば、図３１Ｄに示すように、積層体１００に対して対となる第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂを貫通する第１の貫通穴１２１を形成し、図３１Ｅに示すように、第１の貫通穴１２１を経由して対となる第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂをそれぞれエッチングして取り除く。これにより、半導体ピラー１０１のうち対となる第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂで囲まれていた部分が露出する。図３１Ｆに示すように、その露出した部分を囲むように、ソース電極、ドレイン電極を形成するための導電層１２２を同時に堆積する。なお、第１の貫通穴１２１は、第１の犠牲層１０４ａ，１０４ｂ，１１４ａ，１１４ｂに到達する穴であればよい。
それと前後して、最も基板側に位置する第２の犠牲層１０７ａに到達するように層１１０に対して第２の穴としての第２の貫通穴１２６を設ける。例えば、図３１Ｉに示すように、積層体１００に対して第２の犠牲層１０７ａ，１１７ａを貫通する第２の貫通穴１２６を形成し、図３１Ｊに示すように、第２の貫通穴１２６を経由して第２の犠牲層１０７ａ，１１７ａをエッチングして取り除く。これにより、半導体ピラー１０１のうち第２の犠牲層１０７ａ，１１７ａで囲まれていた部分が露出する。なお、第２の貫通穴１２６は、第２の犠牲層１０７ａ，１１７ａに到達する穴であればよい。図３１Ｋに示すように、その露出した部分を囲むように絶縁層を堆積させてゲート絶縁層１２７とする。次に、ゲート絶縁層１２７を囲むように導電層１２８を堆積させ、ゲート電極を形成する。
このようにして、ゲート絶縁層１２７及びゲート電極が形成される。この形成プロセスに至るまでに、半導体ピラー１０１がクリーニングされないため、半導体ピラー１０１の軸方向に沿って径が異ならない。そのため、半導体ピラー１０１に形成され得るチャネルの寸法が半導体ピラー１０１の軸方向に依存しない。
複数の積層されたＧＡＡ－ＭＯＳＦＥＴを作製する際には、前述した一段の積層体を複数段上下に重ね合わせ、その際、第１の貫通穴、第２の貫通穴は、積層体の各段に共通して上下に貫くように形成される。これにより、上下方向に複数段のＧＡＡ－ＭＯＳＦＥＴを形成することができる。また、複数の積層されたＧＡＡ－ＭＯＳＦＥＴを作製する場合、ソース電極、ドレイン電極は、複数層の数だけ工程を増やす必要がなく、複数のソース電極及び複数のドレイン電極を同時に一括して作製することができる。よって、単に作製工程が少なくなるばかりか、各ＧＡＡ－ＭＯＳＦＥＴにおけるソース電極、ドレイン電極が同一の形状及び寸法に作製し得、その特性も上下の隣接するＧＡＡ－ＭＯＳＦＥＴ毎に異ならない。例えば、一本の半導体ピラーに構成される複数のＰＭＯＳであっても、閾値電圧を同一と評価することができる。一本の半導体ピラーに構成される複数のＮＭＯＳであっても、閾値電圧を同一と評価することができる。
各第１の犠牲層は、そのもととなる選択エッチング可能な材料を堆積し、それをパターニングすることにより形成される。これは、第２の犠牲層についても当てはまる。第１の犠牲層、第２の犠牲層としては、何れも、窒化膜ＳｉＮを採用することができ、この場合、第１の隔離層、第２の隔離層、第３の隔離層としては、酸化膜ＳｉＯ２を採用することができる。エッチング液によっては、酸化膜、窒化膜のほか酸化窒化膜の酸素及び窒素の組成を調整してもよい。これらにより、エッチングされる部分を制限することができる。
本発明の第１８の実施形態における基本的な形態を採用して、第１乃至第１７の実施形態に係る半導体デバイス及び集積回路を作製することができる。特に、平面視で前後方向及び左右方向に縦型ＧＡＡ－ＦＥＴを例えばマトリックス状に配置し、それらの各縦型ＧＡＡ－ＦＥＴの上下少なくとも何れかに縦型ＧＡＡ－ＦＥＴを配置することにより、ＦＥＴが三次元に配置された三次元構造を有する集積回路が形成される。
［第１９の実施形態］
本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法を説明する。ＤＲＡＭでは、一つのメモリセルが、電界効果トランジスタとしてのＧＡＡ－ＭＯＳＦＥＴと、キャパシタとが接続されて構成されている。ＧＡＡ－ＭＯＳＦＥＴの作製方法については既に述べて第１８の実施形態に係る半導体デバイスの作製方法を使用することができる。キャパシタについては、第１８の実施形態に係る半導体デバイスの作製方法において、第１の犠牲層の対の平面視の寸法を、キャパシタとしてのキャパシタ用電極と接続用電極の分だけ長くすればよい。以下、幾つかのＤＲＡＭを作製する際に適用可能な方法について詳細に説明する。
図３２Ａ乃至図３２Ｑ及び図３３Ａ乃至図３３Ｍは、本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。先ず、半導体ピラー１０１が立設された基板１３１を準備し、第１の隔離層１３２、対となる一方の第１の犠牲層１３３及び第１の絶縁層１３４、第２の隔離層１３５、第２の犠牲層１３６及び第２の絶縁層１３７、第３の隔離層１３８、対となる他方の第１の犠牲層１３９及び第３の絶縁層１４０からなる基本構成を有する積層体１５１を基板１３１上に形成する。図３２Ａに示す形態では、対となる他方の第１の犠牲層１３９及び第３の絶縁層１４０の上に第４の隔離層１４１が形成され、第４の隔離層１４１上に、順に、対となる一方の第１の犠牲層１４２及び第１の絶縁層１４３、第５の隔離層１４４、第２の犠牲層１４５及び第２の絶縁層１４６、第６の隔離層１４７、対となる他方の第１の犠牲層１４８及び第３の絶縁層１４９、第７の隔離層１５０が積層され、積層体１５１が構成されている。対となる一方の第１の犠牲層１３３，１４２と第１の絶縁層１３４，１４３、第２の犠牲層１３６，１４５と第２の絶縁層１３７，１４６、対となる他方の第１の犠牲層１３９，１４８と第３の絶縁層１４０，１４９は、パターン化されている。このように、パターン化されたマルチレイヤ―を、半導体ピラー１０１が立設された基板１３１上に形成する（図３２Ａ）。詳細な説明は、第１８の実施形態が参照される。なお、積層体の形成後、半導体ピラー１０１を形成するようにしてもよい。
次に、ＭＯＳＦＥＴの形成領域とキャパシタ形成領域との間において対となる第１の犠牲層１３３，１３９，１４２，１４８を貫通して基板１３１の面に達するよう穴としての貫通穴１５２を形成し（図３２Ｂ）、当該貫通穴１５２に分離層として絶縁層１５３を形成する（図３２Ｃ）。なお、貫通穴１５２は、第１の犠牲層１３３，１３９，１４２，１４８に到達する穴であればよい。次に、当該絶縁層１５３のうちキャパシタ形成領域側の対となる第１の犠牲層１３３，１３９，１４２，１４８に隣接するように基板１３１に達する穴としての貫通穴１５４を分離層としての絶縁層１５３に形成し（図３２Ｄ）、当該貫通穴１５４を用いてキャパシタ形成領域の対となる第１の犠牲層１３３，１３９，１４２，１４８をエッチングして除去する（図３２Ｅ）。なお、貫通穴１５４は、第１の犠牲層１３３，１３９，１４２，１４８に到達する穴であればよい。次に、エッチングした第１の犠牲層の部分１３３ａ，１３９ａ，１４２ａ，１４８ａ及び貫通穴１５４に対して金属層などの導電層１５５を形成する（図３２Ｆ）。そして、導電層１５５のうち貫通穴１５４を塞いだ部分を基板１３１に達する部分まで取り除き（図３２Ｇ）、符号１５４で示すその取り除いた部分に絶縁物を堆積させて図３２Ｅの絶縁層１５３と一体化させて絶縁層１５６を形成することによって、導電層１５５により複数のキャパシタ用電極を形成する（図３２Ｈ）。
次に、第１８の実施形態と同様に、ＭＯＳＦＥＴのソース電極１５８及びドレイン電極１５７の同時形成と、ゲート絶縁層１５９及びゲート電極１６０の形成とを行う（図３２Ｉ）。ソース電極１５８及びドレイン電極１５７の同時形成と、ゲート絶縁層１５９及びゲート電極１６０の形成との前後は問わない。
次に、図３２Ｉでの工程で作製した絶縁層１５６をエッチングにより取り除き、基板１３１に達するように穴１６２をあけ、その後、基板１３１の直上の第１の隔離層１６１を形成する（図３２Ｊ）。そして、形成した第１の隔離層１６１上の穴１６２に金属層などの導電層１６３を堆積させ（図３２Ｋ）、最下段のソース電極（又はドレイン電極）１５８及び導電層１５５と同じ厚みになるように導電層１６３をエッチングして接続用電極１６５を形成する（図３２Ｌ）。
次に、図３２Ｌに示すプロセスで形成した接続用電極１６５上の穴１６４に絶縁層１６６を形成してキャパシタ形成領域とＭＯＳＦＥＴ形成領域とを連結させる（図３２Ｍ）。そして、当該絶縁層１６６を次に形成する接続用電極１７０の下端までエッチングにより取り除き分離層の一部（分離層の下部）１６８とする（図３２Ｎ）。そして、分離層の一部１６８の上に金属層などの導電層１６９を堆積させ（図３２Ｏ）、二段目のソース電極（又はドレイン電極）１５８及び導電層１５５と同じ厚みになるように導電層１６９をエッチングして接続用電極１７０を形成する（図３２Ｐ）。その後、接続用電極１７０の上の穴１７１に絶縁層１７２を形成することにより分離層の一部（分離層の上部）を形成する（図３２Ｑ）。
以上の一連のプロセスにより、ＭＯＳＦＥＴとキャパシタとがセル内で配線接続される。
次に、対となるキャパシタ用電極の一方をグランド（接地）するための電極ビアを形成する。そのプロセスは例えば次の通りである。図３３Ａに示す状態において、基板１３１上の一つの第１の隔離層１３２を残して電極ビアを形成する領域に対して穴１８０を形成する（図３３Ｂ）。第１の隔離層１３２上に絶縁層１８１を堆積させ（図３３Ｃ）、接続用電極１６５と接続されていない一段目のドレイン電極（又はソース電極）１５７及導電層１５５と面一となるように絶縁層１８１をエッチングして穴１８３を形成してビア接続用配線のベース１８２を形成する（図３３Ｄ）。
次に、図３３Ｄに示すプロセスで形成したベース１８２上に金属層などの導電層１８４を堆積させ（図３３Ｅ）、当該導電層１８４をドレイン電極（又はソース電極）１５７及び導電層１５５と同じ厚みになるようにエッチングし、ビア接続用配線１８５を形成する（図３３Ｆ）。ビア接続用配線１８５上の穴１８６に絶縁層１８７を堆積させ（図３３Ｇ）、接続用電極１７０と接続されていない二段目のドレイン電極（又はソース電極）１５７及び導電層１５５と面一となるように絶縁層１８７をエッチングして穴１８９を形成してビア接続用配線のベース１８８を形成する（図３３Ｈ）。図３３Ｈに示すプロセスで形成したベース１８８上に金属層などの導電層を堆積させ、当該導電層をドレイン電極（又はソース電極）１５７及び導電層１５５と同じ厚みになるようにエッチングし、ビア接続用配線１９０を形成し、ビア接続用配線１９０上の穴に絶縁層１９１を堆積させる（図３３Ｉ）。
次に、一段目のビア接続用配線１８５に達するようにエッチングして穴をあけ、ビア接続用配線１８５及び１９０に接続する電極ビア１９３を形成する。なお、電極ビア１９３は周囲と絶縁するように絶縁層１９２が形成される（図３３Ｊ）。電極ビア１９３は使用時に例えばグランドに接続される。
ゲート電極への電極ビアの配線形成について説明する。最下段のゲート電極１６０に達するようにそれよりも上のゲート電極の層、隔離層及び絶縁膜に穴１９４をあける（図３３Ｋ）。最下段のゲート電極１６０に達するように電極ビア１９５ａを形成し、電極ビア１９５ａの周囲の必要な部分を絶縁層１９６で囲む（図３３Ｌ）。次に、電極ビア１９５ａが達しているゲート電極１６０よりも上段のゲート電極１６０に達するように隔離層１４７、絶縁層１４９、隔離層１５０に穴をあけ、電極ビア１９５ｂを形成し、必要に応じて電極ビア１９５ｂの周囲を絶縁層で囲む（図３３Ｍ）。
ソース電極１５８及びドレイン電極１５７への電極ビアの配線形成について説明する。図３４Ａ乃至図３４Ｆは、本発明の第１９の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、工程毎の図３３ＭにおけるＸ－Ｘ線に沿う断面図である。図番号に付したアルファベットの順に工程が進んでいる。図３４Ａにおいて導電層１５５に接続されていない最下段のドレイン電極（又はソース電極）１５７に達するように導電層、隔離層及び絶縁膜に穴１９７をあける（図３４Ｂ）。次に、その上の段の、導電層１５５に接続されていないドレイン電極（又はソース電極）１５７に達するように隔離層１５０に穴１９８をあける（図３４Ｃ）。その際、両者の穴が一体化するようにしてもよい。次に、あけた穴１９７及び１９８に絶縁層１９９を形成する（図３４Ｄ）。
その絶縁層１９９に、電極ビアを接続したい導電層１５７に達するそれぞれの深さまでエッチングして穴２００，２０１を分けてあける（図３４Ｅ）。そして、当該穴２００，２０１に金属層などの導電層２０２，２０３を形成することにより、電極ビアを形成する（図３４Ｆ）。
これらの一連の工程により、ＤＲＡＭのメモリセルへの配線が形成される。ゲート電極１６０への電極ビア、ソース電極１５８への電極ビアは、これ以外の手法でもよい。
また、複数のキャパシタ用電極となる導電層１５５につながる電極ビアを共用するように、電極ビアを形成してもよい。
複数のＧＡＡ－ＭＯＳＦＥＴにおけるゲート電極、ソース電極、ドレイン電極にそれぞれ電極ビアを形成する方法は、前述した方法に限られない。ＤＲＡＭの作製のみならずＳＲＡＭの作製の際でも同様である。
［第２０の実施形態］
本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法を説明する。第２０の実施形態は、第１３の実施形態のようなＤＲＡＭを製造する場合について特に説明する。図３５Ａ乃至図３５Ｇは、本発明の第２０の実施形態に係る集積回路としてのＤＲＡＭの作製方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。
先ず、半導体ピラー１０１が立設された基板１３１を準備し、第１の隔離層１３２、対となる一方の第１の犠牲層１３３及び第１の絶縁層１３４、第２の隔離層１３５、第２の犠牲層１３６及び第２の絶縁層１３７、第３の隔離層１３８、対となる他方の第１の犠牲層１３９及び第３の絶縁層１４０からなる基本構成を有する積層体を基板１３１上に形成する。図３５Ａに示す形態では、対となる他方の第１の犠牲層１３９及び第３の絶縁層１４０の上に第４の隔離層１４１が形成され、第４の隔離層１４１上に、順に、対となる一方の第１の犠牲層１４２及び第１の絶縁層１４３、第５の隔離層１４４、第２の犠牲層１４５及び第２の絶縁層１４６、第６の隔離層１４７、対となる他方の第１の犠牲層１４８及び第３の絶縁層１４９、第７の隔離層（図示せず）が積層され、積層体１５１が構成されている。対となる一方の第１の犠牲層１３３，１４２と第１の絶縁層１３４，１４３、第２の犠牲層１３６，１４５と第２の絶縁層１３７，１４６、対となる他方の第１の犠牲層１３９，１４８と第３の絶縁層１４０，１４９は、パターン化されている。その際、対となる他方（又は一方の）第１の犠牲層１３９，１４８は、ＧＡＡ－ＭＯＳＦＥＴ形成領域のみに設け、キャパシタ形成領域には設けないで、第３の絶縁層１４０，１４９を設ける。これについての詳細は本明細書で説明したプロセスを一部流用すれば当業者にとっては説明を要しないであろう。このように、パターン化されたマルチレイヤ―を、半導体ピラー１０１が立設された基板１３１上に形成する（図３５Ａ）。詳細な説明は、第１８の実施形態が参照される。なお、積層体の形成後、半導体ピラー１０１を形成するようにしてもよい。
また、図３５Ａに示すように、ＧＡＡ－ＭＯＳＦＥＴ形成領域とキャパシタ形成領域とを分離するための第１の分離層２１０と、断面図においてキャパシタ形成領域の第１の分離層２１０と対向する位置に第２の分離層２１１とを設ける。
次に、図３５Ｂに示すように、キャパシタ形成領域において、第１の分離層２１０の第２の分離層２１１寄りで、第１の隔離層１３２、一方の第１の犠牲層１３３、第２の隔離層１３５、第２の絶縁層１３７、第３の隔離層１３８、第３の絶縁層１４０、第４の隔離層１４１、一方の第１の犠牲層１４２、第５の隔離層１４４、第２の絶縁層１４６、第６の隔離層１４７、第３の絶縁層１４９を何れも貫通した穴２１２をあけ、図３５Ｃに示すように、第１の犠牲層１３３，１４２としてのＳｉＮをエッチングして、エッチングした部分２１３が穴２１２とつながっている。
次に、図３５Ｄに示すように、穴２１２及びエッチングして露出した第１の隔離層１３２上面、第２の隔離層１３５下面、第１の分離層２１０側面、第４の隔離層１４１上面、第５の隔離層１４４の下面などに、ＡＬＤなどにより金属層などの導電層を堆積させて、キャパシタ用電極２１４の上下対を形成する。その後、図３５Ｅに示すように、キャパシタ用電極２１４の上下対で挟まれる層２１５を形成する。その際、図３５Ｂで示すように貫通した穴２１２にも層が堆積する。
次に、貫通した穴２１２の側面に形成された導電層とその間の堆積物をエッチングにより除去すると共に、図３５Ｆに示すように、第２の分離層２１１の一部と共に上下の絶縁層及び隔離層を除去する。そして、除去して形成された穴２１６に絶縁物２１７を充填し、図３５Ｇに示すように、キャパシタ形成領域とＧＡＡ－ＭＯＳＦＥＴ形成領域とが別々に形成されつつある。
その後、ＧＡＡ－ＭＯＳが第１８の実施形態と同様に形成され、対となる一方のキャパシタ用電極と、それと同じ面上に存在するソース電極（又はドレイン電極）とを接続用電極でセル内配線する。
そして、対となる他方のキャパシタ用電極に対して共用の電極ビアを設ければよい。
［第２１の実施形態］
本発明の第２１の実施形態は、第２０の実施形態において、対となる一方の第１の犠牲層が、その直上の第２の隔離層、第５の隔離層の部分にも同様の第１の犠牲層となっている。図３６Ａ及び図３６Ｂは本発明の第２１の実施形態に係るＤＲＡＭの製造工程の一部を示す図である。
図３２Ａにおいて示した対となる一方の第１の犠牲層１３３，１４２がその直上の第２の隔離層１３５、第５の隔離層１４４の部分にも同様の第１の犠牲層となるように、図３６Ａに示すようにパターンニングする。
そして、第２０の実施形態で説明したようなプロセスを経ることにより、図３６Ｂに示すようなキャパシタ形成領域において、キャパシタ用電極２１４の対とそれらにより挟まれた層２１５とが設けられ、断面視において、両者が左右の第１の分離層２１０及び第２の分離層２１１により挟まれている。
第２１の実施形態は、第２０の実施形態とは異なり、キャパシタ用電極２１４の厚みが薄く、キャパシタ用電極２１４の対で挟まれた層２１５が当初の積層体１５１の一部で構成されず、設計の自由度が向上する。
この方法を用いて、層２１５の代わりに、キャパシタ用電極２１４の対の間に、強誘層、相変化層、抵抗変化層の何れかを介在させることにより、強誘電体メモリ（ＦｅＲＡＭ）素子、相変化メモリ（ＰＣＭ）素子、抵抗変化メモリ（ＲｅＲＡＭ）素子を作製することができる。その際、メモリセルが一段でも、二段、三段、それ以上の段積層した集積回路であっても適用されることができる。
［第２２の実施形態］
本発明の第２２の実施形態に係る集積回路としてのＤＲＡＭの作製方法は、キャパシタ用電極がＵ字状の断面を有しているＤＲＡＭ（第１４の実施形態、図２３）を作製する方法に関する。図３７Ａ乃至図３７Ｅは、本発明の第２２の実施形態に係るＤＲＡＭの製造方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。
本発明の第２２の実施形態は、第２０の実施形態におけるキャパシタ形成領域において、対となる一方の第１の犠牲層１３３，１４２の直上の第２の隔離層１３５，第５の隔離層１４４の部分においても同様の第１の犠牲層となっており、その部分の直上の第２の絶縁層１３７，１４６の部分においても同様に第１の犠牲層となっている。つまり、図３７Ａに示すようにキャパシタに置き換わる第１の犠牲層１３３，１４２が厚くなっている。それらに対応するように、対となる他方の第１の犠牲層１３９，１４８は、ＧＡＡ－ＭＯＳＦＥＴ形成領域のみに設け、キャパシタ形成領域には設けない。これについての詳細は本明細書で説明したプロセスを一部流用すれば当業者にとっては説明を要しないであろう。
図３７Ａに示すように、ＧＡＡ－ＭＯＳＦＥＴ形成領域とキャパシタ形成領域とを分離するための第１の分離層２１０と、断面図においてキャパシタ形成領域の第１の分離層２１０と対向する位置に第２の分離層２１１とを設ける。
次に、図３７Ｂに示すように、キャパシタ形成領域において、第１の分離層２１０の第２の分離層２１１寄りで、基板１３１に至るまで穴２２０をあけ、図３７Ｃに示すように、第１の犠牲層１３３，１４２としてのＳｉＮをエッチングして、穴２２０と連通させる。
次に、図３７Ｄに示すように、貫通した穴２２０及びエッチングして露出した第１の隔離層１３２上面、第３の隔離層１３８下面、第４の隔離層１４１上面、第６の隔離層１４７下面、第２の分離層２１１の側面などに、ＡＬＤ法などにより導電層２２２を堆積させて、キャパシタ用電極の対の一方となる部分を形成し、当該穴２２０及び露出した部分の領域で、キャパシタ用電極の対の一方となる部分の上下何れかに絶縁層２２３を形成し、さらに絶縁層２２３の上下何れかに対となるキャパシタ用電極の他方となる導電層２２４を形成する。それぞれの形成においては、堆積時間、供給量を調整することによりＡＬＤ法などで実現される。なお、絶縁層２２３は、キャパシタ用電極の対で挟まれていることから誘電体層と呼ぶこともできる。
次に、図３７Ｄに示すように、残っている穴にＡＬＤ法などで絶縁物を堆積させて隔離層２２５を形成する。
そして、第１の分離層２１０及び絶縁層２２３の側面が露出するように穴をあける。これにより、第１の隔離層１３２側の導電層２２２と第３の隔離層１３８側の導電層２２２、第４の隔離層１４１側の導電層２２２と第６の隔離層１４７側の導電層２２２によって、対向するキャパシタ用電極とそれらに挟まれた上下での隔離層２２６とが、一組又は複数組形成される。
そして、図３７Ｅに示すように、あけた穴に対して絶縁物により第１の分離層２２７として再生させる。そののちは、すでに述べたようにしてキャパシタ用電極とソース電極（又はドレイン電極）を接続用電極でセル内配線し、外部との接続用のビアを設ければよい。
［第２３の実施形態］
本発明の第２３の実施形態に係る集積回路としてのＤＲＡＭの作製方法は、図２６に示すような、下のＧＡＡ－ＭＯＳＦＥＴ６１ａのソース電極、ドレイン電極の何れか一方の電極でキャパシタ用電極と接続していない方の電極２１と、上のＧＡＡ－ＭＯＳＦＥＴ６１ｂのソース電極、ドレイン電極の何れか一方の電極でキャパシタ用電極と接続していない方の電極２１と、を共通のビット線に配線部２９ａにより接続するように構成されたＤＲＡＭを作製する方法に関する。図３８Ａ乃至図３８Ｈは本発明の第２３の実施形態に係る集積回路３としてのＤＲＡＭの製造工程の一部を順に示す図である。
図３８Ａに示すように、ＧＡＡ－ＭＯＳＦＥＴ２３０とキャパシタ２３１とをそれぞれ作成して、分離層２３２により分離されている。その後、図３８Ｂに示すように、分離層２３２をエッチングにより除去し、基板１３１の直上の第１の隔離層１３２だけを露出させる。次に、図３８Ｃに示すように、配線用電極２３３を形成して、最下段のソース電極（又はドレイン電極）と、キャパシタ用電極との間を接続する。次に、図３８Ｄに示すように、第１段目のＧＡＡ－ＭＯＳＦＥＴにおけるドレイン電極（又はソース電極）と、第２段目のＧＡＡ－ＭＯＳＦＥＴにおけるソース電極（又はドレイン電極）とを金属層などの導電層２３４で接続し、それ以外の部分に絶縁物を堆積させて分離層２３５とする。この導電層２３４は、ビット線又はビットバー線に接続される。次に、図３８Ｅに示すように、接続用電極２３６を形成することにより、二段目のＧＡＡ－ＭＯＳＦＥＴのドレイン電極（又はソース電極）とそれと同じ高さに存在するキャパシタ用電極とを接続する。その後、図３８Ｆ、図３８Ｇに示すように穴２３７をあけて絶縁物２３８を充填したうえで穴をあけてゲート電極に対する電極ビア２３９を形成し、図３８Ｈに示すように、ビット線への電極ビアへの接続部２４０を当該紙面と前後する位置に形成する。
このような工程を含んでいることにより、ＤＲＡＭのメモリセルが形成される。
［第２４の実施形態］
本発明の第２４の実施形態は、ＣＭＯＳ回路を含んだ本発明の第３乃至第１１の実施形態に係る半導体デバイス又は集積回路を作製する際に用いられる、基本的な作製方法に関する。図４０Ａ乃至４０Ｗは、本発明の第２４の実施形態に係るＣＭＯＳ回路の作製方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。
本発明の第２４の実施形態に係るＣＭＯＳ回路の作製方法について詳細に説明する。先ず、例えばＳｉ基板などの基板４００を準備し、その基板４００上に、半導体ピラー４０１ａ，４０１ｂを立設する（図４０Ａ）。一方がＰ型半導体ピラーで、他方がＮ型半導体ピラーに対応している。半導体ピラー４０１ａ，４０１ｂが立設された基板を準備してもよい。これにより、半導体ピラー４０１ａと半導体ピラー４０１ｂとが平面視において離隔するように、半導体ピラー４０１ａと半導体ピラー４０１ｂとが軸方向に形成される。
次に、図４０Ｂに示すように、基板４００上に、隔離層４０２としてのＳｉＯ２膜を堆積し、その隔離層４０２上に対となる一方の第１の犠牲層となる膜４０３としてのＳｉＮ膜を堆積する。そして、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる一方の第１の犠牲層４０３ａを形成する。その際、隔離層４０２、対となる一方の第１の犠牲層４０３ａは、半導体ピラー４０１ａ，４０１ｂを囲むように形成される。
次に、図４０Ｃに示すように、一部が露出した第１の隔離層４０２上に対となる一方の犠牲層４０３ａと同じ厚みの第１の絶縁層４０３ｂとしてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第１の犠牲層４０３ａ及び第１の絶縁層４０３ｂ上に第２の隔離層４０４としてのＳｉＯ２膜を堆積し（図４０Ｄ）、第２の隔離層４０４上に第２の犠牲層となる膜としてのＳｉＮ膜を堆積し、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、第２の犠牲層４０５を形成する。その際、第２の犠牲層４０５は、半導体ピラー４０１ａ，４０１ｂを囲むように形成される。また、第２の犠牲層４０５となる膜は、平面視において、第１の犠牲層４０３ａと半導体ピラー４０１ａの周囲では重なり合い、第１の犠牲層４０３ａと半導体ピラー４０１ｂの周囲では重なり合い、それ以外の部分においては、互いに重なり合わないように堆積される。
一部が露出した第２の隔離層４０４上に第２の犠牲層４０５と同じ厚みの第２の絶縁層４０６としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第２の犠牲層４０５及び第２の絶縁層４０６上に第３の隔離層４０７としてのＳｉＯ２膜を堆積し、第３の隔離層４０７上に対となる他方の第１の犠牲層となる膜としてのＳｉＮ膜を堆積させ、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる他方の第１の犠牲層４０８を形成する。その際、第３の隔離層４０７、対となる他方の第１の犠牲層４０８は、それぞれ半導体ピラー４０１ａ，４０１ｂを囲むように形成される。
一部が露出した第３の隔離層４０７上に他方の第１の犠牲層４０８と同じ厚みの第３の絶縁層４０９としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
この一連の工程により、隔離層４０２、一方の第１の犠牲層４０３ａ及び絶縁層４０３ｂ、隔離層４０４、第２の犠牲層４０５及び絶縁層４０６、隔離層４０７、他方の第１の犠牲層４０８及び絶縁層４０９の順に積層され、半導体ピラー４０１ａ，４０１ｂを囲むように最上位の隔離層４１０としてのＳｉＯ２膜を堆積することにより、平面視で離隔された少なくとも二本の半導体ピラー４０１ａ，４０１ｂを用いた二つのＧＡＡ－ＭＯＳＦＥＴを製造するための積層体が準備される。この状態を示したのが図４０Ｅである。
上下に積層して複数のＧＡＡ－ＭＯＳＦＥＴを作製するためには、対応した数の積層体を積み重ねればよく、積み重ね後、最上位の隔離層としてのＳｉＯ２膜を堆積する。なお、一体化した積層体において、積層体同士を上下に隔離する隔離層は、厚くすることにより、上下のＧＡＡ－ＭＯＳＦＥＴを構造的に分離させることができる。以下の説明においては、一段の積層体を構成した場合について説明するが、二段以上の積層体でも同様であったり又は必要な変更を加えたりすることにより実現される。
次に、図４０Ｆに示すように、積層体に対して、第１の犠牲層４０３ａに到達するように第１の穴としての第１の貫通穴４１１ａ，４１１ｂを二つ設ける。第１の穴としての第１の貫通穴４１１ａ，４１１ｂは、隔離層４１０，絶縁層４０９、隔離層４０７、絶縁層４０６及び隔離層４０４を貫通して第１の犠牲層４０３ａに到達している。次に、図４０Ｇに示すように、第１の貫通穴４１１ａ，４１１ｂを経由してＷｅｔエッチングにより第１の犠牲層４０３ａを取り除き、その取り除いた部分が対応する第１の貫通穴４１１ａ，４１１ｂとつながっている。ここで、絶縁層４０３ｂにより、第１の貫通穴４１１ａ，４１１ｂ同士は連通していない。図４０Ｈに示すように、取り除いた第１の犠牲層の部分及び第１の貫通穴４１１ａ，４１１ｂに、金属層などの導電層４１２を形成する。その際には、ＣＶＤ法などが用いられる。これにより、絶縁層４０３ｂを隔てて隣り合うソース電極が同時に形成される。次に、図４０Ｉに示すように、第１の貫通穴４１１ａ，４１１ｂ内の導電層４１２を取り除いて穴４１３ａ，４１３ｂをあけ、図４０Ｊに示すように、当該穴４１３ａ，４１３ｂに絶縁物４１４ａ，４１４ｂを充填する。第１の隔離層４０２の同一面上に、絶縁層４０３ｂを隔ててソース電極４１２ａ，４１２ｂが分離して設けられる。
次に、図４０Ｋに示すように、隔離層４１０に対して、対となる他方の第１の犠牲層４０８に到達するように第２の穴としての第２の貫通穴４１５を設ける。第２の穴としての第２の貫通穴４１５は、隔離層４１０を貫通して第１の犠牲層４０８に到達している。次に、図４０Ｌに示すように、第２の貫通穴４１５を経由してＷｅｔエッチングにより他方の第１の犠牲層４０８を取り除く。図４０Ｍに示すように、他方の第１の犠牲層４０８を取り除いた部分及び第２の貫通穴４１５に、金属層などの導電層４１６を形成する。その際には、ＣＶＤ法などが用いられる。次に、図４０Ｎに示すように、第２の貫通穴４１５内の導電層を取り除いて穴４１７をあけ、図４０Ｏに示すように、当該穴４１７に絶縁物４１７ａを充填する。このように、導電層４１６ａが、半導体ピラー４０１ａに対するドレイン電極、半導体ピラー４０１ｂに対するドレイン電極双方を接続する部分を含めて同時に形成される。
次に、図４０Ｐに示すように、隔離層４１０、絶縁層４０９、隔離層４０７に対して、第２の犠牲層４０５に達するように第３の穴としての第３の貫通穴４１８を設ける。第３の穴としての第３の貫通穴４１８は、隔離層４１０、絶縁層４０９、隔離層４０７を貫通して第２の犠牲層４０５に到達している。次に、図４０Ｑに示すように、第３の貫通穴４１８を経由してＷｅｔエッチングにより第２の犠牲層４０５を取り除く。すると、半導体ピラー４０１ａ，４０１ｂの一部が露出しているので、その露出部分に対してゲート絶縁層となる絶縁層４１９を堆積させる。その際には、ＡＬＤ法などが用いられ、第２の犠牲層４０５の厚みよりも十分に薄い。次に、図４０Ｓに示すように、絶縁層４１９に金属層などの導電層４２０を形成して第２の貫通穴４１８を埋める。これにより、二つの半導体ピラー４０１ａ，４０１ｂに対するゲート電極となる部分が同時に形成される。次に、図４０Ｔに示すように、第３の貫通穴４１８内の導電層４２０を取り除いて穴４２１をあけ、図４０Ｕに示すように当該穴４２１に絶縁物４２２を堆積させる。この一連の工程において、絶縁層４１９の一部で構成される二つのゲート絶縁層及び二つのゲート電極４２０ａが順に同時に形成される。
図４０Ｖに示すように、ソース電極４１２ａ，４１２ｂに達するように穴をそれぞれあけ、当該穴に対応する電極ビア４２３ａ，４２３ｂを介して接続することにより、配線する。これと前後して、図４０Ｗに示すように、ドレイン電極となる導電層４１６ａ，ゲート電極４２０ａに達するように、穴をそれぞれあけ、当該穴に対応する電極ビア４２４，４２５を介して接続することにより、配線する。
以上の一連の工程を経ることにより、同一の高さに設けたＰＭＯＳとＮＭＯＳとを接続したＣＭＯＳ回路を作製することができる。なお、ソース電極の作製、ドレイン電極の作製、ゲート絶縁膜及びゲート電極の作製の順序は問わない。また、半導体ピラー４０１ａ，４０１ｂを基板４００に立設して積層体を形成しているが、基板に積層体を形成しその後半導体ピラー４０１ａ，４０１ｂを設けるための形成領域に穴をあけて穴に半導体ピラーの材料を堆積するようにしてもよい。Ｐ型の半導体ピラー４０１ａとＮ型の半導体ピラー４０１ｂとが平面視で離隔するように半導体ピラー４０１ａと半導体ピラー４０１ｂとが軸方向に形成し得、半導体ピラー４０１ａ及び半導体ピラー４０１ｂをそれぞれ囲み軸方向に離隔してなる第１の犠牲層４０３ａ，４０８の少なくとも一つの対を含み、かつ半導体ピラー４０１ａ及び半導体ピラー４０１ｂをそれぞれ囲み得対を構成する一方の第１の犠牲層４０３ａと他方の第１の犠牲層４０８の間の高さにおいて平面視で第１の犠牲層４０３ａ，４０８と部分的に重ならないように設けられる第２の犠牲層４０５を含む積層体を有する基板４００を用意する。第２の犠牲層４０５に到達するように積層体に穴としての貫通穴４１８を形成して第２の犠牲層４０５を取り除き、それにより露出する半導体ピラー４０１ａ及び半導体ピラー４０１ｂのそれぞれの領域を囲むようにゲート絶縁層となる絶縁層４１９を同時に形成し、ゲート絶縁層を囲むようにゲート電極４２０ａとなる導電層４２０を同時に堆積させる。前述において、隔離層４０２と隔離層４０４との間にソース電極を設け、隔離層４０７と隔離層４１０との間にドレイン電極を設ける製造方法を説明しているところ、膜４０３をパターニングしないで、隔離層４０７と隔離層４１０との間に設けられる膜をパターンニングすることにより、隔離層４０２と隔離層４０４との間にドレイン電極を設け、隔離層４０７と隔離層４１０との間にソース電極を設けることができる。
［第２５の実施形態］
本発明の第２５の実施形態は、ＣＭＯＳ回路を含んだ本発明の第３乃至第１１の実施形態に係る半導体デバイス又は集積回路を作製する際に用いられる、基本的な作製方法に関する。図４１Ａ乃至４１Ｖは、本発明の２５の実施形態に係るＣＭＯＳ回路の作製方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。
本発明の第２５の実施形態に係るＣＭＯＳ回路の作製方法について詳細に説明する。先ず、例えばＳｉ基板などの基板５００を準備し、その基板５００上に、半導体ピラー５０１ａ，５０１ｂを立設する（図４１Ａ）。一方がＰ型半導体ピラーで、他方がＮ型半導体ピラーに対応している。半導体ピラー５０１ａ，５０１ｂが立設された基板を準備してもよい。これにより、半導体ピラー５０１ａと半導体ピラー５０１ｂとが平面視において離隔するように、半導体ピラー５０１ａと半導体ピラー５０１ｂとが軸方向に形成される。
次に、図４１Ｂに示すように、基板５００上に、第１の隔離層５０２としてのＳｉＯ２膜を堆積し、その隔離層５０２上に対となる一方の第１の犠牲層となる膜５０３としてのＳｉＮ膜を堆積する。そして、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる一方の第１の犠牲層５０３ａを形成する。その際、隔離層５０２、対となる一方の第１の犠牲層５０３ａは、それぞれ半導体ピラー５０１ａ，５０１ｂを囲むように形成される。
次に、図４１Ｃに示すように、一部が露出した第１の隔離層５０２上に対となる一方の犠牲層５０３ａと同じ厚みの第１の絶縁層５０３ｂとしてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第１の犠牲層５０３ａ及び第１の絶縁層５０３ｂ上に第２の隔離層５０４としてのＳｉＯ２膜を堆積し（図４１Ｄ）、第２の隔離層５０４上に第２の犠牲層となる膜としてのＳｉＮ膜を堆積し、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、第２の犠牲層５０５ａとなる膜を形成する。その際、第２の犠牲層５０５ａとなる膜は、半導体ピラー５０１ａ，５０１ｂを囲むように形成される。また、第２の犠牲層５０５ａとなる膜は、平面視において、第１の犠牲層５０３ａと半導体ピラー５０１ａの周囲では重なり合い、第１の犠牲層５０３ａと半導体ピラー５０１ｂの周囲では重なり合い、それ以外の部分においては、互いに重なり合わないように堆積される。
一部が露出した第２の隔離層５０４上に第２の犠牲層５０５ａとなる膜と同じ厚みの第２の絶縁層５０６としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
これと前後して、第２の隔離層５０４及び第２の犠牲層５０５ａとなる膜において半導体ピラー５０１ａ，５０１ｂとの間に、分離用の絶縁層５０６ａを設ける。その際、第２の犠牲層５０５ａとなる膜及び第２の隔離層５０４において絶縁層５０６ａを設ける部分が削られて構成される。絶縁層５０６ａを挟んで両側に第２の犠牲層５０５ａが設けられている。絶縁層５０６ａの上面、下面は、第２の絶縁層５０６及び第２の犠牲層５０５ａの上面、下面から突出している。
次に、第２の犠牲層５０５ａ，第２の絶縁層５０６及び分離用の絶縁層５０６ａ上に第３の隔離層５０７としてのＳｉＯ２膜を堆積し、第３の隔離層５０７上に対となる他方の第１の犠牲層となる膜としてのＳｉＮ膜を堆積させ、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる他方の第１の犠牲層５０８を形成する。その際、第３の隔離層５０７、対となる他方の第１の犠牲層５０８は、それぞれ半導体ピラー５０１ａ，５０１ｂを囲むように形成される。
一部が露出した第３の隔離層５０７上に他方の第１の犠牲層５０８と同じ厚みの第３の絶縁層５０９としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
この一連の工程により、隔離層５０２、一方の第１の犠牲層５０３ａ及び絶縁層５０３ｂ、隔離層５０４、第２の犠牲層５０５ａ、絶縁層５０６及び分離用の絶縁層５０６ａ、隔離層５０７、他方の第１の犠牲層５０８及び絶縁層５０９の順に積層され、半導体ピラー５０１ａ，５０１ｂを囲むように最上位の隔離層５１０としてのＳｉＯ２膜を堆積することにより、平面視で離隔された少なくとも二本の半導体ピラー５０１ａ，５０１ｂを用いた二つのＧＡＡ－ＭＯＳＦＥＴを製造するための積層体が準備される。この状態を示したのが図４１Ｅである。
上下に積層して複数のＧＡＡ－ＭＯＳＦＥＴを作製するためには、対応した数の積層体を積み重ねればよく、積み重ね後、最上位の隔離層としてのＳｉＯ２膜を堆積する。なお、一体化した積層体において、積層体同士を上下に隔離する隔離層は、厚くすることにより、上下のＧＡＡ－ＭＯＳＦＥＴを構造的に分離させることができる。以下の説明においては、一段の積層体を構成した場合について説明するが、二段以上の積層体でも同様であったり又は必要な変更を加えたりすることにより実現される。
次に、図４１Ｆに示すように、積層体に対して、第１の犠牲層５０３ａに到達するように第１の穴としての第１の貫通穴５１１ａ，５１１ｂを二つ設ける。第１の穴としての第１の貫通穴５１１ａ，５１１ｂは、隔離層５１０、絶縁層５０９、隔離層５０７、絶縁層５０６及び隔離層５０４を貫通して第１の犠牲層５０３ａに到達している。次に、図４１Ｇに示すように、第１の貫通穴５１１ａ，５１１ｂを経由してＷｅｔエッチングにより第１の犠牲層５０３ａを取り除き、その取り除いた部分が対応する第１の貫通穴５１１ａ，５１１ｂとつながっている。ここで、第１の犠牲層５０３ａを取り除く前は絶縁層５０３ｂが第１の犠牲層５０３ａを分離するように第１の犠牲層５０３ａに隣接して同一面上に存在していることにより、第１の貫通穴５１１ａ，５１１ｂ同士は連通していない。図４１Ｈに示すように、取り除いた第１の犠牲層の部分及び第１の貫通穴５１１ａ，５１１ｂに、金属層などの導電層５１２ａ，５１２ｂを形成する。その際には、ＣＶＤ法などが用いられる。これにより、絶縁層５０３ｂを隔てて隣り合うソース電極が同時に形成し得る。次に、図４１Ｉに示すように、第１の貫通穴５１１ａ，５１１ｂ内の導電層５１２ａ，５１２ｂを取り除いて穴５１４ａ，５１４ｂをあけることで、ソース電極５１３ａ，５１３ｂが同時に形成され、図４１Ｊに示すように、当該穴５１４ａ，５１４ｂに絶縁物５１５ａ，５１５ｂを充填する。
次に、図４１Ｋに示すように、隔離層５１０、絶縁層５０９及び隔離層５０７に対して、第２の犠牲層５０５ａに到達するように第２の穴としての二つの第２の貫通穴５１６ａ，５１６ｂを設ける。第２の穴としての第２の貫通穴５１６ａ，５１６ｂは、隔離層５１０、絶縁層５０９及び隔離層５０７を貫通して第２の犠牲層５０５ａに到達している。次に、図４１Ｌに示すように、第２の貫通穴５１６ａ，５１６ｂを経由してＷｅｔエッチングにより第２の犠牲層５０５ａを取り除く。すると、半導体ピラー５０１ａ，５０１ｂの一部が露出しているので、図４１Ｍに示すように、その露出した部分に対してゲート絶縁層となる絶縁層５１７ａ，５１７ｂを堆積させる。その際には、ＡＬＤ法などが用いられ、第２の犠牲層５０５ａとなる膜の厚みよりも十分に薄い。次に、図４１Ｎに示すように、絶縁層５１７ａ，５１７ｂに金属層などの導電層５１８ａ，５１８ｂを形成して第２の貫通穴５１６ａ，５１６ｂを埋める。これにより、二つの半導体ピラー５０１ａ，５０１ｂに対するゲート電極となる部分が同時に形成される。次に、図４１Ｏに示すように、第２の貫通穴５１６ａ，５１６ｂ内の導電層５１８ａ，５１８ｂを取り除いて穴５２０ａ，５２０ｂをあけ、図４１Ｐに示すように当該穴５２０ａ，５２０ｂに絶縁物５２１ａ，５２１ｂを堆積させる。この一連の工程において、絶縁層５１７ａ，５１７ｂの一部で構成される二つのゲート絶縁層及び二つのゲート電極５１９ａ，５１９ｂが順に同時に形成される。
これと前後して、図４１Ｑに示すように、隔離層５１０に対して、対となる他方の第１の犠牲層５０８に到達するように第３の穴としての第３の貫通穴５２２を設ける。第３の穴としての第３の貫通穴５２２は、隔離層５１０を貫通して第１の犠牲層５０８に到達している。次に、図４１Ｒに示すように、第３の貫通穴５２２を経由してＷｅｔエッチングにより他方の第１の犠牲層５０８を取り除く。図４１Ｓに示すように、他方の第１の犠牲層５０８を取り除いた部分及び第３の貫通穴５２２に、金属層などの導電層５２３を形成する。その際には、ＣＶＤ法などが用いられる。これにより、半導体ピラー５０１ａ，５０１ｂに対するドレイン電極と、双方のドレイン電極を接続する部分とが同時に形成される。次に、図４１Ｔに示すように、第３の貫通穴５２２内の導電層５２３を取り除いて穴５２４をあけ、図４１Ｕに示すように、当該穴５２４に絶縁膜５２５を充填する。
図４１Ｖに示すように、ソース電極５１３ａ，５１３ｂに到達するように穴をそれぞれあけて電極ビア５２６ａ，５２６ｂを形成してソース電極５１３ａ，５１３ｂに接続することにより、配線する。これと前後して、ゲート電極５１９ａ，５１９ｂに到達するようにそれぞれ穴をあけ電極ビア５２７ａ，５２７ｂを形成してゲート電極５１９ａ，５１９ｂに接続することにより、配線する。さらに、ドレイン電極５２３ａに到達するように穴をあけて電極ビア５２８を形成してドレイン電極５２３ａに接続することにより、配線する。電極ビア５２６ａ，５２６ｂ、電極ビア５２７ａ，５２７ｂ、電極ビア５２８の形成の順番は任意に設定される。
以上の一連の工程を経ることにより、同一の高さに設けたＰＭＯＳとＮＭＯＳとを接続したＣＭＯＳ回路を作製することができる。なお、ソース電極の作製、ドレイン電極の作製、ゲート絶縁膜及びゲート電極の作製の順序は問わない。また、半導体ピラー４０１ａ，４０１ｂを基板４００に立設して積層体を形成しているが、基板に積層体を形成しその後半導体ピラー４０１ａ，４０１ｂを設けるための形成領域に穴をあけて穴に半導体ピラーの材料を堆積するようにしてもよい。Ｐ型の半導体ピラー５０１ａとＮ型の半導体ピラー５０１ｂと平面視で離隔するように半導体ピラー５０１ａと半導体ピラー５０１ｂとが軸方向に形成し得、半導体ピラー５０１ａ及び半導体ピラー５０１ｂをそれぞれ囲み得軸方向に離隔してなる第１の犠牲層５０３ａ，５０８の少なくとも一つの対を含む積層体を有する基板５００を用意する。第１の犠牲層５０８に到達するように積層体の隔離層５１０に穴５２２を形成し、第１の犠牲層５０８を取り除き、それにより露出する半導体ピラー５０１ａ及び半導体ピラー５０１ｂの領域をそれぞれ囲むようにドレイン電極５２３ａとなる導電層５２３を同時に堆積させることにより、半導体ピラー５０１ａと半導体ピラー５０１ｂのそれぞれのドレイン電極と両者を接続する部分とを同時に形成する。前述において、隔離層５０２と隔離層５０４との間にソース電極を設け、隔離層５０７と隔離層５１０との間にドレイン電極を設ける製造方法を説明しているところ、膜５０３をパターニングしないで、隔離層５０７と隔離層５１０との間に設けられる膜をパターンニングすることにより、隔離層５０２と隔離層５０４との間にドレイン電極を設け、隔離層５０７と隔離層５１０との間にソース電極を設けることができる。
［第２６の実施形態］
本発明の第２６の実施形態は、ＣＭＯＳ回路を含んだ本発明の第３乃至第１１の実施形態に係る半導体デバイス又は集積回路を作製する際に用いられる、基本的な作製方法に関する。図４２Ａ乃至４２Ｖは、本発明の２６の実施形態に係るＣＭＯＳ回路の作製方法に関して、工程毎の断面図である。図番号に付したアルファベットの順に工程が進んでいる。
本発明の第２６の実施形態に係るＣＭＯＳ回路の作製方法について詳細に説明する。先ず、例えばＳｉ基板などの基板６００を準備し、その基板６００上に、半導体ピラー６０１ａ，６０１ｂを立設する。一方がＰ型半導体ピラーで、他方がＮ型半導体ピラーに対応している。半導体ピラー６０１ａ，６０１ｂが立設された基板を準備してもよい。これにより、半導体ピラー６０１ａと半導体ピラー６０１ｂとが平面視において離隔するように、半導体ピラー６０１ａと半導体ピラー６０１ｂとが軸方向に形成される。
次に、基板６００上に、第１の隔離層６０２としてのＳｉＯ２膜を堆積し、その第１の隔離層６０２上に対となる一方の第１の犠牲層となる膜６０３としてのＳｉＮ膜を堆積する。そして、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる一方の第１の犠牲層６０３を形成する。その際、第１の隔離層６０２、対となる一方の第１の犠牲層６０３は、それぞれ半導体ピラー６０１ａ，６０１ｂを囲むように形成される。なお、図４２Ａでは示していないが、一部が露出した第１の隔離層６０２上に対となる一方の犠牲層６０３と同じ厚みの第１の絶縁層としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第１の犠牲層６０３及び第１の絶縁層上に第２の隔離層６０４としてのＳｉＯ２膜を堆積し、第２の隔離層６０４上に第２の犠牲層となる膜としてのＳｉＮ膜を堆積し、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、第２の犠牲層６０５となる膜を形成する。その際、第２の犠牲層６０５となる膜は、半導体ピラー６０１ａ，６０１ｂを囲むように形成される。また、第２の犠牲層６０５となる膜は、平面視において、第１の犠牲層６０３と半導体ピラー６０１ａの周囲では重なり合い、第１の犠牲層６０３と半導体ピラー６０１ｂの周囲では重なり合い、それ以外の部分においては、互いに重なり合わないように堆積される。
一部が露出した第２の隔離層６０４上に第２の犠牲層６０５となる膜と同じ厚みの第２の絶縁層６０６としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
次に、第２の犠牲層６０５及び第２の絶縁層６０６上に第３の隔離層６０７としてのＳｉＯ２膜を堆積し、第３の隔離層６０７上に対となる他方の第１の犠牲層６０８となる膜としてのＳｉＮ膜を堆積させ、フォトリソグラフィーによるパターン化及び選択エッチングの技術を用いて、対となる他方の第１の犠牲層６０８を形成する。その際、第３の隔離層６０７、対となる他方の第１の犠牲層６０８は、それぞれ半導体ピラー６０１ａ，６０１ｂを囲むように形成される。
一部が露出した第３の隔離層６０７上に他方の第１の犠牲層６０８と同じ厚みの第３の絶縁層６０９としてのＳｉＯ２を形成する。その際にも、フォトリソグラフィーによるパターン化及び選択エッチングの技術が用いられることは説明を要しないであろう。
この一連の工程により、隔離層６０２、一方の第１の犠牲層６０３及び絶縁層、隔離層６０４、第２の犠牲層６０５及び絶縁層６０６、隔離層６０７、他方の第１の犠牲層６０８及び絶縁層６０９の順に積層され、半導体ピラー６０１ａ，６０１ｂを囲むように最上位の隔離層６１０としてのＳｉＯ２膜を堆積することにより、平面視で離隔された少なくとも二本の半導体ピラー６０１ａ，６０１ｂを用いた二つのＧＡＡ－ＭＯＳＦＥＴを製造するための積層体が準備される。この状態を示したのが図４２Ａである。
上下に積層して複数のＧＡＡ－ＭＯＳＦＥＴを作製するためには、対応した数の積層体を積み重ねればよく、積み重ね後、最上位の隔離層としてのＳｉＯ２膜を堆積する。なお、一体化した積層体において、積層体同士を上下に隔離する隔離層は、厚くすることにより、上下のＧＡＡ－ＭＯＳＦＥＴを構造的に分離させることができる。以下の説明においては、一段の積層体を構成した場合について説明するが、二段以上の積層体でも同様であったり又は必要な変更を加えたりすることにより実現される。
次に、図４２Ｂに示すように、第１の犠牲層６０３に到達するように第１の穴としての第１の貫通穴６１１ａ，６１１ｂを二つ設ける。第１の穴としての第１の貫通穴６１１ａ，６１１ｂは、隔離層６１０，絶縁層６０９、隔離層６０７、絶縁層６０６及び隔離層６０４を貫通して第１の犠牲層６０３に到達している。なお、第１の貫通穴６１１ａ，６１１ｂは何れか一方のみを設けてもよいが、二つ設ける方が後のエッチングによる第１の犠牲層６０３を効率よく及び／又は確実に実現される。次に、図４２Ｃに示すように、第１の貫通穴６１１ａ，６１１ｂを経由してＷｅｔエッチングにより第１の犠牲層６０３を取り除き、その取り除いた部分が対応する第１の貫通穴６１１ａ，６１１ｂとつながっている。図４２Ｄに示すように、取り除いた第１の犠牲層６０３の部分及び第１の貫通穴６１１ａ，６１１ｂに、金属層などの導電層６１２を形成する。その際には、ＣＶＤ法などが用いられる。これにより、半導体ピラー６０１ａ，６０１ｂに対するドレイン電極と、双方のドレイン電極を接続する部分とが同時に形成される。次に、図４２Ｅに示すように、第１の貫通穴６１１ａ，６１１ｂ内の導電層６１２を取り除いて穴６１３ａ，６１３ｂをあけることで、ドレイン電極６１２ａが同時に形成され、図４２Ｆに示すように、当該穴６１３ａ，６１３ｂに絶縁物６１４ａ，６１４ｂを充填する。
次に、図４２Ｇに示すように、隔離層６１０、絶縁層６０９及び隔離層６０７に対して、第２の犠牲層６０５に到達するように第２の穴としての第２の貫通穴６１５を設ける。第２の穴としての第２の貫通穴６１５は、隔離層６１０、絶縁層６０９及び隔離層６０７を貫通して第２の犠牲層６０５に到達している。次に、図４２Ｈに示すように、第２の貫通穴６１５を経由してＷｅｔエッチングにより第２の犠牲層６０５を取り除く。すると、半導体ピラー６０１ａ，６０１ｂの一部が露出しているので、図４２Ｉに示すように、その露出した部分に対してゲート絶縁層となる絶縁層６１６を堆積させる。その際には、ＡＬＤ法などが用いられ、第２の犠牲層６０５の厚みよりも十分に薄い。次に、図４２Ｊに示すように、絶縁層６１６に金属層などの導電層６１７を形成して第２の貫通穴６１５を埋める。これにより、二つの半導体ピラー６０１ａ，６０１ｂに対するゲート電極となる部分が同時に形成される。次に、図４２Ｋに示すように、第２の貫通穴６１５内の導電層６１７を取り除いて穴６１８をあけ、図４２Ｌに示すように当該穴６１８に絶縁物６１９を堆積させる。この一連の工程において、絶縁層６１６の一部で構成される二つのゲート絶縁層及び二つのゲート電極６１７ａが順に同時に形成される。
これと前後して、図４２Ｍに示すように、隔離層６１０に対して、対となる他方の第１の犠牲層６０８に到達するように第３の穴としての第３の貫通穴６２０を設ける。第３の穴としての第３の貫通穴６２０は、隔離層６１０を貫通して第１の犠牲層６０８に到達している。次に、図４２Ｎに示すように、第３の貫通穴６２０を経由してＷｅｔエッチングにより他方の第１の犠牲層６０８を取り除く。図４２Ｏに示すように、他方の第１の犠牲層６０８を取り除いた部分及び第３の貫通穴６２０に、金属層などの導電層６２１を形成する。その際には、ＣＶＤ法などが用いられる。次に、図４２Ｐに示すように、第３の貫通穴６２０内の導電層６２１を取り除いて穴６２２をあけて導電層６２１ａが形成され、図４２Ｑに示すように、当該穴６２２に絶縁物６２３を充填する。
次に、導電層６２１ａのうち半導体ピラー６０１ａと半導体ピラー６１０ｂとの間を部分的に取り除き、図４２Ｒでは隔離層６１０及び導電層６２１ａのうち半導体ピラー６０１ａと半導体ピラー６１０ｂとの間を部分的に取り除き、穴６２４をあける。これにより、半導体ピラー６０１ａ，６０１ｂに対するソース電極６２１ｂ，６２１ｃが分離して形成される。図４２Ｓに示すように、穴６２４に絶縁物６２５を充填する。
図４２Ｔに示すように、ソース電極６２１ｂ，６２１ｃに到達するように穴をそれぞれあけて電極ビア６２６ａ，６２６ｂを形成してソース電極６２１ｂ，６２１ｃに接続することにより、配線する。これと前後して、図４２Ｕに示すように、ドレイン電極６１２ａに到達するように穴をあけ電極ビア６２７を形成してドレイン電極６１２ａに接続することにより、配線する。さらに、図４２Ｖに示すように、ゲート電極６１７ａに達するように穴をあけて電極ビア６２８を形成してゲート電極６１７ａに接続することにより、配線する。電極ビア６２６ａ，６２６ｂ、電極ビア６２７、電極ビア６２８の形成の順番は任意に設定される。
以上の一連の工程を経ることにより、同一の高さに設けたＰＭＯＳとＮＭＯＳとを接続したＣＭＯＳ回路を作製することができる。なお、ソース電極の作製、ドレイン電極の作製、ゲート絶縁膜及びゲート電極の作製の順序は問わない。また、半導体ピラー６０１ａ，６０１ｂを基板６００に立設して積層体を形成しているが、基板に積層体を形成しその後半導体ピラー６０１ａ，６０１ｂを設けるための形成領域に穴をあけて穴に半導体ピラーの材料を堆積するようにしてもよい。Ｐ型の半導体ピラー６０１ａとＮ型の半導体ピラー６０１ｂと平面視で離隔するように半導体ピラー６０１ａと半導体ピラー６０１ｂとが軸方向に形成し得、半導体ピラー６０１ａ及び半導体ピラー６０１ｂをそれぞれ囲み軸方向に離隔してなる他方の第１の犠牲層６０８を含む積層体を有する基板を用意する。他方の第１の犠牲層６０８に到達するように積層体に穴６２０を形成して他方の第１の犠牲層６０８を取り除き、それにより露出する半導体ピラー６０１ａ及び半導体ピラー６０１ｂの領域をそれぞれ囲むように導電層６２１を堆積し、その後、半導体ピラー６０１ａと半導体ピラー６０１ｂとの間の導電層６２１ａを部分的に取り除いて二つの導電層に分離することにより、半導体ピラー６０１ａに対するソース電極６２１ｂと半導体ピラー６０１ｃに対するソース電極６２１ｃとを形成する。
第２６の実施形態によれば、図４２Ｑ及び図４２Ｒに示すように、導電層６２１ａのうち、半導体ピラー６０１ａと半導体ピラー６０１ｂとの間において、隔離層６１０の上からエッチングしているが、断面となる紙面に対して前後方向から、導電層６２１ａの上下面を含む部分をエッチングにより取り除くことにより、半導体ピラー６０１ａに対するソース電極６２１ｂが半導体ピラー６０１ｂに対するソース電極６２１ｃと分離して形成されるようにしてもよい。各半導体ピラーに対して二段、三段以上のＭＯＳなどのＦＥＴを形成する場合に有効である。これにより、隔離層６０２と隔離層６０４との間にドレイン電極を設けると共に隔離層６０７と隔離層６１０との間にソース電極を設ける代わりに、隔離層６０２と隔離層６０４との間にソース電極を設けると共に隔離層６０７と隔離層６１０との間にドレイン電極を設けることもできる。
本発明の第２４、第２５及び第２６の実施形態において、第１の犠牲層、第２の犠牲層、第３の犠牲層をエッチングするために設ける穴は、第１の犠牲層、第２の犠牲層、第３の犠牲層にそれぞれ到達していればよく、貫通している必要性はない。このことは、本発明の実施形態に係る半導体デバイス及び集積回路の製造方法においても当てはまる。また、図４、図７、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６乃至図１９、図３０に示すようなＣＭＯＳ回路を含んだ集積回路のような場合には、対応した本数及び型の半導体ピラーと、第１の犠牲層、第２の犠牲層及び絶縁層をそれぞれの集積回路に応じてパターンニングしてなる積層体とを基板上に準備して、それに対応したプロセスを経ることで作製される。このような積層体によって、プロセス中において半導体ピラーが保護されていることは、一本の半導体ピラーを用いた半導体デバイスでの基本的な作製方法で説明したのと同様である。
［その他の実施形態］
ここで、半導体ピラーでのチャネル形成部分とソース領域／ドレイン領域にジャンクションを形成するかどうかについて説明する。半導体ピラーが直径６０ｎｍ以下の場合ではジャンクションレスの方が好ましい。また、半導体ピラーが直径５ｎｍ以上の場合にはジャンクションありの方が好ましい。半導体ピラーが５ｎｍ乃至６０ｎｍでは製造プロセス、性能に応じて、ジャンクションありでもなしの何れかが採用される。
特に、半導体ピラーがＳｉ（シリコン）で構成されている場合、半導体ピラーの直径が２０ｎｍ以下ではジャンクションレスが好ましく、半導体ピラーの直径が２０ｎｍ以上ではジャンクションありが好ましい。なお、半導体ピラーの径が細くなると、濃度勾配が形成し難くなるため、ジャンクションレスの方が好ましい。
半導体ピラーがＳｉ（シリコン）で構成されている場合、ジャンクションレスの場合における半導体ピラーの不純物の濃度は、５×１０２１ａｔｏｍｓ／ｃｍ３以下であればよく、特に、１０１９～１０２１ａｔｏｍｓ／ｃｍ３が好ましい。半導体ピラーが他の半導体材料で構成されている場合、ジャンクションレスの場合における半導体ピラーの不純物の濃度はその材料がジャンクションあり時のチャンネル濃度より高く、その濃度の上限は導電性を有しない値となる。
本発明の各実施形態において、半導体ピラーにおいては、チャネルとなる部分の上下に形成されるソース領域、ドレイン領域は、半導体ピラーの直径が非常に小さく、例えば数十ｎｍのオーダーになると、不純物濃度の勾配が精密にできない。そのため、ソース領域、ドレイン領域とその間のチャネルとなる部分とはジャンクションレスとなっている形態がある。この形態では、半導体ピラーはｐ＋，ｎ＋として形成される。
また、半導体ピラーの直径が５ｎｍ以上になると、チャネルとなる部分とその上下に設けられるソース領域、ドレイン領域には、ジャンクションを形成するように、ｎｐｎ又はｐｎｐとなるように不純物密度が制御されている。半導体ピラーを形成する際に、チャネルとなる部分を例えばＳｉＯ２で保護し、ソース領域、ドレイン領域の部分をドーピングすることで達成される。
半導体ピラーは、その一部にゲート絶縁層が周状に囲まれて設けられ、その上下にソース領域、ドレイン領域がそれぞれ設けられるような構造であればよい。そのような半導体ピラーは円柱状である場合のほか、円筒形状である場合であってもよい。半導体ピラーが円筒形状であることにより、閾値電圧特性が向上するからである。半導体ピラーが円筒形状である場合、円筒の内側が中空であってもよいし、その円筒の内部が一又は複数の絶縁物で構成されてよいし、例えば導電性材料の芯材でその周囲が絶縁物で覆われてその絶縁物の外側に円筒形状の半導体ピラーが設けられてもよぃ。
ここで、各種材料については次の通りである。基板は、Ｓｉ基板などがある。半導体ピラーは、Ｓｉで構成されており、ｐ+，ｎ+の何れかが好ましい。積層体を構成する次の層は例えば次の通りである。第１の隔離層、第２の隔離層、第３の隔離層はＳｉＯ２などで構成される。第１の犠牲層の対、第２の犠牲層はＳｉＮなどで構成される。第１の絶縁層、第２の絶縁層は、ＳｉＯ２などで構成される。ゲート絶縁層は、ＳｉＯ２のほか、ＨｆＯ２などＨｉｇｈ―ｋ材料で構成される。ゲート絶縁層は単層でも複層でもよい。ソース電極、ドレイン電極、ゲート電極は、ポリシリコン、Ｎｉ、Ｗなどの金属、グラフェン、カーボンナノチューブ等で構成される。ビア配線は、Ｃｕのほか、グラフェン、カーボンナノチューブなどで構成される。エッチングには、Ｗｅｔエッチングなどが用いられる。隔離層、分離層はＬｏｗ－Ｋの酸化膜などが用いられる。膜の堆積には、ＡＬＤ，ＣＶＤなどの成膜方法からその場に適したものを採用する。なお、半導体ピラーがＳｉではなく別の材料となる場合には、それに対応した素材が選択される。
図１に示すソース領域、ドレイン領域の何れか一方の領域（例えばソース領域）６、ソース領域、ドレイン領域の何れか他方の領域（例えばドレイン領域）７の各内径は半導体ピラー１２の外径で規定され、それらの高さ（軸方向の長さ）は１００ｎｍ以下であることが好ましく、５０ｎｍ以下であることが特に好ましい。高さ（軸方向の長さ）は少なくとも２ｎｍ以上あればよい。
本発明の実施形態では、一本の半導体ピラーに複数のＦＥＴが異なる高さに形成されている。このような縦方向に複数層又は複数段設けられている場合には、ゲート長はＦＥＴ毎に変えられていてもよい。センサーデバイスなどでの応用に期待される。このような場合、第２の犠牲層の厚みを複数層又は複数段で異なるようにすればよい。
縦方向に複数ＦＥＴを設ける場合、ソース領域とドレイン領域を規定するソース電極で囲まれる部分、ドレイン電極で囲まれる部分については、複数層同一に作製されることが好ましいことは前述したとおりである。
しかしながら、ＳＲＡＭを作製する場合、例えば、図７を例にとって説明すると、Ｍ１、Ｍ２、Ｍ６のトランジスタを作製し、その後、配線部４３を作製し、その後、Ｍ３、Ｍ４、Ｍ５のトランジスタを作製し、その後、配線部４２を作製するようにしてもよい。犠牲層のパターンの形状を設計する際、各層のＦＥＴを作製するために、それぞれの穴が互いに干渉しないようにすることで、それぞれの層のＦＥＴの作製順序を任意に設定することもできる。
［本発明の実施形態での作用効果］
本発明の実施形態に係る半導体デバイスは、基板に立設された半導体ピラーと、半導体ピラーの一部を囲むように設けられたゲート絶縁層と、ゲート絶縁層を囲むように設けられたゲート電極と、半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の一方となる第１の電極と、ゲート絶縁層及びゲート電極を挟んで第１の電極と上下方向に離隔して半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の他方となる第２の電極と、を備えている。
そして、半導体ピラーのうちゲート絶縁層の下端と第１の電極で囲まれた部分との領域が、ゲート絶縁層の上端と前記第２の電極で囲まれた部分との領域と対称である。別の表現をすれば、半導体ピラーのうちゲート絶縁層で囲まれて形成され得るチャネルの一端面と前記第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、前記チャネルの他端面と前記第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である。
図３９は、本発明の実施形態に係る半導体デバイスの電気的特性が対称であることを説明するための図である。横軸はドレイン―ソース間電圧ＶＤＳであり、縦軸はドレイン電流ＩＤである。図１に示す半導体デバイス１において、ゲートがＯＮとなるようにゲート電極１８にゲート電圧を印加し、ドレイン―ソース間電圧ＶＤＳに対してドレイン電流ＩＤが図のように流れる。半導体ピラー１２のうち、第１の電極１４及び第２の隔離層１６で囲まれた部分をソース領域、ドレイン領域の何れか一方の領域（仮に、ソース領域）とし、第２の電極２１及び第３の隔離層２０で囲まれた部分をソース領域、ドレイン領域の何れか他方の領域（仮に、ドレイン領域）とした際の半導体デバイス１の電気的特性が、第１の電極１４及び第２の隔離層１６で囲まれた部分をドレイン領域とし第２の電極２１及び第３の隔離層２０で囲まれた部分をソース領域とした際の半導体デバイスの電気的特性と対称であることを意味する。この対称とは、次のように定義される。ゲートがＯＮとなるようにゲート電極１８にゲート電圧を印加して、ドレイン―ソース間電圧ＶＤＳを変化させると、第１の電極１４及び第２の隔離層１６で囲まれた部分から第２の電極２１及び第３の隔離層２０で囲まれる部分に電流ＩＤが流れ、図３９において符号３０１で示した曲線が描かれ、或る値の電流ＩＤに対して或る電圧Ｖ０１が決まる。それと前後して、同じゲート電圧をゲート電極１８に印加して、ドレイン―ソース間電圧ＶＤＳを変化させると、第２の電極２１及び第３の隔離層２０で囲まれた部分から第１の電極１４及び第２の隔離層１６で囲まれる部分に電流ＩＤが流れ、図３９において符号３０２で示した曲線が描かれ、或る値の電流ＩＤに対して或る電圧Ｖ０２が決まる。電圧Ｖ０１の大きさと電圧Ｖ０２の大きさとの平均値からの電圧Ｖ０１の大きさ、電圧Ｖ０２の大きさの各ズレ（偏差）が、１０％以内であれば、前述の「対称」と評価する。ここで、電流ＩＤが、ゲート長Ｌｇａｔｅ／チャネル幅Ｗ×１０－７［Ａ］を満たす電圧を電圧Ｖ０１、電圧Ｖ０２とする。ゲート長Ｌｇａｔｅは、ゲート電極１８にゲート電圧を印加することによりゲート絶縁層１７に対向した半導体ピラー１２の一部に形成され得るチャネルの一端面から他端面までの長さであり（図１を参照）、チャネル幅Ｗは、図１に示す半導体ピラー１２の直径Ｄを用いて、Ｄ×πで定義され、筒状のチャネルの外周長に相当する。
そのため、「半導体ピラーのうちゲート絶縁層に沿って形成され得るチャネルの一端面と第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、チャネルの他端面と第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である」とは、次のように言い換えることができる。ゲート電極にゲート電圧を印加することにより半導体ピラーのうちゲート絶縁層に沿って形成されるチャネルの一端面と第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方から電流が所定量流れる時の第１の電圧値Ｖ０１とし、ゲート電極にゲート電圧を印加することにより半導体ピラーのうちゲート絶縁層に沿って形成されるチャネルの他端面と第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れ他方から電流が所定量流れる時の第２の電圧値Ｖ０２とすると、第１の電圧値、第２の電圧値の各大きさの第1の電圧値と第２の電圧値との大きさの平均値との差（偏差）が、当該平均値の１０％以内である。即ち、－０．１×（｜Ｖ０１｜＋｜Ｖ０２｜）／２≦｜Ｖ０１｜―（｜Ｖ０１｜＋｜Ｖ０２｜）／２≦０．１×（｜Ｖ０１｜＋｜Ｖ０２｜）／２，－０．１×（｜Ｖ０１｜＋｜Ｖ０２｜）／２≦｜Ｖ０２｜―（｜Ｖ０１｜＋｜Ｖ０２｜）／２≦０．１×（｜Ｖ０１｜＋｜Ｖ０２｜）／２の何れも満たす。ここで、電流の所定量とは、ゲート長Ｌｇａｔｅ／チャネル幅Ｗ×１０－７［Ａ］から求められる。なお、数式の記号｜ｘ｜とは、ｘの絶対値を示す。
そのため、半導体ピラーに形成されている一つのＦＥＴにおいて、ソース領域とドレイン領域の電界分布が上下に対称となるため、ソース領域、ドレイン領域での電気的特性が上下に対称となる。よって、例えば、ソース領域、ドレイン領域のジュール熱による温度上昇分が同一となるため、使用による温度上昇分による影響が同一となる。仮に、ソース領域とドレイン領域とが非対称である場合には、電気的特性が異なるため、ジュール熱による温度上昇が両部分で異なり、使用経過に伴う特性が変化してしまう。例えば、閾値電圧が異なり、当該半導体デバイスを備える集積回路の仕様に影響する。しかしながら、本発明の実施形態によれば、そのようなことは生じず、ＭＯＳを上下に積層しても各ＭＯＳの閾値電圧が同レベルとなる。
このような半導体デバイスを上下に積層することにより、上下の二つ又はそれ以上の電界効果トランジスタの特性が同一レベルとなる。
本発明の実施形態による集積回路は、このような半導体デバイスで構成されていることにより、一つのＭＯＳのソース領域とドレイン領域とが対称であるため、ＳＮＭが等しくなる。また、一つの半導体ピラーに対してＰＭＯＳ、ＮＭＯＳの何れかを積層していることにより、配線を短くすることができる。また、第１のＮＭＯＳと第１のＣＭＯＳと第２のＣＭＯＳとの配線部分が、半導体ピラーの軸方向、第１、第２、第３の半導体ピラーの並びの方向とを含む面内とすることができ、極めて高集積化することができる。
本発明の実施形態に係る半導体ピラーの並び方は、同一面でもよく又は平面視でＺ状、Ｕ状、Ｓ状などの各種の形態が考えられる。
「基板に半導体ピラーが立設されている」とは、図１に示すように基板１１に半導体ピラー１２が上下方向に延びて立てられている場合、図２，図１２などに示すように、複数のＧＡＡ―ＭＯＳＦＥＴが段積みされて積層されている際、即ち、半導体ピラー１２の高さの異なる部分にゲート絶縁層１７が設けられている際、基板１１に半導体ピラー１２が上下方向に連続的に延びて立てられている場合、図２４，図２６、図２７などに示すように、複数のＧＡＡ―ＭＯＳＦＥＴが段積みされて積層されている際、即ち、半導体ピラー１２の高さの異なる部分にゲート絶縁層１７が設けられている際、基板１１に半導体ピラー１２が上下方向に断続的に延びて立てられている場合、即ち、半導体ピラー１２の一部が半導体の性質を有しないように加工されている場合の何れも含む。よって、「基板に半導体ピラーが立設されている」とは、「半導体ピラーが基板から連続的に又は断続的に立つように延びて設けられている」という意味である。
本発明の実施形態に係る集積回路において、少なくとも一つのＧＡＡ－ＭＯＳＦＥＴとキャパシタの各電極が同一面に形成されるため、サイズダウンしやすい。ＧＡＡ－ＭＯＳＦＥＴとキャパシタとを積層して構成しているため、メモリセル同士を積層させることができる。ＧＡＡ－ＭＯＳＦＥＴとキャパシタとをペアで並んで構成することができるため、配線のコンパクト化ができる。また、柔軟性のある設計が可能となる。
本発明の実施形態に係る製造方法は、ソース電極とドレイン電極とを同時に形成することができるため、ソース電極及びドレイン電極を順番に形成する場合と比較して、製造ばらつきがなくなる。製造の際、半導体ピラーが露出されず積層体によって保護されている。半導体ピラーが製造工程でのクリーニングによりダメージを受けない。半導体ピラーのドレイン領域がソース領域と同一・対称とすることが可能となる。
また、１本の半導体ピラーに高さの異なる位置にゲート絶縁層を介在してゲート電極を設ける場合、複数のゲート電極を同時に形成することが可能となり、製造ばらつきがなくなる。
本発明の実施形態によれば、平面視で、前後方向に繰り返し各段を設けることにより、三次元集積回路として構成される。例えば、平面視で前後方向及び左右方向に縦型ＧＡＡ－ＦＥＴを配置し、それらの各縦型ＧＡＡ－ＦＥＴの上下少なくとも何れかに縦型ＧＡＡ－ＦＥＴを配置することにより、ＦＥＴが三次元に配置された三次元構造を有する集積回路を構成することができる。縦型ＧＡＡ－ＦＥＴがＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭの何れかを構成する。
１：半導体デバイス
１ａ，６１ａ，６１ｂ：ＧＡＡ－ＭＯＳＦＥＴ
２，３，４：集積回路
５ａ，５ｂ：インバーター回路
６：ソース領域、ドレイン領域の何れか一方の領域（例えばソース領域）
７：ソース領域、ドレイン領域の何れか他方の領域（例えばドレイン領域）
１１：基板
１２：半導体ピラー
１３：第１の隔離層
１４：第１の電極
１５：第１の絶縁層
１６：第２の隔離層
１７：ゲート絶縁層
１８：ゲート電極
１９：第２の絶縁層
２０：第３の隔離層
２１：第２の電極
２２：第３の絶縁層
２３：第４の隔離層
２４，２４ａ，２４ｂ，２５，２５ａ，２５ｂ，２６，２６ａ，２６ｂ，２８ａ，２８ｂ，３９ａ，３９ｂ：電極ビア
２７，：電界効果トランジスタ
３１ａ，３１ｂ，３４ａ，３４ｂ：ドレイン電極
３２ａ，３２ｂ，３２ｃ，３５ａ，３５ｂ，３５ｃ，３５ｄ，３８ａ，３８ｂ：ゲート電極
３３ａ，３３ｂ，３６ａ，３６ｂ：ソース電極
３１ｃ，３４ｃ，３７ａ，３７ｂ：ソース電極、ドレイン電極の何れか一方の電極
３３ｃ，３６ｃ，３６ｄ，３９ａ，３９ｂ：ソース電極、ドレイン電極の何れか他方の電極
４１ａ：第１のＣＭＯＳ回路
４１ｂ：第２のＣＭＯＳ回路
４１ｃ：第３のＣＭＯＳ回路
４１ｄ：第４のＣＭＯＳ回路
４１ｅ：第５のＣＭＯＳ回路
４１ｆ：第６のＣＭＯＳ回路
４２：第１の配線部
４３：第２の配線部
４４：第３の配線部
４２ａ，４３ａ，４３ｃ，４３ｄ：横配線部
４３ｂ，４３ｂ：縦配線部
４２ｘ，４２ｙ，４２ｚ，４３ｘ，４３ｙ，４７，４８：配線部
４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆ：ＮＭＯＳ
４６：ＳＲＡＭ
４６ａ，４６ｂ，４６ｃ：第１、第２、第３のセル
５０：キャパシタ
５１：第１のキャパシタ用電極
５２：第２のキャパシタ用電極
５３：接続用電極
５４：分離層
５５：非導電層
５６ａ，５６ｂ，５６ｃ：非導電層
５７ａ：第１のキャパシタ用電極
５７ｂ：第２のキャパシタ用電極
５７ｃ：第３のキャパシタ用電極
５７ｄ：第４のキャパシタ用電極
５７ｅ：第５のキャパシタ用電極
５７ｅ：第４のキャパシタ用電極
５７ｆ：第６のキャパシタ用電極
７０：強誘電体層、相変化層、抵抗変化層の何れか

Claims (33)

  1. 基板に立設された半導体ピラーと、
    前記半導体ピラーの一部を囲むように設けられたゲート絶縁層と、
    前記ゲート絶縁層を囲むように設けられたゲート電極と、
    前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の何れか一方となる第１の電極と、
    前記ゲート絶縁層及び前記ゲート電極を挟んで前記第１の電極と上方向に離隔して前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の何れか他方となる第２の電極と、
    を備えており、
    前記半導体ピラーのうち前記ゲート絶縁層の下端と前記第１の電極で囲まれた部分との領域が、前記ゲート絶縁層の上端と前記第２の電極で囲まれた部分との領域と対称である、半導体デバイス。
  2. 基板に立設された半導体ピラーと、
    前記半導体ピラーの一部を囲むように設けられたゲート絶縁層と、
    前記ゲート絶縁層を囲むように設けられたゲート電極と、
    前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の一方となる第１の電極と、
    前記ゲート絶縁層及び前記ゲート電極を挟んで前記第１の電極と上下方向に離隔して前記半導体ピラーの一部を囲むように設けられた、ソース電極、ドレイン電極の他方となる第２の電極と、
    を備えており、
    前記半導体ピラーのうち前記ゲート絶縁層に沿って形成され得るチャネルの一端面と前記第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、前記チャネルの他端面と前記第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である、半導体デバイス。
  3. 基板に立設された半導体ピラーと、
    それぞれが前記半導体ピラーの一部を囲むように異なる高さに設けられた複数のゲート絶縁層と、
    それぞれが対応する前記ゲート絶縁層を囲むように設けられた複数のゲート電極と、
    それぞれが前記半導体ピラーの一部を囲むように異なる高さに設けられ、ソース電極、ドレイン電極の何れか一方となる複数の第１の電極と、
    それぞれが前記半導体ピラーの一部を囲むように異なる高さに設けられ、ソース電極、ドレイン電極の何れか他方となる複数の第２の電極と、
    を備えており、
    それぞれ、対応する、前記ゲート絶縁層と前記ゲート電極と前記第１の電極と前記第２の電極と前記半導体ピラーの一部で構成された、複数の電界効果トランジスタを有しており、
    前記複数の電界効果トランジスタにおいて、前記半導体ピラーのうち、それぞれ、前記半導体ピラーのうち前記ゲート絶縁層に沿って形成され得るチャネルの一端面と前記第１の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか一方の領域が、前記チャネルの他端面と前記第２の電極で囲まれた部分との間のソース領域、ドレイン領域の何れか他方の領域と電気的特性が対称である、半導体デバイス。
  4. 前記複数の電界効果トランジスタがそれぞれ分離されている、請求項３に記載の半導体デバイス。
  5. 請求項３又は４に記載の半導体デバイスを備え、
    前記半導体ピラーとして第１の半導体ピラーと第２の半導体ピラーが同一の前記基板上に立設されており、
    前記第１の半導体ピラーにおいて、それぞれが対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記半導体ピラーの一部で第１及び第２のｐチャネルＦＥＴが構成されており、
    前記第２の半導体ピラーにおいて、それぞれが対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記半導体ピラーの一部で第１及び第２のｎチャネルＦＥＴが構成されており、
    前記第１のｐチャネルＦＥＴの前記ゲート電極が前記第１のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第１のｐチャネルＦＥＴの前記ドレイン電極が前記第１のｎチャネルＦＥＴの前記ドレイン電極と接続されており、
    前記第２のｐチャネルＦＥＴの前記ゲート電極が前記第２のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第２のｐチャネルＦＥＴの前記ドレイン電極が前記第２のｎチャネルＦＥＴの前記ドレイン電極と接続されている、集積回路。
  6. 請求項３又は４に記載の半導体デバイスを備え、
    前記半導体ピラーとして第１の半導体ピラーと第２の半導体ピラーが同一の前記基板上に立設されており、
    前記第１の半導体ピラーは、前記第２の半導体ピラーとは異なる直径を有するか、及び／又は、前記第２の半導体ピラーとは異なる材質で構成されている、集積回路。
  7. 請求項３又は４に記載の半導体デバイスを備え、
    前記半導体ピラーとして第１の半導体ピラー、第２の半導体ピラー及び第３の半導体ピラーが同一の前記基板上に立設されており、
    前記第２の半導体ピラーにおいて、それぞれが対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で第１のｐチャネルＦＥＴ、第１のｎチャネルＦＥＴの何れか一方のチャネルを形成し得る第１のＦＥＴ並びに第２のｐチャネルＦＥＴ、第２のｎチャネルＦＥＴの何れか一方のチャネルを形成し得る第２のＦＥＴが構成されており、
    前記第１の半導体ピラーにおいて、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で第１のｐチャネルＦＥＴ、第１のｎチャネルＦＥＴの何れか他方のチャネルを形成し得るＦＥＴが構成されており、
    前記第３の半導体ピラーにおいて、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で第２のｐチャネルＦＥＴ、第２のｎチャネルＦＥＴの何れか他方のチャネルを形成し得るＦＥＴが構成されており、
    前記第１のｐチャネルＦＥＴの前記ゲート電極が前記第１のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第１のｐチャネルＦＥＴの前記ドレイン電極が前記第１のｎチャネルＦＥＴの前記ドレイン電極と接続されており、
    前記第２のｐチャネルＦＥＴの前記ゲート電極が前記第２のｎチャネルＦＥＴの前記ゲート電極と接続され、前記第２のｐチャネルＦＥＴの前記ドレイン電極が前記第２のｎチャネルＦＥＴの前記ドレイン電極と接続されている、集積回路。
  8. 請求項３又は４に記載の半導体デバイスを備え、
    前記半導体ピラーとして第１、第２及び第３の半導体ピラーが同一の前記基板上に立設されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で構成された第１のＮＭＯＳと、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第１のＰＭＯＳとで第１のＣＭＯＳが構成されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第２のＰＭＯＳと、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で構成された第２のＮＭＯＳとで第２のＣＭＯＳが構成されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で第３のＮＭＯＳが構成されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部とで第４のＮＭＯＳが構成されている、集積回路。
  9. 前記第１、第２及び第３の半導体ピラーがこの順番で並んでおり、
    前記第１のＣＭＯＳにおける前記ドレイン電極が、前記第２のＣＭＯＳにおける前記ドレイン電極と絶縁層を介在して部分的に対向しており、かつ、前記第１、第２及び第３の半導体ピラーの並びの方向でそれぞれ逆向きに延出している、請求項８に記載の集積回路。
  10. 前記第１のＣＭＯＳにおける前記ゲート電極は、前記第４のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第２のＣＭＯＳにおけるドレイン電極と、前記第１、第２及び第３の半導体ピラーを含む面、当該面と平行な面、当該面と交差する面の何れかにおいて接続されており、
    前記第２のＣＭＯＳにおける前記ゲート電極は、前記第３のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第１のＣＭＯＳにおけるドレイン電極と、前記第１、第２及び第３の半導体ピラーを含む面、当該面と平行な面、当該面と交差する面の何れかにおいて接続されている、請求項８又は９に記載の集積回路。
  11. 請求項３又は４に記載の半導体デバイスを備え、
    前記半導体ピラーとして第１、第２、第３及び第４の半導体ピラーが同一の前記基板上に立設されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で構成された第１のＮＭＯＳ、並びに、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第１のＰＭＯＳを備えた第１のＣＭＯＳが構成されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第２の半導体ピラーの一部で構成された第２のＰＭＯＳ、並びに、対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第３の半導体ピラーの一部で構成された第２のＮＭＯＳを備えた第２のＣＭＯＳが構成されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第１の半導体ピラーの一部で第３のＮＭＯＳが構成されており、
    対応する前記ゲート電極、前記ゲート絶縁層、前記第１の電極、前記第２の電極及び前記第４の半導体ピラーの一部で第４のＮＭＯＳが構成されている、集積回路。
  12. 前記第１、第２、第３及び第４の半導体ピラーがこの順番で同一の前記基板上に立設されており、
    前記第１のＣＭＯＳにおけるドレイン電極が、前記第２のＣＭＯＳにおけるドレイン電極と絶縁層を介して部分的に対向しており、前記第１、第２、第３及び第４の半導体ピラーの並びの方向でそれぞれ逆向きに延出しており、
    前記第１のＣＭＯＳにおける前記ゲート電極は、前記第４のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第２のＣＭＯＳにおける前記ドレイン電極と、前記第１、第２、第３及び第４の半導体ピラーを含む面、当該面と平行な面、当該面と交差する面の何れかにおいて上下で接続されており、
    前記第２のＣＭＯＳにおける前記ゲート電極は、前記第３のＮＭＯＳのソース電極、ドレイン電極の何れかと前記第１のＣＭＯＳにおける前記ドレイン電極と、前記第１、第２、第３及び第４の半導体ピラーの含む面、当該面と平行な面、当該面と交差する面の何れかにおいて上下で接続されている、請求項１１に記載の集積回路。
  13. 基板に立設された第１乃至第６の半導体ピラーと、
    前記第１乃至第６の半導体ピラーのそれぞれに対応して設けられる第１乃至第６のゲート絶縁層と、
    前記第１乃至第６の半導体ピラーのそれぞれに対応して、対応する第１乃至第６のゲート絶縁層の何れかを介在して、設けられる第１乃至第６のゲート電極と、
    前記第１乃至第６の半導体ピラーのそれぞれに対応して設けられる第１乃至第６のソース電極と、
    前記第１乃至第６の半導体ピラーのそれぞれに対応して設けられる第１乃至第６のドレイン電極と、
    を備え、
    前記第１のゲート電極と前記第１のゲート電極と同じ高さにある前記第２のゲート電極が、前記第３のドレイン電極と前記第３のドレイン電極と同じ高さにある前記第４のドレイン電極と上下方向に第１の配線部で接続されており、
    前記第３のゲート電極と前記第３のゲート電極と同じ高さにある前記第４のゲート電極が、前記第１のドレイン電極と前記第１のドレイン電極と同じ高さにある前記第２のドレイン電極と上下方向に第２の配線部で接続されており、
    前記第１及び第２の半導体ピラーの外側に配置された前記第５の半導体ピラーに設けられた前記第５のソース電極、前記第５のドレイン電極の何れかが、前記第１及び前記第２のドレイン電極と同じ高さで接続されており、
    前記第３及び第４の半導体ピラーの外側に配置された前記第６の半導体ピラーに設けられた前記第６のソース電極、前記第６のドレイン電極の何れかが、前記第３及び前記第４のドレイン電極と同じ高さで接続されており、
    前記第１乃至第６の半導体ピラーのうち、対応する前記ゲート絶縁層に沿って形成され得るチャネルの一端面と対応する前記ソース電極で囲まれた部分との間のソース領域が、前記チャネルの他端面と前記ドレイン電極で囲まれた部分との間のドレイン領域と電気的特性が対称である、集積回路。
  14. 前記第１乃至第６の半導体ピラーが同一面に設けられている、請求項１３に記載の集積回路。
  15. 前記第１の配線部、前記第２の配線部の何れか又は双方が、前記第１乃至第６の半導体ピラーを含む面又は当該面と異なる面上に設けられる、請求項１３又は１４に記載の集積回路。
  16. 前記第１、第２及び第５の半導体ピラーが第１の面に設けられており、
    前記第３、第４及び第６の半導体ピラーが前記第１の面とは異なる第２の面に設けられており、
    前記第１の配線部及び前記第２の配線部は、前記第１の面及び前記第２の面と交差する面に設けられる、請求項１３に記載の集積回路。
  17. 請求項１乃至４の何れか１項に記載の半導体デバイスと、
    前記第１の電極と同一の面上に設けられた第１のキャパシタ用電極と、
    前記第１のキャパシタ用電極と対向するように設けられた第２のキャパシタ用電極と、
    を備える、集積回路。
  18. 前記第２のキャパシタ用電極が、前記第２の電極と同一の面上に設けられる、請求項１７に記載の集積回路。
  19. 前記第１のキャパシタ用電極及び前記第２のキャパシタ用電極が、前記第１の電極の厚みより薄く、
    前記第２のキャパシタ用電極が、前記第１のキャパシタ用電極から前記第１の電極の厚みよりも短い距離離して設けられる、請求項１７に記載の集積回路。
  20. 前記第１の電極と前記第１のキャパシタ用電極とを接続する接続用電極を、同一面内に、備える、請求項１７に記載の集積回路。
  21. 請求項１乃至４の何れか１項に記載の半導体デバイスと、
    前記第１の電極と同一の面上に設けられた第１のキャパシタ用電極と、
    前記第２の電極と同一の面上に設けられた第２のキャパシタ用電極と、
    前記第１のキャパシタ用電極に対向してかつ第１の電極の厚みよりも短い距離離して設けられた第３のキャパシタ用電極と、
    前記第２のキャパシタ用電極に対向してかつ第２の電極の厚みよりも短い距離離して設けられた第４のキャパシタ用電極と、
    前記第１のキャパシタ用電極と前記第４のキャパシタ用電極とを縦方向に連結する第５のキャパシタ用電極と、
    前記第２のキャパシタ用電極と前記第３のキャパシタ用電極とを前記縦方向に連結する第６のキャパシタ用電極と、
    を備える、集積回路。
  22. 前記第１のキャパシタ用電極と前記第２のキャパシタ用電極との間に、相変化膜、誘電体膜及び抵抗変化膜の何れかを備える、請求項１７に記載の集積回路。
  23. ＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭの何れかを構成する基本単位が複数段積層されているか、又は、ＣＭＯＳ、ＤＲＡＭ及びＳＲＡＭをそれぞれ構成する三種類の基本単位のうち少なくとも二種類の基本単位が積層されている、請求項５乃至２２の何れかに１項に記載の集積回路。
  24. 少なくとも一本の半導体ピラーが軸方向に形成し得、前記半導体ピラーを囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
    前記対となる前記第１の犠牲層に到達するように前記積層体に第１の穴を形成し、
    前記対となる前記第１の犠牲層を取り除き、
    前記第１の犠牲層を取り除くことにより露出する前記半導体ピラーの領域を囲むようにソース電極、ドレイン電極の対となる導電層の対を堆積させる、製造方法。
  25. 前記積層体が、前記半導体ピラーを囲み前記対の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層を含んでおり、
    さらに、
    前記第２の犠牲層に到達するように前記積層体に前記第１の穴とは異なる第２の穴を形成し、
    前記第２の犠牲層を取り除き、
    前記第２の犠牲層を取り除くことにより露出する前記半導体ピラーの領域を囲むようにゲート絶縁層を形成し、
    前記ゲート絶縁層を囲むようにゲート電極となる導電層を堆積させる、請求項２４に記載の製造方法。
  26. 前記積層体は、前記第１の犠牲層の対を複数含んでいる、請求項２４に記載の製造方法。
  27. 前記積層体が、複数の対の前記第１の犠牲層と、前記第１の犠牲層の対と同数の前記第２の犠牲層とを含んでおり、
    複数のゲート電極それぞれによるゲート長が等しくなるように複数の前記第２の犠牲層のそれぞれが等しい厚みを有するか、又は、複数のゲート電極のうち一部によるゲート長が複数のゲート電極のうち他によるゲート長と異なるように複数の前記第２の犠牲層のうち一部が複数の前記第２の犠牲層の他と異なる厚みを有する、請求項２５に記載の製造方法。
  28. 前記対となる前記第１の犠牲層に到達するように前記積層体に第３の穴を形成し、
    分離層を前記第３の穴に形成し、
    前記対となる前記第１の犠牲層に隣接するように前記分離層に第４の穴を形成し、
    前記第１の犠牲層のうち前記第４の穴により露出している部分を除去し、
    前記第１の犠牲層の除去された領域のそれぞれにキャパシタ用電極となる導電層を形成する、請求項２４乃至２７の何れか１項に記載の製造方法。
  29. 前記ソース電極、前記ドレイン電極の何れか一方の電極と、前記キャパシタ用電極の一つを接続するための導電層を形成する、請求項２８に記載の製造方法。
  30. 前記積層体が、前記半導体ピラーを囲み前記対の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層と、前記対となる前記第１の犠牲層と前記第２の犠牲層との間に設けられる絶縁層と、を含んでおり、
    前記第１の犠牲層及び前記絶縁層のうち、上下の前記キャパシタ用電極で挟まれる部分を除去し、
    前記第１の犠牲層及び前記絶縁層の除去された領域に、相変化膜、誘電体膜及び抵抗変化膜の何れかとなる材料を堆積させる、請求項２８又は２９に記載の製造方法。
  31. Ｐ型半導体ピラーとＮ型半導体ピラーとが平面視で離隔するように前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーとが軸方向に形成し得、前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含み、かつ前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記対を構成する一方の第１の犠牲層と他方の第１の犠牲層の間の高さにおいて平面視で前記第１の犠牲層と部分的に重ならないように設けられる第２の犠牲層を含む積層体を有する基板を用意し、
    前記第２の犠牲層に到達するように前記積層体に穴を形成し、
    前記第２の犠牲層を取り除き、
    前記第２の犠牲層を取り除くことにより露出する前記Ｐ型半導体ピラー及び前記Ｎ型半導体のそれぞれの領域を囲むようにゲート絶縁層を同時に形成し、
    それぞれ前記ゲート絶縁層を囲むようにゲート電極となる導電層を同時に堆積させる、製造方法。
  32. Ｐ型半導体ピラーとＮ型半導体ピラーと平面視で離隔するように前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーとが軸方向に形成し得、前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
    前記対となる第１の犠牲層の一方に到達するように前記積層体に穴を形成し、
    一方の前記第１の犠牲層を取り除き、
    一方の前記第１の犠牲層を取り除くことにより露出する前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーの領域をそれぞれ囲むようにドレイン電極となる導電層の対を同時に堆積させることにより、前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーのそれぞれの前記ドレイン電極と、両者を接続する部分とを同時に形成する、製造方法。
  33. Ｐ型半導体ピラーとＮ型半導体ピラーと平面視で離隔するように前記Ｐ型半導体ピラーと前記Ｎ型半導体ピラーとが軸方向に形成し得、前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーをそれぞれ囲み前記軸方向に離隔してなる第１の犠牲層の少なくとも一つの対を含む積層体を有する基板を用意し、
    前記対となる第１の犠牲層の一方に到達するように前記積層体に穴を形成し、
    一方の前記第１の犠牲層を取り除き、
    一方の前記第１の犠牲層を取り除くことにより露出する前記Ｐ型半導体ピラー及び前記Ｎ型半導体ピラーの領域をそれぞれ囲むように導電層を堆積し、その後、前記Ｐ型導体ピラーと前記Ｎ型半導体ピラーとの間の前記導電層を部分的に取り除くことにより、前記Ｐ型半導体ピラーに対するソース電極と前記Ｎ型半導体ピラーに対するソース電極とを形成する、製造方法。
JP2022575102A 2021-01-15 2021-11-22 半導体デバイス、集積回路及びその製造方法 Active JP7780764B2 (ja)

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