JP7828363B2 - 画素回路及びその駆動方法、表示装置 - Google Patents

Description

本開示の実施例は表示技術分野に関するがそれに限らず、特に画素回路及びその駆動方法、表示装置に関する。

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）と量子ドット発光ダイオード（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、ＱＬＥＤ）は能動発光表示デバイスであり、自律発光、広い視角、高いコントラスト比、低い電力消費、極めて高い応答速度、軽量化、湾曲可能、及び低コスト等の利点を有する。表示技術の継続的な発展に伴って、ＯＬＥＤ又はＱＬＥＤを発光デバイスとし、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）により信号制御を行うフレキシブルディスプレイ（Ｆｌｅｘｉｂｌｅ Ｄｉｓｐｌａｙ）は現在の表示分野の主な製品となっている。

以下は、本明細書に記載されるテーマに対する概要である。本概要は特許請求の範囲の保護範囲を限定するものではない。

本開示の実施例では画素回路を提供し、駆動サブ回路、第１リセットサブ回路、第２リセットサブ回路及び発光素子を含む。前記駆動サブ回路は、第１ノードの制御信号に応答して前記駆動サブ回路の第１極と第２極との間に駆動電流を産生するように設定される。前記第１リセットサブ回路は、第１発光制御信号線又は第２リセット制御信号線の信号に応答して、前記発光素子の陽極端に第１リセット信号を書き込むように設定される。前記第２リセットサブ回路は、第１リセット制御信号線の信号に応答して、前記駆動サブ回路の第１極又は第２極に第２リセット信号を書き込むように設定される。前記第２リセット信号は前記第１リセット信号より大きい。

幾つかの例示的な実施形態では、前記第２リセット信号の絶対値は前記駆動サブ回路の閾値電圧の１．５倍より大きい。

幾つかの例示的な実施形態では、前記第２リセット信号の振幅は０より大きい。

幾つかの例示的な実施形態では、該画素回路は書き込みサブ回路、補償サブ回路、第１発光制御サブ回路及び第２発光制御サブ回路を更に含む。前記書き込みサブ回路は、第２走査信号線の信号に応答して、第２ノードにデータ信号を書き込むように設定される。前記補償サブ回路は、第１走査信号線の信号に応答して、第３ノードの第１リセット信号又は第２リセット信号を第１ノードに書き込むように設定され、更に、前記第１走査信号線の信号に応答して、前記第１ノードに対して補償を行うように設定される。前記第１発光制御サブ回路は、前記第１発光制御信号線の信号に応答して、前記第２ノードに第１電源線の信号を提供するように設定される。前記第２発光制御サブ回路は、第２発光制御信号線の信号に応答して、第４ノードの第１リセット信号を第３ノードに書き込むように設定され、更に、前記第２発光制御信号線の信号に応答して、前記第３ノードと第４ノードとの間に駆動電流の通過を許容するように設定される。

幾つかの例示的な実施形態では、前記第２リセット信号は、前記第１電源線、前記第１発光制御信号線、前記第２発光制御信号線又は第３電源線のうちの少なくとも１つの信号線から由来する。

幾つかの例示的な実施形態では、前記第１リセット制御信号線の信号のパルス幅は前記第２走査信号線の信号のパルス幅とほぼ同じである。

幾つかの例示的な実施形態では、前記第１発光制御信号線の信号のパルスと前記第２発光制御信号線の信号のパルスとの差は１つ又は２つの時間ユニットであり、１つの前記時間ユニットは１行のサブ画素の走査時間である。

幾つかの例示的な実施形態では、前記第１リセットサブ回路は第１トランジスタを含み、前記第１トランジスタの制御極は前記第１発光制御信号線又は第２リセット制御信号線に接続され、前記第１トランジスタの第１極は第１リセット信号線に接続され、前記第１トランジスタの第２極は前記第４ノードに接続される。

幾つかの例示的な実施形態では、前記補償サブ回路は第２トランジスタと第１コンデンサを含む。前記第２トランジスタの制御極は前記第１走査信号線に接続され、前記第２トランジスタの第１極は第３ノードに接続され、前記第２トランジスタの第２極は前記第１ノードに接続される。前記第１コンデンサの一端は前記第１ノードに接続され、前記第１コンデンサの他端は前記第１電源線に接続される。

幾つかの例示的な実施形態では、前記駆動サブ回路は第３トランジスタを含み、前記第３トランジスタの制御極は前記第１ノードに接続され、前記第３トランジスタの第１極は第２ノードに接続され、前記第３トランジスタの第２極は前記第３ノードに接続される。

幾つかの例示的な実施形態では、前記書き込みサブ回路は第４トランジスタを含み、前記第４トランジスタの制御極は前記第２走査信号線に接続され、前記第４トランジスタの第１極はデータ信号線に接続され、前記第４トランジスタの第２極は前記第２ノードに接続される。

幾つかの例示的な実施形態では、前記第１発光制御サブ回路は第５トランジスタを含み、前記第５トランジスタの制御極は前記第１発光制御信号線に接続され、前記第５トランジスタの第１極は第１電源線に接続され、前記第５トランジスタの第２極は前記第２ノードに接続される。

幾つかの例示的な実施形態では、前記第２発光制御サブ回路は第６トランジスタを含み、前記第６トランジスタの制御極は前記第２発光制御信号線に接続され、前記第６トランジスタの第１極は第３ノードに接続され、前記第６トランジスタの第２極は前記第４ノードに接続される。

幾つかの例示的な実施形態では、前記第２リセットサブ回路は第７トランジスタを含み、前記第７トランジスタの制御極は前記第１リセット制御信号線に接続され、前記第７トランジスタの第１極は第２リセット信号線に接続され、前記第７トランジスタの第２極は前記第２ノード又は前記第３ノードに接続される。

幾つかの例示的な実施形態では、前記第１リセットサブ回路は第１トランジスタを含み、前記補償サブ回路は第２トランジスタと第１コンデンサを含み、前記駆動サブ回路は第３トランジスタを含み、前記書き込みサブ回路は第４トランジスタを含み、前記第１発光制御サブ回路は第５トランジスタを含み、前記第２発光制御サブ回路は第６トランジスタを含み、前記第２リセットサブ回路は第７トランジスタを含む。前記第１トランジスタの制御極は前記第１発光制御信号線又は第２リセット制御信号線に接続され、前記第１トランジスタの第１極は第１リセット信号線に接続され、前記第１トランジスタの第２極は前記第４ノードに接続される。前記第２トランジスタの制御極は前記第１走査信号線に接続され、前記第２トランジスタの第１極は第３ノードに接続され、前記第２トランジスタの第２極は前記第１ノードに接続される。前記第１コンデンサの一端は前記第１ノードに接続され、前記第１コンデンサの他端は前記第１電源線に接続される。前記第３トランジスタの制御極は前記第１ノードに接続され、前記第３トランジスタの第１極は第２ノードに接続され、前記第３トランジスタの第２極は前記第３ノードに接続される。前記第４トランジスタの制御極は前記第２走査信号線に接続され、前記第４トランジスタの第１極はデータ信号線に接続され、前記第４トランジスタの第２極は前記第２ノードに接続される。前記第５トランジスタの制御極は前記第１発光制御信号線に接続され、前記第５トランジスタの第１極は第１電源線に接続され、前記第５トランジスタの第２極は前記第２ノードに接続される。前記第６トランジスタの制御極は前記第２発光制御信号線に接続され、前記第６トランジスタの第１極は第３ノードに接続され、前記第６トランジスタの第２極は前記第４ノードに接続される。前記第７トランジスタの制御極は前記第１リセット制御信号線に接続され、前記第７トランジスタの第１極は第２リセット信号線に接続され、前記第７トランジスタの第２極は前記第２ノード又は前記第３ノードに接続される。

幾つかの例示的な実施形態では、前記第１トランジスタ、前記第２トランジスタ及び前記第７トランジスタのうちの少なくとも１つは第１タイプトランジスタであり、前記第３トランジスタ～前記第６トランジスタはいずれも第２タイプトランジスタであり、前記第１タイプトランジスタと前記第２タイプトランジスタのトランジスタタイプは異なる。

幾つかの例示的な実施形態では、前記第１タイプトランジスタはＮ型薄膜トランジスタであり、前記第２タイプトランジスタはＰ型薄膜トランジスタである。

幾つかの例示的な実施形態では、前記第１トランジスタ、前記第２トランジスタ及び前記第７トランジスタのうちの少なくとも１つはインジウムガリウム亜鉛酸化物薄膜トランジスタであり、前記第３トランジスタ～前記第６トランジスタはいずれも低温ポリシリコン薄膜トランジスタである。

本開示の実施例では表示装置を更に提供し、上記のいずれか１項に記載の画素回路を備える。

本開示の実施例では画素回路の駆動方法を更に提供し、上記の画素回路を駆動することに用いられる。前記画素回路は複数の走査周期を有する。１つの走査周期において、前記駆動方法は、第１リセットサブ回路が第１発光制御信号線又は第２リセット制御信号線の信号に応答して、発光素子の陽極端に第１リセット信号を書き込むリセットステップと、第２リセットサブ回路が第１リセット制御信号線の信号に応答して、駆動サブ回路の第１極又は第２極に第２リセット信号を書き込み、前記第２リセット信号が前記第１リセット信号より大きい再設定ステップと、駆動サブ回路が第１ノードの制御信号に応答して、前記駆動サブ回路の第１極と第２極との間に駆動電流を産生する発光ステップと、を含む。

図面及び詳細の説明を読んで理解した後、他の方面を理解できる。

図面は本開示の技術案に対する更なる理解を提供するためのものであって、明細書の一部となり、本開示の実施例とともに本開示の技術案を解釈するためのものであり、本開示の技術案を制限するためのものではない。図面における各部品の形状とサイズは、実際の比例を反映せず、本開示の内容を模式的に説明するためのものである。

関連技術における画素駆動回路の回路構造模式図である。 図１の画素駆動回路の１種の駆動方法における各ノードのタイミング図である。 図１の画素駆動回路の図２に示す駆動方法における第１ノード、第２ノード及び第３ノードのシミュレーションタイミング図である。 本開示による画素駆動回路の例示的な実施例の構造模式図である。 本開示による画素駆動回路の他の例示的な実施例の構造模式図である。 本開示による画素駆動回路の他の例示的な実施例の構造模式図である。 本開示による画素駆動回路の他の例示的な実施例の構造模式図である。 図７の画素駆動回路の１種の駆動方法における各ノードのタイミング図である。 図７の画素駆動回路の図８に示す駆動方法における第１ノード、第２ノード及び第３ノードのシミュレーションタイミング図である。 本開示による画素駆動回路の例示的な実施例の構造図である。 本開示による画素駆動回路の他の例示的な実施例の構造模式図である。 本開示による画素駆動回路の他の例示的な実施例の構造模式図である。 図１２の画素駆動回路の１種の駆動方法における各ノードのタイミング図である。 本開示による画素駆動回路の他の例示的な実施例の構造模式図である。 本開示による表示パネルの例示的な実施例における画素駆動回路のレイアウト図である。 本開示による表示パネルの他の例示的な実施例における画素駆動回路のレイアウト図である。 本開示による表示パネルの他の例示的な実施例における画素駆動回路のレイアウト図である。 本開示による表示パネルの例示的な実施例の一部の構造図である。 図１８における第１導電層の構造図である。 図１８における第２導電層の構造図である。 図１８における第２活性層の構造図である。 図１８における第３導電層の構造図である。 図１８における第４導電層の構造図である。 図１８における第１導電層、第２導電層及び第２活性層の構造図である。 図１８における第１導電層、第２導電層、第２活性層及び第３導電層の構造図である。 図１８における破線Ａに沿う部分の断面図である。 本開示の実施例による画素回路の構造模式図１である。 本開示の実施例による画素回路の構造模式図２である。 本開示の実施例による第１リセットサブ回路の構造模式図である。 本開示の実施例による補償サブ回路の構造模式図である。 本開示の実施例による駆動サブ回路の構造模式図である。 本開示の実施例による書き込みサブ回路の構造模式図である。 本開示の実施例による第１発光制御サブ回路の構造模式図である。 本開示の実施例による第２発光制御サブ回路の構造模式図である。 本開示の実施例による第２リセットサブ回路の構造模式図１である。 本開示の実施例による第２リセットサブ回路の構造模式図２である。 本開示の実施例による画素回路の等価回路図１である。 本開示の実施例による画素回路の等価回路図２である。 本開示の実施例による画素回路の等価回路図３である。 本開示の実施例による画素回路の等価回路図４である。 図３７ａ又は図３７ｂに示す画素回路の１つの走査周期における動作タイミング図である。 図３８ａ又は図３８ｂに示す画素回路の１つの走査周期における動作タイミング図である。 図３７ａに示す画素回路のリセットステップでのトランジスタ動作状態模式図である。 図３７ａに示す画素回路の再設定ステップでのトランジスタ動作状態模式図である。 図３７ａに示す画素回路のデータ書き込みステップでのトランジスタ動作状態模式図である。 図３７ａに示す画素回路の発光ステップでのトランジスタ動作状態模式図である。 本開示の実施例による画素回路の駆動方法のフローチャットである。 本開示の少なくとも１つの実施例による画素回路の構造図である。 本開示の少なくとも他の実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも１つの実施例による画素回路の回路図である。 本開示の図５０に示す画素回路の少なくとも１つの実施例の動作タイミング図である。 本開示の少なくとも他の実施例による画素回路の回路図である。 本開示の少なくとも更なる実施例による画素回路の回路図である。 本開示の少なくとも更なる実施例による画素回路の回路図である。 隣接する２行の画素回路と同一行のリセット電圧線との電気的接続の模式図である。 隣接する２列の画素回路と同一列のリセット電圧線との電気的接続の模式図である。 隣接行と隣接列の画素回路がリセット電圧線を共用する模式図である。 格子状に設置されるリセット電圧線と複数の画素回路との接続関係及び位置関係の模式図である。 本開示の少なくとも１つの実施例による表示装置の構造図である。 本開示の少なくとも他の実施例による表示装置の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 本開示の少なくとも更なる実施例による画素回路の回路図である。 図６８に示す画素回路の少なくとも１つの実施例の動作タイミング図である。 図６８に示す画素回路の少なくとも他の実施例の動作タイミング図である。 図６８に示す画素回路の少なくとも更なる実施例の動作タイミング図である。 本開示の少なくとも１つの実施例による画素回路の構造図である。 図７２に示す画素回路の少なくとも１つの実施例の動作タイミング図である。 図７２に示す画素回路の少なくとも他の実施例の動作タイミング図である。 本開示の少なくとも更なる実施例による画素回路の構造図である。 図７５に示す画素回路の少なくとも１つの実施例の動作タイミング図である。 本開示の少なくとも更なる実施例による表示装置の構造図である。 本開示の少なくとも更なる実施例による表示装置の構造図である。

以下では図面を参照しながら、例示的な実施例をより全面的に説明する。ただし、例示的な実施例は複数の形態で実施され得ており、ここでの説明に限られるとは理解すべきではない。逆に、これらの実施例の提供は本開示をより全面的で完全にし、例示的な実施例の発想を全面的に当業者に伝達する。図面における同一の符号は同一又は類似の構成を示すため、それらについての詳しい説明は省略される。

用語の「１つ」、「一」、「前記」は１つ又は複数の要素／組成部分／等の存在を示す。用語の「含む」、「有する」は開放的な含有を意味し、列挙される要素／組成部分等の以外、他の要素／組成部分／等も存在することを指す。

図１は関連技術における画素駆動回路の回路構造模式図である。該画素駆動回路は駆動トランジスタＴ３、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及びコンデンサＣを含み得る。駆動トランジスタＴ３は、ゲート電極が第１ノードＮ１に接続され、第１極が第２ノードＮ２に接続され、第２極が第３ノードＮ３に接続される。第４トランジスタＴ４は、第１極がデータ信号端Ｄａに接続され、第２極が第２ノードＮ２に接続され、ゲート電極がゲート電極駆動信号端Ｇ２に接続される。第５トランジスタＴ５は、第１極が第１電源端ＶＤＤに接続され、第２極が第２ノードＮ２に接続され、ゲート電極がイネーブル信号端ＥＭに接続される。第２トランジスタＴ２は、第１極が第１ノードＮ１に接続され、第２極が第３ノードＮ３に接続され、ゲート電極がゲート電極駆動信号端Ｇ１に接続される。第６トランジスタＴ６は、第１極が第３ノードＮ３に接続され、第２極が第７トランジスタＴ７の第１極に接続され、ゲート電極がイネーブル信号端ＥＭに接続される。第７トランジスタＴ７は、第２極が第２初期信号端Ｖｉｎｉｔ２に接続され、ゲート電極が第２リセット信号端Ｒｅ２に接続される。第１トランジスタＴ１は、第１極が第１ノードＮ１に接続され、第２極が第１初期信号端Ｖｉｎｉｔ１に接続され、ゲート電極が第１リセット信号端Ｒｅ１に接続される。コンデンサＣは第１電源端ＶＤＤと第１ノードＮ１との間に接続される。該画素駆動回路は１つの発光ユニットＯＬＥＤに接続され得ており、該発光ユニットＯＬＥＤの発光を駆動することに用いられ、発光ユニットＯＬＥＤは第６トランジスタＴ６の第２極と電源端ＶＳＳとの間に接続され得る。第１トランジスタＴ１と第２トランジスタＴ２はＮ型トランジスタであってもよい。例えば、第１トランジスタＴ１と第２トランジスタＴ２はＮ型金属酸化物トランジスタであってもよい。Ｎ型金属酸化物トランジスタは小さいリーク電流を有し、発光ステップにおいてノードＮが第１トランジスタＴ１と第２トランジスタＴ２により漏電することを回避することができる。同時に、駆動トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７はＰ型トランジスタであってもよい。例えば、駆動トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７はＰ型低温ポリシリコントランジスタであってもよい。低温ポリシリコントランジスタは高いキャリア移動度を有し、高解析度、高反応速度、高画素密度、高開口率の表示パネルの実現に寄与する。第１初期信号端と第２初期信号端は実際の状況に応じて同一又は異なる電圧信号を出力することができる。

図２は図１の画素駆動回路の１種の駆動方法における各ノードのタイミング図である。Ｇ１はゲート電極駆動信号端Ｇ１のタイミングを示し、Ｇ２はゲート電極駆動信号端Ｇ２のタイミングを示し、Ｒｅ１は第１リセット信号端Ｒｅ１のタイミングを示し、Ｒｅ２は第２リセット信号端Ｒｅ２のタイミングを示し、ＥＭはイネーブル信号端ＥＭのタイミングを示し、Ｄａはデータ信号端Ｄａのタイミングを示し、Ｎ１は第１ノードＮ１のタイミングを示す。該画素駆動回路の駆動方法は第１リセットステップｔ１、閾値補償ステップｔ２、第２リセットステップｔ３、発光ステップｔ４を含み得る。第１リセットステップｔ１では、第１リセット信号端Ｒｅ１は高レベル信号を出力し、第１トランジスタＴ１はターンオンし、第１初期信号端Ｖｉｎｉｔ１は第１ノードＮ１に初期信号を入力する。閾値補償ステップｔ２では、ゲート電極駆動信号端Ｇ１は高レベル信号を出力し、ゲート電極駆動信号端Ｇ２は低レベル信号を出力し、第４トランジスタＴ４、第２トランジスタＴ２はターンオンし、同時に、データ信号端Ｄａは駆動信号を出力してノードＮに電圧Ｖｄａｔａ＋Ｖｔｈを書き込み、Ｖｄａｔａは駆動信号の電圧であり、Ｖｔｈは駆動トランジスタＴ３の閾値電圧である。第２リセットステップｔ３では、第２リセット信号端Ｒｅ２は低レベル信号を出力し、第７トランジスタＴ７はターンオンし、第２初期信号端Ｖｉｎｉｔ２は第６トランジスタＴ６の第２極に初期信号を入力する。発光ステップｔ４では、イネーブル信号端ＥＭは低レベル信号を出力し、第６トランジスタＴ６、第５トランジスタＴ５はターンオンし、駆動トランジスタＴ３はコンデンサＣに蓄積される電圧Ｖｄａｔａ＋Ｖｔｈの作用により発光する。駆動トランジスタにより電流を出力する式はＩ＝（μＷＣｏｘ／２Ｌ）（Ｖｇｓ－Ｖｔｈ）２であり、式中、μはキャリア移動度であり、Ｃｏｘは単位面積でのゲート電極の静電容量であり、Ｗは駆動トランジスタのチャネルの幅であり、Ｌは駆動トランジスタのチャネルの長さであり、Ｖｇｓは駆動トランジスタのゲート電極とソース電極との電圧差であり、Ｖｔｈは駆動トランジスタの閾値電圧である。本開示の画素駆動回路では、駆動トランジスタの出力電流はＩ＝（μＷＣｏｘ／２Ｌ）（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ－Ｖｔｈ）^２である。該画素駆動回路は駆動トランジスタの閾値によるその出力電流への影響を回避することができる。

関連技術では、画素駆動回路における駆動トランジスタのゲート電極とソース電極との間に寄生コンデンサが存在し、画素駆動回路はリセットステップにおいて、駆動トランジスタのゲート電極電圧は初期電圧に初期化され、上記寄生コンデンサのカップリング作用により、駆動トランジスタのソース電極電圧も対応的に変化する。リセットステップにおいて異なるグレースケールをリセットする時、駆動トランジスタのゲート電極電圧の変化量は異なり、駆動トランジスタのソース電極電圧の変化量も異なり、それにより、リセットステップが完成した後に駆動トランジスタのＶｇｓ（ゲート電極とソース電極との電圧差）は異なる。図３は図１の画素駆動回路の図２に示す駆動方法における第１ノード、第２ノード及び第３ノードのシミュレーションタイミング図である。Ｎ１は第１ノードＮ１のタイミング図を示し、Ｎ２は第２ノードＮ２のタイミング図を示し、Ｎ３は第３ノードＮ３のタイミング図を示す。図３には具体的に図１に示す画素駆動回路の４種のデータ信号での各ノードのタイミング図を示し、図３におけるリセットステップｔ１では該４種のデータ信号での第１ノードＮ１をリセットする必要がある。本例示的な実施例では２種のデータ信号での各ノードのタイミングを説明する。図３に示すように、第１データ信号において、各ノードのタイミングは曲線Ｖｄａ１に示され、第２データ信号において、各ノードのタイミングは曲線Ｖｄａ２に示される。第１データ信号と第２データ信号の電圧は異なるため、リセットステップｔ１の前に、第１ノードＮ１の電圧は異なり、第３ノードＮ３の電圧も異なり、第２ノードの電圧はいずれも第１電源端ＶＤＤの電圧である。リセットステップｔ１では、第１ノードＮ１の２種のデータ信号での電圧はいずれも初期電圧にプルダウンされる。第１データ信号での第１ノードＮ１のプルダウン変化量は第２データ信号での第１ノードＮ１のプルダウン変化量より小さいため、第１データ信号での第２ノードのプルダウン変化量は第２データ信号での第２ノードＮ２のプルダウン変化量より小さい。即ち、リセットステップでは、第１データ信号での第２ノードＮ２の電圧は第２データ信号での第２ノードＮ２の電圧より小さく、それにより、異なるデータ信号において、駆動トランジスタのＶｇｓ（ゲート電極とソース電極との電圧差）は異なる。同時に、駆動トランジスタのＶｇｓはその閾値電圧に影響を与えるため、表示パネルには残像及びフリッカの問題が発生する。例えば、表示パネルは白黒画面から同一グレースケールの画面に変換する場合、白黒画面に対応する画素点における駆動トランジスタの閾値電圧は異なるため、同一グレースケールの画面に変換した後、前のフレームの白黒画面の所在する領域にはそれぞれ異なるグレースケールが表示し、即ち残像問題が発生する。

これに基づいて、本例示的な実施例では画素駆動回路を提供し、図４は本開示による画素駆動回路の例示的な実施例の構造模式図である。前記画素駆動回路は、駆動回路１、第１リセット回路２、第２リセット回路３を含み得る。駆動回路１は第１ノードＮ１と第２ノードＮ２に接続され、前記第１ノードＮ１と前記第２ノードＮ２との電圧差に基づいて駆動電流を出力することに用いられる。第１リセット回路２は前記第１ノードＮ１、第１初期信号端Ｖｉｎｉｔ１、第１リセット信号端Ｒｅ１に接続され、前記第１リセット信号端Ｒｅ１の信号に応答して前記第１初期信号端Ｖｉｎｉｔ１の信号を前記第１ノードＮ１に伝送することに用いられる。第２リセット回路３は前記第２ノードＮ２、第１電源端ＶＧＨに接続され、制御信号に応答して前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送することに用いられる。

本例示的な実施例では、画素駆動回路はリセットステップにおいて、第１リセット回路２を用いて前記第１初期信号端Ｖｉｎｉｔ１の信号を前記第１ノードＮ１に伝送するとともに、第２リセット回路３を用いて前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送する。それにより、異なるデータ信号においても、該画素駆動回路は駆動トランジスタのゲート電極とソース電極との電圧差を同一値にリセットすることができ、表示パネルの残像及びフリッカの問題を改善する。

本例示的な実施例では、図４に示すように、前記駆動回路１は更に第３ノードＮ３に接続され得る。前記駆動回路１は駆動トランジスタＴ３を含み得る。駆動トランジスタＴ３は、ゲート電極が前記第１ノードＮ１に接続され、第１極が前記第２ノードＮ２に接続され、第２極が前記第３ノードＮ３に接続される。駆動トランジスタＴ３はＰ型トランジスタであってもよい。例えば、駆動トランジスタＴ３はＰ型低温ポリシリコントランジスタであってもよい。駆動トランジスタＴ３は第１ノードＮ１と第２ノードＮ２との電圧差に基づいて第３ノードＮ３に駆動電流を入力してもよい。理解されるように、他の例示的な実施例では、駆動トランジスタＴ３はＮ型トランジスタであってもよい。駆動トランジスタＴ３はＮ型トランジスタである場合、駆動トランジスタは第１ノードＮ１と第２ノードＮ２との電圧差に基づいて第２ノードに駆動電流を入力してもよい。また、駆動回路１は複数の駆動トランジスタを更に含み得る。複数の駆動トランジスタは第２ノードと第３ノードとの間に並列接続され得る。

本例示的な実施例では、図４に示すように、前記第１リセット回路２は第１トランジスタＴ１を含み得る。第１トランジスタＴ１は、ゲート電極が前記第１リセット信号端Ｒｅ１に接続され、第１極が前記第１初期信号端Ｖｉｎｉｔ１に接続され、第２極が前記第１ノードＮ１に接続される。前記第２リセット回路３のターンオンレベルと前記第１リセット回路２のターンオンレベルとの極性は同じであってもよい。前記第２リセット回路３は前記第１リセット信号端Ｒｅ１に更に接続され得る。前記第２リセット回路３は、前記第１リセット信号端Ｒｅ１の信号に応答して前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送することに用いられ得る。図４に示すように、前記第２リセット回路３は第８トランジスタＴ８を含み得る。第８トランジスタＴ８は、ゲート電極が前記第１リセット信号端Ｒｅ１に接続され、第１極が前記第１電源端ＶＧＨに接続され、第２極が前記第２ノードＮ２に接続される。

なお、該画素駆動回路は閾値補償ステップにおいて駆動トランジスタＴ３をターンオンする必要があるため、第１初期信号端Ｖｉｎｉｔ１と第１電源端ＶＧＨとの電圧差Ｖｉｎｉｔ１－Ｖｇｈは駆動トランジスタＴ３の閾値電圧より小さくなければならず、Ｖｉｎｉｔ１は第１初期信号端の電圧であり、Ｖｇｈは第１電源端ＶＧＨの電圧である。また、他の例示的な実施例では、前記第２リセット回路３は制御信号に応答して他の信号端の信号を第２ノードに伝送して、第２ノードをリセットしてもよい。

本例示的な実施例では、第１トランジスタＴ１、第８トランジスタＴ８はいずれも酸化物トランジスタであってもよい。例えば、第１トランジスタＴ１、第８トランジスタＴ８の半導体材料は酸化インジウムガリウム亜鉛であってもよく、対応的に、第１トランジスタＴ１、第８トランジスタＴ８はＮ型トランジスタであってもよい。酸化物トランジスタは小さいターンオフリーク電流を有するため、第１ノードＮ１の第１トランジスタＴ１によるリーク電流を低減して、第２ノードＮ２の第８トランジスタＴ８によるリーク電流を低減することができる。

理解されるように、他の例示的な実施例では、前記第２リセット回路３のターンオンレベルと前記第１リセット回路２のターンオンレベルとの極性は逆であってもよい。例えば、図５は本開示による画素駆動回路の他の例示的な実施例の構造模式図である。前記第２リセット回路３は前記第２リセット信号端Ｒｅ２に更に接続され得る。前記第２リセット回路３は、前記２リセット信号端Ｒｅ２の信号に応答して前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送することに用いられ得る。前記第２リセット信号端Ｒｅ２の信号と前記第１リセット信号端Ｒｅ１の信号との極性は逆であってもよい。前記第１リセット回路２はＮ型の第１トランジスタＴ１を含み得る。第１トランジスタＴ１は、ゲート電極が前記第１リセット信号端Ｒｅ１に接続され、第１極が前記第１初期信号端Ｖｉｎｉｔ１に接続され、第２極が前記第１ノードＮ１に接続される。前記第２リセット回路３はＰ型の第８トランジスタＴ８を含み得る。第８トランジスタＴ８は、ゲート電極が前記第２リセット信号端Ｒｅ２に接続され、第１極が前記第１電源端ＶＧＨに接続され、第２極が前記第２ノードＮ２に接続される。

本例示的な実施例では、図６は本開示による画素駆動回路の他の例示的な実施例の構造模式図である。前記画素駆動回路は制御回路５、カップリング回路６を更に含み得る。制御回路５は第２電源端ＶＤＤ、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４、イネーブル信号端ＥＭに接続され、前記イネーブル信号端ＥＭの信号に応答して前記第２電源端ＶＤＤの信号を前記第２ノードＮ２に伝送すること、及び、前記イネーブル信号端ＥＭの信号に応答して前記第３ノードＮ３と前記第４ノードＮ４を連通することに用いられる。カップリング回路６は前記第２電源端ＶＤＤと前記第１ノードＮ１との間に接続される。

本例示的な実施例では、図６に示すように、前記画素駆動回路はデータ書き込み回路７、閾値補償回路８を更に含み得る。データ書き込み回路７は前記第２ノードＮ２、データ信号端Ｖｄａｔａ、第１ゲート電極駆動信号端Ｇ１に接続され、前記第１ゲート電極駆動信号端Ｇ１の信号に応答して前記データ信号端Ｖｄａｔａの信号を前記第２ノードＮ２に伝送することに用いられる。閾値補償回路８は前記第１ノードＮ１、第３ノードＮ３に接続され、制御信号に応答して前記第１ノードＮ１と前記第３ノードＮ３に接続されることに用いられる。データ書き込み回路７、閾値補償回路８は、閾値補償ステップにおいてターンオンして、第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込むことに用いられ、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタの閾値電圧である。理解されるように、他の例示的な実施例では、第１ノードＮ１への補償電圧の書き込みには他の方式もある。例えば、データ書き込み回路を前記第３ノードＮ３、データ信号端Ｖｄａｔａ、第１ゲート電極駆動信号端Ｇ１に接続してもよい。データ書き込み回路は、前記第１ゲート電極駆動信号端Ｇ１の信号に応答して前記データ信号端Ｖｄａｔａの信号を前記第３ノードＮ３に伝送することに用いられる。同時に、閾値補償回路８を前記第１ノードＮ１、第２ノードＮ２に接続してもよい。閾値補償回路８は、制御信号に応答して前記第１ノードＮ１と前記第２ノードＮ２に接続されることに用いられる。データ書き込み回路７、閾値補償回路８はターンオンする場合、該画素駆動回路は同様に第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込むことができる。

本例示的な実施例では、図６に示すように、前記第４ノードＮ４は発光ユニットＯＬＥＤに接続されることに用いられ得る。発光ユニットＯＬＥＤは発光ダイオードであってもよい。該発光ユニットＯＬＥＤの他の電極は第４電源端ＶＳＳに接続され得る。第４電源端ＶＳＳの電圧は第２電源端ＶＤＤの電圧より小さい。前記画素駆動回路は第３リセット回路４を更に含み得る。第３リセット回路４は前記第４ノードＮ４、第２初期信号端Ｖｉｎｉｔ２に接続され、制御信号に応じて前記第２初期信号端Ｖｉｎｉｔ２の信号を前記第４ノードＮ４に伝送することに用いられる。第４ノードＮ４への初期信号の書き込みは、発光ダイオード内部の発光界面における再結合していないキャリアを解消して、発光ダイオードの劣化を緩めることができる。

本例示的な実施例では、図６に示すように、前記制御回路５は第５トランジスタＴ５、第６トランジスタＴ６を含み得る。第５トランジスタＴ５は、ゲート電極が前記イネーブル信号端ＥＭに接続され、第１極が前記第２電源端ＶＤＤに接続され、第２極が前記第２ノードＮ２に接続される。第６トランジスタＴ６は、ゲート電極が前記イネーブル信号端ＥＭに接続され、第１極が前記第３ノードＮ３に接続され、第２極が前記第４ノードＮ４に接続される。前記カップリング回路６は第３コンデンサＣ３を含み得る。第３コンデンサＣ３は前記第２電源端ＶＤＤと前記第１ノードＮ１との間に接続される。

本例示的な実施例では、図６に示すように、前記閾値補償回路８のターンオンレベルと前記データ書き込み回路７のターンオンレベルとの極性は逆であってもよい。前記閾値補償回路８は第２ゲート電極駆動信号端Ｇ２に更に接続され得る。前記閾値補償回路８は、前記第２ゲート電極駆動信号端Ｇ２の信号に応答して前記第１ノードＮ１と前記第３ノードＮ３に接続されることに用いられる。前記第１ゲート電極駆動信号端Ｇ１の信号と前記第２ゲート電極駆動信号端Ｇ２の信号との極性は逆であってもよい。前記データ書き込み回路７は第４トランジスタＴ４を含み得る。第４トランジスタＴ４は、ゲート電極が前記第１ゲート電極駆動信号端Ｇ１に接続され、第１極が前記データ信号端Ｖｄａｔａに接続され、第２極が前記第２ノードＮ２に接続される。前記閾値補償回路８は第２トランジスタＴ２を含み得る。第２トランジスタＴ２は、ゲート電極が前記第２ゲート電極駆動信号端Ｇ２に接続され、第１極が前記第１ノードＮ１に接続され、第２極が前記第３ノードＮ３に接続される。第４トランジスタＴ４はＰ型トランジスタであってもよい。例えば、第４トランジスタＴ４はＰ型低温ポリシリコントランジスタであってもよい。低温ポリシリコントランジスタは高いキャリア移動度を有し、第４トランジスタＴ４の応答速度を高めることができる。前記第２トランジスタＴ２は酸化物トランジスタであってもよい。第２トランジスタＴ２の半導体材料は酸化インジウムガリウム亜鉛であってもよい。第２トランジスタＴ２を酸化物トランジスタとして設置することにより、該画素駆動回路の発光ノードの第１ノードＮ１での第２トランジスタによるリーク電流を低減することができる。

理解されるように、他の例示的な実施例では、第４トランジスタＴ４と第２トランジスタＴ２の両方はＮ型トランジスタ又はＰ型トランジスタであってもよく、対応的に、第４トランジスタＴ４と第２トランジスタＴ２は同一のゲート電極駆動信号端を共用してもよい。

本例示的な実施例では、図６に示すように、前記第３リセット回路４は第３リセット信号端Ｒｅ３に更に接続され得る。前記第３リセット回路４は、前記第３リセット信号端Ｒｅ３の信号に応答して前記第２初期信号端Ｖｉｎｉｔ２の信号を前記第４ノードＮ４に伝送することに用いられ得る。前記第３リセット回路４は第７トランジスタＴ７を含み得る。第７トランジスタＴ７は、ゲート電極が前記第３リセット信号端Ｒｅ３に接続され、第１極が前記第２初期信号端Ｖｉｎｉｔ２に接続され、第２極が前記第４ノードＮ４に接続される。第７トランジスタＴ７はＰ型トランジスタであってもよい。例えば、第７トランジスタＴ７はＰ型低温ポリシリコントランジスタであってもよい。低温ポリシリコントランジスタは高いキャリア移動度を有するため、第７トランジスタＴ７は速い応答速度を有する。

本例示的な実施例では、図６に示すように、第８トランジスタＴ８の第１極と第５トランジスタＴ５の第１極はそれぞれ異なる電源端に接続される。理解されるように、他の例示的な実施例では、図７は本開示による画素駆動回路の他の例示的な実施例の構造模式図である。第８トランジスタＴ８の第１極と第５トランジスタＴ５の第１極は同一の電源端に接続され得ており、即ち、前記第２電源端ＶＤＤは前記第１電源端ＶＧＨを共用してもよい。

図８は図７の画素駆動回路の１種の駆動方法における各ノードのタイミング図である。Ｇ１は第１ゲート電極駆動信号端のタイミングを示し、Ｇ２は第２ゲート電極駆動信号端のタイミングを示し、Ｒｅ１は第１リセット信号端のタイミングを示し、Ｒｅ３は第３リセット信号端のタイミングを示し、ＥＭはイネーブル信号端のタイミングを示す。該画素駆動回路の駆動方法はリセットステップｔ１、閾値補償ステップｔ２、緩衝ステップｔ３、発光ステップｔ４の４つのステップを含み得る。リセットステップｔ１では、イネーブル信号端ＥＭ、第１リセット信号端Ｒｅ１及び第１ゲート電極駆動信号端は高レベル信号を出力し、第２ゲート電極駆動信号端Ｇ２及び第３リセット信号端Ｒｅ３は低レベル信号を出力し、第１トランジスタＴ１、第７トランジスタＴ７及び第８トランジスタＴ８はターンオンし、第１初期信号端Ｖｉｎｉｔ１は第１ノードＮ１に第１初期信号を入力し、第１電源端ＶＤＤは第２ノードＮ２に電源信号を入力し、第２初期信号端Ｖｉｎｉｔ２は第４ノードＮ４に第２初期信号を入力し、第１初期信号と第２初期信号の電圧は同じ又は異なってもよい。閾値補償ステップｔ２では、イネーブル信号端ＥＭ、第２ゲート電極駆動信号端Ｇ２及び第３リセット信号端は高レベル信号を出力し、第１リセット信号端Ｒｅ１及び第１ゲート電極駆動信号端Ｇ１は低レベル信号を出力し、第２トランジスタＴ２及び第４トランジスタＴ４はターンオンし、データ信号端Ｖｄａｔａは第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込み、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタの閾値電圧である。緩衝ステップｔ３では、イネーブル信号端ＥＭ、第３リセット信号端Ｒｅ３及び第１ゲート電極駆動信号端Ｇ１は高レベル信号を出力し、第２ゲート電極駆動信号端Ｇ２及び第１リセット信号端Ｒｅ１は低レベル信号を出力し、すべてのトランジスタはターンオフする。発光ステップｔ４では、第３リセット信号端Ｒｅ３及び第１ゲート電極駆動信号端Ｇ１は高レベル信号を出力し、イネーブル信号端ＥＭ、第２ゲート電極駆動信号端Ｇ２及び第１リセット信号端Ｒｅ１は低レベル信号を出力し、第５トランジスタＴ５及び第６トランジスタＴ６はターンオンし、駆動トランジスタＴ３は第３コンデンサＣ３に蓄積される電圧Ｖｄａｔａ＋Ｖｔｈの作用により発光する。理解されるように、他の例示的な実施例では、該駆動方法は緩衝ステップを含まなくてもよく、第１トランジスタＴ１と第７トランジスタＴ７は異なるステップにおいてターンオンしてもよい。閾値補償ステップｔ２では、第１ゲート電極駆動信号端Ｇ１の有効レベル（低レベル）時間長は第２ゲート電極駆動信号端Ｇ２の有効レベル（高レベル）時間長より小さくてもよい。該閾値補償ステップｔ２では、第１ゲート電極駆動信号端Ｇ１は１行の画素駆動回路を走査でき、第２ゲート電極駆動信号端Ｇ２は複数行の画素駆動回路、例えば２行の画素駆動回路を順次走査できる。

図９は図７の画素駆動回路の図８に示す駆動方法における第７ノード、第２ノード及び第９ノードのシミュレーションタイミング図である。Ｎ１は第１ノードＮ１のタイミング図を示し、Ｎ２は第２ノードＮ２のタイミング図を示し、Ｎ３は第９ノードＮ３のタイミング図を示す。図３には具体的に図１に示す画素駆動回路の４種のデータ信号での各ノードのタイミング図を示し、図３におけるリセットステップｔ１では該４種のデータ信号での第１ノードＮ１をリセットする必要がある。本例示的な実施例では２種のデータ信号での各ノードのタイミングを説明する。図９に示すように、第１データ信号において、各ノードのタイミングは曲線Ｖｄａ１に示され、第２データ信号において、各ノードのタイミングは曲線Ｖｄａ２に示される。図９に示すように、第１データ信号と第２データ信号の電圧は異なるため、リセットステップｔ１の前に、第１ノードＮ１の電圧は異なり、第３ノードＮ３の電圧も異なり、第２ノードの電圧はいずれも第１電源端ＶＤＤの電圧である。リセットステップｔ１では、第１ノードＮ１の２種のデータ信号での電圧はいずれも第１初期信号の電圧にプルダウンされ、同時に、第２ノードＮ２の電圧も第１電源端ＶＤＤの電圧に初期化される。それにより、リセットステップが終了する時、第１データ信号での駆動トランジスタのゲート電極とソース電極との電圧差は第２データ信号での駆動トランジスタのゲート電極とソース電極との電圧差に等しく、それにより該画素駆動回路は異なるデータ信号での駆動トランジスタのゲート電極とソース電極との電圧差の異なりによる残像問題を改善できる。

本例示的な実施例では画素駆動回路の駆動方法を更に提供し、上記画素駆動回路を駆動することに用いられ、前記方法は下記内容を含む。
リセットステップでは、前記第１リセット回路２を用いて第１初期信号端Ｖｉｎｉｔ１の信号を第１ノードＮ１に伝送するとともに、前記第２リセット回路３を用いて前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送する。該画素駆動方法については上記内容において詳しく説明したため、ここでは繰り返して説明しない。

本例示的な実施例では表示パネルを更に提供し、該表示パネルは上記の画素駆動回路を備え得る。該表示パネルは携帯電話、タブレット、テレビ等の表示装置に適用され得る。

図１に示すように、関連技術では、第１ノードＮ１とゲート電極駆動信号端Ｇ１との間に寄生コンデンサを有する。図２に示すように、閾値補償ステップｔ２が終了する時、ゲート電極駆動信号端Ｇ１の信号は高レベルから低レベルに変更し、該寄生コンデンサのカップリング作用により、第１ノードＮ１の電圧はゲート電極駆動信号端Ｇ１によりプルダウンされ、それによりデータ信号端の最大電圧は０グレースケール（黒画面）を実現できず、換言すれば、０グレースケールの正常表示にはデータ信号端から提供されるより大きい電圧信号が必要である。

これに基づいて、本例示的な実施例では画素駆動回路を提供する。図１０は本開示による画素駆動回路の例示的な実施例の構造図である。前記画素駆動回路は駆動トランジスタＴ３、データ書き込み回路７、閾値補償回路８、第１コンデンサＣ１、第２コンデンサＣ２を含み得る。駆動トランジスタＴ３は、ゲート電極が第１ノードＮ１に接続され、第１極が第２ノードＮ２に接続され、第２極が第３ノードＮ３に接続される。データ書き込み回路７は前記第２ノードＮ２、データ信号端Ｖｄａｔａに接続され、第１ゲート電極駆動信号端Ｇ１の信号に応答して前記データ信号端Ｖｄａｔａの信号を前記第２ノードＮ２に伝送することに用いられる。閾値補償回路８は前記第１ノードＮ１、第３ノードＮ３、第２ゲート電極駆動信号端Ｇ２に接続され、前記第２ゲート電極駆動信号端Ｇ２の信号に応答して前記第１ノードＮ１と前記第３ノードＮ３を連通することに用いられる。第１コンデンサＣ１は前記第１ノードＮ１と前記第１ゲート電極駆動信号端Ｇ１との間に接続される。第２コンデンサＣ２は前記第１ノードＮ１と前記第２ゲート電極駆動信号端Ｇ２との間に接続される。前記データ書き込み回路７のターンオンレベルは低レベルであり、前記閾値補償回路８のターンオンレベルは高レベルであり、且つ前記第１コンデンサＣ１の静電容量値は前記第２コンデンサＣ２の静電容量値より大きい。

本例示的な実施例では、閾値補償ステップでは、第１ゲート電極駆動信号端Ｇ１は低レベル信号を出力し、第２ゲート電極駆動信号端Ｇ２は高レベル信号を出力してもよい。それにより、第１ノードＮ１への補償電圧Ｖｄａｔａ＋Ｖｔｈの書き込みを実現する。Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタＴ３の閾値電圧である。閾値補償ステップが終了した後、第１ゲート電極駆動信号端Ｇ１の信号は低レベルから高レベルに変更し、第１コンデンサＣ１のカップリング作用により、第１ノードＮ１は第１ゲート電極駆動信号端Ｇ１によりプルアップされる。第２ゲート電極駆動信号端Ｇ２の信号は高レベルから低レベルに変更し、第２コンデンサＣ２のカップリング作用により、第１ノードＮ１は第２ゲート電極駆動信号端Ｇ２によりプルダウンされる。第１コンデンサＣ１の静電容量値は第２コンデンサＣ２の静電容量値より大きいため、第１ノードＮ１は全体的にプルアップされる。それにより、該画素駆動回路に対応して設置されるソース電極駆動回路はデータ信号端に小さい電圧信号を提供するだけで、該画素駆動回路の極限グレースケール（最小グレースケール又は最大グレースケール）の表示を実現できる。即ち、該画素駆動回路が適用される表示パネルは小さい消費電力を有する。

本例示的な実施例では、駆動トランジスタＴ３はＰ型トランジスタであってもよい。例えば、駆動トランジスタはＰ型低温ポリシリコントランジスタであってもよい。駆動トランジスタＴ３はＰ型トランジスタである場合、第１ノードＮ１の電圧が大きければ大きいほど、駆動トランジスタＴ３の出力電流は小さくなる。即ち、該画素駆動回路は０グレースケールにおいてソース電極駆動回路が出力するデータ信号電圧を低減することができる。理解されるように、他の例示的な実施例では、駆動トランジスタＴ３はＮ型トランジスタであってもよい。駆動トランジスタＴ３はＮ型トランジスタである場合、第１ノードＮ１の電圧が大きければ大きいほど、駆動トランジスタＴ３の出力電流は大きくなる。即ち、該画素駆動回路は最大グレースケールにおいてソース電極駆動回路が出力するデータ信号電圧を低減することができる。

本例示的な実施例では、前記第１コンデンサＣ１の静電容量値はＣ１であり、前記第２コンデンサＣ２の静電容量値はＣ２であり、Ｃ１／Ｃ２は１．５以上且つ４以下であってもよく、例えば、Ｃ１／Ｃ２は１．５、２、２．３、２．５、３、３．５、４であってもよい。Ｃ１／Ｃ２の値が大きければ大きいほど、第１ノードＮ１がプルアップされる効果は明確になる。

上記の表のように、Ｖｄａｔａ－Ｌ０は０グレースケールでの各色のサブ画素に必要なデータ信号の電圧を示し、ΔＶはソース電極駆動回路の最大出力電圧と０グレースケールでの必要な最大データ信号の電圧との差を示し、ソース電極駆動回路の最大出力電圧は６．８９Ｖである。Ｃ１／Ｃ２が１．３５、１．７３、２．０５、２．３であることに対応する複数セットのデータは同一の設計構造（Ｃ１／Ｃ２が異なる以外、他の構造が同じである）での複数セットのデータである。Ｃ１／Ｃ２が２．２であることに対応するデータは他の設計構造でのデータである。該表から分かるように、同一の設計構造において、Ｃ１／Ｃ２が大きければ大きいほど、第１ノードＮ１がプルアップされる効果は明確になり、０グレースケールでの必要なデータ信号の電圧は小さくなる。

本例示的な実施例では、図１０に示すように、前記データ書き込み回路７はＰ型の第４トランジスタＴ４を含み得る。例えば、第４トランジスタＴ４はＰ型の低温ポリシリコントランジスタであってもよい。第４トランジスタＴ４は、ゲート電極が前記第１ゲート電極駆動信号端Ｇ１に接続され、第１極が前記第２ノーＮ２に接続され、第２極が前記データ信号端Ｖｄａｔａに接続される。前記閾値補償回路８はＮ型の第２トランジスタＴ２を含み得る。例えば、第２トランジスタＴ２はＮ型の酸化物トランジスタであってもよい。該酸化物トランジスタの半導体材料は酸化インジウムガリウム亜鉛であってもよい。第２トランジスタＴ２は、ゲート電極が前記第２ゲート電極駆動信号端Ｇ２に接続され、第１極が前記第１ノードＮ１に接続され、第２極が前記第３ノードＮ３に接続される。

本例示的な実施例では、図１１は本開示による画素駆動回路の他の例示的な実施例の構造模式図である。前記画素駆動回路は制御回路５、カップリング回路６を更に含み得る。制御回路５は第２電源端ＶＤＤ、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４、イネーブル信号端ＥＭに接続され得る。制御回路５は、前記イネーブル信号端ＥＭの信号に応答して前記第２電源端ＶＤＤの信号を前記第２ノードＮ２に伝送すること、及び、前記イネーブル信号端ＥＭの信号に応答して前記第３ノードＮ３と前記第４ノードＮ４を連通することに用いられ得る。カップリング回路６は前記第１ノードＮ１と前記第２電源端ＶＤＤとの間に接続され得る。理解されるように、他の例示的な実施例では、制御回路５は、前記イネーブル信号端ＥＭの信号に応答して前記第２電源端ＶＤＤの信号を前記第３ノードＮ３に伝送すること、及び、前記イネーブル信号端ＥＭの信号に応答して前記第２ノードＮ２と前記第４ノードＮ４を連通することに更に用いられ得る。

本例示的な実施例では、図１１に示すように、前記画素駆動回路は第１リセット回路２を更に含み得る。第１リセット回路２は前記第１ノードＮ１、第１初期信号端Ｖｉｎｉｔ１及び第１リセット信号端Ｒｅ１に接続され得る。第１リセット回路２は、前記第１リセット信号端Ｒｅ１の信号に応答して前記第１初期信号端Ｖｉｎｉｔ１の信号を前記第１ノードＮ１に伝送することに用いられ得る。

本例示的な実施例では、図１１に示すように、前記第４ノードＮ４は発光ユニットＯＬＥＤに接続されることに用いられ得る。前記画素駆動回路は第３リセット回路４を更に含み得る。第３リセット回路４は前記第４ノードＮ４、第２初期信号端Ｖｉｎｉｔ２及び第３リセット信号端Ｒｅ３に接続される。第３リセット回路４は、前記第３リセット信号端Ｒｅ３の信号に応答して前記第２初期信号端Ｖｉｎｉｔ２の信号を前記第４ノードＮ４に伝送することに用いられ得る。発光ユニットＯＬＥＤの他端は第３電源端ＶＳＳに接続され得る。発光ユニットＯＬＥＤは発光ダイオードであってもよい。第４ノードＮ４への初期信号の書き込みは、発光ダイオード内部の発光界面における再結合していないキャリアを解消して、発光ダイオードの劣化を緩めることができる。

本例示的な実施例では、図１１に示すように、前記カップリング回路６は第３コンデンサＣ３を含み得る。第３コンデンサＣ３は前記第１ノードＮ１と前記第２電源端ＶＤＤとの間に接続される。前記第３コンデンサＣ３の静電容量値は前記第１コンデンサＣ１の静電容量値より大きくてもよく、且つ前記第３コンデンサＣ３の静電容量値は前記第２コンデンサＣ２の静電容量値より大きくてもよい。第３コンデンサＣ３を大きい静電容量値に設定することにより、第３コンデンサＣ３の電荷蓄積能力を高めて、発光ステップの最大継続時間長を増加することができる。前記制御回路５は第５トランジスタＴ５、第６トランジスタＴ６を含み得る。第５トランジスタＴ５は、ゲート電極が前記イネーブル信号端ＥＭに接続され、第１極が前記第２電源端ＶＤＤに接続され、第２極が前記第２ノードＮ２に接続される。第６トランジスタＴ６は、ゲート電極が前記イネーブル信号端ＥＭに接続され、第１極が前記第３ノードＮ３に接続され、第２極が前記第４ノードＮ４に接続される。前記第１リセット回路２は第１トランジスタＴ１を含み得る。第１トランジスタＴ１は、ゲート電極が前記第１リセット信号端Ｒｅ１に接続され、第１極が前記第１初期信号端Ｖｉｎｉｔ１、第２極が前記第１ノードＮ１に接続される。前記第３リセット回路４は第７トランジスタＴ７を含み得る。第７トランジスタＴ７は、ゲート電極が前記第３リセット信号端Ｒｅ３に接続され、第１極が前記第２初期信号端Ｖｉｎｉｔ２に接続され、第２極が前記第４ノードＮ４に接続される。第１トランジスタＴ１と第２トランジスタＴ２はＮ型トランジスタであってもよい。該Ｎ型トランジスタの半導体材料は酸化インジウムガリウム亜鉛であってもよい。酸化物トランジスタは小さいターンオフリーク電流を有し、発光ステップにおける第１ノードＮ１の第１トランジスタＴ１と第２トランジスタＴ２によるリーク電流を低減することができる。第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７はＰ型トランジスタであってもよい。例えば、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７はＰ型低温ポリシリコントランジスタであってもよい。低温ポリシリコントランジスタは高いキャリア移動度を有し、高解析度、高反応速度、高画素密度、高開口率の表示パネルの実現に寄与する。

図１２は本開示による画素駆動回路の他の例示的な実施例の構造模式図である。前記画素駆動回路は第２リセット回路３を更に含み得る。第２リセット回路３は前記第２ノードＮ２、第１電源端ＶＧＨに接続され得る。第２リセット回路３は、制御信号に応じて前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送することに用いられ得る。本例示的な実施例では、第１リセット回路のターンオンレベルと第３リセット回路のターンオンレベルとの極性は逆であってもよい。第１リセット信号端Ｒｅ１の信号と第３リセット信号端Ｒｅ３との極性は逆であってもよい。前記第２リセット回路３のターンオンレベルと前記第１リセット回路２のターンオンレベルとの極性は逆であってもよい。前記第２リセット回路３は前記第３リセット信号端Ｒｅ３に更に接続され得る。前記第２リセット回路３は、前記第３リセット信号端Ｒｅ３の信号に応答して前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送することに用いられ得る。

本例示的な実施例では、画素駆動回路における駆動トランジスタのゲート電極とソース電極との間に寄生コンデンサが存在し、画素駆動回路はリセットステップにおいて、駆動トランジスタのゲート電極電圧は初期電圧に初期化され、上記寄生コンデンサのカップリング作用により、駆動トランジスタのソース電極電圧も対応的に変化する。リセットステップにおいて異なるグレースケールをリセットするとき、駆動トランジスタのゲート電極電圧の変化量は異なり、駆動トランジスタのソース電極電圧の変化量も異なり、それにより、リセットステップが完成した後に駆動トランジスタのＶｇｓ（ゲート電極とソース電極との電圧差）は異なる。同時に、駆動トランジスタのＶｇｓはその閾値電圧に影響を与えるため、表示パネルには残像問題が発生する。例えば、表示パネルは白黒画面から同一グレースケールの画面に変換する場合、白黒画面に対応する画素点における駆動トランジスタの閾値電圧は異なるため、同一グレースケールの画面に変換した後、前のフレームの白黒画面の所在する領域にはそれぞれ異なるグレースケールが表示し、即ち残像問題が発生する。本例示的な実施例では、画素駆動回路はリセットステップにおいて、第１リセット回路２を用いて前記第１初期信号端Ｖｉｎｉｔ１の信号を前記第１ノードＮ１に伝送するとともに、第２リセット回路３を用いて前記第１電源端ＶＧＨの信号を前記第２ノードＮ２に伝送する。それにより、異なるデータ信号においても、該画素駆動回路は駆動トランジスタのゲート電極とソース電極との電圧差を同一値にリセットすることができ、表示パネルの残像問題を改善する。

本例示的な実施例では、前記第２リセット回路３は第８トランジスタＴ８を含み得る。第８トランジスタＴ８は、ゲート電極が前記第３リセット信号端Ｒｅ３に接続され、第１極が前記第１電源端ＶＧＨに接続され、第２極が前記第２ノードＮ２に接続される。第８トランジスタＴ８はＰ型トランジスタであってもよい。理解されるように、他の例示的な実施例では、第２リセット回路のターンオンレベルと第１リセット回路のターンオンレベルとの極性は同じであってもよい。第２リセット回路は第１リセット信号端に接続され得る。第２リセット回路は、第１リセット信号端の信号に応答して第１電源端ＶＧＨの信号を第２ノードに伝送することに用いられ得る。対応的に、第８トランジスタはＮ型トランジスタであってもよく、該Ｎ型トランジスタの半導体材料は酸化インジウムガリウム亜鉛であってもよい。前記第１電源端ＶＧＨは前記第２電源端ＶＤＤを共用してもよく、例えば、第２リセット回路は第２電源端ＶＤＤに接続され得る。

図１３は図１２の画素駆動回路の１種の駆動方法における各ノードのタイミング図である。Ｇ１は第１ゲート電極駆動信号端のタイミングを示し、Ｇ２は第２ゲート電極駆動信号端のタイミングを示し、Ｒｅ１は第１リセット信号端のタイミングを示し、Ｒｅ３は第３リセット信号端のタイミングを示し、ＥＭはイネーブル信号端のタイミングを示す。該画素駆動回路の駆動方法はリセットステップｔ１、閾値補償ステップｔ２、緩衝ステップｔ３、発光ステップｔ４の４つのステップを含み得る。リセットステップｔ１では、イネーブル信号端ＥＭ、第１リセット信号端Ｒｅ１及び第１ゲート電極駆動信号端は高レベル信号を出力し、第２ゲート電極駆動信号端Ｇ２及び第３リセット信号端Ｒｅ３は低レベル信号を出力し、第１トランジスタＴ１、第７トランジスタＴ７及び第８トランジスタＴ８はターンオンし、第１初期信号端Ｖｉｎｉｔ１は第１ノードＮ１に第１初期信号を入力し、第１電源端ＶＤＤは第２ノードＮ２に電源信号を入力し、第２初期信号端Ｖｉｎｉｔ２は第４ノードＮ４に第２初期信号を入力し、第１初期信号と第２初期信号の電圧は同じ又は異なってもよい。閾値補償ステップｔ２では、イネーブル信号端ＥＭ、第２ゲート電極駆動信号端Ｇ２及び第３リセット信号端は高レベル信号を出力し、第１リセット信号端Ｒｅ１は低レベル信号を出力し、閾値補償ステップｔ２の少なくとも一部の時間帯では第１ゲート電極駆動信号端Ｇ１は低レベル信号を出力し、第２トランジスタＴ２及び第４トランジスタＴ４はターンオンし、データ信号端Ｖｄａｔａは第１ノードＮ１に補償電圧Ｖｄａｔａ＋Ｖｔｈを書き込み、Ｖｄａｔａはデータ信号端の電圧であり、Ｖｔｈは駆動トランジスタの閾値電圧である。緩衝ステップｔ３では、イネーブル信号端ＥＭ、第３リセット信号端Ｒｅ３及び第１ゲート電極駆動信号端Ｇ１は高レベル信号を出力し、第２ゲート電極駆動信号端Ｇ２及び第１リセット信号端Ｒｅ１は低レベル信号を出力し、すべてのトランジスタはターンオフする。発光ステップｔ４では、第３リセット信号端Ｒｅ３及び第１ゲート電極駆動信号端Ｇ１は高レベル信号を出力し、イネーブル信号端ＥＭ、第２ゲート電極駆動信号端Ｇ２及び第１リセット信号端Ｒｅ１は低レベル信号を出力し、第５トランジスタＴ５及び第６トランジスタＴ６はターンオンし、駆動トランジスタＴ３はコンデンサＣに蓄積される電圧Ｖｄａｔａ＋Ｖｔｈの作用により発光する。本例示的な実施例では、閾値補償ステップｔ２では、第１ゲート電極駆動信号端Ｇ１の有効レベル（低レベル）時間長は第２ゲート電極駆動信号端Ｇ２の有効レベル（高レベル）時間長より小さくてもよい。該閾値補償ステップｔ２では、第１ゲート電極駆動信号端Ｇ１は１行の画素駆動回路を走査でき、第２ゲート電極駆動信号端Ｇ２は複数行の画素駆動回路を順次走査でき、例えば、第２ゲート電極駆動信号端Ｇ２は２行の画素駆動回路を順次走査できる。理解されるように、他の例示的な実施例では、該駆動方法は緩衝ステップを含まなくてもよく、第１トランジスタＴ１と第７トランジスタＴ７は異なるステップにおいてターンオンしてもよい。第１ゲート電極駆動信号端Ｇ１の有効レベル（低レベル）時間長は第２ゲート電極駆動信号端Ｇ２の有効レベル（高レベル）時間長に等しくてもよい。

図１４は本開示による画素駆動回路の他の例示的な実施例の構造模式図である。該画素駆動回路は第４コンデンサＣ４を更に含み得る。第４コンデンサＣ４の第１電極は第２ノードＮ２に接続され得る。該画素駆動回路は発光ステップにおいて、第２電源端ＶＤＤが第４コンデンサＣ４に充電でき、リセットステップの開始時点において、第４コンデンサＣ４が第２ノードＮ２の高レベルを維持できる。それにより、該構成はリセットステップでの第１電源端ＶＧＨから第２ノードＮ２への高レベル信号の書き込み速度を速めることができる。第４コンデンサＣ４の第２電極は第５ノードＮ５に接続され得る。第５ノードＮ５の等電位導電部が閾値補償ステップの前又は開始段階においてプルダウン動作を有する場合、第５ノードＮ５は第２ノードＮ２に対してプルダウン作用を有し、それにより表示パネルの異なる位置での第２ノードＮ２の電圧には差異が存在する。例えば、第５ノードＮ５の等電位導電部は第１ゲート電極駆動信号端Ｇ１を提供するための第１ゲート線であってもよい。第１ゲート線は第２ノードＮ２の等電位導電部と部分的に重なってもよい。それにより、第１ゲート線の一部の構造は第４コンデンサＣ４の第２電極の形成に用いられ得る。第１ゲート線は閾値補償ステップの開始段階において高レベルから低レベルに変更し、第１ゲート線は第２ノードＮ２の電圧をプルダウンする。本例示的な実施例では、第２ノードＮ２の等電位導電部と第１ゲート線との重なる面積をできるだけ減少することにより、第１ゲート線による第２ノードＮ２に対するプルダウン作用を低減することができる。第４コンデンサＣ４の静電容量値Ｃ４は第２コンデンサＣ２の静電容量値より小さくてもよく、第４コンデンサＣ４は０．５ｆＦ～４ｆＦ、例えば０．５ｆＦ、２ｆＦ、４ｆＦであってもよい。第４コンデンサＣ４の静電容量値Ｃ４は更に第１コンデンサＣ１の静電容量値の半分より小さくてもよく、例えば、第４コンデンサＣ４の静電容量値Ｃ４は第１コンデンサＣ１の静電容量値の１／３、１／４、１／５等であってもよい。

本例示的な実施例では、図１２と図１４に示すように、該画素駆動回路は閾値補償ステップにおいて駆動トランジスタＴ３をターンオンする必要があるため、第１初期信号端Ｖｉｎｉｔ１と第１電源端ＶＧＨとの電圧差Ｖｉｎｉｔ１－Ｖｇｈは駆動トランジスタＴ３の閾値電圧Ｖｔｈより小さくなければならず、Ｖｉｎｉｔ１は第１初期信号端の電圧であり、Ｖｇｈは第１電源端ＶＧＨの電圧である。Ｖｉｎｉｔ１は－２～－６Ｖ、例えば－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ等であってもよい。Ｖｉｎｉｔ１－Ｖｇｈはａ＊Ｖｔｈより小さくてもよく、ａは２～７、例えば２、４、６、７であってもよく、Ｖｔｈは－２～－５Ｖ、例えば－２Ｖ、－３Ｖ、－５Ｖ等であってもよい。Ｖｇｈは１．５倍のＶｔｈより大きくてもよく、例えば、ＶｇｈはＶｔｈの１．６倍、１．８倍、２倍等であってもよい。

図１５は本開示による表示パネルの例示的な実施例における画素駆動回路のレイアウト図である。隣接する２列の画素回路は同一列に延伸する第１電源線ＶＧＨに接続され得る。該第１電源線ＶＧＨは画素駆動回路に第１電源端を提供することに用いられ、且つ該第１電源線ＶＧＨは上記隣接する２列の画素駆動回路の間に位置してもよい。図１５に示すように、配線のために、同一の画素行において、隣接する列の２つの画素回路はミラー対称に設置してもよい。

図１６は本開示による表示パネルの他の例示的な実施例における画素駆動回路のレイアウト図である。隣接する２行の画素回路は同一行に延伸する第１電源線ＶＧＨに接続され得る。該第１電源線ＶＧＨは画素駆動回路に第１電源端を提供することに用いられ、且つ該第１電源線ＶＧＨは上記隣接する２行の画素駆動回路の間に位置してもよい。図１６に示すように、配線のために、同一の画素行において、隣接する列の２つの画素回路はミラー対称に設置してもよい。

図１７は本開示による表示パネルの他の例示的な実施例における画素駆動回路のレイアウト図である。該表示パネルはアレイに配列される複数の画素駆動回路Ｐ、複数本の第１電源線ＶＧＨ１１、ＶＧＨ１２、ＶＧＨ２１、ＶＧＨ２２を備え得る。第１電源線ＶＧＨ１１、ＶＧＨ１２、ＶＧＨ２１、ＶＧＨ２２はいずれも第１電源端の提供に用いられ得る。図１７に示すように、第１電源線ＶＧＨ１１、ＶＧＨ１２は列方向に沿って延伸し、第１電源線ＶＧＨ２１、ＶＧＨ２２は行方向に沿って延伸する。隣接する２行の画素回路は同一行に延伸する第１電源線に接続され得る。該第１電源線ＶＧＨは上記隣接する２行の画素駆動回路の間に位置してもよい。列方向に沿って延伸する第１電源線はそれと交差する、行方向に沿って延伸する複数本の第１電源線に接続されてもよく、それにより複数本の電源線は格子構造を形成できる。列方向に沿って延伸する第１電源線は赤色画素駆動回路の所在する領域内に位置してもよい。また、配線のために、同一の画素行において、隣接する列の２つの画素回路はミラー対称に設置してもよい。

本例示的な実施例では画素駆動回路の駆動方法を更に提供し、上記画素駆動回路を駆動することに用いられ、前記方法は、
前記イネーブル信号端ＥＭ、第１リセット信号端Ｒｅ１及び第１ゲート電極駆動信号端Ｇ１に高レベル信号を入力し、前記第２ゲート電極駆動信号端Ｇ２及び第３リセット信号端Ｒｅ３に低レベル信号を入力するリセットステップと、
前記イネーブル信号端ＥＭ、第２ゲート電極駆動信号端Ｇ２及び第３リセット信号端Ｒｅ３に高レベル信号を入力し、前記第１リセット信号端Ｒｅ１及び第１ゲート電極駆動信号端Ｇ１に低レベル信号を入力する閾値補償ステップと、
前記第３リセット信号端Ｒｅ３及び第１ゲート電極駆動信号端Ｇ１に高レベル信号を入力し、前記イネーブル信号端ＥＭ、第２ゲート電極駆動信号端Ｇ２及び第１リセット信号端Ｒｅ１に低レベル信号を入力する発光ステップと、を含む。

該駆動方法については上記内容において詳しく説明したため、ここでは繰り返して説明しない。

本例示的な実施例では表示パネルを更に提供し、前記表示パネルは上記の画素駆動回路を備え得る。該表示パネルは携帯電話、タブレット、テレビ等の表示装置に適用され得る。該表示パネルにおける画素駆動回路は図１０に示される。該表示パネルは順次に積層設置されるベース基板、第１導電層、第２導電層、第２活性層、第３導電層、第４導電層を含み得る。上記積層構造の間には絶縁層が更に設置され得る。図１８～図２５に示すように、図１８は本開示による表示パネルの例示的な実施例の一部の構造図であり、図１９は図１８における第１導電層の構造図であり、図２０は図１８における第２導電層の構造図であり、図２１は図１８における第２活性層の構造図であり、図２２は図１８における第３導電層の構造図であり、図２３は図１８における第４導電層の構造図であり、図２４は図１８における第１導電層、第２導電層及び第２活性層の構造図であり、図２５は図１８における第１導電層、第２導電層、第２活性層及び第３導電層の構造図である。

図１８、図１９、図２４に示すように、第１導電層は第１導電部１１及び第１ゲート線Ｇ１を含み得る。前記第１導電部１１は前記駆動トランジスタＴ３のゲート電極の形成に用いられ得る。前記第１ゲート線Ｇ１の前記ベース基板での正投影は第１方向Ｘに沿って延伸してもよい。第１ゲート線Ｇ１は第４トランジスタＴ４のゲート電極に接続され得ており、例えば、第１ゲート線Ｇ１の一部の構造は第４トランジスタＴ４のゲート電極の形成に用いられ得る。

図１８、図２０、図２４に示すように、前記第２導電層は第２ゲート線２Ｇ２を含み得る。前記第２ゲート線２Ｇ２の前記ベース基板での正投影は前記第１方向Ｘに沿って延伸してもよい。第２ゲート線２Ｇ２は第２トランジスタのゲート電極に接続され得ており、例えば、第２ゲート線２Ｇ２の一部の構造は第２トランジスタのボトムゲートの形成に用いられ得る。

図１８、図２１、図２４に示すように、前記第２活性層は第１活性部７１、第２活性部７２及び第３活性部７３を含み得る。前記第２活性部７２は前記第１活性部７１と前記第３活性部７３との間に接続される。前記第１活性部７１は前記第２トランジスタＴ２のチャネル領域の形成に用いられ得る。前記第２ゲート線２Ｇ２の前記ベース基板での正投影は前記第１活性部７１の前記ベース基板での正投影を覆うことができる。第２活性層の材料は酸化インジウムガリウム亜鉛であってもよい。

図１８、図２２、図２５に示すように、前記第３導電層は第３ゲート線３Ｇ２を含み得る。前記第３ゲート線３Ｇ２の前記ベース基板での正投影は前記第１方向Ｘに沿って延伸してもよい。前記第３ゲート線３Ｇ２の前記ベース基板での正投影は前記第１活性部７１の前記ベース基板での正投影を覆うことができる。第３ゲート線３Ｇ２の一部の構造は第２トランジスタのトップゲートの形成に用いられ得る。該表示パネルは第３導電部をマスクとして第２活性層に対して導体化処理を行ってもよい。即ち、第２活性層の第３導電層により覆われる領域はトランジスタのチャネル領域を形成し、第２活性層の第３導電層により覆われていない領域は導体構造を形成する。

図１８、図２３に示すように、前記第４導電層は接続部４１を含み得る。前記接続部４１はビアＨ１により前記第１導電部１１に接続され、ビアＨ２により前記第３活性部７３に接続され得る。

図２６は図１８における破線Ａに沿う部分の断面図である。該表示パネルは第１絶縁層９２、第２絶縁層９３、第３絶縁層９４及び誘電層９５を更に含み得る。ベース基板９１、第１導電層、第１絶縁層９２、第２導電層、第２絶縁層９３、第２活性層、第３絶縁層９４、第３導電層、誘電層９５及び第４導電層は順次に積層設置される。第１絶縁層９２、第２絶縁層９３及び第３絶縁層９４は酸化シリコン層を含み得る。誘電層９５は窒化シリコン層を含み得る。第４導電層の材料は金属材料を含み得ており、例えば、モリブデン、アルミニウム、銅、チタン、ニオブのうちの１つ又は合金、或いはモリブデン／チタン合金又は積層等であってもよく、又はチタン／アルミニウム／チタン積層であってもよい。第１導電層、第２導電層及び第３導電層の材料はモリブデン、アルミニウム、銅、チタン、ニオブのうちの１つ又は合金、或いはモリブデン／チタン合金又は積層等であってもよい。

図１８～図２６に示すように、前記第１ゲート線Ｇ１は第１延伸部Ｇ１１を含み得る。前記第１延伸部Ｇ１１の前記ベース基板での正投影は前記第３活性部７３の前記ベース基板での正投影と重なってもよい。前記第１延伸部Ｇ１１は第１コンデンサＣ１の第１電極の形成に用いられ得る。前記第３活性部７３は前記第１コンデンサＣ１の第２電極の形成に用いられ得る。前記第２ゲート線２Ｇ２は第２延伸部２Ｇ２２を含み得る。前記第２延伸部２Ｇ２２の前記ベース基板での正投影は前記第２活性部７２の前記ベース基板での正投影と重なってもよく、且つ前記第３ゲート線３Ｇ２の前記ベース基板での正投影は前記第２活性部７２の前記ベース基板での正投影の側に位置し、即ち第３ゲート線３Ｇ２の前記ベース基板での正投影と第２活性部７２の前記ベース基板での正投影は重ならない。例えば、図１８に示すように、前記第３ゲート線３Ｇ２の前記ベース基板での正投影は、前記第２活性部７２の前記ベース基板での正投影の第２方向Ｙにおける側に位置してもよい。第２方向Ｙは第１方向Ｘと交差してもよく、例えば、第２方向Ｙは第１方向Ｘに垂直してもよい。前記第２延伸部２Ｇ２２は第２コンデンサＣ２の一部の第１電極の形成に用いられ得る。前記第２活性部７２は前記第２コンデンサＣ２の一部の第２電極の形成に用いられ得る。前記第３ゲート線３Ｇ２は第３延伸部３Ｇ２３を含み得る。前記接続部４１は第４延伸部４１４を含み得る。前記第３延伸部３Ｇ２３の前記ベース基板での正投影は前記第４延伸部４１４の前記ベース基板での正投影と重なってもよい。前記第３延伸部３Ｇ２３は前記第２コンデンサＣ２の一部の第１電極の形成に用いられ得る。前記第４延伸部４１４は前記第２コンデンサＣ２の一部の第２電極の形成に用いられ得る。前記第３活性部７３の前記ベース基板での正投影の前記第１方向Ｘにおけるサイズは、前記第２活性部７２の前記ベース基板での正投影の前記第１方向Ｘにおけるサイズより大きくてもよい。該構成は第１コンデンサＣ１の静電容量値を増加できる。本例示的な実施例では第３活性部７３のベース基板での正投影の前記第１方向Ｘにおけるサイズを調節することにより、第１コンデンサの静電容量値を調節できる。第３活性部７３のベース基板での正投影の前記第１方向Ｘにおけるサイズは５ｕｍ～２０ｕｍ、例えば、５ｕｍ、９．７ｕｍ、１２ｕｍ、１５．５５ｕｍ、５０ｕｍであってもよい。また、本例示的な実施例では第１絶縁層９２、第２絶縁層９３の第３活性部７３での厚さを調節することにより、第１コンデンサＣ１の静電容量値を調節できる。例えば、本例示的な実施例では第３活性部７３での第１絶縁層９２及び／又は第２絶縁層９３の厚さを低減することにより、第１コンデンサＣ１の静電容量値を増加することができる。本例示的な実施例では第４延伸部４１４のベース基板での正投影の第１方向Ｘにおけるサイズを調節することにより、第２コンデンサの静電容量値を調節できる。第４延伸部４１４のベース基板での正投影の第１方向Ｘにおけるサイズが小さくければ小さいほど、第２コンデンサの静電容量値は小さくなる。第４延伸部４１４のベース基板での正投影の第１方向におけるサイズは２ｕｍ～４ｕｍ、例えば、４ｕｍ、３．７ｕｍ、３．５ｕｍ、２．９５ｕｍ、２．２ｕｍ、２ｕｍであってもよい。また、本例示的な実施例では第２延伸部２Ｇ２２のベース基板での正投影の第２方向Ｙにおけるサイズを調節することにより、第２コンデンサの静電容量値を調節できる。第２延伸部２Ｇ２２のベース基板での正投影の第２方向Ｙにおけるサイズが小さくければ小さいほど、第２コンデンサの静電容量値は小さくなる。

なお、図１８、図２６に示すように、第４延伸部４１４の所在する領域において、第３ゲート線３Ｇ２のベース基板での正投影は第２ゲート線２Ｇ２のベース基板での正投影を覆う。該領域における第２ゲート線２Ｇ２のベース基板での正投影は第４延伸部４１４のベース基板での正投影と重なるが、第３ゲート線３Ｇ２の遮断作用のため、該領域における第２ゲート線２Ｇ２のベース基板での正投影の面積の変更は第２コンデンサの静電容量値に影響を与えない。同様に、第１延伸部Ｇ１１の所在する領域において、第３活性部７３のベース基板での正投影は接続部４１のベース基板での正投影を覆う。該領域における接続部４１のベース基板での正投影は第１延伸部Ｇ１１のベース基板での正投影と重なるが、第３活性部７３の遮断作用のため、該領域における接続部４１のベース基板での正投影の面積の変更は第１コンデンサの静電容量値に影響を与えない。

図２７～図４５は本開示による画素駆動回路の他のセットの例示的な実施例の説明図である。

本開示の実施例では、トランジスタとは、少なくともゲート電極、ドレイン電極及びソース電極の３つの端子を含む素子を指す。トランジスタはドレイン電極（ドレイン電極端子、ドレイン領域又はドレイン電極）とソース電極（ソース電極端子、ソース領域又はソース電極）との間にチャネル領域を有し、電流はドレイン電極、チャネル領域及びソース電極を流れることができる。なお、本明細書において、チャネル領域とは電流が主に流れる領域を指す。

当業者が理解できるように、本開示のすべての実施例に採用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ或いは他の性質が同じのデバイスであってもよい。本明細書において、第１極はドレイン電極、第２極はソース電極であってもよく、又は、第１極はソース電極、第２極はドレイン電極であってもよい。極性が反対であるトランジスタを使用する場合、又は回路における作業中の電流方向が変更する場合等に、「ソース電極」と「ドレイン電極」の機能は互いに変換する場合がある。従って、本明細書において、「ソース電極」と「ドレイン電極」は互いに変換してもよい。

本明細書において、「接続」は構成要素が或る電気的作用を有する素子を介して接続される場合を含む。「或る電気的作用を有する素子」は特に制限されず、接続される構成要素間での電気信号の送受信を行えればよい。「或る電気的作用を有する素子」の例は、電極と配線だけでなく、トランジスタ等のスイッチ素子、抵抗器、インダクタ、コンデンサ、及び他の様々な機能を備える素子等も含む。

図２７と図２８は本開示の例示的な実施例による２種の画素回路の構造模式図である。図２７と図２８に示すように、本開示の実施例による画素回路は駆動サブ回路、第１リセットサブ回路、第２リセットサブ回路及び発光素子を含む。
駆動サブ回路はそれぞれ第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３に接続され、第１ノードＮ１の制御信号に応答して、第２ノードＮ２と第３ノードＮ３との間に駆動電流を産生するように設定され、
第１リセットサブ回路はそれぞれ第１リセット信号線ＩＮＩＴ１及び発光素子の陽極端に接続され、更に第１発光制御信号線ＥＭ１又は第２リセット制御信号線Ｒｅｓｅｔ２に接続され、第１発光制御信号線ＥＭ１又は第２リセット制御信号線Ｒｅｓｅｔ２の信号に応答して、発光素子の陽極端に第１リセット信号線ＩＮＩＴ１による第１リセット信号を書き込むように設定され、
第２リセットサブ回路はそれぞれ第１リセット制御信号線Ｒｅｓｅｔ１及び第２リセット信号線ＩＮＩＴ２に接続され、更に第２ノードＮ２又は第３ノードＮ３に接続され、第１リセット制御信号線Ｒｅｓｅｔ１の信号に応答して、駆動サブ回路の第１極又は第２極に第２リセット信号線ＩＮＩＴ２による第２リセット信号を書き込むように設定され、第２リセット信号は第１リセット信号より大きい。

幾つかの例示的な実施形態では、第２リセット信号の絶対値は駆動サブ回路の閾値電圧の１．５倍より大きい。

幾つかの例示的な実施形態では、第２リセット信号の振幅は０より大きい。

例示的に、第２リセット信号は一般的に４～１０Ｖのリセット電圧であり、第１リセット信号は一般的に－２Ｖ～－６Ｖのリセット電圧であり、駆動サブ回路の閾値電圧は一般的に－５Ｖ～－２Ｖであり、選択肢として、駆動サブ回路の閾値電圧は－３Ｖであってもよい。

幾つかの例示的な実施形態では、図２７と図２８に示すように、前記画素回路は書き込みサブ回路、補償サブ回路、第１発光制御サブ回路及び第２発光制御サブ回路を更に含む。
書き込みサブ回路はそれぞれ第２走査信号線Ｇ２、データ信号線Ｄａｔａ及び第２ノードＮ２に接続され、第２走査信号線Ｇ２の信号に応答して、第２ノードＮ２にデータ信号線Ｄａｔａのデータ信号を書き込むように設定される。
補償サブ回路はそれぞれ第１電源線ＶＤＤ、第１走査信号線Ｇ１、第１ノードＮ１及び第３ノードＮ３に接続され、第１走査信号線Ｇ１の信号に応答して、第３ノードＮ３の第１リセット信号又は第２リセット信号を第１ノードＮ１に書き込むように設定され、更に、第１走査信号線Ｇ１の信号に応答して、第１ノードＮ１に対して補償を行うように設定される。
第１発光制御サブ回路はそれぞれ第１発光制御信号線ＥＭ１、第１電源線ＶＤＤ及び第２ノードＮ２に接続され、第１発光制御信号線ＥＭ１の信号に応答して、第２ノードＮ２に第１電源線ＶＤＤの信号を提供するように設定される。
第２発光制御サブ回路はそれぞれ第２発光制御信号線ＥＭ２、第３ノードＮ３及び第４ノードＮ４に接続され、第２発光制御信号線ＥＭ２の信号に応答して、第４ノードＮ４の第１リセット信号を第３ノードＮ３に書き込むように設定され、更に、第２発光制御信号線ＥＭ２の信号に応答して、第３ノードＮ３と第４ノードＮ４との間に駆動電流の通過を許容するように設定される。

幾つかの例示的な実施形態では、第２リセットサブ回路が第２ノードＮ２に第２リセット信号を書き込む場合、駆動サブ回路は更に、第１ノードＮ１の制御信号に応答して、第２ノードＮ２の第２リセット信号を第３ノードＮ３に書き込むように設定される。

幾つかの例示的な実施形態では、図２７と図２８に示すように、発光素子の一端は第４ノードＮ４に接続され、発光素子の他端は第２電源線ＶＳＳに接続される。

幾つかの例示的な実施形態では、図２９に示すように、第１リセットサブ回路は第１トランジスタＴ１を含む。
第１トランジスタＴ１の制御極は第１発光制御信号線ＥＭ１又は第２リセット制御信号線Ｒｅｓｅｔ２（図示せず）に接続され、第１トランジスタＴ１の第１極は第１リセット信号線ＩＮＩＴ１に接続され、第１トランジスタＴ１の第２極は第４ノードＮ４に接続される。

図２９には第１リセットサブ回路の例示的な構造を示す。当業者が容易に理解するように、第１リセットサブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３０に示すように、補償サブ回路は第２トランジスタＴ２及び第１コンデンサＣ１を含む。
第２トランジスタＴ２の制御極は前記第１走査信号線Ｇ１に接続され、第２トランジスタＴ２の第１極は第３ノードＮ３に接続され、第２トランジスタＴ２の第２極は第１ノードＮ１に接続される。
第１コンデンサＣ１の一端は第１ノードＮ１に接続され、第１コンデンサＣ１の他端は第１電源線ＶＤＤに接続される。

図３０には補償サブ回路の例示的な構造を示す。当業者が容易に理解するように、補償サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３１に示すように、駆動サブ回路は第３トランジスタＴ３を含む。
第３トランジスタＴ３の制御極は第１ノードＮ１に接続され、第３トランジスタＴ３の第１極は第２ノードＮ２に接続され、第３トランジスタＴ３の第２極は第３ノードＮ３に接続される。

図３１には駆動サブ回路の例示的な構造を示す。当業者が容易に理解するように、駆動サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３２に示すように、書き込みサブ回路は第４トランジスタＴ４を含む。
第４トランジスタＴ４の制御極は第２走査信号線Ｇ２に接続され、第４トランジスタＴ４の第１極はデータ信号線Ｄａｔａに接続され、第４トランジスタＴ４の第２極は第２ノードＮ２に接続される。

図３２には書き込みサブ回路の例示的な構造を示す。当業者が容易に理解するように、書き込みサブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３３に示すように、第１発光制御サブ回路は第５トランジスタＴ５を含む。
第５トランジスタＴ５の制御極は第１発光制御信号線ＥＭ１に接続され、第５トランジスタＴ５の第１極は第１電源線ＶＤＤに接続され、第５トランジスタＴ５の第２極は第２ノードＮ２に接続される。

図３３には第１発光制御サブ回路の例示的な構造を示す。当業者が容易に理解するように、第１発光制御サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３４に示すように、第２発光制御サブ回路は第６トランジスタＴ６を含む。
第６トランジスタＴ６の制御極は第２発光制御信号線ＥＭ２に接続され、第６トランジスタＴ６の第１極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続される。

図３４には第２発光制御サブ回路の例示的な構造を示す。当業者が容易に理解するように、第２発光制御サブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３５に示すように、第２リセットサブ回路は第７トランジスタＴ７を含む。
第７トランジスタＴ７の制御極はリセット制御信号線Ｒｅｓｅｔに接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第２ノードＮ２に接続される。

幾つかの例示的な実施形態では、図３６に示すように、第２リセットサブ回路は第７トランジスタＴ７を含む。
第７トランジスタＴ７の制御極はリセット制御信号線Ｒｅｓｅｔに接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第３ノードＮ３に接続される。

図３５と図３６には第２リセットサブ回路の２種の例示的な構造を示す。当業者が容易に理解するように、第２リセットサブ回路の実現形態はこれに限らず、その機能を実現できればよい。

幾つかの例示的な実施形態では、図３７ａ又は図３７ｂに示すように、第１リセットサブ回路は第１トランジスタＴ１を含み、補償サブ回路は第２トランジスタＴ２と第１コンデンサＣ１を含み、駆動サブ回路は第３トランジスタＴ３を含み、書き込みサブ回路は第４トランジスタＴ４を含み、第１発光制御サブ回路は第５トランジスタＴ５を含み、第２発光制御サブ回路は第６トランジスタＴ６を含み、第２リセットサブ回路は第７トランジスタＴ７を含む。
第１トランジスタＴ１の制御極は第１発光制御信号線ＥＭ１に接続され、第１トランジスタＴ１の第１極は第１リセット信号線ＩＮＩＴ１に接続され、第１トランジスタＴ１の第２極は第４ノードＮ４に接続される。
第２トランジスタＴ２の制御極は第１走査信号線Ｇ１に接続され、第２トランジスタＴ２の第１極は第３ノードＮ３に接続され、第２トランジスタＴ２の第２極は第１ノードＮ１に接続される。
第１コンデンサＣ１の一端は第１ノードＮ１に接続され、第１コンデンサＣ１の他端は第１電源線ＶＤＤに接続される。
第３トランジスタＴ３の制御極は第１ノードＮ１に接続され、第３トランジスタＴ３の第１極は第２ノードＮ２に接続され、第３トランジスタＴ３の第２極は第３ノードＮ３に接続される。
第４トランジスタＴ４の制御極は第２走査信号線Ｇ２に接続され、第４トランジスタＴ４の第１極はデータ信号線Ｄａｔａに接続され、第４トランジスタＴ４の第２極は第２ノードＮ２に接続される。
第５トランジスタＴ５の制御極は第１発光制御信号線ＥＭ１に接続され、第５トランジスタＴ５の第１極は第１電源線ＶＤＤに接続され、第５トランジスタＴ５の第２極は第２ノードＮ２に接続される。
第６トランジスタＴ６の制御極は第２発光制御信号線ＥＭ２に接続され、第６トランジスタＴ６の第１極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続される。
第７トランジスタＴ７の制御極は第１リセット制御信号線Ｒｅｓｅｔ１に接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第２ノードＮ２又は第３ノードＮ３に接続される。

図３７ａと図３７ｂには第１リセットサブ回路、補償サブ回路、駆動サブ回路、書き込みサブ回路、第１発光制御サブ回路、第２発光制御サブ回路、第２リセットサブ回路の２種の例示的な構造を示す。当業者が容易に理解するように、上記の各サブ回路の実現形態はこれに限らず、それぞれの機能を実現できればよい。本開示の画素回路におけるトランジスタの数が少ないため、画素回路の占める空間は少なく、表示装置の画素解析度を高める。

幾つかの例示的な実施形態では、第２リセット信号線ＩＮＩＴ２と、第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２又は第３電源線のうちの少なくとも１つのものとは同一の電圧線であってもよい。第３電源線は第３電源電圧を提供し、第３電源電圧は第１リセット信号線ＩＮＩＴ１による第１リセット電圧より大きい。

幾つかの例示的な実施形態では、リセット制御信号線Ｒｅｓｅｔの信号のパルス幅は第２走査信号線Ｇ２の信号のパルス幅とほぼ同じである。

幾つかの例示的な実施形態では、第１発光制御信号線ＥＭ１の信号のパルスと第２発光制御信号線ＥＭ２の信号のパルスとの差は１つ又は２つの時間ユニットｈであり、１つの時間ユニットｈは１行のサブ画素の走査時間である。

幾つかの例示的な実施形態では、図３８ａ又は図３８ｂに示すように、第１リセットサブ回路は第１トランジスタＴ１を含み、補償サブ回路は第２トランジスタＴ２と第１コンデンサＣ１を含み、駆動サブ回路は第３トランジスタＴ３を含み、書き込みサブ回路は第４トランジスタＴ４を含み、第１発光制御サブ回路は第５トランジスタＴ５を含み、第２発光制御サブ回路は第６トランジスタＴ６を含み、第２リセットサブ回路は第７トランジスタＴ７を含む。
第１トランジスタＴ１の制御極は第２リセット制御信号線Ｒｅｓｅｔ２に接続され、第１トランジスタＴ１の第１極は第１リセット信号線ＩＮＩＴ１に接続され、第１トランジスタＴ１の第２極は第４ノードＮ４に接続される。
第２トランジスタＴ２の制御極は第１走査信号線Ｇ１に接続され、第２トランジスタＴ２の第１極は第３ノードＮ３に接続され、第２トランジスタＴ２の第２極は第１ノードＮ１に接続される。
第１コンデンサＣ１の一端は第１ノードＮ１に接続され、第１コンデンサＣ１の他端は第１電源線ＶＤＤに接続される。
第３トランジスタＴ３の制御極は第１ノードＮ１に接続され、第３トランジスタＴ３の第１極は第２ノードＮ２に接続され、第３トランジスタＴ３の第２極は第３ノードＮ３に接続される。
第４トランジスタＴ４の制御極は第２走査信号線Ｇ２に接続され、第４トランジスタＴ４の第１極はデータ信号線Ｄａｔａに接続され、第４トランジスタＴ４の第２極は第２ノードＮ２に接続される。
第５トランジスタＴ５の制御極は第１発光制御信号線ＥＭ１に接続され、第５トランジスタＴ５の第１極は第１電源線ＶＤＤに接続され、第５トランジスタＴ５の第２極は第２ノードＮ２に接続される。
第６トランジスタＴ６の制御極は第２発光制御信号線ＥＭ２に接続され、第６トランジスタＴ６の第１極は第３ノードＮ３に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続される。
第７トランジスタＴ７の制御極は第１リセット制御信号線Ｒｅｓｅｔ１に接続され、第７トランジスタＴ７の第１極は第２リセット信号線ＩＮＩＴ２に接続され、第７トランジスタＴ７の第２極は第２ノードＮ２又は第３ノードＮ３に接続される。

図３８ａと図３８ｂには第１リセットサブ回路、補償サブ回路、駆動サブ回路、書き込みサブ回路、第１発光制御サブ回路、第２発光制御サブ回路、第２リセットサブ回路の他の２種の例示的な構造を示す。当業者が容易に理解するように、上記の各サブ回路の実現形態はこれに限らず、それぞれの機能を実現できればよい。

幾つかの例示的な実施形態では、発光素子ＥＬは有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）であってもよく、ミニ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ）、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ）、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、ＱＬＥＤ）等の他のタイプの発光ダイオードであってもよい。実際の応用では、発光素子ＥＬの構造は実際の応用環境に応じて設計して決定する必要があり、ここでは限定しない。以下では、発光素子ＥＬが有機発光ダイオードであることを例として説明する。

幾つかの例示的な実施形態では、第１トランジスタＴ１、第２トランジスタＴ２及び第７トランジスタＴ７のうちの少なくとも１つは第１タイプトランジスタであり、第１タイプトランジスタはＮ型トランジスタ又はＰ型トランジスタを含む。第３トランジスタＴ３～第６トランジスタＴ６はいずれも第２タイプトランジスタであり、第２タイプトランジスタはＰ型トランジスタ又はＮ型トランジスタを含み、且つ第２タイプトランジスタと第１タイプトランジスタとのトランジスタタイプは異なる。即ち、第１タイプトランジスタがＮ型トランジスタである場合、第２タイプトランジスタはＰ型トランジスタであり、第１タイプトランジスタがＰ型トランジスタである場合、第２タイプトランジスタはＮ型トランジスタである。

幾つかの例示的な実施形態では、図３７ａと図３７ｂに示すように、第１トランジスタＴ１と第２トランジスタＴ２はいずれもＮ型薄膜トランジスタであり、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＰ型薄膜トランジスタである。

幾つかの例示的な実施形態では、第１トランジスタＴ１、第２トランジスタＴ２及び第７トランジスタＴ７はいずれもＮ型薄膜トランジスタであり、第３トランジスタＴ３～第６トランジスタＴ６はいずれもＰ型薄膜トランジスタである。

幾つかの例示的な実施形態では、図３８ａと図３８ｂに示すように、第２トランジスタＴ２はＮ型薄膜トランジスタであり、第１トランジスタＴ１及び第３トランジスタＴ３～第７トランジスタＴ７はいずれもＰ型薄膜トランジスタである。

幾つかの例示的な実施形態では、Ｎ型薄膜トランジスタは低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）であってもよく、Ｐ型薄膜トランジスタはインジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）薄膜トランジスタであってもよい。又は、Ｎ型薄膜トランジスタはＩＧＺＯ薄膜トランジスタであってもよく、Ｐ型薄膜トランジスタはＬＴＰＳ薄膜トランジスタであってもよい。

幾つかの例示的な実施形態では、第１トランジスタＴ１と第２トランジスタＴ２はいずれもＩＧＺＯ薄膜トランジスタであり、第３トランジスタＴ３～第７トランジスタＴ７はいずれもＬＴＰＳ薄膜トランジスタである。

本実施例では、インジウムガリウム亜鉛酸化物薄膜トランジスタは低温ポリシリコン薄膜トランジスタと比べて、産生するリーク電流がより少ないため、第１トランジスタＴ１と第２トランジスタＴ２をインジウムガリウム亜鉛酸化物薄膜トランジスタとして設置することにより、発光ステップでの駆動トランジスタの制御極の漏電を有意に減少して、表示パネルの低周波、低輝度フリッカの問題を改善することができる。

幾つかの例示的な実施形態では、第１トランジスタＴ１、第２トランジスタＴ２及び第７トランジスタＴ７はいずれもＩＧＺＯ薄膜トランジスタであり、第３トランジスタＴ３～第６トランジスタＴ６はいずれもＬＴＰＳ薄膜トランジスタである。

幾つかの例示的な実施形態では、第２トランジスタＴ２はＩＧＺＯ薄膜トランジスタであり、第１トランジスタＴ１及び第３トランジスタＴ３～第７トランジスタＴ７はいずれもＬＴＰＳ薄膜トランジスタである。幾つかの例示的な実施形態では、第１コンデンサＣ１は画素電極と共通電極からなる液晶コンデンサであってもよく、画素電極と共通電極からなる液晶コンデンサ、及び蓄積コンデンサからなる等価コンデンサであってもよく、本開示ではこれについて限定しない。

図３９は図３７ａ又は図３７ｂに示す画素回路の１つの走査周期における動作タイミング図である。以下では、本開示の実施例による画素回路における第１トランジスタＴ１と第２トランジスタＴ２がＮ型トランジスタであり、第３トランジスタＴ３～第７トランジスタＴ７がいずれもＰ型トランジスタであることを例として、図３７ａに示す画素回路及び図３９に示す動作タイミング図を参照しながら、１つの画素回路の１フレーム周期における動作過程を説明する。図３７ａに示すように、本開示の実施例による画素回路は７つのトランジスタユニット（Ｔ１～Ｔ７）、１つのコンデンサユニット（Ｃ１）及び３つの電圧線（ＶＤＤ、ＶＳＳ、ＩＮＩＴ１であり、第２リセット信号線ＩＮＩＴ２と第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２のうちのいずれか１つのものとは同一の電圧線であり得るため、第２リセット信号線ＩＮＩＴ２は上記３つの電圧線に含まれない）を含む。第１電源線ＶＤＤは高レベル信号を提供し続け、第２電源線ＶＳＳは低レベル信号を提供し続け、第１リセット信号線ＩＮＩＴ１は第１リセット電圧（初期電圧信号）を提供する。

図３９に示すように、動作過程は下記第１ステップｔ１～第４ステップｔ４を含む。

第１ステップｔ１、即ちリセットステップでは、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第１リセット制御信号線Ｒｅｓｅｔ１及び第１発光制御信号線ＥＭ１は高レベルであり、第２発光制御信号線ＥＭ２は低レベルである。第１発光制御信号線ＥＭ１が高レベルであることにより、第１トランジスタＴ１はターンオンし、第４ノードＮ４（即ち発光素子ＥＬの陽極端）を第１リセット信号線ＩＮＩＴ１の第１リセット電圧にリセットする。第２発光制御信号線ＥＭ２が低レベルであることにより、第６トランジスタＴ６はターンオンし、第１走査信号線Ｇ１が高レベルであることにより、第２トランジスタＴ２はターンオンし、第１ノードＮ１（即ち第３トランジスタＴ３のゲート電極及び第１コンデンサＣ１の一端）及び第３ノードＮ３を第１リセット信号線ＩＮＩＴ１の第１リセット電圧にリセットする。該ステップでは、図４１に示すように、第４トランジスタＴ４、第５トランジスタＴ５及び第７トランジスタＴ７はオフに維持する。

第２ステップｔ２、即ちリ再設定ステップでは、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２は高レベルであり、第１リセット制御信号線Ｒｅｓｅｔ１は低レベルである。第２発光制御信号線ＥＭ２が高レベルであることにより、第６トランジスタＴ６はオフする。第１リセット制御信号線Ｒｅｓｅｔ１が低レベルであることにより、第７トランジスタＴ７はターンオンし（本タイミングでは第７トランジスタＴ７がＰ型薄膜トランジスタであることを例として説明し、第７トランジスタＴ７がＮ型薄膜トランジスタである場合、第１リセット制御信号線Ｒｅｓｅｔ１は第２ステップｔ２において高レベル信号を提供し、他のステップにおいて低レベル信号を提供する）、第２ノードＮ２を第２リセット電圧にリセットする。第２リセット電圧は第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２又は第３電源線が提供する電圧信号であってもよく、第２リセット電圧は第１リセット電圧より大きい。第１ノードＮ１は第１リセット信号線ＩＮＩＴ１の第１リセット電圧であるため、第３トランジスタＴ３はターンオンし、第１走査信号線Ｇ１は高レベルであり、第２トランジスタＴ２はターンオンし、第２ノードＮ２の電圧は第３トランジスタＴ３と第２トランジスタＴ２により、第１ノードＮ１に伝達する。該ステップでは、図４２に示すように、第５トランジスタＴ５及び第６トランジスタＴ６はオフに維持する。

第３ステップｔ３、即ちデータ書き込みステップでは、第１走査信号線Ｇ１、第１リセット制御信号線Ｒｅｓｅｔ１、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２は高レベルであり、第２走査信号線Ｇ２は低レベルである。このとき、第２走査信号線Ｇ２が低レベルであることにより、第４トランジスタＴ４はターンオンし、データ信号線Ｄａｔａが出力するデータ電圧信号Ｖｄａｔａはターンオンする第４トランジスタＴ４、第３トランジスタＴ３及び第２トランジスタＴ２により第１ノードＮ１に提供され、データ信号線Ｄａｔａが出力するデータ電圧信号Ｖｄａｔａと第３トランジスタＴ３の閾値電圧Ｖｔｈとの和を第１コンデンサＣ１に蓄積する。該ステップでは、図４３に示すように、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７はオフに維持する。

第４ステップｔ４、即ち発光ステップでは、第２走査信号線Ｇ２及び第１リセット制御信号線Ｒｅｓｅｔ１は高レベルであり、第１走査信号線Ｇ１、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２は低レベルである。第１発光制御信号線ＥＭ１が低レベルであることにより、第５トランジスタＴ５はターンオンし、第１トランジスタＴ１はオフし、第２発光制御信号線ＥＭ２が低レベルであることにより、第６ランジスタＴ６はターンオンし、第１電源線ＶＤＤが出力する電源電圧はターンオンする第５トランジスタＴ５、第３トランジスタＴ３及び第６トランジスタＴ６により第４ノードＮ４（即ち発光素子ＥＬの陽極端）に駆動電圧を提供し、ＥＬの発光を駆動する。該ステップでは、図４４に示すように、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４及び第７トランジスタＴ７はオフに維持する。

図４０は図３８ａ又は図３８ｂに示す画素回路の１つの走査周期における動作タイミング図である。以下では、本開示の実施例による画素回路における第２トランジスタＴ２がＮ型トランジスタであり、第１トランジスタＴ１及び第３トランジスタＴ３～第７トランジスタＴ７がいずれもＰ型トランジスタであることを例として、図３８ａに示す画素回路及び図４０に示す動作タイミング図を参照しながら、１つの画素回路の１フレーム周期における動作過程を説明する。図３８ａに示すように、本開示の実施例による画素回路は７つのトランジスタユニット（Ｔ１～Ｔ７）、１つのコンデンサユニット（Ｃ１）及び３つの電圧線（ＶＤＤ、ＶＳＳ、ＩＮＩＴ１であり、第２リセット信号線ＩＮＩＴ２と第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２のうちのいずれか１つのものとは同一の電圧線であり得るため、第２リセット信号線ＩＮＩＴ２は上記３つの電圧線に含まれない）を含む。第１電源線ＶＤＤは高レベル信号を提供し続け、第２電源線ＶＳＳは低レベル信号を提供し続け、第１リセット信号線ＩＮＩＴ１は第１リセット電圧（初期電圧信号）を提供する。図４０に示すように、動作過程は下記第１ステップＡ１～第４ステップＡ４を含む。

第１ステップＡ１、即ちリセットステップでは、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第１リセット制御信号線Ｒｅｓｅｔ１及び第１発光制御信号線ＥＭ１は高レベルであり、第２リセット制御信号線Ｒｅｓｅｔ２及び第２発光制御信号線ＥＭ２は低レベルである。第１トランジスタＴ１、第６トランジスタＴ６及び第２トランジスタＴ２はターンオンし、第４ノードＮ４（即ち発光素子ＥＬの陽極端）、第３ノードＮ３及び第１ノードＮ１（即ち第３トランジスタＴ３のゲート電極及び第１コンデンサＣ１の一端）を第１リセット信号線ＩＮＩＴ１の第１リセット電圧にリセットする。該ステップでは、第４トランジスタＴ４、第５トランジスタＴ５及び第７トランジスタＴ７はオフに維持する。

第２ステップＡ２、即ちリ再設定ステップでは、第１走査信号線Ｇ１、第２走査信号線Ｇ２、第２リセット制御信号線Ｒｅｓｅｔ２、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２は高レベルであり、第１リセット制御信号線Ｒｅｓｅｔ１は低レベルである。第２発光制御信号線ＥＭ２が高レベルであることにより、第６トランジスタＴ６はオフする。第１リセット制御信号線Ｒｅｓｅｔ１が低レベルであることにより、第７トランジスタＴ７はターンオンし（本タイミングでは第７トランジスタＴ７がＰ型薄膜トランジスタであることを例として説明し、第７トランジスタＴ７がＮ型薄膜トランジスタである場合、第１リセット制御信号線Ｒｅｓｅｔ１は第２ステップＡ２において高レベル信号を提供し、他のステップにおいて低レベル信号を提供する）、第２ノードＮ２を第２リセット電圧にリセットする。第２リセット電圧は第１電源線ＶＤＤ、第１発光制御信号線ＥＭ１、第２発光制御信号線ＥＭ２又は第３電源線が提供する電圧信号であってもよく、第２リセット電圧は第１リセット電圧より大きい。第１ノードＮ１は第１リセット信号線ＩＮＩＴ１の第１リセット電圧であるため、第３トランジスタＴ３はターンオンし、第１走査信号線Ｇ１は高レベルであり、第２トランジスタＴ２はターンオンし、第２ノードＮ２の電圧は第３トランジスタＴ３と第２トランジスタＴ２により、第１ノードＮ１に伝達する。該ステップでは、第４トランジスタＴ４、第５トランジスタＴ５及び第６トランジスタＴ６はオフに維持する。

第３ステップＡ３、即ちデータ書き込みステップでは、第１走査信号線Ｇ１、第２リセット制御信号線Ｒｅｓｅｔ２、第１リセット制御信号線Ｒｅｓｅｔ１、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２は高レベルであり、第２走査信号線Ｇ２は低レベルである。このとき、第２走査信号線Ｇ２が低レベルであることにより、第４トランジスタＴ４はターンオンし、データ信号線Ｄａｔａが出力するデータ電圧信号Ｖｄａｔａはターンオンする第４トランジスタＴ４、第３トランジスタＴ３及び第２トランジスタＴ２により第１ノードＮ１に提供され、データ信号線Ｄａｔａが出力するデータ電圧信号Ｖｄａｔａと第３トランジスタＴ３の閾値電圧Ｖｔｈとの和を第１コンデンサＣ１に蓄積する。該ステップでは、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７はオフに維持する。

第４ステップＡ４、即ち発光ステップでは、第２走査信号線Ｇ２、第２リセット制御信号線Ｒｅｓｅｔ２及び第１リセット制御信号線Ｒｅｓｅｔ１は高レベルであり、第１走査信号線Ｇ１、第１発光制御信号線ＥＭ１及び第２発光制御信号線ＥＭ２は低レベルである。第１発光制御信号線ＥＭ１が低レベルであることにより、第５トランジスタＴ５はターンオンし、第２リセット制御信号線Ｒｅｓｅｔ２は高レベルである。第１トランジスタＴ１はオフし、第２発光制御信号線ＥＭ２が低レベルであることにより、第６ランジスタＴ６はターンオンし、第１電源線ＶＤＤが出力する電源電圧はターンオンする第５トランジスタＴ５、第３トランジスタＴ３及び第６トランジスタＴ６により第４ノードＮ４（即ち発光素子ＥＬの陽極端）に駆動電圧を提供し、ＥＬの発光を駆動する。該ステップでは、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４及び第７トランジスタＴ７はオフに維持する。

画素回路の駆動過程において、第３トランジスタＴ３（即ち駆動トランジスタ）を流れる駆動電流は、そのゲート電極と第１極との電圧差により決定される。第１ノードＮ１の電圧はＶｄａｔａ＋Ｖｔｈであるため、第３トランジスタＴ３の駆動電流は下記の式である。

Ｉ＝Ｋ＊（Ｖｇｓ－Ｖｔｈ）２＝Ｋ＊［（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ）－Ｖｔｈ］２＝Ｋ＊［（Ｖｄａｔａ－Ｖｄｄ）］２

式中、Ｉは第３トランジスタＴ３を流れる駆動電流、即ち発光素子ＥＬを駆動する駆動電流であり、Ｋは定数であり、Ｖｇｓは第３トランジスタＴ３のゲート電極と第１極との電圧差であり、Ｖｔｈは第３トランジスタＴ３の閾値電圧であり、Ｖｄａｔａはデータ信号線Ｄａｔａが出力するデータ電圧であり、Ｖｄｄは第１電源線ＶＤＤが出力する電源電圧である。

上記式から分かるように、発光素子ＥＬを流れる電流Ｉは第３トランジスタＴ３の閾値電圧Ｖｔｈに関係がなく、第３トランジスタＴ３の閾値電圧Ｖｔｈによる電流Ｉへの影響を解消し、輝度の均一性を確保する。

ＬＴＰＯ（ＬＴＰＳ低温ポリシリコントランジスタ＋Ｏｘｉｄｅ酸化物トランジスタ）画素回路の応答時間は長いため、低周波切り替えの際に、画面には輝度フリッカが発生する。本開示の実施例による画素回路では、駆動トランジスタの再設定ステップにおいて、第３トランジスタＴ３（駆動トランジスタ）に大きいバイアス電圧を印加してヒステリシスを改善することにより、高・低周波切り替えの際に画面輝度を維持し、フリッカ（Ｆｌｉｃｋｅｒ）のリスクを低減することができる。

１列のサブ画素では、少なくとも隣接する２つのサブ画素について、前の１行のサブ画素における第２発光制御信号線ＥＭ２と次の１行のサブ画素における第１発光制御信号線ＥＭ１は電気的に接続され、前の１行のサブ画素における第２走査信号線Ｇ２と次の１行のサブ画素における第１リセット制御信号線Ｒｅｓｅｔ１は電気的に接続される。

本開示の実施例では画素回路の駆動方法を更に提供し、上記の画素回路の駆動に用いられ、前記画素回路は複数の走査周期を有し、１つの走査周期において、図４５に示すように、前記駆動方法はステップ１００～ステップ４００を含む。

ステップ１００は、リセットステップにおいて、第１リセットサブ回路が第１発光制御信号線又は第２リセット制御信号線の信号に応答して、発光素子の陽極端（即ち第４ノード）に第１リセット信号を書き込むことを含む。

幾つかの例示的な実施形態では、ステップ１００は更に、第２発光制御サブ回路が第２発光制御信号線の信号に応答して、前記第４ノードの第１リセット信号を第３ノードに書き込み、補償サブ回路が第１走査信号線の信号に応答して、前記第３ノードの第１リセット信号を第１ノードに書き込むことを含む。

ステップ２００は、再設定ステップにおいて、第２リセットサブ回路が第１リセット制御信号線の信号に応答して、駆動サブ回路の第１極（即ち第２ノード）又は第２極（即ち第３ノード）に第２リセット信号を書き込み、前記第２リセット信号が前記第１リセット信号より大きいことを含む。

幾つかの例示的な実施形態では、ステップ１００は更に、補償サブ回路が第１走査信号線の信号に応答して、第３ノードの第２リセット信号を第１ノードに書き込むことを含む。

幾つかの例示的な実施形態では、第２リセット信号は、第１電源線、前第１発光制御信号線、第２発光制御信号線又は第３電源線のうちの少なくとも１つの電圧線から由来する信号であってもよい。

ステップ３００は、発光ステップにおいて、駆動サブ回路が第１ノードの制御信号に応答して、第２ノードと第３ノードとの間に駆動電流を産生することを含む。

幾つかの例示的な実施形態では、ステップ３００の前に、該方法は更に、データ書き込みステップにおいて、書き込みサブ回路が第２走査信号線の信号に応答して、第２ノードにデータ信号を書き込み、補償サブ回路が第１走査信号線の信号に応答して、第１ノードに対して補償を行うことを含む。

幾つかの例示的な実施形態では、ステップ３００は更に、発光ステップにおいて、第１発光制御サブ回路が前記第１発光制御信号線の信号に応答して、前記第２ノードに前記第１電源線の信号を提供し、第２発光制御サブ回路が前記第２発光制御信号線の信号に応答して、前記第３ノートと第４ノードとの間に駆動電流の通過を許容することを含む。

本開示の実施例による画素回路及びその駆動方法、表示装置では、第２リセットサブ回路が第１リセット制御信号線の信号に応答して、駆動サブ回路の第１極又は第２極に第２リセット信号を書き込み、駆動サブ回路に大きいバイアス電圧を印加してヒステリシスを改善することにより、高・低周波切り替えの際に画面輝度を維持し、フリッカのリスクを低減することができ、表示装置の高・低グレースケールでの表示効果を高める。また、本開示の画素回路におけるトランジスタの数が少ないため、画素回路の占める空間は少なく、表示装置の画素解析度を高める。

以下の点について説明する必要がある。
本開示の実施例の図面は本開示の実施例に係る構造のみに関し、他の構造については通常設計を参考してもよい。
衝突がない場合、本開示の実施例及び実施例の特徴を互いに組合わせて新しい実施例を取得することができる。

図４６～図６０は本開示による画素駆動回路の他のセットの例示的な実施例の説明図である。

本開示のすべての実施例に採用されるトランジスタは、いずれも三極管、薄膜トランジスタ又は電界効果トランジスタ或いは他の性質が同じのデバイスであってもよい。本開示の実施例では、トランジスタの制御極以外の２つの極を区別するために、そのうちの１つの電極を第１極と呼び、他の電極を第２極と呼ぶ。

実際の操作では、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記第１極はドレイン電極で、前記第２極はソース電極であってもよく、又は、前記第１極はソース電極で、前記第２極はドレイン電極であってもよい。

図４６に示すように、本開示の実施例による画素回路は駆動回路１１、第１制御回路１２、補償制御回路１３及び第１初期化回路１４を含み、
前記第１制御回路１２はそれぞれ第１走査線Ｓ１、前記駆動回路１１の制御端及び接続ノードＮ０に電気的に接続され、前記第１走査線Ｓ１による第１走査信号の制御下で、前記駆動回路１１の制御端と前記接続ノードＮ０との連通を制御することに用いられ、
前記補償制御回路１３はそれぞれ第２走査線Ｓ２、前記接続ノードＮ０及び前記駆動回路１１の第１端に電気的に接続され、前記第２走査線Ｓ２による第２走査信号の制御下で、前記接続ノードＮ０と前記駆動回路１１の第１端との連通を制御することに用いられ、
前記第１初期化回路１４はそれぞれ初期化制御線Ｒ１、第１初期化電圧線及び前記接続ノードＮ０に電気的に接続され、前記初期化制御線Ｒ１による初期化制御信号の制御下で、前記第１初期化電圧線による第１初期化電圧Ｖｉ１を前記接続ノードＮ０に書き込むことに用いられ、
前記駆動回路１１は、その制御端の電位の制御下で、前記駆動回路１１の第１端と前記駆動回路１１の第２端との連通を制御することに用いられる。

図４６に示す少なくとも１つの実施例では、第１ノードＮ１は駆動回路１１の制御端に接続されるノードである。

本開示の実施例による画素回路では、第１制御回路１２は直接に第１ノードＮ１に電気的に接続され、第１初期化回路１４と前記補償回路１３はいずれも直接に第１ノードＮ１に電気的に接続されず、それにより第１ノードＮ１の漏電経路を減少し、低周波動作の際に第１ノードの電圧の安定性を確保し、表示品質の向上に寄与し、表示均一性を高め、Ｆｌｉｃｋｅｒ（フリッカ）を軽減することができる。

本開示の図４６に示す画素回路の実施例では、動作の際に、表示周期は初期化ステップとデータ書き込みステップを含み、前記駆動方法は下記内容を含む。
初期化ステップでは、第１制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と接続ノードＮ０との連通を制御し、第１初期化回路１４は初期化制御信号の制御下で、第１初期化電圧Ｖｉ１を接続ノードＮ０に書き込み、第１初期化電圧Ｖｉ１を前記駆動回路１１の制御端に書き込み、それにより前記データ書き込みステップが開始する際に駆動回路１１はその第１端と前記駆動回路の第２端との連通を制御できる。
データ書き込みステップでは、第１制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と接続ノードＮ０との連通を制御し、補償制御回路１３は第２走査信号の制御下で、前記接続ノードＮ０と前記駆動回路１１の第１端との連通を制御し、それにより前記駆動回路１１の制御端と前記駆動回路１１の第１端は連通する。

選択肢として、前記第１制御回路は第１トランジスタを含み、
前記第１トランジスタの制御極は前記第１走査線に電気的に接続され、前記第１トランジスタの第１極は前記駆動回路の制御端に電気的に接続され、前記第１トランジスタの第２極は前記接続ノードに電気的に接続され、
前記第１トランジスタは酸化物薄膜トランジスタである。

本開示の少なくとも１つの実施例では、前記制御回路に含まれる第１トランジスタは酸化物薄膜トランジスタである。

酸化物トランジスタはヒステリシス特性が優れ、リーク電流が低く、Ｍｏｂｉｌｉｔｙ（移動度）が低い。従って、本開示の少なくとも１つの実施例では、第１トランジスタを酸化物薄膜トランジスタとして設置し、低漏電を実現し、駆動回路の制御端の電位の安定性を確保する。

選択肢として、前記補償制御回路は第２トランジスタを含み、
前記第２トランジスタの制御極は前記第２走査線に電気的に接続され、前記第２トランジスタの第１極は前記接続ノードに電気的に接続され、前記第２トランジスタの第２極は前記駆動回路の第１端に電気的に接続される。

本開示の少なくとも１つの実施例では、前記第２トランジスタは低温ポリシリコン薄膜トランジスタであってもよいが、それに限らない。具体的な実施の場合、前記第２トランジスタは他のタイプのトランジスタであってもよい。

選択肢として、前記第１初期化回路は第３トランジスタを含み、
前記第３トランジスタの制御極は前記初期化制御線に電気的に接続され、前記第３トランジスタの第１極は第１初期化電圧線に電気的に接続され、前記第３トランジスタの第２極は前記接続ノードに電気的に接続される。

本開示の少なくとも１つの実施例では、前記第３トランジスタは低温ポリシリコン薄膜トランジスタである。具体的な実施の場合、前記第３トランジスタは他のタイプのトランジスタであってもよい。

図４７に示すように、図４６に示す画素回路の上で、本開示の少なくとも１つの実施例による画素回路はリセット回路２０を更に含み得ており、
前記リセット回路２０はそれぞれ第３走査線Ｓ３、リセット電圧線ＤＲ及び前記駆動回路１１の第２端に電気的に接続され、前記第３走査線Ｓ３による第３走査信号の制御下で、前記リセット電圧線ＤＲによるリセット電圧を前記駆動回路１１の第２端に書き込むことに用いられる。

本開示の図４７に示す画素回路の少なくとも１つの実施例ではリセット回路２０を追加設置し、リセット回路２０は第３走査信号の制御下で、データ電圧が駆動回路１１の第２端に書き込まれる前に、非発光時間帯において、リセット電圧を駆動回路１１の第２端に書き込み、駆動回路１１における駆動トランジスタにバイアス電圧を提供し（このとき、駆動トランジスタのゲート電極電位もＶｉ１に初期化される）、それにより駆動トランジスタはリセット状態に維持し、駆動トランジスタのヒステリシスを改善し、ディスプレイのＦＦＲ（第１フレーム応答時間）に寄与する。

具体的な実施の場合、駆動トランジスタのヒステリシスにより駆動トランジスタの特性反応は鈍くなるが、本開示の少なくとも１つの実施例では、データ電圧の書き込みの前に、駆動トランジスタのゲート電極とソース電極との電圧を迅速にリセットし、駆動トランジスタの回復速度の増加に寄与するため、駆動トランジスタのヒステリシス現象を改善し、ヒステリシス回復速度を高めることができる。

本開示の図４７に示す画素回路の少なくとも１つの実施例では動作の際に、非発光時間帯（前記非発光時間帯とは、前記表示周期に含まれる、発光ステップ以外の時間帯を指す）において、データ電圧が駆動回路１１の第２端に書き込まれる前に、第３走査信号のデューティ比を増加することにより、駆動回路１１の第２端に対するリセットの時間を高め、駆動回路１１の第２端の電位のリセット効果はより良好になる。

本開示の図４７に示す画素回路の少なくとも１つの実施例では動作の際に、前記初期化ステップにおいて、前記リセット回路は第３走査信号の制御下で、リセット電圧を前記駆動回路の第２端に書き込む。

本開示の少なくとも１つの実施例では、前記リセット電圧は直流電圧信号であり、それにより駆動トランジスタに一定のバイアス電圧を提供し、ヒステリシス現象を改善する。

選択肢として、前記リセット電圧は高電圧であってもよいが、それに限らない。

本開示の少なくとも１つの実施例では、１つの単独の第３走査信号生成モジュールにより、第３走査信号を第３走査線に提供してもよく、駆動回路の第２端の電位に対するリセットに寄与する。

本開示の少なくとも１つの実施例では、前記リセット電圧線と第１電圧線は同一の電圧線であってもよく、それにより信号線の採用数を減少できる。前記リセット電圧の電圧値は前記第１初期化電圧の電圧値より大きく、前記第１電圧線は第１電圧信号の提供に用いられる（前記第１電圧線は高電圧線であってもよい）。前記第１電圧信号の電圧値は０Ｖより大きくて５Ｖ以下であってもよく、例えば、前記第１電圧信号の電圧値は４．６Ｖであってもよいが、それに限らない。前記第１初期化電圧は直流電圧であってもよく、前記第１初期化電圧の電圧値は－７Ｖ以上且つ０Ｖ以下であってもよく、例えば、前記第１初期化電圧の電圧値は－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよいが、それに限らない。

本開示の少なくとも１つの実施例では、駆動回路における駆動トランジスタの閾値電圧Ｖｔｈは－５Ｖ以上且つ－２Ｖ以下であってもよく、好ましい場合に、Ｖｔｈは－４Ｖ以上且つ－２．５Ｖ以下であってもよく、例えば、Ｖｔｈは－４Ｖ、－３．５Ｖ、－３Ｖ又は－２．５Ｖであってもよいが、それに限らない。

前記リセット電圧の電圧値の絶対値は閾値電圧の絶対値の１．５倍より大きくてもよく、それにより短い時間内にバイアス効果に迅速に到達できるように確保する。例えば、前記リセット電圧の電圧値の絶対値は閾値電圧の絶対値の２倍、２．５倍又は３倍より大きくてもよいが、それに限らない。

選択肢として、前記リセット回路は第４トランジスタを含み、
前記第４トランジスタの制御極は前記第３走査線に電気的に接続され、前記第４トランジスタの第１極は前記リセット電圧線に電気的に接続され、前記第４トランジスタの第２極は前記駆動回路の第２端に電気的に接続される。

本開示の少なくとも１つの実施例では、前記第４トランジスタは低温ポリシリコン薄膜トランジスタであってもよいが、それに限らない。

図４８に示すように、本開示の少なくとも１つの実施例による画素回路は発光素子３０、発光制御回路３１及び第２初期化回路３２を更に含み得ており、
前記発光制御回路３１はそれぞれ発光制御線Ｅ１、第１電圧線Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端及び前記発光素子３０の第１極に電気的に接続され、前記発光制御線Ｅ１による発光制御信号の制御下で、前記第１電圧線Ｖ１と前記駆動回路１１の第２端との連通を制御し、且つ前記駆動回路１１の第１端と前記発光素子３０の第１極との連通を制御することに用いられ、
前記第２初期化回路３２はそれぞれ第４走査線Ｓ４、第２初期化電圧線及び前記発光素子３０の第１極に電気的に接続され、前記第４走査線Ｓ４による第４走査信号の制御下で、第２初期化電圧線による第２初期化電圧Ｖｉ２を前記発光素子３０の第１極に書き込むことに用いられ、
前記発光素子３０の第２極は第２電圧線Ｖ２に電気的に接続される。

本開示の少なくとも１つの実施例では、前記第１電圧線Ｖ１は高電圧線で、前記第２電圧線Ｖ２は低電圧線であってもよいが、それに限らない。

前記発光素子３０はＯＬＥＤ（有機発光ダイオード）であってもよく、前記発光素子３０の第１極はＯＬＥＤの陽極で、前記発光素子３０の第２極はＯＬＥＤの陰極であってもよいが、それに限らない。

本開示の図４８に示す画素回路の少なくとも１つの実施例では、１つの単独の第４走査信号生成モジュールにより、第４走査信号を第４走査線に提供してもよく、低周波フリッカでのスイッチング周波数切り替えの自由度（前記スイッチング周波数は前記第２初期化回路３２に含まれるトランジスタのスイッチング周波数である）に寄与する。前記画素回路が適用される表示パネルは低周波で動作する場合、発光制御回路３１は前記第１電圧線Ｖ１と前記駆動回路１１の第２端が切断するように制御し、且つ前記駆動回路１１の第１端と前記発光素子３０の第１極が切断するように制御すると、前記第４走査信号の周波数の向上によりＦｌｉｃｋｅｒ（フリッカ）を軽減することができる。

本開示の少なくとも１つの実施例では、前記第３走査信号と前記第４走査信号は同一の走査信号であってもよく、前記第３走査信号生成モジュールと前記第４走査信号生成モジュールは同一のモジュールであってもよいが、それに限らない。

本開示の図４８に示す画素回路の少なくとも１つの実施例では動作の際に、前記第１走査信号と前記発光制御信号は同じ信号であってもよいが、ＰＷＭ（パルス幅変調）が発光機能を制御するとき、発光過程においてＥＭが高電圧信号を提供する可能性があることを考慮すると、単独の第１走査信号生成モジュールにより第１走査線に第１走査信号を提供し、且つ発光制御信号生成モジュールにより発光制御線に発光制御信号を提供する。

本開示の少なくとも１つの実施例では、前記リセット電圧線が第１電圧線である場合、前記リセット電圧の電圧値は前記第２初期化電圧の電圧値より大きくてもよい。

前記第２初期化電圧の電圧値は－７Ｖ以上且つ０Ｖ以下であってもよい。前記第２初期化電圧の電圧値は－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよい。

選択肢として、前記発光制御回路は第５トランジスタと第６トランジスタを含み、
前記第５トランジスタの制御極は前記発光制御線に電気的に接続され、前記第５トランジスタの第１極は前記第１電圧線に電気的に接続され、前記第５トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、
前記第６トランジスタの制御極は前記発光制御線に電気的に接続され、前記第６トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記第６トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

前記第２初期化回路は第７トランジスタを含み、
前記第７トランジスタの制御極は前記第４走査線に電気的に接続され、前記第７トランジスタの第１極は前記第２初期化電圧線に電気的に接続され、前記第７トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

選択肢として、前記第７トランジスタは酸化物薄膜トランジスタであってもよい。

本開示の少なくとも１つの実施例では、第７トランジスタを酸化物薄膜トランジスタとして設置してもよく、それにより、漏電を減少し、発光素子の第１極の電位の安定性を確保することができる。

図４９に示すように、図４８に示す画素回路の少なくとも１つの実施例の上で、本開示の少なくとも１つの実施例による画素回路はデータ書き込み回路４１と蓄積回路４２を更に含み得ており、
前記データ書き込み回路４１はそれぞれ第２走査線Ｓ２、データ線Ｄ１及び前記駆動回路１１の第２端に電気的に接続され、前記第２走査線Ｓ２による第２走査信号の制御下で、前記データ線Ｄ１におけるデータ電圧を前記駆動回路１１の第２端に書き込むことに用いられ、
前記蓄積回路４２は前記駆動回路１１の制御端に電気的に接続され、電力の蓄積に用いられる。

本開示の図４９に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期はデータ書き込みステップの後の発光ステップを更に含み、
初期化ステップでは、前記第２初期化回路３２は前記第４走査線Ｓ４による第４走査信号の制御下で、第２初期化電圧線による第２初期化電圧Ｖｉ２を前記発光素子３０の第１極に書き込み、
データ書き込みステップでは、データ書き込み回路４１は第２走査信号の制御下で、データ線Ｄ１におけるデータ電圧Ｖｄａｔａを駆動回路１１の第２端に書き込み、
データ書き込みステップが開始するとき、駆動回路１１はその第１端と前記駆動回路１１の第２端との連通を制御し、データ電圧Ｖｄａｔａにより蓄積回路４２に充電し、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路１１の制御端の電位を変更し、Ｖｔｈは前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光ステップでは、発光制御回路３１は発光制御信号の制御下で、前記第１電圧線Ｖ１と前記駆動回路１１の第２端との連通を制御し、且つ前記駆動回路１１の第１端と発光素子３０の第１極との連通を制御し、駆動回路１１は発光素子３０の発光を駆動する。

選択肢として、前記データ書き込み回路は第８トランジスタを含み、前記蓄積回路は蓄積コンデンサを含み、
前記第８トランジスタの制御極は前記第２走査線に電気的に接続され、前記第８トランジスタの第１極は前記データ線に電気的に接続され、前記第８トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、
前記蓄積コンデンサの第１端は前記駆動回路の制御端に電気的に接続され、前記蓄積コンデンサの第２端は前記第１電圧線に電気的に接続される。

本開示の少なくとも１つの実施例では、前記駆動回路は駆動トランジスタを含み得ており、
前記駆動トランジスタはシングルゲートトランジスタであり、前記駆動トランジスタのゲート電極は前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記駆動トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、又は、
前記駆動トランジスタはダブルゲートトランジスタであり、前記駆動トランジスタの第１ゲート電極は前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第２ゲート電極は第１電圧線に電気的に接続され、前記駆動トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記駆動トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、前記第１ゲート電極はトップゲートであり、前記第２ゲート電極はボトムゲートである。

選択肢として、前記駆動トランジスタはシングルゲートトランジスタ又はダブルゲートトランジスタであってもよい。前記駆動トランジスタがダブルゲートトランジスタである場合、前記駆動トランジスタの第１ゲート電極は前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第２ゲート電極は第１電圧線に電気的に接続され、第１ゲート電極はトップゲートであり、第２ゲート電極はボトムゲートであり、それにより駆動トランジスタのベースにバイアス電圧を印加し、駆動トランジスタのヒステリシス現象を改善する。

図５０に示すように、図４９に示す画素回路の少なくとも１つの実施例の上で、前記第１制御回路１２は第１トランジスタＴ１を含み、前記駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記第１トランジスタＴ１のソース電極は前記接続ノードＮ０に電気的に接続される。

前記補償制御回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続される。

前記第１初期化回路１４は第３トランジスタＴ３を含み、
前記第３トランジスタＴ３のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレイン電極は第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソース電極は前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１の提供に用いられる。

前記リセット回路２０は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は前記リセット電圧線ＤＲに電気的に接続され、前記第４トランジスタＴ４のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続される。

前記発光制御回路は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧線に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、前記高電圧線は高電圧信号ＶＤＤの提供に用いられ、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続される。

前記第２初期化回路３２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧線は第２初期電圧Ｖｉ２の提供に用いられる。

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記蓄積回路４２は蓄積コンデンサＣを含み、
前記第８トランジスタＴ８のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、
前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

Ｏ１の陰極は低電圧線に電気的に接続され、前記低電圧線は低電圧ＶＳＳの提供に用いられる。

図５０では、符号Ｎ１は第１ノードであり、第１ノードＮ１はＴ０のゲート電極に電気的に接続され、
符号Ｎ２は第２ノードであり、符号Ｎ３は第３ノードであり、Ｎ２はＴ０のソース電極に電気的に接続され、Ｎ３はＴ０のドレイン電極に電気的に接続される。

図５０に示す少なくとも１つの実施例では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

図５０に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はいずれも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１はｎ型トランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はｐ型トランジスタであり、Ｔ０はシングルゲートトランジスタであるが、それに限らない。

図５０に示す画素回路の少なくとも１つの実施例では、Ｎ１は直接にＴ１のみに電気的に接続され、Ｎ１は直接にＴ２及びＴ３に電気的に接続されず、それによりＮ１の漏電を減少し、Ｔ０のゲート電極の電位の安定性を高めることができる。

図５０に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであり、漏電を減少し、Ｎ１の電位の安定性を確保することができる。

選択肢として、空間を節約するために、Ｔ２とＴ３はシングルゲートトランジスタであってもよい。

図５０に示す画素回路の少なくとも１つの実施例では、前記初期化制御線Ｒ１による初期化制御信号、及び前記第２走査線による第２走査信号はいずれも第２走査信号生成モジュールにより提供されてもよい。

選択肢として、画素回路の少なくとも１つの実施例では、前記画素回路に含まれる各トランジスタはベースに設置されてもよく、導電パターンの前記ベースでの正投影と第４走査線Ｓ４の前記ベースでの正投影との重なる面積はできるだけ少なく、前記導電パターンの前記ベースでの正投影と初期化制御線Ｒ１の前記ベースでの正投影との重なる面積はできるだけ少なく、それにより寄生コンデンサを小さくする。好ましい場合に、前記導電パターンと第４走査線Ｓ４との間のコンデンサは０．３Ｃｚより小さく、Ｔ０のソース電極とＴ５のソース電極との電気的接続のための導電パターンと初期化制御線Ｒ１との間のコンデンサは０．３Ｃｚより小さく、Ｃｚは前記蓄積コンデンサＣの静電容量値である。

前記導電パターンはＴ０のソース電極、Ｔ５のソース電極、及び、Ｔ０のソース電極とＴ５のソース電極との電気的接続のための接続導電パターンを含む。

図５１に示すように、本開示の図５０に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期は順に設定される初期化ステップｔ１、データ書き込みステップｔ２及び発光ステップｔ３を含み、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１はオンし、Ｒ１は低電圧信号を提供し、Ｓ２は高電圧信号を提供し、Ｔ２はオンし、Ｔ３はオフし、Ｖｉ１はＮ１に書き込まれ、それによりデータ書き込みステップｔ２が開始するときにＴ０はオンし、Ｓ３とＳ４は低電圧信号を提供し、Ｔ７はオンし、Ｔ４はオンし、それによりＤＲによるリセット電圧をＮ２に書き込み、Ｖｉ２をＯ１の陽極に書き込み、Ｏ１を発光させず、Ｏ１の陽極に残留する電荷を除去し、
データ書き込みステップｔ２では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１はオンし、Ｒ１は高電圧信号を提供し、Ｓ２は高電圧信号を提供し、Ｔ２はオンし、Ｔ３はターンオフし、Ｔ８はオンし、Ｓ３とＳ４は高電圧信号を提供し、Ｔ７とＴ４はターンオフし、データ線Ｄ１におけるデータ電圧ＶｄａｔａはＮ２に書き込まれ、
データ書き込みステップｔ２が開始するとき、Ｔ０はオンし、Ｖｄａｔａにより、Ｔ０がターンオフするまで、オンするＴ８、Ｔ０、Ｔ２及びＴ１を介してＣに充電し、Ｎ１の電位を向上させ、このとき、Ｎ１の電位はＶｄａｔａ＋Ｖｔｈであり、ＶｔｈはＴ０の閾値電圧であり、
発光ステップｔ３では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２、Ｓ３及びＳ４は高電圧信号を提供し、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ７及びＴ８はターンオフし、Ｔ５とＴ６はオンし、Ｔ０はオンし、Ｏ１の発光を駆動する。

図５０に示す画素回路の少なくとも１つの実施例では、Ｔ４が追加設置され、Ｎ２に高電圧を提供し、非発光時間帯においてＮ２の電位を初期化し、Ｔ０の安定性の向上に寄与し、Ｔ７が提供され、Ｏ１の陽極の電位を初期化し、低周波フリッカでのスイッチング周波数切り替えの自由度に寄与する。

図５２に示すように、図４９に示す画素回路の少なくとも１つの実施例の上で、前記第１制御回路１２は第１トランジスタＴ１を含み、前記駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記第１トランジスタＴ１のソース電極は前記接続ノードＮ０に電気的に接続される。

前記補償制御回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続される。

前記第１初期化回路１４は第３トランジスタＴ３を含み、
前記第３トランジスタＴ３のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレイン電極は第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソース電極は前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１の提供に用いられる。

前記リセット回路２０は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は前記リセット電圧線ＤＲに電気的に接続され、前記第４トランジスタＴ４のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続される。

前記発光制御回路は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧線に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、前記高電圧線は高電圧信号ＶＤＤの提供に用いられ、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続される。

前記第２初期化回路３２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧線は第２初期電圧Ｖｉ２の提供に用いられる。

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記蓄積回路４２は蓄積コンデンサＣを含み、
前記第８トランジスタＴ８のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、
前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

Ｏ１の陰極は低電圧線に電気的に接続され、前記低電圧線は低電圧ＶＳＳの提供に用いられる。

図５２では、符号Ｎ１は第１ノードであり、第１ノードＮ１はＴ０のゲート電極に電気的に接続され、
符号Ｎ２は第２ノードであり、符号Ｎ３は第３ノードであり、Ｎ２はＴ０のソース電極に電気的に接続され、Ｎ３はＴ０のドレイン電極に電気的に接続される。

図５２に示す少なくとも１つの実施例では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

図５２に示す画素回路の少なくとも１つの実施例では、Ｔ１とＴ７は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ８はいずれも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１とＴ７はｎ型トランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ８はｐ型トランジスタであり、Ｔ０はシングルゲートトランジスタであるが、それに限らない。

本開示の図５２に示す画素回路の少なくとも１つの実施例と、本開示の図５０に示す画素回路の少なくとも１つの実施例との相違点は、Ｔ７が酸化物薄膜トランジスタであることである。

図５２に示す画素回路の少なくとも１つの実施例では、Ｎ１は直接にＴ１のみに電気的に接続され、Ｎ１は直接にＴ２及びＴ３に電気的に接続されず、それによりＮ１の漏電を減少し、Ｔ０のゲート電極の電位の安定性を維持することができる。

図５２に示す画素回路の少なくとも１つの実施例では、Ｔ１とＴ７は酸化物薄膜トランジスタであり、それにより漏電を減少し、Ｎ１の電位の安定性を確保して、Ｏ１の陽極の電位の安定性を確保する。

図５２に示す画素回路の少なくとも１つの実施例では、１つの単独の第４走査信号生成モジュールにより、第４走査信号を第４走査線に提供してもよく、低周波フリッカでのスイッチング周波数切り替えの自由度（前記スイッチング周波数は前記第２初期化回路３２に含まれるトランジスタのスイッチング周波数である）に寄与する。前記画素回路が適用される表示パネルは低周波で動作する場合、発光制御回路３１は前記第１電圧線Ｖ１と前記駆動回路１１の第２端が切断するように制御し、且つ前記駆動回路１１の第１端と前記発光素子３０の第１極が切断するように制御すると、前記第４走査信号の周波数の向上によりＦｌｉｃｋｅｒ（フリッカ）を軽減することができ、又は、
前記第４走査線は前記発光制御線であってもよく、それにより低周波更新段階において、発光制御線による発光制御信号に対して周期的な制御を行えば、発光素子に対する周期的なリセット／輝度調節を行うことができ、輝度均一化を実現する。

図５３に示すように、図４９に示す画素回路の少なくとも１つの実施例の上で、前記第１制御回路１２は第１トランジスタＴ１を含み、前記駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記第１トランジスタＴ１のソース電極は前記接続ノードＮ０に電気的に接続される。

前記補償制御回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続される。

前記第１初期化回路１４は第３トランジスタＴ３を含み、
前記第３トランジスタＴ３のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレイン電極は第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソース電極は前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１の提供に用いられる。

前記リセット回路２０は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は高電圧線に電気的に接続され、前記第４トランジスタＴ４のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、前記高電圧線は高電圧信号ＶＤＤの提供に用いられる。

前記発光制御回路は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧線に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続される。

前記第２初期化回路３２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧線は第２初期電圧Ｖｉ２の提供に用いられる。

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記蓄積回路４２は蓄積コンデンサＣを含み、
前記第８トランジスタＴ８のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、
前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続される。

Ｏ１の陰極は低電圧線に電気的に接続され、前記低電圧線は低電圧ＶＳＳの提供に用いられる。

図５３では、符号Ｎ１は第１ノードであり、第１ノードＮ１はＴ０のゲート電極に電気的に接続され、
符号Ｎ２は第２ノードであり、符号Ｎ３は第３ノードであり、Ｎ２はＴ０のソース電極に電気的に接続され、Ｎ３はＴ０のドレイン電極に電気的に接続される。

図５３に示す少なくとも１つの実施例では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

図５３に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はいずれも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１はｎ型トランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はｐ型トランジスタであり、Ｔ０はシングルゲートトランジスタであるが、それに限らない。

図５３に示す画素回路の少なくとも１つの実施例では、Ｎ１は直接にＴ１のみに電気的に接続され、Ｎ１は直接にＴ２及びＴ３に電気的に接続されず、それによりＮ１の漏電を減少し、Ｔ０のゲート電極の電位の安定性を維持することができ、
Ｔ１は酸化物薄膜トランジスタであり、それによりＮ１の漏電を減少し、Ｔ０のゲート電極の電位の安定性を確保する。

本開示の図５３に示す画素回路の少なくとも１つの実施例と、本開示の図５０に示す画素回路の少なくとも１つの実施例との相違点は、前記リセット電圧線ＤＲが前記高電圧線であり、採用される信号線の数を減少できることである。

本開示の図５３に示す画素回路の少なくとも１つの実施例では、ＶＤＤの電圧値は４．６Ｖであってもよく、ＶＤＤの電圧値はＶｉ１の電圧値より大きく、ＶＤＤの電圧値はＶｉ２の電圧値より大きい。

本開示の図５３に示す画素回路の少なくとも１つの実施例では、Ｔ７は酸化物薄膜トランジスタに替えられてもよく、Ｔ０はダブルゲートトランジスタに替えられてもよいが、それに限らない。

図５４に示すように、図４９に示す画素回路の少なくとも１つの実施例の上で、前記第１制御回路１２は第１トランジスタＴ１を含み、前記駆動回路１１は駆動トランジスタＴ０を含み、前記発光素子は有機発光ダイオードＯ１である。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０の第１ゲート電極に電気的に接続され、前記第１トランジスタＴ１のソース電極は前記接続ノードＮ０に電気的に接続される。

前記補償制御回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記接続ノードＮ０に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続される。

前記第１初期化回路１４は第３トランジスタＴ３を含み、
前記第３トランジスタＴ３のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第３トランジスタＴ３のドレイン電極は第１初期化電圧線に電気的に接続され、前記第３トランジスタＴ３のソース電極は前記接続ノードＮ０に電気的に接続され、前記第１初期化電圧線は第１初期化電圧Ｖｉ１の提供に用いられる。

前記リセット回路２０は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は前記リセット電圧線ＤＲに電気的に接続され、前記第４トランジスタＴ４のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続される。

前記発光制御回路は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧線に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、前記高電圧線は高電圧信号ＶＤＤの提供に用いられ、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続される。

前記第２初期化回路３２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期化電圧線に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧線は第２初期電圧Ｖｉ２の提供に用いられる。

前記データ書き込み回路４１は第８トランジスタＴ８を含み、前記蓄積回路４２は蓄積コンデンサＣを含み、
前記第８トランジスタＴ８のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第８トランジスタＴ８のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第８トランジスタＴ８のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、
前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０の第１ゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧線に電気的に接続され、
前記駆動トランジスタＴ０の第２ゲート電極は前記高電圧線に電気的に接続される。

Ｏ１の陰極は低電圧線に電気的に接続され、前記低電圧線は低電圧ＶＳＳの提供に用いられる。

図５４では、符号Ｎ１は第１ノードであり、第１ノードＮ１はＴ０のゲート電極に電気的に接続され、
符号Ｎ２は第２ノードであり、符号Ｎ３は第３ノードであり、Ｎ２はＴ０のソース電極に電気的に接続され、Ｎ３はＴ０のドレイン電極に電気的に接続される。

図５４に示す少なくとも１つの実施例では、第１電圧線は高電圧線であり、第２電圧線は低電圧線である。

図５４に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであってもよく、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はいずれも低温ポリシリコン薄膜トランジスタであってもよく、Ｔ１はｎ型トランジスタであり、Ｔ０、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８はｐ型トランジスタであり、Ｔ０はダブルゲートトランジスタであるが、それに限らない。

図５４に示す画素回路の少なくとも１つの実施例では、Ｎ１は直接にＴ１のみに電気的に接続され、Ｎ１は直接にＴ２及びＴ３に電気的に接続されず、それによりＮ１の漏電を減少し、Ｔ０のゲート電極の電位の安定性を維持することができる。

図５４に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであり、漏電を減少し、Ｎ１の電位の安定性を確保することができる。

図５４に示す画素回路の少なくとも１つの実施例では、Ｔ０はダブルゲートトランジスタであり、Ｔ０の第１ゲート電極はトップゲートであり、Ｔ０の第２ゲート電極はボトムゲートであり、Ｔ０の第２ゲート電極は前記高電圧線に電気的に接続され、Ｔ０のベースにバイアス電圧を印加し、Ｔ０のヒステリシス現象の改善に寄与する。

本開示の図５４に示す画素回路の少なくとも１つの実施例と、本開示の図５０に示す画素回路の少なくとも１つの実施例との相違点は、Ｔ０がダブルゲートトランジスタであることである。

本開示の図５４に示す画素回路の少なくとも１つの実施例では、Ｔ７は酸化物薄膜トランジスタに替えられてもよく、ＤＲは第１電圧線であってもよいが、それに限らない。

本開示の図５０、図５２、図５３及び図５４に示す画素回路の少なくとも１つの実施例では、非発光時間帯（前記非発光時間帯とは、前記表示周期に含まれる、発光ステップ以外の時間帯を指す）において、データ電圧ＶｄａｔａがＮ２に書き込まれる前に、第３走査信号のデューティ比を増加することにより、Ｔ４のターンオン時間を高め、Ｎ２の電位のリセット効果はより良好になる。

図５５に示すように、隣接する２行の画素回路は同一行のリセット電圧線に電気的に接続され得る。図５５では、符号ＤＲｎはｎ行目のリセット電圧線（ｎが正整数である）であり、そして、配線のために、隣接する列に位置する２つの画素回路はミラー対称に設置される。

図５６に示すように、隣接する２列の画素回路は同一列のリセット電圧線に電気的に接続され得る。図５６では、符号ＤＲｍはｍ列目のリセット電圧線（ｍが正整数である）であり、そして、配線のために、隣接する列に位置する２つの画素回路はミラー対称に設置される

図５７に示すように、隣接する２行の画素回路は同一行のリセット電圧線に電気的に接続され得ており、隣接する２列の画素回路は同一列のリセット電圧線に電気的に接続され得る。そして、配線のために、隣接する列に位置する２つの画素回路はミラー対称に設置され、複数本のリセット電圧線は格子状に設置される。

図５７では、符号ＤＲ１１は１行目のリセット電圧線であり、符号ＤＲ１２は２行目のリセット電圧線であり、符号ＤＲ２１は１列目のリセット電圧線であり、符号ＤＲ２２は２列目のリセット電圧線であり、符号ＤＲ２３は３列目のリセット電圧線である。

図５８では、符号ＤＲ１１は１行目のリセット電圧線であり、符号ＤＲ１２は２行目のリセット電圧線であり、符号ＤＲ１３は３行目のリセット電圧線であり、符号ＤＲ１４は４行目のリセット電圧線であり、符号ＤＲ２１は１列目のリセット電圧線であり、符号ＤＲ２２は２列目のリセット電圧線である。

図５８では、１行目に位置する画素回路はいずれも１行目のリセット電圧線ＤＲ１１に電気的に接続され、２行目に位置する画素回路は２行目のリセット電圧線ＤＲ１２に電気的に接続され、３行目に位置する画素回路はいずれも３行目のリセット電圧線ＤＲ１３に電気的に接続され、４行目に位置する画素回路は４行目のリセット電圧線ＤＲ１４に電気的に接続され、
そして、縦方向に延伸するリセット電圧線が設置され、それにより複数本のリセット電圧線は格子状に設置され、配線空間を節約するために、幾つかの列の画素回路を置いて１列のリセット電圧線を設置してもよい。

具体的な実施の場合、赤色画素回路列の側に、縦方向に延伸するリセット電圧線を設置してもよい。

本開示の実施例による駆動方法は、上記の画素回路に適用され、表示周期は初期化ステップとデータ書き込みステップを含み、前記駆動方法は下記内容を含む。
初期化ステップでは、第１制御回路は第１走査信号の制御下で、駆動回路の制御端と接続ノードとの連通を制御し、第１初期化回路は初期化制御信号の制御下で、第１初期化電圧を接続ノードに書き込み、第１初期化電圧を前記駆動回路の制御端に書き込み、それにより前記データ書き込みステップが開始する際に駆動回路はその第１端と前記駆動回路の第２端との連通を制御できる。
データ書き込みステップでは、第１制御回路は第１走査信号の制御下で、駆動回路の制御端と接続ノードとの連通を制御し、補償制御回路は第２走査信号の制御下で、前記接続ノードと前記駆動回路の第１端との連通を制御し、それにより前記駆動回路の制御端と前記駆動回路の第１端は連通する。

本開示の実施例による駆動方法では、第１制御回路は駆動回路の制御端と接続ノードとの連通を制御し、第１初期化回路は初期化制御信号の制御下で、第１初期化電圧を接続ノードに書き込み、補償制御回路は第２走査信号の制御下で、前記接続ノードと前記駆動回路の第１端との連通を制御し、第１制御回路は直接に駆動回路の制御端に電気的に接続され、第１初期化回路と補償制御回路は直接に駆動回路の制御端に電気的に接続されず、それにより第１ノード（駆動回路の制御端に電気的に接続されるノード）の漏電経路を減少し、低周波動作の際に第１ノードの電圧の安定性を確保し、表示品質の向上に寄与し、表示均一性を高め、Ｆｌｉｃｋｅｒ（フリッカ）を軽減することができる。

具体的な実施の場合、前記画素回路はリセット回路を更に含み得ており、前記駆動方法は下記内容を更に含む。
前記初期化ステップにおいて、前記リセット回路は第３走査信号の制御下で、リセット電圧を前記駆動回路の第２端に書き込む。

選択肢として、前記画素回路は発光素子と第２初期化回路を更に含み得ており、前記駆動方法は下記内容を更に含む。
前記第２初期化回路は第４走査信号の制御下で、第２初期化電圧を前記発光素子の第１極に書き込み、前記発光素子を発光しないように制御する。

具体的な実施の場合、前記画素回路は発光制御回路、データ書き込み回路及び蓄積回路を更に含み、表示周期はデータ書き込みステップの後に設定される発光ステップを含み、前記方法は下記内容を更に含む。
データ書き込みステップでは、データ書き込み回路は第２走査信号の制御下で、データ線におけるデータ電圧Ｖｄａｔａを駆動回路の第２端に書き込み、
データ書き込みステップが開始するとき、駆動回路はその第１端と前記駆動回路の第２端との連通を制御し、データ電圧Ｖｄａｔａにより蓄積回路に充電し、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路の制御端の電位を変更し、Ｖｔｈは前記駆動回路に含まれる駆動トランジスタの閾値電圧であり、
発光ステップでは、発光制御回路は発光制御信号の制御下で、第１電圧線と前記駆動回路の第２端との連通を制御し、且つ前記駆動回路の第１端と発光素子の第１極との連通を制御し、駆動回路は発光素子の発光を駆動する。

本開示の実施例による表示装置は上記の画素回路を備える。

選択肢として、前記画素回路はリセット回路と第２初期化回路を含み、前記リセット回路は第３走査線に電気的に接続され、前記第２初期化回路は前記第４走査線に電気的に接続され、前記表示装置は第３走査信号生成モジュールと第４走査信号生成モジュールを更に備え、
前記第３走査信号生成モジュールは前記第３走査線に電気的に接続され、前記第３走査線に第３走査信号を提供することに用いられ、
前記第４走査信号生成モジュールは前記第４走査線に電気的に接続され、前記第４走査線に第４走査信号を提供することに用いられる。

本開示の少なくとも１つの実施例では、前記第３走査信号と前記第４走査信号は同一の走査信号であってもよく、前記第３走査信号生成モジュールと前記第４走査信号生成モジュールは同一のモジュールであってもよい。

図５９に示すように、本開示の少なくとも１つの実施例による表示装置は表示パネルを備え、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は複数行と複数列の上記画素回路を含み、前記画素モジュールＰ０は表示パネルの有効表示領域内に設置され、
前記表示パネルは発光制御信号生成モジュール７０、第１走査信号生成モジュール７１、１番目の第２走査信号生成モジュール７２１、２番目の第２走査信号生成モジュール７２２、第３走査信号生成モジュール７３及び第４走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は発光制御信号の提供に用いられ、第１走査信号生成モジュール７１は第１走査信号の提供に用いられ、１番目の第２走査信号生成モジュール７２１と２番目の第２走査信号生成モジュール７２２は第２走査信号の提供に用いられ、前記第３走査信号生成モジュール７３は第３走査信号の提供に用いられ、前記第４走査信号生成モジュール７４は第４走査信号の提供に用いられ、
発光制御信号生成モジュール７０、第１走査信号生成モジュール７１及び１番目の第２走査信号生成モジュール７２１は、前記表示パネルの左側辺に設置され、
２番目の第２走査信号生成モジュール７２２、第３走査信号生成モジュール７３及び第４走査信号生成モジュール７４は、前記表示パネルの右側辺に設置される。

図６０に示すように、本開示の少なくとも１つの実施例による表示装置は表示パネルを備え、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は複数行と複数列の上記画素回路を含み、前記画素モジュールＰ０は表示パネルの有効表示領域内に設置され、
前記表示パネルは発光制御信号生成モジュール７０、１番目の第１走査信号生成モジュール７１１、２番目の第１走査信号生成モジュール７１２、１番目の第２走査信号生成モジュール７２１、２番目の第２走査信号生成モジュール７２２及び第４走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は発光制御信号の提供に用いられ、１番目の第１走査信号生成モジュール７１１と２番目の第１走査信号生成モジュール７１２は第１走査信号の提供に用いられ、１番目の第２走査信号生成モジュール７２１と２番目の第２走査信号生成モジュール７２２は第２走査信号の提供に用いられ、
第３走査信号と第４走査信号は同一の走査信号であり、
前記第４走査信号生成モジュール７４は第３走査信号と第４走査信号の提供に用いられ、
発光制御信号生成モジュール７０、１番目の第１走査信号生成モジュール７１１及び１番目の第２走査信号生成モジュール７２１は、前記表示パネルの左側辺に設置され、
２番目の第１走査信号生成モジュール７１２、２番目の第２走査信号生成モジュール７２２及び第４走査信号生成モジュール７４は、前記表示パネルの右側辺に設置される。

図５５と図５６では、符号Ｖｉ１は第１初期化電圧であり、符号Ｖｉ２は第２初期化電圧であり、符号ＶＤＤは高電圧信号であり、符号Ｄ１はデータ線であり、符号ＤＲはリセット電圧線である。

本開示の実施例による表示装置は携帯電話、タブレット、テレビ、モニター、ラップトップ、デジタルフレーム、ナビゲーター等の表示機能を備える製品又は部品であってもよい。

図６１～図７８は本開示による画素駆動回路の他のセットの例示的な実施例の説明図である。

本開示のすべての実施例に採用されるトランジスタは、いずれも三極管、薄膜トランジスタ又は電界効果トランジスタ或いは他の性質が同じのデバイスであってもよい。本開示の実施例では、トランジスタの制御極以外の２つの極を区別するために、そのうちの１つの電極を第１極と呼び、他の電極を第２極と呼ぶ。

実際の操作では、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記第１極はドレイン電極で、前記第２極はソース電極であってもよく、又は、前記第１極はソース電極で、前記第２極はドレイン電極であってもよい。

本開示の実施例による画素回路は駆動回路、第１初期化回路及びリセット回路を含み、
前記第１初期化回路はそれぞれ初期化制御線、前記駆動回路の第１端及び第１初期電圧端に電気的に接続され、前記初期化制御線による初期化制御信号の制御下で、前記第１初期電圧端による第１初期電圧を前記駆動回路の第１端に書き込むことに用いられ、
前記リセット回路はそれぞれ第２走査線及びリセット電圧端に電気的に接続され、前記リセット回路は更に前記駆動回路の第２端又は前記駆動回路の第１端に電気的に接続され、前記第２走査線による第２走査信号の制御下で、前記リセット電圧端によるリセット電圧を前記駆動回路の第２端又は前記駆動回路の第１端に書き込むように制御することに用いられ、
前記駆動回路は、その制御端の電位の制御下で、前記駆動回路の第１端と前記駆動回路の第２端との連通を制御することに用いられる。

本開示に記載の画素回路の少なくとも１つの実施例では第１初期化回路とリセット回路を含む。第１初期化回路はデータ電圧が駆動回路の第２端に書き込まれる前に、第１初期電圧を駆動回路の第１端に書き込み、それにより画素回路に含まれる補償制御回路に合わせて第１初期電圧を駆動回路の制御端に書き込む。リセット回路は第２走査信号の制御下で、データ電圧が駆動回路の第２端に書き込まれる前に、非発光時間帯において、リセット電圧を駆動回路の第２端又は駆動回路の第１端に書き込み、それにより駆動回路における駆動トランジスタにバイアス電圧を提供し（このとき、駆動トランジスタのゲート電極電位もＶｉ１に初期化される）、それにより駆動トランジスタはリセット状態に維持し、駆動トランジスタのヒステリシスを改善し、ディスプレイのＦＦＲ（第１フレーム応答時間）に寄与する。

具体的な実施の場合、駆動トランジスタのヒステリシスにより駆動トランジスタの特性反応は鈍くなるが、本開示の少なくとも１つの実施例では、データ電圧の書き込みの前に、駆動トランジスタのゲート電極とソース電極との電圧を迅速にリセットし、駆動トランジスタの回復速度の増加に寄与するため、駆動トランジスタのヒステリシス現象を改善し、ヒステリシス回復速度を高めることができる。

本開示の少なくとも１つの実施例では、１つの単独の第２走査信号生成モジュールにより、第２走査信号を第２走査線に提供してもよく、駆動回路の第２端の電位に対するリセットに寄与する。

本開示の少なくとも１つの実施例では、前記リセット電圧は定電圧であり、それにより駆動トランジスタに一定のバイアス電圧を提供し、ヒステリシス現象を改善する。

選択肢として、前記第１初期電圧は低電位定電圧であり、前記第１初期電圧の電圧値は－６Ｖ以上且つ－２Ｖ以下であり、例えば、前記第１初期化電圧の電圧値は－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよいが、それに限らない。

具体的な実施の場合、前記リセット電圧は高電位定電圧であってもよく、それにより、データ書き込みステップが開始するとき、駆動回路における駆動トランジスタは迅速にターンオンすることができ、前記リセット電圧の電圧値は４Ｖ以上且つ１０Ｖ以下であり、又は、
前記リセット電圧は低電位定電圧であってもよく、前記リセット電圧の電圧値は－６Ｖ以上且つ－２Ｖ以下である。

選択肢として、前記リセット電圧が高電位定電圧である場合、前記リセット電圧の電圧値は例えば４Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖ、９Ｖ又は１０Ｖであってもよいが、それに限らない。

前記リセット電圧が低電位定電圧である場合、前記リセット電圧の電圧値は例えば－６Ｖ、－５Ｖ、－４Ｖ、－３Ｖ又は－２Ｖであってもよいが、それに限らない。

本開示の少なくとも１つの実施例では、前記リセット電圧が低電位定電圧である場合、前記リセット電圧の電圧値と前記第１初期電圧の電圧値はほぼ同じであり、それにより、リセット回路によってリセット電圧を駆動回路の第２端に書き込むとともに、第１初期化回路によって第１初期電圧を駆動回路の第１端に書き込むとき、駆動回路における駆動トランジスタには故障が発生しない。

前記リセット電圧の電圧値と前記第１初期電圧の電圧値がほぼ同じであることは、前記リセット電圧の電圧値と前記第１初期電圧の電圧値との差の絶対値が、所定の電圧差の値より小さいことを指してもよい。例えば、前記所定の電圧差の値は０．１Ｖ又は０．０５Ｖであってもよいが、それに限らない。

本開示の少なくとも１つの実施例では、駆動回路における駆動トランジスタの閾値電圧Ｖｔｈは－５Ｖ以上且つ－２Ｖ以下であってもよく、好ましい場合に、Ｖｔｈは－４Ｖ以上且つ－２．５Ｖ以下であってもよく、例えば、Ｖｔｈは－４Ｖ、－３．５Ｖ、－３Ｖ又は－２．５Ｖであってもよいが、それに限らない。

選択肢として、前記駆動回路は駆動トランジスタを含み、前記リセット電圧の電圧値の絶対値は閾値電圧の絶対値の１．５倍より大きく、それにより短い時間内にバイアス効果に迅速に到達できるように確保する。前記閾値電圧は前記駆動トランジスタの閾値電圧である。例えば、前記リセット電圧の電圧値の絶対値は閾値電圧の絶対値の２倍、２．５倍又は３倍より大きくてもよいが、それに限らない。

図６１に示すように、本開示の実施例による画素回路は駆動回路１１、第１初期化回路１３及びリセット回路２０を含み、
前記第１初期化回路１３はそれぞれ初期化制御線Ｒ１、前記駆動回路１１の第１端及び第１初期電圧端に電気的に接続され、前記初期化制御線Ｒ１による初期化制御信号の制御下で、前記第１初期電圧端による第１初期電圧Ｖｉ１を前記駆動回路１１の第１端に書き込むことに用いられ、
前記リセット回路２０はそれぞれ第２走査線Ｓ２及びリセット電圧端ＤＲに電気的に接続され、前記リセット回路２０は更に前記駆動回路１１の第２端に電気的に接続され、前記第２走査線Ｓ２による第２走査信号の制御下で、前記リセット電圧端ＤＲによるリセット電圧を前記駆動回路１１の第２端に書き込むように制御することに用いられ、
前記駆動回路１１は、その制御端の電位の制御下で、前記駆動回路１１の第１端と前記駆動回路１１の第２端との連通を制御することに用いられる。

図６１では、符号Ｎ１は第１ノードであり、前記第１ノードＮ１は前記駆動回路１１の制御端に電気的に接続される。

本開示の図６１に示す画素回路の少なくとも１つの実施例では、動作の際に、前記表示周期は初期化ステップとリセットステップを含み得ており、
前記初期化ステップにおいて、第１初期化回路１３は初期化制御信号の制御下で、第１初期電圧Ｖｉ１を駆動回路１１の第１端に書き込み、
前記リセットステップにおいて、リセット回路２０は第２走査信号の制御下で、リセット電圧を駆動回路１１の第２端に書き込む。

図６２に示すように、本開示の少なくとも１つの実施例による画素回路は駆動回路１１、第１初期化回路１３及びリセット回路２０を含み得ており、
前記第１初期化回路１３はそれぞれ初期化制御線Ｒ１、前記駆動回路１１の第１端及び第１初期電圧端に電気的に接続され、前記初期化制御線Ｒ１による初期化制御信号の制御下で、前記第１初期電圧端による第１初期電圧Ｖｉ１を前記駆動回路１１の第１端に書き込むことに用いられ、
前記リセット回路２０はそれぞれ第２走査線Ｓ２及びリセット電圧端ＤＲに電気的に接続され、前記リセット回路２０は更に前記駆動回路１１の第１端に電気的に接続され、前記第２走査線Ｓ２による第２走査信号の制御下で、前記リセット電圧端ＤＲによるリセット電圧を前記駆動回路１１の第１端に書き込むように制御することに用いられる。

本開示の図６２に示す画素回路の少なくとも１つの実施例では、動作の際に、前記表示周期は初期化ステップとリセットステップを含み得ており、
前記初期化ステップにおいて、第１初期化回路１３は初期化制御信号の制御下で、第１初期電圧Ｖｉ１を駆動回路１１の第１端に書き込み、
前記リセットステップにおいて、リセット回路２０は第２走査信号の制御下で、リセット電圧を駆動回路１１の第１端に書き込む。

選択肢として、前記第１初期化回路は第２トランジスタを含み、
前記第２トランジスタの制御極は前記初期化制御線に電気的に接続され、前記第２トランジスタの第１極は前記第１初期電圧端に電気的に接続され、前記第２トランジスタの第２極は前記駆動回路の第１端に電気的に接続される。

本開示の少なくとも１つの実施例では、前記第２トランジスタは低温ポリシリコン薄膜トランジスタであってもよいが、それに限らない。

選択肢として、前記リセット回路は第３トランジスタを含み、
前記第３トランジスタの制御極は前記第２走査線に電気的に接続され、前記第３トランジスタの第１極は前記リセット電圧端に電気的に接続され、前記第３トランジスタの第２極は前記駆動回路の第２端又は前記駆動回路の第１端に電気的に接続される。

本開示の少なくとも１つの実施例では、前記画素回路は補償制御回路を含み得ており、
前記補償制御回路はそれぞれ第１走査線、前記駆動回路の制御端及び前記駆動回路の第１端に電気的に接続され、前記第１走査線による第１走査信号の制御下で、前記駆動回路の制御端と前記駆動回路の第１端との連通を制御することに用いられる。

本開示の少なくとも１つの実施例による画素回路が動作する際に、表示周期は初期化ステップを含み得る。初期化ステップでは、第１初期化回路は初期化制御信号の制御下で、第１初期電圧を駆動回路の第１端に書き込み、補償制御回路は第１走査信号の制御下で、駆動回路の制御端と前記駆動回路の第１端との連通を制御し、第１初期電圧を前記駆動回路の制御端に書き込み、それにより、データ書き込みステップが開始するとき、前記駆動回路はその制御端の電位の制御下で、前記駆動回路の第１端と前記駆動トランジスタの第２端との連通を制御する。

本開示の少なくとも１つの実施例による画素回路では、前記駆動回路の制御端は直接に補償制御回路のみに電気的に接続され、第１初期化回路は直接に前記駆動回路の第１端に電気的な接続され、補償制御回路と第１初期化回路により駆動回路の制御端の電位を初期化し、前記駆動回路の制御端への漏電経路を減少し、画素回路の設計複雑さが有意に増加しない条件下で、第１ノードの電圧の安定性を確保し、表示品質の向上に寄与し、表示均一性を高め、Ｆｌｉｃｋｅｒ（フリッカ）を軽減することができる。

選択肢として、前記補償制御回路は第１トランジスタを含み、
前記第１トランジスタの制御極は前記第１走査線に電気的に接続され、前記第１トランジスタの第１極は前記駆動回路の制御端に電気的に接続され、前記第１トランジスタの第２極は前記駆動回路の第１端に電気的に接続され、
前記第１トランジスタは酸化物薄膜トランジスタである。

本開示の実施例では、前記補償制御回路は第１トランジスタを含み得ており、第１トランジスタは酸化物薄膜トランジスタである。酸化物トランジスタはヒステリシス特性が優れ、リーク電流が低く、Ｍｏｂｉｌｉｔｙ（移動度）が低い。従って、本開示の少なくとも１つの実施例では、第１トランジスタを酸化物薄膜トランジスタとして設置し、低漏電を実現し、駆動回路の制御端の電位の安定性を確保する。

図６３に示すように、図６１に示す画素回路の少なくとも１つの実施例の上で、本開示の少なくとも１つの実施例による画素回路は補償制御回路１２を更に含み得ており、
前記補償制御回路１２はそれぞれ第１走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第１端に電気的に接続され、前記第１走査線Ｓ１による第１走査信号の制御下で、前記駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御することに用いられる。

本開示の図６３に示す画素回路の少なくとも１つの実施例では動作の際に、表示周期は初期化ステップを含み得る。初期化ステップにおいて、補償制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と駆動回路１１の第１端との連通を制御する。

図６４に示すように、図６２に示す画素回路の少なくとも１つの実施例の上で、本開示の少なくとも１つの実施例による画素回路は補償制御回路１２を更に含み得ており、
前記補償制御回路１２はそれぞれ第１走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第１端に電気的に接続され、前記第１走査線Ｓ１による第１走査信号の制御下で、前記駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御することに用いられる。

本開示の図６４に示す画素回路の少なくとも１つの実施例では動作の際に、表示周期は初期化ステップを含み得る。初期化ステップにおいて、補償制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と駆動回路１１の第１端との連通を制御する。

本開示の少なくとも１つの実施例では、前記画素回路は発光素子、蓄積回路、第２初期化回路、データ書き込み回路及び発光制御回路を更に含み得ており、
前記蓄積回路は前記駆動回路の制御端に電気的に接続され、電力の蓄積に用いられ、
前記第２初期化回路はそれぞれ第３走査線、第２初期電圧端及び前記発光素子の第１極に電気的に接続され、前記第３走査線による第３走査信号の制御下で、前記第２初期電圧端による第２初期電圧を前記発光素子の第１極に書き込むことに用いられ、
前記データ書き込み回路はそれぞれ第４走査線、データ線及び前記駆動回路の第２端に電気的に接続され、前記第４走査線による第４走査信号の制御下で、前記データ線によるデータ電圧を前記駆動回路の第２端に書き込むことに用いられ、
前記発光制御回路はそれぞれ発光制御線、第１電圧端、前記駆動回路の第２端、前記駆動回路の第１端及び前記発光素子の第１極に電気的に接続され、前記発光制御線による発光制御信号の制御下で、前記第１電圧端と前記駆動回路の第２端との連通を制御し、前記駆動回路の第１端と前記発光素子の第１極との連通を制御することに用いられ、
前記発光素子の第２極は第２電圧端に電気的に接続される。

本開示の少なくとも１つの実施例では、前記画素回路は発光素子、蓄積回路、第２初期化回路、データ書き込み回路及び発光制御回路を更に含み得る。第２初期化回路は発光素子の第１極を初期化し、データ書き込み回路はデータ電圧を駆動回路の第２端に書き込み、発光制御回路は発光制御信号の制御下で、第１電圧端と前記駆動回路の第２端との連通を制御し、前記駆動回路の第１端と前記発光素子の第１極との連通を制御する。

選択肢として、前記発光素子は有機発光ダイオードであってもよく、前記発光素子の第１極は有機発光ダイオードの陽極で、前記発光素子の第２極は有機発光ダイオードの陰極であってもよく、
前記第１電圧端は高電圧端で、前記第２電圧端は低電圧端であってもよいが、それに限らない。

図６５に示すように、図６３に示す画素回路の少なくとも１つの実施例の上で、本開示の少なくとも１つの実施例による画素回路は発光素子４０、蓄積回路４１、第２初期化回路４２、データ書き込み回路４３及び発光制御回路４４を更に含み得ており、
前記蓄積回路４１は前記駆動回路１１の制御端に電気的に接続され、電力の蓄積に用いられ、
前記第２初期化回路４２はそれぞれ第３走査線Ｓ３、第２初期電圧端及び前記発光素子４０の第１極に電気的に接続され、前記第３走査線Ｓ３による第３走査信号の制御下で、前記第２初期電圧端による第２初期電圧Ｖｉ２を前記発光素子４０の第１極に書き込むことに用いられ、
前記データ書き込み回路４３はそれぞれ第４走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第２端に電気的に接続され、前記第４走査線Ｓ４による第４走査信号の制御下で、前記データ線Ｄ１によるデータ電圧を前記駆動回路１１の第２端に書き込むことに用いられ、
前記発光制御回路４４はそれぞれ発光制御線Ｅ１、第１電圧端Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端及び前記発光素子４０の第１極に電気的に接続され、前記発光制御線Ｅ１による発光制御信号の制御下で、前記第１電圧端Ｖ１と前記駆動回路１１の第２端との連通を制御し、前記駆動回路１１の第１端と前記発光素子４０の第１極との連通を制御することに用いられ、
前記発光素子４０の第２極は第２電圧端Ｖ２に電気的に接続される。

本開示の図６５に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期は前記初期化ステップの後に設定されるデータ書き込みステップと発光ステップを更に含み、
前記データ書き込みステップでは、データ書き込み回路４３は第４走査信号の制御下で、データ線Ｄ１によるデータ電圧Ｖｄａｔａを前記駆動回路１１の第２端に書き込み、補償制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御し、
前記データ書き込みステップが開始するとき、前記駆動回路１１はその制御端の制御下で、前記駆動回路１１の第１端と前記駆動回路１１の第２端との連通をターンオンし、データ電圧Ｖｄａｔａにより蓄積回路４１に充電し、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路１１の制御端の電位を変更し、Ｖｔｈは前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光ステップでは、発光制御回路４４は発光制御信号の制御下で、第１電圧端Ｖ１と前記駆動回路１１の第２端との連通を制御し、前記駆動回路１１の第１端と発光素子４０の第１極との連通を制御し、駆動回路１１は発光素子４０の発光を駆動する。

具体的な実施の場合、前記リセットステップは前記初期化ステップと前記データ書き込みステップとの間に設定されてもよいが、それに限らない。

図６６に示すように、図６４に示す画素回路の少なくとも１つの実施例の上で、本開示の少なくとも１つの実施例による画素回路は発光素子４０、蓄積回路４１、第２初期化回路４２、データ書き込み回路４３及び発光制御回路４４を更に含み得ており、
前記蓄積回路４１は前記駆動回路１１の制御端に電気的に接続され、電力の蓄積に用いられ、
前記第２初期化回路４２はそれぞれ第３走査線Ｓ３、第２初期電圧端及び前記発光素子４０の第１極に電気的に接続され、前記第３走査線Ｓ３による第３走査信号の制御下で、前記第２初期電圧端による第２初期電圧Ｖｉ２を前記発光素子４０の第１極に書き込むことに用いられ、
前記データ書き込み回路４３はそれぞれ第４走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第２端に電気的に接続され、前記第４走査線Ｓ４による第４走査信号の制御下で、前記データ線Ｄ１によるデータ電圧を前記駆動回路１１の第２端に書き込むことに用いられ、
前記発光制御回路４４はそれぞれ発光制御線Ｅ１、第１電圧端Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端及び前記発光素子４０の第１極に電気的に接続され、前記発光制御線Ｅ１による発光制御信号の制御下で、前記第１電圧端Ｖ１と前記駆動回路１１の第２端との連通を制御し、前記駆動回路１１の第１端と前記発光素子４０の第１極との連通を制御することに用いられ、
前記発光素子４０の第２極は第２電圧端Ｖ２に電気的に接続される。

本開示の図６６に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期は前記初期化ステップの後に設定されるデータ書き込みステップと発光ステップを更に含み、
前記データ書き込みステップでは、データ書き込み回路４３は第４走査信号の制御下で、データ線Ｄ１によるデータ電圧Ｖｄａｔａを前記駆動回路１１の第２端に書き込み、補償制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御し、
前記データ書き込みステップが開始するとき、前記駆動回路１１はその制御端の制御下で、前記駆動回路１１の第１端と前記駆動回路１１の第２端との連通をターンオンし、データ電圧Ｖｄａｔａにより蓄積回路４１に充電し、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路１１の制御端の電位を変更し、Ｖｔｈは前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光ステップでは、発光制御回路４４は発光制御信号の制御下で、第１電圧端Ｖ１と前記駆動回路１１の第２端との連通を制御し、前記駆動回路１１の第１端と発光素子４０の第１極との連通を制御し、駆動回路１１は発光素子４０の発光を駆動する。

図６７に示すように、本開示の少なくとも１つの実施例による画素回路は駆動回路１１、補償制御回路１２、第１初期化回路１３、発光素子４０、蓄積回路４１、第２初期化回路４２、データ書き込み回路４３及び発光制御回路４４を含み得ており、
前記補償制御回路１２はそれぞれ第１走査線Ｓ１、前記駆動回路１１の制御端及び前記駆動回路１１の第１端に電気的に接続され、前記第１走査線Ｓ１による第１走査信号の制御下で、前記駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御することに用いられ、
前記第１初期化回路１３はそれぞれ初期化制御線Ｒ１、前記駆動回路１１の第１端及び第１初期電圧端に電気的に接続され、前記初期化制御線Ｒ１による初期化制御信号の制御下で、前記第１初期電圧端による第１初期電圧Ｖｉ１を前記駆動回路１１の第１端に書き込むことに用いられ、
前記駆動回路１１は、その制御端の電位の制御下で、前記駆動回路１１の第１端と前記駆動回路１２の第２端との連通を制御することに用いられ、
前記蓄積回路４１は前記駆動回路１１の制御端に電気的に接続され、電力の蓄積に用いられ、
前記第２初期化回路４２はそれぞれ第３走査線Ｓ３、第２初期電圧端及び前記発光素子４０の第１極に電気的に接続され、前記第３走査線Ｓ３による第３走査信号の制御下で、前記第２初期電圧端による第２初期電圧Ｖｉ２を前記発光素子４０の第１極に書き込むことに用いられ、
前記データ書き込み回路４３はそれぞれ第４走査線Ｓ４、データ線Ｄ１及び前記駆動回路１１の第２端に電気的に接続され、前記第４走査線Ｓ４による第４走査信号の制御下で、前記データ線Ｄ１によるデータ電圧を前記駆動回路１１の第２端に書き込むことに用いられ、
前記発光制御回路４４はそれぞれ発光制御線Ｅ１、第１電圧端Ｖ１、前記駆動回路１１の第２端、前記駆動回路１１の第１端及び前記発光素子４０の第１極に電気的に接続され、前記発光制御線Ｅ１による発光制御信号の制御下で、前記第１電圧端Ｖ１と前記駆動回路１１の第２端との連通を制御し、前記駆動回路１１の第１端と前記発光素子４０の第１極との連通を制御することに用いられ、
前記発光素子４０の第２極は第２電圧端Ｖ２に電気的に接続される。

本開示の図６７に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期は順に設定される初期化ステップ、データ書き込みステップ及び発光ステップを含み、
初期化ステップでは、第１初期化回路１３は初期化制御信号の制御下で、第１初期電圧Ｖｉ１を駆動回路１１の第１端に書き込み、補償制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御し、第１初期電圧Ｖｉ１を前記駆動回路１１の制御端に書き込み、それにより、データ書き込みステップが開始するとき、前記駆動回路１１はその制御端の電位の制御下で、前記駆動回路１１の第１端と前記駆動トランジスタ１１の第２端との連通を制御し、
前記データ書き込みステップでは、データ書き込み回路４３は第４走査信号の制御下で、データ線Ｄ１によるデータ電圧Ｖｄａｔａを前記駆動回路１１の第２端に書き込み、補償制御回路１２は第１走査信号の制御下で、駆動回路１１の制御端と前記駆動回路１１の第１端との連通を制御し、
前記データ書き込みステップが開始するとき、前記駆動回路１１はその制御端の制御下で、前記駆動回路１１の第１端と前記駆動回路１１の第２端との連通をターンオンし、データ電圧Ｖｄａｔａにより蓄積回路４１に充電し、前記駆動回路１１の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路１１の制御端の電位を変更し、Ｖｔｈは前記駆動回路１１に含まれる駆動トランジスタの閾値電圧であり、
発光ステップでは、発光制御回路４４は発光制御信号の制御下で、第１電圧端Ｖ１と前記駆動回路１１の第２端との連通を制御し、前記駆動回路１１の第１端と発光素子４０の第１極との連通を制御し、駆動回路１１は発光素子４０の発光を駆動する。

図６５、図６６及び図６７に示す画素回路の少なくとも１つの実施例では、１つの単独の第３走査信号生成モジュールにより、第３走査信号を第３走査線Ｓ３に提供してもよく、低周波フリッカでのスイッチング周波数切り替えの自由度（前記スイッチング周波数は前記第２初期化回路に含まれるトランジスタのスイッチング周波数である）に寄与するが、それに限らない。具体的な実施の場合、前記第３走査信号と前記第４走査信号は同一の走査信号であってもよい。

前記画素回路が適用される表示パネルは低周波で動作する場合、発光制御回路４４は前記第１電圧端Ｖ１と前記駆動回路１１の第２端が切断するように制御し、且つ前記駆動回路１１の第１端と前記発光素子４０の第１極が切断するように制御すると、前記第３走査信号の周波数の向上によりＦｌｉｃｋｅｒ（フリッカ）を軽減することができる。

本開示の少なくとも１つの実施例では、前記第２走査信号と前記第３走査信号は同一の走査信号であってもよく、前記第２走査信号生成モジュールと前記第３走査信号生成モジュールは同一のモジュールであってもよいが、それに限らない。具体的な実施の場合、前記第２走査信号と第３走査信号は異なる走査信号であってもよい。

本開示の図６５、図６６及び図６７に示す画素回路の少なくとも１つの実施例では、動作の際に、非発光時間帯において、データ電圧が駆動回路１１の第２端に書き込まれる前に、前記第２初期化回路４２は前記第３走査線Ｓ３による第３走査信号の制御下で、前記第２初期電圧端による第２初期電圧Ｖｉ２を前記発光素子４０の第１極に書き込み、前記発光素子４０を発光しないように制御し、前記発光素子４０の第１極に残留する電荷を除去する。

本開示の少なくとも１つの実施例では、前記初期化ステップと前記データ書き込みステップとの間の時間間隔は所定の時間間隔より大きく、駆動トランジスタのゲート電極電位を早期に初期化することにより、駆動トランジスタのヒステリシス現象を改善し、画素回路の高・低周波Ｆｌｉｃｋｅｒ（フリッカ）を低減する。

具体的な実施の場合、前記所定の時間間隔は実際の状況に応じて決定されてもよい。

本開示の図６５、図６６及び図６７に示す画素回路の少なくとも１つの実施例では、初期化制御線Ｒ１による初期化制御信号と第４走査信号は同一の第４走査信号生成モジュールにより生成されてもよく、前記第４走査信号は前記第４走査信号生成モジュールが生成する第Ｎ段階の第４走査信号であってもよく、前記初期化制御信号は前記第４走査信号生成モジュールが生成する第Ｎ－Ｍ段階の第４走査信号であってもよく、それにより駆動トランジスタのゲート電極の電位を早期に初期化する。Ｎは正整数であり、Ｍは６より大きい正整数であってもよく、例えば、Ｍは１４であってもよいが、それに限らない。

選択肢として、前記データ書き込み回路は第４トランジスタを含み、
前記第４トランジスタの制御極は前記第４走査線に電気的に接続され、前記第４トランジスタの第１極は前記データ線に電気的に接続され、前記第４トランジスタの第２極は駆動回路の第２端に電気的に接続される。

前記発光制御回路は第５トランジスタと第６トランジスタを含み、
前記第５トランジスタの制御極は前記発光制御線に電気的に接続され、前記第５トランジスタの第１極は前記第１電圧端に電気的に接続され、前記第５トランジスタの第２極は前記駆動回路の第２端に電気的に接続され、
前記第６トランジスタの制御極は前記発光制御線に電気的に接続され、前記第６トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記第６トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

前記第２初期化回路は第７トランジスタを含み、
前記第７トランジスタの制御極は前記第３走査線に電気的に接続され、前記第７トランジスタの第１極は前記第２初期電圧端に電気的に接続され、前記第７トランジスタの第２極は前記発光素子の第１極に電気的に接続される。

前記駆動回路は駆動トランジスタを含み、前記駆動トランジスタの制御極は前記駆動回路の制御端に電気的に接続され、前記駆動トランジスタの第１極は前記駆動回路の第１端に電気的に接続され、前記駆動トランジスタの第２極は前記駆動回路の第２端に電気的に接続される。

前記蓄積回路は蓄積コンデンサを含み、前記蓄積コンデンサの第１端は前記駆動回路の制御端に電気的に接続され、前記蓄積コンデンサの第２端は前記第１電圧端に接続される。

図６８に示すように、図６５に示す画素回路の少なくとも１つの実施例の上で、前記発光素子は有機発光ダイオードＯ１であり、前記補償制御回路１２は第１トランジスタＴ１を含み、前記駆動回路は駆動トランジスタＴ０を含む。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記第１トランジスタＴ０のソース電極は前記駆動トランジスタＴ１のドレイン電極に電気的に接続される。

前記第１初期化回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記第１初期電圧端に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第１初期電圧端は第１初期電圧Ｖｉ１の提供に用いられる。

前記リセット回路２０は第３トランジスタＴ３を含み、
前記第３トランジスタＴ３のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第３トランジスタＴ３のドレイン電極は前記リセット電圧端ＤＲに電気的に接続され、前記第３トランジスタＴ３のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続される。

前記データ書き込み回路４３は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第４トランジスタＴ４のソース電極は駆動トランジスタＴ０のソース電極に電気的に接続される。

前記発光制御回路は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧端に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、前記高電圧端は高電圧信号ＶＤＤの提供に用いられ、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続され、Ｏ１の陰極は低電圧端に電気的に接続され、前記低電圧端は低電圧信号ＶＳＳの提供に用いられる。

前記第２初期化回路４２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期電圧端に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧端は第２初期電圧Ｖｉ２の提供に用いられる。

前記蓄積回路４１は蓄積コンデンサＣを含み、前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧端に接続される。

図６８に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７は低温ポリシリコン薄膜トランジスタであり、Ｔ１はｎ型トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７はｐ型トランジスタである。

図６８に示す画素回路の少なくとも１つの実施例では、Ｎ１はＴ０のゲート電極に電気的に接続される第１ノードであり、Ｎ２はＴ０のソース電極に電気的に接続される第２ノードであり、Ｎ３はＴ０のドレイン電極に電気的に接続される第３ノードである。

図６８に示す画素回路の少なくとも１つの実施例では、前記初期化制御信号と前記第４走査信号は同一の第４走査信号生成モジュールにより提供されてもよい。

具体的な実施の場合、ＤＲによるリセット電圧が高電圧である場合、Ｔ０のゲート電極とソース電極の短絡を避けるために、リセットステップと初期化ステップは異なるステップである。ＤＲによるリセット電圧が低電圧である場合、リセットステップと初期化ステップは同一のステップであってもよい。

図６９に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施例では、動作の際に、ＤＲによるリセット電圧が高電圧である場合、表示周期は順に設定される初期化ステップｔ１、リセットステップｔ２、データ書き込みステップｔ３及び発光ステップｔ４を含み得ており、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｔ１とＴ２はオンし、Ｖｉ１をＮ１に書き込み、Ｔ０のゲート電極の電位を初期化し、それにより、データ書き込みステップｔ３が開始するとき、Ｔ０はオンでき、
リセットステップｔ２では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２とＳ３はいずれも低電圧信号を提供し、Ｔ３とＴ７はオンし、ＤＲによる高電圧によってＮ２の電位を初期化し、Ｔ０のゲート電極とソース電極の電圧をリセットし、Ｔ０の回復速度の増加に寄与するため、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を高め、Ｖｉ２をＯ１の陽極に書き込み、Ｏ１を発光させず、Ｏ１の陽極に残留する電荷を除去し、
データ書き込みステップｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｔ１はオンし、Ｔ４はオンし、
データ書き込みステップｔ３が開始するとき、Ｔ０はオンし、Ｔ０がターンオフするまで、Ｄ１によるデータ電圧ＶｄａｔａによってＣに充電し、Ｎ１の電位を向上させ、Ｎ１の電位はＶｄａｔａ＋Ｖｔｈであり、ＶｔｈはＴ０の閾値電圧であり、
発光ステップでは、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｔ５、Ｔ０及びＴ６はオンし、Ｔ０はＯ１の発光を駆動する。

図７０に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施例では、動作の際に、ＤＲによるリセット電圧が低電圧である場合、表示周期は順に設定される初期化ステップｔ１、データ書き込みステップｔ３及び発光ステップｔ４を含み得ており、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも低電圧信号を提供し、Ｔ１とＴ２はオンし、Ｖｉ１をＮ１に書き込み、それにより、データ書き込みステップｔ３が開始するとき、Ｔ０はオンでき、Ｔ３とＴ７はオンし、ＤＲによるリセット電圧をＮ２に書き込み、Ｖｉ２をＯ１の陽極に書き込み、Ｔ０のゲート電極とソース電極の電圧をリセットし、Ｔ０の回復速度の増加に寄与するため、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を高め、Ｖｉ２をＯ１の陽極に書き込み、Ｏ１を発光させず、Ｏ１の陽極に残留する電荷を除去し、
データ書き込みステップｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｔ１はオンし、Ｔ４はオンし、
データ書き込みステップｔ３が開始するとき、Ｔ０はオンし、Ｔ０がターンオフするまで、Ｄ１によるデータ電圧ＶｄａｔａによってＣに充電し、Ｎ１の電位を向上させ、Ｎ１の電位はＶｄａｔａ＋Ｖｔｈであり、ＶｔｈはＴ０の閾値電圧であり、
発光ステップでは、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｔ５、Ｔ０及びＴ６はオンし、Ｔ０はＯ１の発光を駆動する。

図７１に示すように、本開示の図６８に示す画素回路の少なくとも１つの実施例では、動作の際に、Ｒ１による初期化制御信号が第Ｎ－１４段階の第４走査信号であり、Ｓ４による第４走査信号が第Ｎ段階の第４走査信号である場合、表示周期は順に設定される初期化ステップｔ１、リセットステップｔ２、データ書き込みステップｔ３及び発光ステップｔ４を含み得ており、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ１とＴ２はオンし、Ｖｉ１をＮ１に書き込み、それにより、データ書き込みステップｔ３が開始するとき、Ｔ０はオンでき、
リセットステップｔ２では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ３とＴ７はオンし、ＤＲによる高電圧によってＮ２の電位を初期化し、Ｔ０のゲート電極とソース電極の電圧をリセットし、Ｔ０の回復速度の増加に寄与するため、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を高め、Ｖｉ２をＯ１の陽極に書き込み、Ｏ１を発光させず、Ｏ１の陽極に残留する電荷を除去し、Ｔ１はオンし、Ｔ２はターンオフし、Ｔ５とＴ６はターンオフし、
データ書き込みステップｔ３では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｔ１とＴ４はオンし、ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３を連通させ、Ｔ０がターンオフするまで、Ｄ１におけるデータ電圧ＶｄａｔａによりＣに充電し、Ｎ１の電位を向上させ、このとき、Ｔ０のゲート電極の電位はＶｄａｔａ＋Ｖｔｈであり、
発光ステップｔ４では、Ｅ１は低電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ５、Ｔ６及びＴ０はオンし、Ｔ０はＯ１の発光を駆動する。

図６８に示す画素回路の少なくとも１つの実施例では、ＤＲによるリセット電圧はＶＤＤであってもよく、又は、ＤＲとＥ１は同一の信号端であってもよく、又は、Ｄ４によるリセット電圧は第３初期化電圧であってもよいが、それに限らない。

図７２に示すように、図６７に示す画素回路の少なくとも１つの実施例の上で、前記発光素子は有機発光ダイオードＯ１であり、前記補償制御回路１２は第１トランジスタＴ１を含み、前記駆動回路は駆動トランジスタＴ０を含む。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記第１トランジスタＴ１のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続される。

前記第１初期化回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記第１初期電圧端に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第１初期電圧端は第１初期電圧Ｖｉ１の提供に用いられる。

前記データ書き込み回路４３は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第４トランジスタＴ４のソース電極は駆動トランジスタＴ０のソース電極に電気的に接続される。

前記発光制御回路は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧端に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０のソース電極に電気的に接続され、前記高電圧端は高電圧信号ＶＤＤの提供に用いられ、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続され、Ｏ１の陰極は低電圧端に電気的に接続され、前記低電圧端は低電圧信号ＶＳＳの提供に用いられる。

前記第２初期化回路４２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期電圧端に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧端は第２初期電圧Ｖｉ２の提供に用いられる。

前記蓄積回路４１は蓄積コンデンサＣを含み、前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧端に接続される。

図７２に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであり、Ｔ２、Ｔ４、Ｔ５、Ｔ６及びＴ７は低温ポリシリコン薄膜トランジスタであり、Ｔ１はｎ型トランジスタであり、Ｔ２、Ｔ４、Ｔ５、Ｔ６及びＴ７はｐ型トランジスタである。

図７２に示す画素回路の少なくとも１つの実施例では、Ｎ１はＴ０のゲート電極に電気的に接続される第１ノードであり、Ｎ２はＴ０のソース電極に電気的に接続される第２ノードであり、Ｎ３はＴ０のドレイン電極に電気的に接続される第３ノードである。

図７２に示す画素回路の少なくとも１つの実施例では、第３走査信号と第４走査信号は同一の走査信号であるが、それに限らない。

図７３に示すように、本開示の図７２に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期は順に設定される初期化ステップｔ１、データ書き込みステップｔ３及び発光ステップｔ４を含み得ており、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ３とＳ４はいずれも高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１とＴ２はオンし、Ｖｉ１をＮ１に書き込み、それにより、データ書き込みステップｔ３が開始するとき、Ｔ０はオンでき、
データ書き込みステップｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４はいずれも低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ７はオンし、Ｖｉ２をＯ１の陽極に書き込み、Ｔ１とＴ４はオンし、Ｄ１におけるデータ電圧ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３を連通させ、
データ書き込みステップｔ３が開始するとき、Ｔ０はオンし、Ｔ０のゲート電極の電位がＶｄａｔａ＋Ｖｔｈになるまで、ＶｄａｔａによってＣに充電し、Ｔ０のゲート電極の電位を向上させ、ＶｔｈはＴ０の閾値電圧であり、Ｔ０はターンオフし、
発光ステップｔ４では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４はいずれも高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｔ５、Ｔ６及びＴ０はオンし、Ｔ０はＯ１の発光を駆動する。

図７４に示すように、本開示の図７２に示す画素回路の少なくとも１つの実施例では、動作の際に、Ｒ１による初期化制御信号が第Ｎ－１４段階の第４走査信号であり、Ｓ４による第４走査信号が第Ｎ段階の第４走査信号である場合、表示周期は順に設定される初期化ステップｔ１、データ書き込みステップｔ３及び発光ステップｔ４を含み得ており、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ３とＳ４はいずれも高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ１とＴ２はオンし、Ｖｉ１をＮ１に書き込み、それにより、データ書き込みステップｔ３が開始するとき、Ｔ０はオンでき、
データ書き込みステップｔ３では、Ｅ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４はいずれも低電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｔ７はオンし、Ｖｉ２をＯ１の陽極に書き込み、Ｔ１とＴ４はオンし、Ｄ１におけるデータ電圧ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３を連通させ、
データ書き込みステップｔ３が開始するとき、Ｔ０はオンし、Ｔ０のゲート電極の電位がＶｄａｔａ＋Ｖｔｈになるまで、ＶｄａｔａによってＣに充電し、Ｔ０のゲート電極の電位を向上させ、ＶｔｈはＴ０の閾値電圧であり、Ｔ０はターンオフし、
発光ステップｔ４では、Ｅ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ３とＳ４はいずれも高電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｔ５、Ｔ６及びＴ０はオンし、Ｔ０はＯ１の発光を駆動する。

図７４に示すように、前記初期化ステップｔ１と前記データ書き込みステップｔ３との間の時間間隔は大きいため、Ｎ１の電位を早期にリセットでき、Ｔ０のヒステリシス現象の改善に寄与する。

図７５に示すように、図６６に示す画素回路の少なくとも１つの実施例の上で、前記発光素子は有機発光ダイオードＯ１であり、前記補償制御回路１２は第１トランジスタＴ１を含み、前記駆動回路は駆動トランジスタＴ０を含む。

前記第１トランジスタＴ１のゲート電極は前記第１走査線Ｓ１に電気的に接続され、前記第１トランジスタＴ１のドレイン電極は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記第１トランジスタＴ１のソース電極は前記駆動トランジスタＴ０のドレイン電極に電気的に接続される。

前記第１初期化回路１３は第２トランジスタＴ２を含み、
前記第２トランジスタＴ２のゲート電極は前記初期化制御線Ｒ１に電気的に接続され、前記第２トランジスタＴ２のドレイン電極は前記第１初期電圧端に電気的に接続され、前記第２トランジスタＴ２のソース電極は前記駆動トランジスタＴ０の第１極に電気的に接続され、前記第１初期電圧端は第１初期電圧Ｖｉ１の提供に用いられる。

前記リセット回路２０は第３トランジスタＴ３を含み、
前記第３トランジスタＴ３のゲート電極は前記第２走査線Ｓ２に電気的に接続され、前記第３トランジスタＴ３のドレイン電極は前記リセット電圧端ＤＲに電気的に接続され、前記第３トランジスタＴ３のソース電極は前記駆動トランジスタＴ０の第２極に電気的に接続される。

前記データ書き込み回路４３は第４トランジスタＴ４を含み、
前記第４トランジスタＴ４のゲート電極は前記第４走査線Ｓ４に電気的に接続され、前記第４トランジスタＴ４のドレイン電極は前記データ線Ｄ１に電気的に接続され、前記第４トランジスタＴ４のソース電極は駆動トランジスタＴ０の第２極に電気的に接続される。

前記発光制御回路４４は第５トランジスタＴ５と第６トランジスタＴ６を含み、
前記第５トランジスタＴ５のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第５トランジスタＴ５のドレイン電極は高電圧端に電気的に接続され、前記第５トランジスタＴ５のソース電極は前記駆動トランジスタＴ０の第２極に電気的に接続され、前記高電圧端は高電圧信号ＶＤＤの提供に用いられ、
前記第６トランジスタＴ６のゲート電極は前記発光制御線Ｅ１に電気的に接続され、前記第６トランジスタＴ６のドレイン電極は前記駆動トランジスタＴ０の第１極に電気的に接続され、前記第６トランジスタＴ６のソース電極は有機発光ダイオードＯ１の陽極に電気的に接続され、Ｏ１の陰極は低電圧端に電気的に接続され、前記低電圧端は低電圧信号ＶＳＳの提供に用いられる。

前記第２初期化回路４２は第７トランジスタＴ７を含み、
前記第７トランジスタＴ７のゲート電極は前記第３走査線Ｓ３に電気的に接続され、前記第７トランジスタＴ７のドレイン電極は前記第２初期電圧端に電気的に接続され、前記第７トランジスタＴ７のソース電極は前記有機発光ダイオードＯ１の陽極に電気的に接続され、前記第２初期電圧端は第２初期電圧Ｖｉ２の提供に用いられる。

前記蓄積回路４１は蓄積コンデンサＣを含み、前記蓄積コンデンサＣの第１端は前記駆動トランジスタＴ０のゲート電極に電気的に接続され、前記蓄積コンデンサＣの第２端は前記高電圧端に接続される。

図７５に示す画素回路の少なくとも１つの実施例では、Ｔ１は酸化物薄膜トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７は低温ポリシリコン薄膜トランジスタであり、Ｔ１はｎ型トランジスタであり、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７はｐ型トランジスタである。

図７５に示す画素回路の少なくとも１つの実施例では、Ｎ１はＴ０のゲート電極に電気的に接続される第１ノードであり、Ｎ２はＴ０の第２極に電気的に接続される第２ノードであり、Ｎ３はＴ０の第１極に電気的に接続される第３ノードである。

図７５に示す画素回路の少なくとも１つの実施例では、Ｔ０の第１極はドレイン電極で、Ｔ０の第２極はソース電極であってもよく、又は、Ｔ０の第１極はソース電極で、Ｔ０の第２極はドレイン電極であってもよい。

本開示の図７５に示す画素回路の少なくとも１つの実施例では、Ｒ１による初期化制御信号は第Ｎ－１４段階の第４走査信号であってもよく、Ｓ４による第４走査信号は第Ｎ段階の第４走査信号であってもよいが、それに限らない。

図７６に示すように、本開示の図７５に示す画素回路の少なくとも１つの実施例では、動作の際に、表示周期は順に設定される初期化ステップｔ１、リセットステップｔ２、データ書き込みステップｔ３及び発光ステップｔ４を含み得ており、
初期化ステップｔ１では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は低電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ１とＴ２はオンし、Ｖｉ１をＮ１に書き込み、それにより、データ書き込みステップｔ３が開始するとき、Ｔ０はオンでき、
リセットステップｔ２では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも低電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ３とＴ７はオンし、ＤＲによる高電圧によってＮ２の電位を初期化し、Ｔ０のゲート電極とソース電極の電圧をリセットし、Ｔ０の回復速度の増加に寄与するため、Ｔ０のヒステリシス現象を改善し、ヒステリシス回復速度を高め、Ｖｉ２をＯ１の陽極に書き込み、Ｏ１を発光させず、Ｏ１の陽極に残留する電荷を除去し、Ｔ１はオンし、Ｔ２はターンオフし、Ｔ５とＴ６はターンオフし、
データ書き込みステップｔ３では、Ｅ１は高電圧信号を提供し、Ｓ１は高電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｓ４は低電圧信号を提供し、Ｔ１とＴ４はオンし、ＶｄａｔａをＮ２に書き込み、Ｎ１とＮ３を連通させ、Ｔ０がターンオフするまで、Ｄ１におけるデータ電圧ＶｄａｔａによりＣに充電し、Ｎ１の電位を向上させ、このとき、Ｔ０のゲート電極の電位はＶｄａｔａ＋Ｖｔｈであり、
発光ステップｔ４では、Ｅ１は低電圧信号を提供し、Ｓ１は低電圧信号を提供し、Ｒ１は高電圧信号を提供し、Ｓ２とＳ３はいずれも高電圧信号を提供し、Ｓ４は高電圧信号を提供し、Ｔ５、Ｔ６及びＴ０はオンし、Ｔ０はＯ１の発光を駆動する。

本開示の少なくとも１つの実施例による駆動方法は、上記の画素回路に適用され、表示周期は初期化ステップとリセットステップを含み、前記駆動方法は下記内容を含む。
前記初期化ステップにおいて、第１初期化回路は初期化制御信号の制御下で、第１初期電圧を駆動回路の第１端に書き込み、
前記リセットステップにおいて、リセット回路は第２走査信号の制御下で、リセット電圧を前記駆動回路の第２端又は前記駆動回路の第１端に書き込む。

本開示による駆動方法の少なくとも１つの実施例では、リセット回路は第２走査信号の制御下で、データ電圧が駆動回路の第２端に書き込まれる前に、非発光時間帯において、リセット電圧を駆動回路の第２端又は駆動回路の第１端に書き込み、駆動回路における駆動トランジスタにバイアス電圧を提供し（このとき、駆動トランジスタのゲート電極電位もＶｉ１に初期化される）、それにより駆動トランジスタはリセット状態に維持し、駆動トランジスタのヒステリシスを改善し、ディスプレイのＦＦＲ（第１フレーム応答時間）に寄与する。

本開示の少なくとも１つの実施例では、リセットステップにおいて、前記リセット回路が第２走査信号の制御下で、リセット電圧を駆動回路の第２端に書き込む場合、
前記リセット電圧は高電位定電圧であり、前記第１初期電圧は低電位定電圧であり、前記初期化ステップと前記リセットステップは異なる時間帯であり、又は、
前記リセット電圧と前記第１初期電圧は低電位定電圧であり、前記初期化ステップと前記リセットステップは同じ時間帯又は異なる時間帯である。

選択肢として、リセットステップにおいて、前記リセット回路が第２走査信号の制御下で、リセット電圧を駆動回路の第１端に書き込む場合、前記リセットステップと前記初期化ステップは異なる時間帯であり、それにより、初期化ステップでは第１初期化電圧を駆動回路の第１端に書き込み、リセットステップではリセット電圧を駆動回路の第１端に書き込む。

具体的な実施の場合、前記画素回路は補償制御回路を更に含み得ており、前記駆動方法は下記内容を更に含み得る。
前記初期化ステップにおいて、前記補償制御回路は第１走査信号の制御下で、駆動回路の制御端と前記駆動回路の第１端との連通を制御し、第１初期電圧を前記駆動回路の制御端に書き込む。

本開示の実施例による駆動方法では、補償制御回路は第１走査信号の制御下で、駆動回路の制御端と前記駆動回路の第１端との連通を制御し、前記駆動回路の制御端は直接に補償制御回路のみに電気的に接続され、第１初期化回路は初期化制御信号の制御下で、第１初期電圧を駆動回路の第１端に書き込み、第１初期化回路は直接に前記駆動回路の第１端に電気的な接続され、補償制御回路と第１初期化回路により駆動回路の制御端の電位を初期化し、前記駆動回路の制御端への漏電経路を減少し、画素回路の設計複雑さが有意に増加しない条件下で、第１ノードの電圧の安定性を確保し、表示品質の向上に寄与し、表示均一性を高め、Ｆｌｉｃｋｅｒ（フリッカ）を軽減することができる。

具体的な実施の場合、前記画素回路はデータ書き込み回路及び蓄積回路を更に含み、表示周期は前記初期化ステップの後に設定されるデータ書き込みステップを更に含み、前記方法は下記内容を更に含む。
前記データ書き込みステップでは、データ書き込み回路は第４走査信号の制御下で、データ線によるデータ電圧Ｖｄａｔａを前記駆動回路の第２端に書き込み、補償制御回路は第１走査信号の制御下で、駆動回路の制御端と前記駆動回路の第１端との連通を制御し、
前記データ書き込みステップが開始するとき、前記駆動回路はその制御端の制御下で、前記駆動回路の第１端と前記駆動回路の第２端との連通をターンオンし、データ電圧Ｖｄａｔａにより蓄積回路に充電し、前記駆動回路の制御端の電位がＶｄａｔａ＋Ｖｔｈになるまで、前記駆動回路の制御端の電位を変更し、Ｖｔｈは前記駆動回路に含まれる駆動トランジスタの閾値電圧である。

具体的な実施の場合、前記データ書き込みステップは前記リセットステップの後に設定されてもよい。

選択肢として、前記初期化ステップと前記データ書き込みステップとの間の時間間隔は所定の時間間隔より大きく、駆動トランジスタのゲート電極電位を早期に初期化することにより、駆動トランジスタのヒステリシス現象を改善し、画素回路の高・低周波Ｆｌｉｃｋｅｒ（フリッカ）を低減する。

本開示の少なくとも１つの実施例では、前記画素回路は発光制御回路を更に含み、前記表示周期は前記データ書き込みステップの後に設定される発光ステップを更に含み、前記方法は下記内容を更に含む。
発光ステップでは、発光制御回路は発光制御信号の制御下で、第１電圧端と前記駆動回路の第２端との連通を制御し、前記駆動回路の第１端と発光素子の第１極との連通を制御し、駆動回路は発光素子の発光を駆動する。

本開示の少なくとも１つの実施例による表示装置は上記の画素回路を備える。

選択肢として、前記画素回路はリセット回路と第２初期化回路を含み、前記表示装置は第２走査信号生成モジュールと第３走査信号生成モジュールを更に備え、
前記リセット回路は第２走査線に電気的に接続され、前記第２初期化回路は第３走査線に電気的に接続され、
前記第２走査信号生成モジュールは前記第２走査線に電気的に接続され、第２走査信号を前記第２走査線に提供することに用いられ、
前記第３走査信号生成モジュールは前記第３走査線に電気的に接続され、第３走査信号を前記第３走査線に提供することに用いられる。

選択肢として、前記第２走査信号と前記第３走査信号は同一の走査信号であり、
前記第２走査信号生成モジュールと前記第３走査信号生成モジュールは同一のモジュールである。

図７７に示すように、本開示の少なくとも１つの実施例による表示装置は表示パネルを備え、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は複数行と複数列の上記画素回路を含み、前記画素モジュールＰ０は表示パネルの有効表示領域内に設置され、
前記表示パネルは発光制御信号生成モジュール７０、第１走査信号生成モジュール７１、１番目の第４走査信号生成モジュール７２１、２番目の第４走査信号生成モジュール７２２、第２走査信号生成モジュール７３及び第３走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は発光制御信号の提供に用いられ、第１走査信号生成モジュール７１は第１走査信号の提供に用いられ、１番目の第４走査信号生成モジュール７２１と２番目の第４走査信号生成モジュール７２２は第４走査信号の提供に用いられ、前記第２走査信号生成モジュール７３は第２走査信号の提供に用いられ、前記第３走査信号生成モジュール７４は第３走査信号の提供に用いられ、
発光制御信号生成モジュール７０、第１走査信号生成モジュール７１及び１番目の第４走査信号生成モジュール７２１は、前記表示パネルの左側辺に設置され、
２番目の第４走査信号生成モジュール７２２、第２走査信号生成モジュール７３及び第３走査信号生成モジュール７４は、前記表示パネルの右側辺に設置される。

図７８に示すように、本開示の少なくとも１つの実施例による表示装置は表示パネルを備え、前記表示パネルは画素モジュールＰ０を含み、前記画素モジュールＰ０は複数行と複数列の上記画素回路を含み、前記画素モジュールＰ０は表示パネルの有効表示領域内に設置され、
前記表示パネルは発光制御信号生成モジュール７０、１番目の第１走査信号生成モジュール７１１、２番目の第１走査信号生成モジュール７１２、１番目の第４走査信号生成モジュール７２１、２番目の第４走査信号生成モジュール７２２及び第３走査信号生成モジュール７４を更に含み、
前記発光制御信号生成モジュール７０は発光制御信号の提供に用いられ、第１走査信号生成モジュール７１は第１走査信号の提供に用いられ、１番目の第４走査信号生成モジュール７２１と２番目の第４走査信号生成モジュール７２２は第４走査信号の提供に用いられ、前記第３走査信号生成モジュール７４は第２走査信号と第３走査信号の提供に用いられ、
発光制御信号生成モジュール７０、１番目の第１走査信号生成モジュール７１１及び１番目の第４走査信号生成モジュール７２１は、前記表示パネルの左側辺に設置され、
２番目の第４走査信号生成モジュール７２２、２番目の第１走査信号生成モジュール７１２及び第３走査信号生成モジュール７４は、前記表示パネルの右側辺に設置される。

図７７と図７８では、符号Ｖｉ１は第１初期化電圧であり、符号Ｖｉ２は第２初期化電圧であり、符号ＶＤＤは高電圧信号であり、符号Ｄ１はデータ線であり、符号ＤＲはリセット電圧端である。

本開示の実施例では、図６、図７、図１２、図１４等を参照すると、第８トランジスタＴ８の幅と長さの比Ｗ／Ｌは第７トランジスタＴ７の幅と長さの比Ｗ／Ｌにほぼ等しくてもよく、また例えば、第８トランジスタＴ８の幅と長さの比Ｗ／Ｌは第７トランジスタＴ７の幅と長さの比Ｗ／Ｌより大きくてもよく、即ち、Ｔ８の幅と長さの比Ｗ／Ｌはやや大きくてもよく、それによりＮ２ノードを迅速にリセットすることができる。

本開示の実施例では、図６、図７、図１２、図１４等を参照すると、第８トランジスタＴ８のチャネルの幅Ｗは１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネルの長さＬは２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよい。第７トランジスタＴ７のチャネルの幅Ｗは１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネルの長さＬは２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよい。

なお、図３８ａ、図５０等を参照すると、上記トランジスタの設計は同様に図３８ａ等の実施例における第７トランジスタＴ７、第１薄膜トランジスタＴ１、及び図５０等の実施例における第４トランジスタＴ４、第７トランジスタＴ７に適用される。

本開示の実施例では、図６、図７、図１２、図１４等を参照すると、第８トランジスタＴ８の幅と長さの比Ｗ／Ｌは第１トランジスタＴ１の幅と長さの比Ｗ／Ｌにほぼ等しくてもよく、また例えば、第８トランジスタＴ８の幅と長さの比Ｗ／Ｌは第１トランジスタＴ１の幅と長さの比Ｗ／Ｌより小さくてもよく、それによりＮ１ノードとＮ２ノードのリセット能力をバランスすることができる。

本開示の実施例では、図６、図７、図１２、図１４等を参照すると、第８トランジスタＴ８の幅と長さの比Ｗ／Ｌは第１トランジスタＴ１の幅と長さの比Ｗ／Ｌより大きくてもよく、それによりＮ２ノードのリセット能力を高めることができる。

本開示の実施例では、図６、図７、図１２、図１４等を参照すると、第８トランジスタＴ８のチャネルの幅Ｗは１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネルの長さＬは２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよい。第１トランジスタＴ１のチャネルの幅Ｗは１．５～３．５であり、例えば１．６、１．８、１．９、２．０、２．２、２．５、３．０等であってもよく、チャネルの長さＬは２．０～４．５であり、例えば２．５、２．７、３．０、３．２、３．５、４．０等であってもよい。

なお、図５０等を参照すると、上記トランジスタの設計は同様に図５０等の実施例における第４トランジスタＴ４及び第３トランジスタＴ３に適用される。

本開示の実施例による表示装置は携帯電話、タブレット、テレビ、モニター、ラップトップ、デジタルフレーム、ナビゲーター等の表示機能を備える製品又は部品であってもよい。

なお、図１～図７８に示すすべての実施例では、機能モジュール／電気デバイスの名称と符号は該機能モジュール／電気デバイスの具体的な機能に限らない。例えば、図３～図２６における駆動回路１、図２７～図４５における駆動サブ回路、図４６～図６０における駆動回路１１、図６１～図７８における駆動回路１１はいずれも同じ機能を有する。また、例えば、図３～図２６における第２リセット回路３、図２７～図４５における第２リセットサブ回路、図４６～図６０におけるリセット回路２０、図６１～図７８におけるリセット回路２０はいずれも同じ機能を有する。また、例えば、図３～図２６における第３リセット回路４、図２７～図４５における第１リセットサブ回路、図４６～図６０における第２初期化回路３２、図６０～図７８における第２初期化回路４２はいずれも同じ機能を有する。また、例えば、図３～図２６における閾値補償回路８、図２７～図４５における第２トランジスタＴ２、図４６～図６０における補償制御回路１３、補償制御回路１２はいずれも同じ機能を有する。また、例えば、図３～図２６におけるデータ書き込み回路７、図２７～図４５における書き込みサブ回路、図４６～図６０におけるデータ書き込み回路４１、図６０～図７８におけるデータ書き込み回路４３はいずれも同じ機能を有する。また、例えば、図３～図２６における制御回路５、図２７～図４５における第１発光制御サブ回路及び第２発光制御サブ回路、図４６～図６０における発光制御回路３１、図６１～図７８における発光制御回路４４はいずれも同じ機能を有する。また、例えば、図３～図２６におけるカップリング回路６、図２７～図４５における第１コンデンサＣ、図４６～図６０における蓄積回路４２、図６１～図７８における蓄積回路４１はいずれも同じ機能を有する。また、例えば、図３～図２６における駆動トランジスタＴ３、図２７～図４５における駆動トランジスタＴ３、図４６～図６０における駆動トランジスタＴ０、図６１～図７８における駆動トランジスタＴ０はいずれも同じ機能を有する。上記の同じ機能を有する機能モジュール／電気デバイスは互いに切り替えて新規の実施例を組合せてもよい。機能モジュール／電気デバイスの切替は機能モジュール／電気デバイス自体の構造の切替、機能モジュール／電気デバイスに接続される信号端の電圧状態の切替を含み得る。

当業者は明細書を考慮して本開示を実践した後、本開示の他の実施例を容易に想到し得る。本願は本開示のいかなる変形、用途又は適応的な変化を纏め、これらの変形、用途又は適応的な変化は本開示の一般的な原理に従い、本開示に開示されていない本技術分野での公知常識又は慣用技術手段を含む。明細書と実施例は例示的なものに過ぎず、本開示の本当の範囲と精神は請求項により示される。

理解されるように、本開示は上記に説明され且つ図面に示された精確構成に限らず、その範囲を逸脱せずに各種の修正と変更を行うことができる。本開示の範囲は添付の請求の範囲のみに限定される。

１ 構造模式図
２ 構造模式図
３ 等価回路図
４ 等価回路図
５ 制御回路
７ 回路
８ 閾値補償回路
１１ 駆動回路
１２ 第１制御回路
１３ 補償制御回路
１４ 第１初期化回路
２０ リセット回路
３０ 発光素子
３１ 発光制御回路
３２ 第２初期化回路
４０ 発光素子
４１ 接続部
４２ 蓄積回路
４３ 回路
４４ 発光制御回路
７０ 発光制御信号生成モジュール
７１ 第１活性部
７２ 第２活性部
７３ 第３活性部
９１ ベース基板
９２ 第１絶縁層
９３ 第２絶縁層
９４ 第３絶縁層
９５ 誘電層
４１４ 第４延伸部
７１１ 第１走査信号生成モジュール
７１２ 第１走査信号生成モジュール
７２１ 第２走査信号生成モジュール
７２２ 第２走査信号生成モジュール

Claims (15)

1. 画素回路であって、駆動サブ回路、補償サブ回路、第１リセットサブ回路、第２リセットサブ回路及び発光素子を含み、
   前記駆動サブ回路は、第１ノードの制御信号に応答して、前記駆動サブ回路の第１極と第２極との間に駆動電流を産生するように設定され、
   前記補償サブ回路は、第１走査信号線の信号に応答して、第３ノードの第１リセット信号又は第２リセット信号を第１ノードに書き込むように設定され、更に、前記第１走査信号線の信号に応答して、前記第１ノードに対して補償を行うように設定され、
   前記第１リセットサブ回路は、第１発光制御信号線又は第２リセット制御信号線の信号に応答して、前記発光素子の陽極端に第１リセット信号を書き込むように設定され、
   前記第２リセットサブ回路は、第１リセット制御信号線の信号に応答して、前記駆動サブ回路の第１極又は第２極に第２リセット信号を書き込むように設定され、
   前記第２リセット信号の電圧は前記第１リセット信号の電圧より大きく、前記第１リセット制御信号線の信号のパルス幅は前記第１走査信号線の信号のパルス幅より小さいことを特徴とする、画素回路。
2. 前記第２リセット信号の絶対値は前記駆動サブ回路の閾値電圧の１．５倍より大きい、または、
   前記第２リセット信号の振幅は０より大きいことを特徴とする、請求項１に記載の画素回路。
3. 書き込みサブ回路、第１発光制御サブ回路及び第２発光制御サブ回路を更に含み、
   前記書き込みサブ回路は、第２走査信号線の信号に応答して、第２ノードにデータ信号を書き込むように設定され、
   前記第１発光制御サブ回路は、前記第１発光制御信号線の信号に応答して、前記第２ノードに第１電源線の信号を提供するように設定され、
   前記第２発光制御サブ回路は、第２発光制御信号線の信号に応答して、第４ノードの第１リセット信号を第３ノードに書き込むように設定され、更に、前記第２発光制御信号線の信号に応答して、前記第３ノードと第４ノードとの間に駆動電流の通過を許容するように設定されることを特徴とする、請求項１に記載の画素回路。
4. 前記第２リセット信号は、前記第１電源線、前記第１発光制御信号線、前記第２発光制御信号線又は第３電源線のうちの少なくとも１つの信号線から由来する、または、
   前記第１リセット制御信号線の信号のパルス幅は前記第２走査信号線の信号のパルス幅とほぼ同じである、または、
   前記第１発光制御信号線の信号のパルスと前記第２発光制御信号線の信号のパルスとの差は１つ又は２つの時間ユニットであり、１つの前記時間ユニットは１行のサブ画素の走査時間であることを特徴とする、請求項３に記載の画素回路。
5. 前記第１リセットサブ回路は第１トランジスタを含み、前記第１トランジスタの制御極は前記第１発光制御信号線又は第２リセット制御信号線に接続され、前記第１トランジスタの第１極は第１リセット信号線に接続され、前記第１トランジスタの第２極は前記第４ノードに接続される、
   または、
   前記補償サブ回路は第２トランジスタと第１コンデンサを含み、
   前記第２トランジスタの制御極は前記第１走査信号線に接続され、前記第２トランジスタの第１極は第３ノードに接続され、前記第２トランジスタの第２極は前記第１ノードに接続され、
   前記第１コンデンサの一端は前記第１ノードに接続され、前記第１コンデンサの他端は前記第１電源線に接続される、
   または、
   前記駆動サブ回路は第３トランジスタを含み、前記第３トランジスタの制御極は前記第１ノードに接続され、前記第３トランジスタの第１極は第２ノードに接続され、前記第３トランジスタの第２極は前記第３ノードに接続されることを特徴とする、請求項３に記載の画素回路。
6. 前記書き込みサブ回路は第４トランジスタを含み、前記第４トランジスタの制御極は前記第２走査信号線に接続され、前記第４トランジスタの第１極はデータ信号線に接続され、前記第４トランジスタの第２極は前記第２ノードに接続されることを特徴とする、請求項３に記載の画素回路。
7. 前記第１発光制御サブ回路は第５トランジスタを含み、前記第５トランジスタの制御極は前記第１発光制御信号線に接続され、前記第５トランジスタの第１極は第１電源線に接続され、前記第５トランジスタの第２極は前記第２ノードに接続されることを特徴とする、請求項３に記載の画素回路。
8. 前記第２発光制御サブ回路は第６トランジスタを含み、前記第６トランジスタの制御極は前記第２発光制御信号線に接続され、前記第６トランジスタの第１極は第３ノードに接続され、前記第６トランジスタの第２極は前記第４ノードに接続されることを特徴とする、請求項３に記載の画素回路。
9. 前記第２リセットサブ回路は第７トランジスタを含み、前記第７トランジスタの制御極は前記第１リセット制御信号線に接続され、前記第７トランジスタの第１極は第２リセット信号線に接続され、前記第７トランジスタの第２極は前記第２ノード又は前記第３ノードに接続されることを特徴とする、請求項３に記載の画素回路。
10. 前記第１リセットサブ回路は第１トランジスタを含み、前記補償サブ回路は第２トランジスタと第１コンデンサを含み、前記駆動サブ回路は第３トランジスタを含み、前記書き込みサブ回路は第４トランジスタを含み、前記第１発光制御サブ回路は第５トランジスタを含み、前記第２発光制御サブ回路は第６トランジスタを含み、前記第２リセットサブ回路は第７トランジスタを含み、
    前記第１トランジスタの制御極は前記第１発光制御信号線又は第２リセット制御信号線に接続され、前記第１トランジスタの第１極は第１リセット信号線に接続され、前記第１トランジスタの第２極は前記第４ノードに接続され、
    前記第２トランジスタの制御極は前記第１走査信号線に接続され、前記第２トランジスタの第１極は第３ノードに接続され、前記第２トランジスタの第２極は前記第１ノードに接続され、
    前記第１コンデンサの一端は前記第１ノードに接続され、前記第１コンデンサの他端は前記第１電源線に接続され、
    前記第３トランジスタの制御極は前記第１ノードに接続され、前記第３トランジスタの第１極は第２ノードに接続され、前記第３トランジスタの第２極は前記第３ノードに接続され、
    前記第４トランジスタの制御極は前記第２走査信号線に接続され、前記第４トランジスタの第１極はデータ信号線に接続され、前記第４トランジスタの第２極は前記第２ノードに接続され、
    前記第５トランジスタの制御極は前記第１発光制御信号線に接続され、前記第５トランジスタの第１極は第１電源線に接続され、前記第５トランジスタの第２極は前記第２ノードに接続され、
    前記第６トランジスタの制御極は前記第２発光制御信号線に接続され、前記第６トランジスタの第１極は第３ノードに接続され、前記第６トランジスタの第２極は前記第４ノードに接続され、
    前記第７トランジスタの制御極は前記第１リセット制御信号線に接続され、前記第７トランジスタの第１極は第２リセット信号線に接続され、前記第７トランジスタの第２極は前記第２ノード又は前記第３ノードに接続されることを特徴とする、請求項３に記載の画素回路。
11. 前記第１トランジスタ、前記第２トランジスタ及び前記第７トランジスタのうちの少なくとも１つは第１タイプトランジスタであり、前記第３トランジスタ～前記第６トランジスタはいずれも第２タイプトランジスタであり、前記第１タイプトランジスタと前記第２タイプトランジスタのトランジスタタイプは異なることを特徴とする、請求項１０に記載の画素回路。
12. 前記第１タイプトランジスタはＮ型薄膜トランジスタであり、前記第２タイプトランジスタはＰ型薄膜トランジスタであることを特徴とする、請求項１１に記載の画素回路。
13. 前記第１トランジスタ、前記第２トランジスタ及び前記第７トランジスタのうちの少なくとも１つはインジウムガリウム亜鉛酸化物薄膜トランジスタであり、前記第３トランジスタ～前記第６トランジスタはいずれも低温ポリシリコン薄膜トランジスタであることを特徴とする、請求項１０に記載の画素回路。
14. 請求項１に記載の画素回路を備える表示装置。
15. 請求項１に記載の画素回路の駆動に用いられる画素回路の駆動方法であって、前記画素回路は複数の走査周期を有し、１つの走査周期において、前記駆動方法は、
    第１リセットサブ回路が第１発光制御信号線又は第２リセット制御信号線の信号に応答して、発光素子の陽極端に第１リセット信号を書き込むリセットステップと、
    第２リセットサブ回路が第１リセット制御信号線の信号に応答して、駆動サブ回路の第１極又は第２極に第２リセット信号を書き込み、前記第２リセット信号が前記第１リセット信号より大きい再設定ステップと、
    駆動サブ回路が第１ノードの制御信号に応答して、前記駆動サブ回路の第１極と第２極との間に駆動電流を産生する発光ステップと、を含むことを特徴とする、画素回路の駆動方法。