JPH01107688A - サーボ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は位相誤差検出手段と速度誤差検出手段を備えた
回転体のサーボ装置に関するものである。

従来の技術 第４図は家庭用ビデオテープレコーダのサーボシステム
の再生時における代表的な４ｔｌＦ’ブロツクダイアグ
ラムを示したものである。第４図において、１は映像信
号の録再用ヘッドが取り付けられた回転シリンダを駆動
するシリンダモータであり、前記回転シリンダにはその
回転速度に依存した周波数の交流信号を発生する周波数
発電機２と、１回転あたり１回の位置検出信号を発生す
る位置検出器３が連結されている。前記周波数発電機２
の出力信号はＦＣ信号増幅器４によって増幅ならびに波
形整形され、その出力は分周器５およびコントローラ６
に供給され、前記位置検出器３の出力はＰＧ信号増幅器
７によって増幅ならびに波形整形され、その出力はりセ
ント信号として前記分周器５と２分の１の分周器８に供
給されている。また、クロック発生器９の出力信号は分
周器１０を経由してシリンダ位相系カウンタ１１．シリ
ンダ速度系カウンタ１２．キャプスタン位相系カウンタ
３２．キャプスタン速度系カウンタ２８にそれぞれクロ
ック信号として供給されている。

前記シリンダ位相系カウンタ１１のビット数は１６ビツ
ト構成になっており、１６ビツトのシリンダ位相系ＲＯ
Ｍ　（ｍみ出し専用メモリ）１３からプリセントデータ
が供給され、その出力はデコーダ１４と１０ピントのラ
ッチ１５に供給され、前記デコーダ１４の第１の出力は
プリセット信号として前記シリンダ位相系カウンタ１１
に供給され、同第２の出力は遅延回路１６に供給され、
前記ラッチ１５の出力データは１０ビツトのＤ−Ａコン
バータ（ディジタル−アナログ変換器）１７に供給され
ている。なお、前記ラッチ１５には前記シリンダ位相系
ＲＯＭ１３の１６ビツトの出力データのうちＬＳＢ　（
最下位ビット）を含む下位１０ビツトのデータが供給さ
れている。

また、前記分周器８の出力はロード信号として前記ラッ
チ１５に供給され、前記コントローラ６の第１の出力は
ロード信号として８ビツトのランチ１８に供給され、同
第２の出力はプリセット信号として前記シリンダ速度系
カウンタ１２に供給されている。

前記シリンダ速度系カウンタ１２は１２ビ・７ト構成に
なっており、１２ビツトのシリンダ速度系ＲＯＭ１９か
らプリセントデータが供給され、その出力データのうち
ＬＳＢを含む下位８ビツトのデータが前記ランチ１８に
供給され、前記ラッチ１８の出力データは８ビツトのＤ
−Ａコンバータ２０に供給されている。

さらに、前記Ｄ−Ａコンバータ１７と前記Ｄ−Ａコンバ
ータ２０の出力は合成回路２１によって合成され、前記
合成回路２１の出力信号がシリンダモータ駆動回路２２
に供給されている。

一方、磁気テープを走行させるためのキャプスタンモー
タ２３には周波数発電□機２４が連結され、前記周波数
発電機２４の出力信号はＦＣ信号増幅器２５によって増
幅ならびに波形整形されたのちコントローラ２６に供給
され、前記コントローラ２６の第１の出力はロード信号
として８ビツトのラッチ２７に供給され、同第２の出力
はプリセント信号として１０ビツトのキャプスタン速度
系カウンタ２８に供給されている。

また、磁気テープに一定間隔で記録されたコントロール
（ｉｎ再生するコントロールへフド２９の出力信号はコ
ントロール信号増幅器３０によって増幅・波形整形され
たのち、ロード信号として１０ビツトのラッチ３１に供
給されている。

前記キャプスタン速度系カウンタ２８と、１５ピントの
キャプスタン位相系カウンタ３２には前記分周器１０か
らそれぞれクロック信号が供給されている。前記キャプ
スタン位相系カウンタ３２には前記遅延回路１６からプ
リセント信号が供給され、その出力データのうち、ＬＳ
Ｂを含む下位１０ビツトのデータが前記ラッチ３１に供
給され、前記ラッチ３１の出力データは１０ビツトのＤ
−Ａコンバータ３３に供給されている。前記キャプスタ
ン速度系カウンタ２８には１０ビツトのキャブスクン速
度系ＲＯＭ３４からプリセットデータが供給され、その
出力データのうちＬＳＢを含む下位８ビツトのデータが
前記ラッチ２７に供給され、前記ラッチ２７の出力デー
タは８ビツトのＤ−Ａコンバータ３５に供給されている
。

さらに、前記Ｄ−Ａコンバータ３３と前記Ｄ−Ａコ・ン
バータ３５の出力は合成回路３Ｇによって合成され、前
記合成回路３６の出力信号がキャプスタンモータ駆動回
路３７に供給されている。

第４図において、シリンダモータ１に連結された周波数
発電機２は１回転あたり６サイクルの交流信号を発生す
るものとし、分周器５は３分のｌの分周動作を行ない、
分周器８は２分の１の分周動作を行なうものとする。ま
た、ＮＴＳＣ仕様（日本および米国において採用されて
いるテレビジョン放送の規格、）においてはシリンダモ
ータ１の基準回転数は１８００ｒｐｍであり、このとき
前記周波数発電機２の出力周波数は１８０Ｈｚで、位置
検出器３の出力周波数は３０　ｌｌｚとなる。したがっ
て、分周器８からは前記シリンダモータ１の回転位相に
依存した位相を有し、デエーティが５０パーセントの方
形波が得られ、この信号が回転位相信号となる。また、
シリンダ位相系カウンタ１１には一定周波数のクロック
信号が供給され、所定のカウント値になったときにデコ
ーダ１４が出力パルスを発生するから、前記デコーダ１
４の第１の出力がシリンダ位相系の基準位相信号となり
、同第２の出力がトラッキング調整のための遅延回路１
６を経てキャプスタン位相系の基準位相信号となる。さ
らに、コントロールヘッド２９からは磁気テープの走行
位相に依存したコントロール再生信号が得られるから、
コントロール信号増幅器３０の出力信号がキャプスタン
位相系の走行位相信号となる。

一方、ＦＣ信号増幅器４からは回転シリンダの回転速度
信号が得られ、ＦＣ信号増幅器２５からはキャプスタン
の回転速度信号が得られる。

コントローラ６は前記ＦＣ信号増幅器４の出力信号のリ
ーディングエツジにおいて、まず、シリンダ速度系カウ
ンタ１２のカウント値をラッチ１８に取り込むロード信
号を発生し、続いて前記シリンダ速度系カウンタ１２の
プリセント信号を発生する。キャプスタン速度系のコン
トローラ２６もまた前記コントローラ６と同様の動作を
行なう、したがって、シリンダ位相系のラッチ１５には
シリンダの回転位相信号と基準位相信号の位相差の計測
結果が保持され、シリンダ速度系のラッチ１８には回転
速度信号の周期の計測結果が保持され、同様にキャプス
タン位相系のラッチ３１にはキャプスタンの回転位相差
の計測結果が保持され、キャプスタン速度系のラッチ２
７にはキャプスタンの回転速度信号の周期の計測結果が
保持される。

前記ラッチ１５の出力（シリンダ位相系カウンタ１１の
計測出力）はＤ−Ａコンバータ１７によって直流電圧に
変換され、前記ラッチ１８（シリンダ速度系カウンタ１
２の計測出力）はＤ−Ａコンバータ２０によって直流電
圧に変換され、これらの直流電圧は合成回路２１によっ
て合成されてシリンダの回転誤差出力信号が作り出され
、その誤差出力信号によってシリンダモータ駆動回路２
２を介してシリンダモータ１が駆動される。

また、前記ラッチ３１の出力（キセプスクン位相系カウ
ンタ３２の計測出力）はＤ−Ａコンバータ３３によって
直流電圧に変換され、前記ラッチ２７　（キャプスタン
速度系カウンタ２８の計測出力）はＤ−Ａコンバータ３
５によって直流電圧に変換され、これらの直流電圧は合
成回路３６によって合成されたキャプスタンの回転誤差
出力信号が作り出され、その誤差出力信号によってキャ
プスタンモータ駆動回路３７を介してキャプスタンモー
タ２３が駆動される。

発明が解決しようとする問題点 ところで第４図において、シリンダ位相系カウンタ１１
．シリンダ速度系カウンタ１２、キャプスタン速度系カ
ウンタ２８にはそれぞれ個別のＲＯＭからプリセットデ
ータが供給されるが、これらのプリセットデータは主と
して倍速再生用に用意されたものである。たとえば、Ｖ
Ｈ３方式のＮＴＳＣ仕様において記録時あるいはノーマ
ル（＋１倍速）再生時の回転ヘッドと磁気テープの相対
速度はほぼ５．１３ｍ／ｓｅｃであるが、２時間モード
の＋９倍速で磁気テープを走行させると（コントローラ
２６によってＦＧ信号増幅器２５の出力信号を９分の１
に分周すれば、キャプスタンモータ２３は９倍の回転速
度で回転するので、磁気テープの走行速度は９倍になる
。）、回転ヘッドの磁気テープ上の走査方向と磁気テー
プの通常走行方向とが等しいために、回転ヘッドと磁気
テープの相対速度は遅くなり、再生された水平同期信号
の周波数が約４．８パーセントも低下し、逆に一９倍速
で磁気テープを走行させると再生された水平同期１３号
の周波数が約５．４パーセントも上昇する。水平同期信
号の周波数が大きく変化すると、テレビ受像機の側で追
従できなくなって同期が乱れてしまうので、相対速度が
変化しないように補正する必要がある。これを＋９倍速
を例にとって説明すると、相対速度を補正するためには
シリンダ位相系カウンタ１１のカウント周波数がノーマ
ル再生時よりも４．８パーセントだけ高くなるようなプ
リセットデータを用意すればよく、また、シリンダ速度
系カウンタ１２とキャプスタン速度系カウンタ２８に供
給するプリセットデータも、同期回転時に速度誤差出力
が零になるようにそれぞれ設定される。

このように、シリンダ位相系ＲＯＭ１３．　　シリンダ
速度系ＲＯＭ１９．キャプスタン速度系ＲＯＭ３４には
必要とされる倍速モードの種類に応じた数のデータが用
意される。ＮＴＳＣ仕様においては録再時間モードが、
２時間モード、４時間モード、６時間モードの３種類が
あるので、各ＲＯＭに必要なデータの数（アドレス数）
はかなりのものとなる。たとえば、各時間モードにおい
て、±１５倍速、±９倍速、±５倍速、±３倍速。

±２倍速、±１倍速、０倍速（停止）が必要であるとす
ると、＋１倍速を除いてはすべて異なったプリセットデ
ータを用意しなければならず、各ＲＯＭのアドレス数は
それぞれ３７となり、第４図に示されるようなシステム
をＬＳＩ（大規模集積回路）化する場合には、チップ上
に占めるＲＯＭ部分の面積やそれに付属するアドレスデ
コーダ部分の面積がかなりの大きさになるだけでなく、
ＲＯＭデータの検査にも多くの時間を要するという問題
があった。

出願人は、先にこのような問題を解消するための具体的
な方法として、特許出願昭和５９年第１９１０２０号に
おいて、シリンダ位相系カウンタのためのプリセットデ
ータを格納しておくメモリから任意のビット数の上位ビ
ットデータをシリンダ速度系カウンタと、キャプスタン
速度系カウンタに分配する装置を提案したが、この方法
は前記メモリからのデータをそのまま利用しているため
に、シリンダ速度系カウンタとキャプスタン速度系カウ
ンタに対しては実際の動作条件（ＦＣ周波数や各カウン
タのクロック周波数など。）に前記メモリからの供給デ
ータを整合させるためのコントローラを必要とし、これ
らの動作条件が変更される度に前記コントローラの構成
を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のサーボ装置で
は、回転体の回転速度の切り換えのための複数の基準値
データを位相誤差検出手段に供給するメモリ手段と、前
記メモリ手段の出力データに１よりも小さい小数を乗じ
た結果を速度検出手段に供給する小数乗算手段を備えて
いる。

作用 本発明では前記した構成によって、回転体の回転速度の
切り換えのためのデータ分配機構を従来以上に簡略化す
ることができ、さらには、仕様変更に対しても柔軟に対
応できるシステムを構築できる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるサーボ装置のブロッ
クダイアグラムを示したものであり、第４図と同一のブ
ロックは同一図番にて示されている。第１図のシステム
では、シリンダモータｌの回転位相信号と基準位相信号
との位相差を計測するシリンダ位相系カウンタ１１には
共通メモリ３８からプリセットデータが供給されている
が、前記シリンダモータ１の回転速度信号の繰り返し周
期を計測するシリンダ速度系カウンタ１２には、加算器
３９と小数乗算器４０を介して前記共通メモリ３８のデ
ータが供給されている。さらに、キャプスタン速度系カ
ウンタ２８には前記加算器３９と小数乗算器４１を介し
て前記共通メモリ３８のデータが供給されている。

前記小数乗算器４０および前記小数乗算器４１はそれぞ
れ、加算器３９の出力データに１よりも小さい小数を乗
じた結果を前記シリンダ速度系カウンタ１２および前記
キャプスタン速度系カウンタ２８に供給するものであり
、その具体的な構成例を第２図に示す。第２図において
、算術論理清算ユニット５０は加算器として用いられ、
レジスタ５１には第１図の加算器３９から１６ビツトの
被乗数データが供給され、シフトレジスタ５２には１６
ビツトの乗数データが供給される。シフトレジスタ５２
には１６回の右シフトパルスが印加され、レジスタ５１
は前記シフトレジスタ５２からのシフトキャリーが発生
したときにのみデータを算術論理演算ユニット５０に伝
送し、それ以外の時には零を伝送するように構成され、
算術論理演算ユニット５０には１６回の加算指令パルス
が印加されるように構成されている。

いま、レジスタ５１に供給される被乗数データが１６進
数で（４Ｅ２０）、すなわち、ｌＯ進数で２００００で
あり、シフトレジスタ５２に供給される乗数データが１
６進数で（８０００）、１０進数で３２７６８であると
すると、乗算制御信号として１６サイクルのパルス信号
が供給されたとき、シフトレジスタ５２のデータＲｎ、
　　シフトキャリーＣｎ、算術論理演算ユニット５０の
出力データＤｎ、右シフタ５３の出力データＳｎは以下
のように遷移する。

ｎ　　　　　Ｒｎ　　　　　Ｃｎ　　　　　Ｄｎ　　　
　　　　　Ｓｎ■（４０００）（０）（００００）（０
０００）■（２０００）（０）（００００）（００００
）■（１０００）（０）（００００）（００００）■（
０８００）（０）（００００）（００００）■（０４０
０）（０）（００００）（００００）■（０２００）（
０）（００００）（００００）■（０１００）（０）（
００００）（００００）■（００８０）（０）（０００
０）（００００）■（００４０）（０）（００００）（
００００）［相］（００２０）（０）（００００１（０
０００）■（００１０）（０）（００００）（００００
）◎（０００Ｂ）（０）（００００）（００００）＠（
０００４）（０）（００００）（００００）■（０００
２）（０）（００００）（００００）［相］（０００１
）（０）（００００）（００００）［相］　（００００
）　　（１）　　（４Ｅ２０）　　（００００）乗算結
果は被乗数の（４Ｂ２０）に小数の１．０を乗じたもの
に等しくなる。

同様にして、レジスタ５１に供給される被乗数データが
１６進数で（４Ｅ２０）であり、シフトレジスタ５２に
供給される乗数データが１６進数で（５５５５）　、１
０進数で２１８４５であるとすると、乗算制御信号とし
て１６サイクルのパルス信号が供給されたとき、シフト
レジスタ５２のデータＲｎ、　シフトキャリーＣｎ、算
術論理演算ユニット５０の出力データＤｎ、右シフタ５
３の出力データＳｎは以下のように遷移する。

ｎ　　　Ｒｎ　　　　Ｃｎ　　　　Ｄｎ　　　　　Ｓｎ
■（２ＡＡＡ）（１）（４Ｅ２０）（００００）■（１
５５５）（０）（２７１０）（２７１０）■（ＯＡＡＡ
）（１）（６１Ａ８）（１３８Ｂ）■（０５５５）（０
）（３０Ｄ４）（３０Ｄ４）■（０２ＡＡ）（１）（６
６８Ａ）（１８６Ａ）■（０１５５）（０）（３３４５
）（３３４５）■（ＯＯＡＡ）（１）（６７Ｃ２）（１
９Ａ２）■　（００５５）　　（０）　　（３３Ｅ１）
　　（３３Ｅ１）■　（００２Ａ）　　（１）　　（６
８１０）　　（１９ＦＯ）［相］（００１５）　　（０
）　　（３４０８）　　（３４０８）■　（ＯＯＯＡ）
　　（１）　　（６８２４）　　（ＩＡＯ４］Ｏ（００
０２）　　（１）　　（６８２９）　　（ＩＡＯ９）［
相］（０００１）　　（０）　　（３４１４）　　（３
４１４）［相］（００００）　　（１）　　（６８２Ａ
）　　ＣＩＡＯＡ）［相］　（００００）　　（’Ｏ）
　　（３４１５）　　（３４１５）この場合の乗算結果
は１０進数で１３３３３となり、被乗数の（４Ｂ２０）
に小数の０．６１．すなわち、（２００００／３２７６
７）を乗じたも　　゛のに等しくなる。

したがって、第２図に示した小数乗算器の被乗数データ
を第１図の加算器３９を介して共通メモ１Ｊ３８から供
給するようになし、算術論理演算ユ斗ント５０の出力デ
ータをシリンダ速度系カウンタ１２あるいはキャプスタ
ン速度系カウンタ２８に供給するように構成することに
よって、前記加算器３９の出力データに１よりも小さい
小数を乗しることができる。

さて、第１図のシステムにおいてＶＴＲが再生状態にあ
るときの動作の概要を説明するが、説明の便宜上、具体
的な数値を使用し、ここではクロック発生器９の出力周
波数はＮＴＳＣ仕様における色副搬送波信号の周波数の
３５７９．５４５ＫＨｚと同じであるものとし、分周器
１０によって４分の１分周された８９４．８８６ＫＨｚ
の信号がクロック信号としてシリンダ位相系力うンタ１
１に供給され、１６分の１分周された２２３．７２２Ｋ
Ｈｚの信号がクロック信号としてシリンダ速度系カウン
タ１２に供給されているものとする。

定常回転時におけるシリンダ位相系カウンタ１１のカウ
ント周期とシリンダ速度系カウンタ１２のカウント周期
の比率は、シリングＦＣ信号とシリンダ位相系力の周波
数比に等しく、第１図のシステム構成では６となり、両
者のクロック信号の周波数比率が４であるから、シリン
ダ位相系カウンタ１１とシリンダ速度系カウンタ１２の
カウント周期あたりのカウント量には２４倍の違いがあ
ることになる。

ここで、シリンダ位相系カウンタ１１のプリセント値を
Ｎｐ、デコーダ１４が出力信号を発生する時点のカウン
ト値をＮｆとし、シリンダ速度系カウンタ１２のプリセ
ント値をＮｓとする。シリンダ位相系カウンタ１１とシ
リンダ速度系カウンタ１２はいずれもプリセット値から
ダウンカウントを始め、定常回転時においては、シリン
ダ位相系カウンタ１１が（００・・・・・・０００〕を
通りすぎてＮｆの時点で自己プリセントされるのに対し
て、シリンダ速度系カウンタ１２は〔００・旧・・ＯＯ
Ｏ〕付近でシリンダ位相系力のリーディングエツジが到
来して再プリセットが行なわれることを考慮すると、次
式が成立する。

すなわち、シリンダ位相系カウンタ１１のためのプリセ
ットデータＮｐをもとにしてシリンダ速度系カウンタ１
２のためのプリセットデータＮｓを得るには、＋１１式
の右辺の分子に０．０４１７（１／２４）を乗じればよ
く、具体的には、第１図の加算器３９によってｉｌｌの
右辺の分子の演算を行ない、小数乗算器４０によって、
演算結果に０．０４１７を乗じている。ちなみに、第２
図の小数乗算器を用いるなら、乗数データとしては１６
進数で（０５５５）となる。

さて、ＶＴＲの再生時においては、キャプスタンモータ
２３はシリンダモータ１と同期して回転するから、第１
図に示したようにキャプスタン速度系カウンタ２８もま
た共通メモリ３８から加算器３９と小数乗算器４１を介
してプリセットデータの供給を受けることができるが、
その考え方はすでに説明したシリンダ速度系カウンタ１
２の場合と同じであるので説明は省略する。

ところで、第１図に示した実施例では、共通メモリ３８
からシリンダ速度系カウンタ１２とキャプスタン速度系
カウンタ２８にプリセントデータを分配するために、加
算器３９と２個の小数乗算器４０．４１を必要としてい
るが、実際には第１図のシステムをマイクロプロセッサ
によって実現することが可能であり、前記加算器３９．
前記小数乗算器４０．４１．前記シリンダ速度系カウン
タ１２．前記キャプスタン速度系カウンタ２８を始めと
して、シリンダ位相系カウンタ１１．キャブスタン位相
系カウンタ３２やこれらに付随するコントローラなどは
すべてマイクロプロセッサに内蔵されるプログラムによ
って実現されるか、あるいはマイクロプロセッサが備え
ている固有のハードウェア（たとえば、算術論理演算ユ
ニット）をプログラムによって利用することになるので
、あまり大きな負担とはならないし、仕様変更に対する
柔軟性も高（なる。なお、加算器３９については、シリ
ンダ位相系の誤差検出部の考え方を少し変えるだけで不
要となる。

第３図は本発明の別の実施例を示すブロックダイアダラ
ムであり、共通メモリ３８の出力データをそのまま小数
乗算器４０．４１の被乗数データとして利用するために
、第１図のデコーダ１４の代わりにコンパレータ４２を
使用している。また、第１図の装置では位相系と速度系
の誤差検出デー夕はそれぞれ別々のＤ−Ａコンバータに
よってアナログ値に変換するように構成されているのに
対して、第３図の装置ではディジタルフィルタ４３ある
いはディジタルフィルタ４４によってフィルタリングと
位相系と速度系の誤差検出データの合成の両方を行なう
ように構成されている。もちろん、前記コンパレータ４
２．前記ディジタルフィルタ４３．４４の機能はすべて
のマイクロプロセッサのプログラムによって実現できる
。

さて、第１図のデコーダ１４はシリンダ位相系カウンタ
１１のカウント値がＮｆに達したか否かの判別を行なう
ために設けられていたのに対して、第３図のコンパレー
タ４２は、共通メモリ３８から供給されるシリンダ位相
系カウンタ１１のプリセットデータＮｐと、前記シリン
ダ位相系カウンタ１１が〔００・・・・・・０００）ま
でカウントダウンした後のカウント量を比較して、両者
が一致したときに再プリセント指令を前記シリンダ位相
系カウンタ１１に送出するように構成されている。した
がって、１１１式と同じようにシリンダ速度系カウンタ
１２のプリセント値Ｎｓを求めると、次式のようになる
。

すなわち、シリンダ位相系カウンタ１１のためのプリセ
ットデータＮｐをもとにしてシリンダ速度系カウンタ１
２のためのプリセントデータＮｓを得るには、Ｎｐに０
．０８３３　（１／ｌ　２）を乗じればよく、第３図の
装置では加算器３９を必要としない、なお、第３図の装
置ではこの０．０８３３に相当する１６ビツトの乗数デ
ータもまた共通メモリ３８から供給するように構成され
ている。

発明の効果 以上の説明から明らかなように、本発明のサーボ装置は
、シリンダモータ１のような回転体の回。

転位相信号と基準位相信号との位相差を計測する位相誤
差検出手段（実施例においてはシリンダ位相系カウンタ
１１）と、前記回転体の回転速度信号の繰り返し周期を
計測する速度誤差検出手段（実施例においてはシリンダ
速度系カウンタ１２）と、両者の出力を合成して得られ
る誤差出力信号によって前記回転体を駆動する駆動手段
（実施例においてはシリンダモータ駆動回路２２）と、
前記回転体の回転速度の切り換えのための複数の基準値
データを前記位相誤差検出手段に供給するメモリ手段（
実施例においては共通メモリ３８）と、前記メモリ手段
の出力データに１よりも小さい小数を乗じた結果を前記
速度検出手段に供給する少数乗算手段（実施例において
は小数乗算器４０）を備えているので、回転体の回転速
度の切り換えのためのデータ分配機構を従来以上に簡略
化することができ、さらには、仕様変更に対しても柔軟
に対応できるシステムを構築できるなど、システムの合
理化に大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すサーボ装置のブロック
ダイアグラム、第２図は小数乗算器の具体的な構成例を
示すブロックダイアグラム、第３図は本発明の別の実施
例を示すブロックダイアグラム、第４図は従来例を示す
ブロックダイアグラムである。 １１・・・・・・シリンダ位相系カウンタ、１２・旧・
・シリンダ速度系カウンタ、２２・・・・・・シリンダ
モータ駆動回路、３８・・・・・・共通メモリ、３９・
・・・・・加算器、４０・・・・・・小数乗算器。

Claims (2)

【特許請求の範囲】
1. （１）回転体の回転位相信号と基準位相信号との位相差
   を計測する位相誤差検出手段と、前記回転体の回転速度
   信号の繰り返し周期を計測する速度誤差検出手段と、両
   者の出力を合成して得られる誤差出力信号によって前記
   回転体を駆動する駆動手段と、前記回転体の回転速度の
   切り換えのための複数の基準値データを前記位相誤差検
   出手段に供給するメモリ手段と、前記メモリ手段の出力
   データに１よりも小さい少数を乗じた結果を前記速度検
   出手段に供給する少数乗算手段を具備してなるサーボ装
   置。
2. （２）回転体の回転位相信号と基準位相信号との位相差
   を計測する位相誤差検出手段と、前記回転体の回転速度
   信号の繰り返し周期を計測する速度誤差検出手段と、両
   者の出力を合成して得られる誤差出力信号によって前記
   回転体を駆動する駆動手段と、前記回転体の回転速度の
   切り換えのための複数の基準値データを前記位相誤差検
   出手段に供給するメモリ手段と、前記メモリ手段の出力
   データに特定のデータを加算する加算手段と、前記加算
   手段の出力データに１よりも小さい少数を乗じた結果を
   前記速度検出手段に供給する少数乗算手段を具備してな
   るサーボ装置。