JPH01111254A - 高速バス調停回路 - Google Patents
高速バス調停回路Info
- Publication number
- JPH01111254A JPH01111254A JP26902287A JP26902287A JPH01111254A JP H01111254 A JPH01111254 A JP H01111254A JP 26902287 A JP26902287 A JP 26902287A JP 26902287 A JP26902287 A JP 26902287A JP H01111254 A JPH01111254 A JP H01111254A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bus
- signal
- bus arbitration
- arbitration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、高速バス調停回路に関し、特にＶＭＥバスや
マルチパスなどの共有バスを持つ装置の最高優先順位の
バス調停の高速化に好適な高速バス調停回路に関するも
のである。
マルチパスなどの共有バスを持つ装置の最高優先順位の
バス調停の高速化に好適な高速バス調停回路に関するも
のである。
従来技術
従来、ＶＭＥバスやマルチパスなどの共有バスを持つ装
置では、その共有バスに接続された複数の回路等のバス
の占有権を調整してバス使用の円滑化を図るのにバス調
停回路（バスアービトレーシ目ン回路）が使用されてい
る。この例を第２図に示す。図中、傘は信号が“ＬＯＷ
（ローレベル）″で有効であることを示す符号である。
置では、その共有バスに接続された複数の回路等のバス
の占有権を調整してバス使用の円滑化を図るのにバス調
停回路（バスアービトレーシ目ン回路）が使用されてい
る。この例を第２図に示す。図中、傘は信号が“ＬＯＷ
（ローレベル）″で有効であることを示す符号である。
従来のバス調停回路は、第２図に示すように、複数のバ
スリクエストをラッチするラッチ回路１．入力された優
先順位をエンコードするプライオリティエンコーダ２、
エンコードした値をデコードするデコーダ３、ＯＲ回路
４、ＡＮＤ回路５、インバータ６、遅延回路７、ＮＡＮ
Ｄ回路８により構成される。
スリクエストをラッチするラッチ回路１．入力された優
先順位をエンコードするプライオリティエンコーダ２、
エンコードした値をデコードするデコーダ３、ＯＲ回路
４、ＡＮＤ回路５、インバータ６、遅延回路７、ＮＡＮ
Ｄ回路８により構成される。
ＯＲ回路４．ＡＮＤ回路５およびインバータ６によりラ
ッチ回路１へのクロック信号を作成する。
ッチ回路１へのクロック信号を作成する。
また、ＡＮＤ回路５の出力を遅延回路７で遅延させ、Ｎ
ＡＮＤ回路８に入力し、そのＮＡＮＤ回路８の出力によ
りデコーダ３のゲートを開閉する。
ＡＮＤ回路８に入力し、そのＮＡＮＤ回路８の出力によ
りデコーダ３のゲートを開閉する。
以下、バス調停回路の動作を説明する。
バスリクエスト（Ｂ Ｒｎゝ ：ｎ＝０〜３）を受信す
ると、バスビジー（ＢＢＳＹ’）が“Ｔ（ＩＧＨ（ハイ
レベル）”の時、バスリクエストをランチ回路１でラッ
チし、その時の優先順位をプライオリティエンコーダ２
でエンコードし、バスグランド（ＢＧｎ’ ：ｎ＝Ｏ
〜３）をアサートする。
ると、バスビジー（ＢＢＳＹ’）が“Ｔ（ＩＧＨ（ハイ
レベル）”の時、バスリクエストをランチ回路１でラッ
チし、その時の優先順位をプライオリティエンコーダ２
でエンコードし、バスグランド（ＢＧｎ’ ：ｎ＝Ｏ
〜３）をアサートする。
しかしながら、このような従来の方式では、バス調停に
係る時間は、その優先順位が最高であったとしても、バ
スリクエストからパスグランドをアサートするまで、複
数の回路により処理しているため、他のレベルと同じに
なってしまうという問題があった。
係る時間は、その優先順位が最高であったとしても、バ
スリクエストからパスグランドをアサートするまで、複
数の回路により処理しているため、他のレベルと同じに
なってしまうという問題があった。
目 的
本発明の目的は、このような従来の問題を解決し、優先
順位の高いバスリクエストを高速に処理し、バス調停時
間を短縮可能な高速バス調停回路を提供することにある
。
順位の高いバスリクエストを高速に処理し、バス調停時
間を短縮可能な高速バス調停回路を提供することにある
。
構 成
上記目的を達成させるため、本発明の高速バス調停回路
は、複数のバスリクエスト、パスグランドを有し、該複
数のバスリクエストに優先順位を付けておき、該優先順
位に従ったバス調停を行うバス調停回路において、上記
優先順位のうち最高位のバスリクエストに対して所定条
件を満足したとき、バス調停を行う回路を付加したこと
に特徴がある。
は、複数のバスリクエスト、パスグランドを有し、該複
数のバスリクエストに優先順位を付けておき、該優先順
位に従ったバス調停を行うバス調停回路において、上記
優先順位のうち最高位のバスリクエストに対して所定条
件を満足したとき、バス調停を行う回路を付加したこと
に特徴がある。
以下、本発明の一実施例を、図面により詳細に説明する
。
。
第１図は、本発明の一実施例を示す高速バス調停回路の
構成図である。これは、第２図に示すバス調停回路に、
破線で示す回路を追加した構成となっている。それに伴
い、図中太線の信号線を新たに布設している。また、＊
は第２図と同様、信号がローレベルで有効であることを
示す符号である。以下、第２図と同様の回路については
第２図の説明を参照するものとし、ここでは追加した回
路の説明を行うものとする。すなわち、現在地のリクエ
ストが入力されていないかの判断を行うＡＮＤ回路１１
、現在地のグランド信号をアサートしていないかの判断
を行うＡＮＤ回路１２、ＢＢＳＹｌ がハイレベルかど
うかの判断を行うＡＮＤ回路１３、所定の条件がすべて
揃った時フリップフロップ回路１５をセットするＮＡＮ
Ｄ回路１４、フリップフロップ回路１５、フリップフロ
ップ回路１５をリセットするためのＯＲ回路１６、追加
回路または従来回路のどちらか速い方の回路から最高位
のバスクランドＢＧ３ゝ にアサートするためのＯＲ回
路１７を追加した。
構成図である。これは、第２図に示すバス調停回路に、
破線で示す回路を追加した構成となっている。それに伴
い、図中太線の信号線を新たに布設している。また、＊
は第２図と同様、信号がローレベルで有効であることを
示す符号である。以下、第２図と同様の回路については
第２図の説明を参照するものとし、ここでは追加した回
路の説明を行うものとする。すなわち、現在地のリクエ
ストが入力されていないかの判断を行うＡＮＤ回路１１
、現在地のグランド信号をアサートしていないかの判断
を行うＡＮＤ回路１２、ＢＢＳＹｌ がハイレベルかど
うかの判断を行うＡＮＤ回路１３、所定の条件がすべて
揃った時フリップフロップ回路１５をセットするＮＡＮ
Ｄ回路１４、フリップフロップ回路１５、フリップフロ
ップ回路１５をリセットするためのＯＲ回路１６、追加
回路または従来回路のどちらか速い方の回路から最高位
のバスクランドＢＧ３ゝ にアサートするためのＯＲ回
路１７を追加した。
この追加回路は、以下に示す条件を満足した時、通常よ
り速くバス調停を行う（グランド信号をアサートする）
ことができる。すなわち、最高優先順位のリクエスト信
号（バスリクエスト（３））が入力された時、バスビジ
ー（ＢＢＳＹ’）がハイレベルであり、他のバスリクエ
ストが入力さ九でいなくて、より低いレベルグランド信
号（パスグランド（２）〜（０））がアサートされてい
ない場合、パスグランド（３）をより高速にアサートす
る。ここで、上述したフリップフロップ回路１５は、上
記条件がそろった直後に他のリクエストが発生した場合
、ＮＡＮＤ回路１４の出力がネゲートされ、スパイクが
発生するのを防ぐためにある。また、従来回路の調停が
終了した時（デコーダ３のＹ（０）がアサートされた時
）、本追加回路からの出力をネゲートする働きを持つ。
り速くバス調停を行う（グランド信号をアサートする）
ことができる。すなわち、最高優先順位のリクエスト信
号（バスリクエスト（３））が入力された時、バスビジ
ー（ＢＢＳＹ’）がハイレベルであり、他のバスリクエ
ストが入力さ九でいなくて、より低いレベルグランド信
号（パスグランド（２）〜（０））がアサートされてい
ない場合、パスグランド（３）をより高速にアサートす
る。ここで、上述したフリップフロップ回路１５は、上
記条件がそろった直後に他のリクエストが発生した場合
、ＮＡＮＤ回路１４の出力がネゲートされ、スパイクが
発生するのを防ぐためにある。また、従来回路の調停が
終了した時（デコーダ３のＹ（０）がアサートされた時
）、本追加回路からの出力をネゲートする働きを持つ。
第３図は、第１図の回路のタイミングチャートである。
（ａ）は入力条件、（ｂ）は従来回路と同様の部分の回
路を経由するときのタイミング、（ｃ）は（高速調停用
）付加回路を経由するときのタイミングを示している。
路を経由するときのタイミング、（ｃ）は（高速調停用
）付加回路を経由するときのタイミングを示している。
以下、第３図のタイミングを参照しながら、本実施例の
動作を説明する。
動作を説明する。
バスリクエストＢＲ３￥ が入力され、ローレベルとな
り、ＡＮＤ回路１１によりバスリクエストＢＲＯ岑〜２
ネ がハイレベルの状態が確認され、バスビジーＢ Ｂ
Ｓ Ｙ” がハイレベルであると、バス調停は、破
線に示す追加回路により行われる。
り、ＡＮＤ回路１１によりバスリクエストＢＲＯ岑〜２
ネ がハイレベルの状態が確認され、バスビジーＢ Ｂ
Ｓ Ｙ” がハイレベルであると、バス調停は、破
線に示す追加回路により行われる。
それ以外の場合は従来と同様である（第３図（ｂ）参照
）。ＡＮＤ回路１３より信号ＩＣＣが出力され、ＡＮＤ
回路１２の出力により現在地のグランド信号をアサート
していないと判断されると、ＮＡＮＤ回路１４より信号
ＩＣＤが出力され、フリップフロップ回路１５をセット
する。フリップフロップ回路１５は、信号ＩＣＥを出力
し、ＯＲ回路１７から信号ＩＣＧが出力され、パスグラ
ントＢ Ｇ ３’をアサートする。従来回路では、第３
図（ｂ）に示すように、Ｂ Ｇ ｎ’ の出力が確定
するまで。
）。ＡＮＤ回路１３より信号ＩＣＣが出力され、ＡＮＤ
回路１２の出力により現在地のグランド信号をアサート
していないと判断されると、ＮＡＮＤ回路１４より信号
ＩＣＤが出力され、フリップフロップ回路１５をセット
する。フリップフロップ回路１５は、信号ＩＣＥを出力
し、ＯＲ回路１７から信号ＩＣＧが出力され、パスグラ
ントＢ Ｇ ３’をアサートする。従来回路では、第３
図（ｂ）に示すように、Ｂ Ｇ ｎ’ の出力が確定
するまで。
ラッチ回路１の出力ＩＣＨ，エンコーダ２の出力ＩＣＩ
、デコーダ２の出力ＩＣＪの最大遅延時間だけＢ Ｇ
ｎ’ を出力しないように、遅延回路７を設けである
ため、最高位の優先順位のバスリクエストであっても、
待たされてしまっていた。しかし、本実施例では、上記
条件を満足した時は、追加回路により最高優先順位のバ
スリクエストの処理を行うので、それに対応するバスグ
ランドのアサートを高速にできる。
、デコーダ２の出力ＩＣＪの最大遅延時間だけＢ Ｇ
ｎ’ を出力しないように、遅延回路７を設けである
ため、最高位の優先順位のバスリクエストであっても、
待たされてしまっていた。しかし、本実施例では、上記
条件を満足した時は、追加回路により最高優先順位のバ
スリクエストの処理を行うので、それに対応するバスグ
ランドのアサートを高速にできる。
効 果
以上説明したように、本発明によれば、優先順位の高い
バスリクエストを高速に処理できるようになり、バス調
停時間を短縮できる。特に、共有バスを使用したシステ
ムにバスマスタなどがある場合などに有効である。
バスリクエストを高速に処理できるようになり、バス調
停時間を短縮できる。特に、共有バスを使用したシステ
ムにバスマスタなどがある場合などに有効である。
第１図は本発明の一実施例を示す高速バス調停回路の構
成図、第２図は従来のバス調停回路の構成図、第３図は
第１図の回路のタイミングチャートである。 １１．１２，１３ ： ＡＮＤ回路、１４ ： ＮＡＮ
Ｄ回路、１５：フリップフロップ回路、１６．１７：Ｏ
Ｒ回路。
成図、第２図は従来のバス調停回路の構成図、第３図は
第１図の回路のタイミングチャートである。 １１．１２，１３ ： ＡＮＤ回路、１４ ： ＮＡＮ
Ｄ回路、１５：フリップフロップ回路、１６．１７：Ｏ
Ｒ回路。
Claims (1)
- （１）複数のバスリクエスト、バスグランドを有し、該
複数のバスリクエストに優先順位を付けておき、該優先
順位に従ったバス調停を行うバス調停回路において、上
記優先順位のうち最高位のバスリクエストに対して所定
条件を満足したとき、バス調停を行う回路を付加したこ
とを特徴とする高速バス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26902287A JPH01111254A (ja) | 1987-10-23 | 1987-10-23 | 高速バス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26902287A JPH01111254A (ja) | 1987-10-23 | 1987-10-23 | 高速バス調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01111254A true JPH01111254A (ja) | 1989-04-27 |
Family
ID=17466585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26902287A Pending JPH01111254A (ja) | 1987-10-23 | 1987-10-23 | 高速バス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01111254A (ja) |
-
1987
- 1987-10-23 JP JP26902287A patent/JPH01111254A/ja active Pending
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