JPH01122238A - バス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 データバスシステムからデータを受信した時にアクノレ
ツジを送信してデータの転送を行うバス制御回路に関し
、マイクロプロセッサの処理を少なくし、有効的にアク
ノレッジデータを送出するバス制御回路を提供すること
を目的とし、バスによってデータを送受信し、データを
受信した時には送信装置に対しアクルッジ信号を送信す
るシステムにおいて、送信するデータを少なくとも１個
記憶する送信バッファと、アクルフジ信号を記憶するア
クルッジバッファと、前記アクルッジ信号を送出する時
期を検出した信号が加わった時、前記送信バッファの出
力の選択をアクルッジバッファの出力に切換えるセレク
タとより成るように構成する。

〔産業上の利用分野〕

本発明はデータの送受信を１個のバスで行うデータバス
システムに係り、さらに詳しくは、データバスシステム
からデータを受信した時にアクノレツジを送信してデー
タの転送を行うバス制御回路に関する。

〔従来の技術〕

データバスシステム例えばホームバスシステムに接続さ
れる装置においては、送信するデータや送受信のアドレ
スやアクノレツジ等を送信するための送信バンファとデ
ータバスを介して自分あてのデータを受信して一時記憶
する受信バッファとを有している。尚この他にも制御回
路やプロセッサを有し、これらの制御回路にリード階層
の手順が、さらにはマイクロプロセ・ノサによってソフ
ト階層の手順等が制御されている。

このようなバスシステムにおいて、データを目的の装置
へ転送する場合、送信側の装置は先ず自己アドレス（送
信する装置のアドレス）、そして相手アドレス（受信す
る装面のアドレス）、そして制御データ、データ長さら
にはデータ等を順次パスラインに送出し、相手アドレス
に該当する装置は相手アドレス以後の制御データ、デー
タ長さらにはデータをパスラインから取り込んでいる。

そして、全データを受信すると、そのデータを受信した
ことを表すアクノレッジデータを送信側装置に送出し、
送信側装置はそのアクノレッジデータと受信することに
よって正常にデータの転送が終了したことを特徴とする
。

このアクノレッジデータは前述した送信バッファに例え
ばマイクロプロセッサ等の制御によって格納された後送
出される。

〔発明が解決しようとする問題点〕

前述のようなシステムにおいては、データを受信する装
置はデータ受信終了後前記データを有する複数のコード
より成るパケット単位で特定時間内にアクノレッジデー
タを送出しなくてはならない。このため、例えばマイク
ロプロセッサ等によってこの時間を検出し、その時にア
クノレッジデータを送信バッファに格納した後、送出す
るようにしている。

このような送出する時の時間制御が有るため、マイクロ
プロセッサは常にその時間を検出するようにしなくては
ならないという問題を有していた。

また、この時間をハードウェアによって検出し、検出し
た時にマイクロプロセッサに割り込みをかけて送信バッ
ファにアクノレッジデータを格納するようにした方式も
ある。これによってマイクロプロセッサの処理は少なく
なるが、ＤＭＡ転送中等のように割り込みがかからない
ような状態の時にはエラーとなってしまう問題を有して
いた。

本発明は上記従来の欠点に鑑み、マイクロプロセッサの
処理を少なくし、有効的にアクルフジデータを送出する
バス制御回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のブロック図である。送信バッファ１は
マイクロプロセッサ等に接続され、送信データを一時記
憶するレジスタ、テクルッジバッファ２はアクノレッジ
データやノットアクルッジ等の転送の応答に対するデー
タを一時記憶するレジスタ、セレクタ３は送信バッファ
１とアクノレッジバンファ２の出力が加わり、アクノレ
ッジ等を送出する時点を検出してアクノレッジバッファ
２の出力を選択する回路である。

〔作　　　用〕

バスによってデータを送受信し、データを受信した時に
送信装置に対しアクルフジ信号を送出するシステムにお
いて、データを送出、する為には送信バッファ１に送出
するデータを格納し、そこから出力されるデータをセレ
クタ３が選択して出力する。セレクタ３の出力は例えば
シリアルデータ等に変換されてパスラインに送出される
。

一方、他の装置からデータを変換し、アクルッジデータ
を送出する時には、送出するタイミングに関係なく、ア
クルフジデータをアクルッジバッファ２に格納する。

セレクタ３はアクルッジ信号を送出する時期すなわちタ
イミングを検出した時、前記アクノレッジバッファの選
択し、そのアクルッジデータを出力する。このアクルッ
ジデータを送信データと同様に例えばシリアルデータに
変換されてパスラインに出力される。

これによって、自動的にアクノレッジデータが送出され
る。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例のシステム構成図である。マイ
クロプロセッサ１１とバス制御回路１２はデータバス（
ＤＡＴＡ　（ＤＯ−Ｄ７））線とアドレスバス（Ａ　ｏ
　”Ａ　２）線、チップセレクト（て１）線、ライト信
号（Ｗ玉）線、リード信号（ＲＤ）線、リセット信号（
ＲＥＳＥＴ）線、割込信号（ＩＲＱ）線によって接続さ
れている。これらの信号線に接続されるバス制御回路１
２の端子はそれぞれ以下の為の端子である。アドレスバ
スＡｏ”Ａ２に接続されている端子は、内部レジスタ（
本発明の実施例におけるバス制御回路１２は後述するが
８個のレジスタを有している）を選択する端子であり、
アドレス信号Ａｏ＝Ａ２により、レジスタＴＸＤＲＳＲ
ＸＤＲ，ＡＫＲＳＣＣＲＳＳＴＲＩ、５ＴＲ２、ＭＤＲ
，、ＭＬＣのいずれかが選択される。チップセレクト信
号端子はバス制御回路１２にマイクロプロセッサ１１が
選択した時に加わる端子であり、“Ｌ”の時に選択され
、バス制御回路１２の各レジスタへの書き込みや読み出
しが可能となる。ライト信号端子は各レジスタにデータ
を書き込む時に“Ｌ″信号加える端子、リード信号端子
は各レジスタからデータを読出す時に“Ｌ”を加える端
子である。そして、ライト信号端子に“Ｌ”が加わると
、アドレス信号端子から加わるアドレス値すなわちレジ
スタ指示値で指示されるレジスタにデータバスから加わ
るデータを格納し、リード信号端子に“Ｌ”が加わると
、アドレス信号端子から加わるレジスタ指示値で指示さ
れるレジスタの内容をデータバスに出力する。

リセット端子はバス制御回路１２をリセットするための
端子であり６Ｌ”が加わるとバス制御回路１２は各レジ
スタの値を初期化する。

割り込み信号端子はバス制御回路１２が出力する端子で
あり、例えば１バイトのデータを受信した時等にその端
子から“Ｌ”が出力される。

マイクロプロセッサ１１には図示しないがＲＯＭやＲＡ
Ｍ等が接続されており、ＲＯＭに格納されているプログ
ラムを実行して、バス制御回路１２を介して後述するホ
ームバスの制御チャンネル（ＣＨ）に制御データ等を送
受信する。尚、マイクロプロセッサ１１には、アドレス
バスＡｏ〜Ａ２の他にそのアドレスバスの上位ビットを
例えば八１５〜Ａ３を有しており、ＲＯＭやＲＡＭ等は
これらアドレスバスＡ　＋　５〜Ａｏに接続されて、プ
ロセッサ回路として動作する。

一方、バス制御回路１２は前述した端子の他にホームバ
スドライバ・レシーバ１３に接続している端子（）（Ｂ
データ（ＲＸＤ）入力端子、）ＩＢデータ（＋）方向出
力端子、ＨＢデータ（−）方向端子）、さらには基本周
波数発生器１４からクロック信号ＣＬＫが加わるクロッ
ク入力端子を有している。基本周波数発生器１４は４．
９ＭＨｚや６１４゜４ＫＨｚのクロック信号を出力する
ものであり、バス制御回路１２はこの２個の内の１個の
周波数の信号が加わった時にその周波数を指示するクロ
ックセレクト信号（Ｃ３ＥＬ）が加わるクロンクセレフ
ト端子をも有している。

第３図はバス制御回路１２の回路構成図である。

前述したデータ（ＤＡＴＡ）　、アドレス信号Ａｎ〜Ａ
２、ライト信号Ｗ１、リード信号ｎ、チップセレクト信
号８１、リセット信号ＲＥＳＥＴ、クロック信号ＣＬＫ
、割込信号ＩＲＱ、クロックセレクト信号Ｃ３ＥＬがバ
ッファ回路１５（ＣＰＵ−１１０）に加わっており、バ
ッファ回路１５はこれらの信号を目的とする各回路に加
える。

クロック信号ＣＬＫはマスククロックとしてクロック生
成回路１６とエツジ検出回路１７に加わる。クロック生
成回路１６は後述する各回路のクロックを発生し、それ
ぞれに加える。

エツジ検出回路１７には受信データすなわちＨＢデータ
（ＲＸ　Ｄ）が加わっており、エツジ検出回路１７がマ
スタクロックからデータのエツジを検出した時には後述
する休止カウンタ１８、状態カウンタ（ＭＤＲ）１９に
データエツジを検出したすなわちデータの受信を開始し
たことを出力する。

ＨＢデータ（ＲＸＤ）はエツジ検出回路１７の他にサン
プリング回路２０、競合負は検出回路２１、被層電文割
込検出回路２２に加わっている。

ＨＢデータは例えば９６００ｂｐｓのシリアルデータで
あり、サンプリング回路２０は、順次シリアルデータを
１ピント単位で読み取り、ＲＸシフトレジスタ２３に加
える。

第２図におけるホームバスＨＢは２本の例えばツイスト
線である。このホームバスＨＢに信号を送出或いは他の
装置からの信号を受信するのがホームバスドライバ・レ
シーバ１３である。このホームバスＨＢに出力される信
号は１データ当たり、１１ビツトより成る。第４図は、
データ構成図であり、１データは１ビツトのスタートビ
ットＳＴ。

８ビツトの転送情報（転送データＢＯ−ＢＴ）、１ビツ
トのパリティビット（ＰＡ）、さらには１ビツトのスト
ップビット　（ＳＰ）より成る。ホームバスＩ（Ｈにお
いては、′Ｌ”　（“０”）を表している時には正或い
は負方向のパルスが存在し、“Ｈ”　（“１”）を表し
ている時にはパルスは存在しない。尚、スタートビット
は常に“Ｌ”（０″）であり、ストップビットは常に“
Ｈ３（′１”）であり、第４図のデータＢＯ−８７はホ
ームバスドライバ・レシーバ１３によって常にこのよう
なデータをＯｌｌの信号に変換され、受信データ１又）
としてバス制御回路１２に加えられる。サンプリング回
路２０は順次０．１の信号をサンプリングする回路であ
る。ＲＸシフトレジスタ２３はサンプリング回路２０か
ら１ビット単位で加わる１転送情報の各ビットＢＯ〜Ｂ
７を受信し、シフトする。この時、ＲＸシフトレジスタ
２３がデータをシフトする度に、パリティチエツク回路
２４にもそのデータを出力しており、パリティチエツク
回路２４では１転送情報の０或いは１のビット数をカウ
ントして、１転送情報の後に加わるパリティと比較する
。このパリティは、従来のような偶数パリティや奇数パ
リティであり、１転送情報を受信するたびにデータが正
常であるかを判別し、正常でない例えば０のビット数が
偶数個でない時には、データ異常をステータスレジスフ
（ＳＴＲ２）２９に格納する。

ＲＸシフトレジスタ２３はシリアルイン、パラレルアウ
トのシフトレジスタであり、１転送情報を受信するたび
に、その８ビツトの情報を受信データレジスタ（ＲＸＤ
Ｒ）３０に格納する。後述するが受信データレジスタ（
ＲＸＤＲ）３０に１転送情報が格納されると、マイクロ
プロセッサ１１がこのデータを読み出すことが可能なフ
ラグをオンとする信号をステータスレジスタ（ＳＴＲＩ
）３１に加える。この格納によって、例えばプロセッサ
がこのステータスレジスタ（ＳＴＲＩ）３１を読み、受
信フラグがオンとなっている時には、受信データレジス
タに１バイトの情報が転送されていることを認識するこ
とができる。

前述した各回路によって、ホームバスＨＢからのデータ
を受信することができる。

レジスタ（ＴＸＤＲ／ＡＫＲ）２８は、他の装置へホー
ムバスＨＢを介して転送情報等を送出する時の送信バッ
ファである。マイクロプロセッサ１１がこのレジスタ（
ＴＸＤＲ／ＡＫＲ）２８を選択して、転送情報等を格納
すると、ＴＸシフトレジスタ２５が読み取り、スタート
ビットを付加して順次１ビツトのシリアルデータＳＯと
してＡＭ１回路２６と、競合質は検出回路２１に出力す
る。尚、パリティ生成回路２７には８ビツトの転送すべ
きデータがＴＸシフトレジスタ２５を介して加わってお
り、転送すべきデータに対応してパリティを発生し、そ
のパリティをＴＸシフトレジスタ２５に加える。このパ
リティを第４図に示したデータ構成図のごとく、１転送
情報ＢＯ〜Ｂ７につづいて、パリティビット位置に挿入
し、ＴＸシフトレジスタ２５はパリティビットＰＡを出
力する。そしてこのパリティビットＰＡの後にＴＸシフ
トレジスタ２５はストップビットＳＰを挿入して１デー
タを送出終了する。

コントロールコードレジスタ（ＣＣＲ）３２からは送信
制御部３３に制御信号が加わっており、送信制御部３３
はこの信号によって前述のレジスタ（ＴＸＤＲ／ＡＫＲ
）２８からデータをＴＸシフトレジスタ２５に読み出し
、そして順次１ビット単位での送出を制御する信号をＴ
Ｘシフトレジスタ２５に加えている。この制御によって
前述のシリアルデータＳＯがＴＸシフトレジスタ２５か
ら出力される。ホームバスＨＢにおいては、シリアルデ
ータの転送における電流の直流分を無くするため、第４
図に示すような正方向と負方向のパルスをデータが０”
の時に繰り返し発生している。この繰り返しを制御し、
正方向、負方向のパルスを出力すべき制御信号を発生す
るのがＡＭ！回路２６である。このＡＭ１回路２６には
シリアルデータＳＯが加わっており、例えば第４図に示
すような“００００００００００１”なるシリアルデー
タの時には送信データ信号ＴＸＨ，ＴＸＬは第５図のよ
うに、ＴＸＨ，ＴＸＬが順次正方向や負方向のパルスを
発生して“０”を表している。

第６図はホームバスドライバ・レシーバ１３の送信回路
図である。送信データＴＸＨ，ＴＸＬはそれぞれインバ
ータ■１、Ｉ２さらには抵抗Ｒ１、Ｒ２を介してトラン
ジスタＴ　ｒ　＋　、Ｔ　ｒ　２のベースに加わってい
る。トランジスタＴｒ＋５Ｔｒ２のエミッタは接地され
、コレクタは１次側の中間点が電源Ｖ、に接続されたト
ランスＬの１次側の両端に接続されている。そしてトラ
ンスＬの２次側の両端はコンデンサＣ１、Ｃ２を介して
ホームバスＨＢに接続されている。送信データＴＸＨが
インバータ■１に加わっているので、第６図のような構
成の場合には、ビットＳＴＯ，，Ｂｌ、Ｂ３、Ｂ５、Ｂ
７においてトランジスタＴｒ＋がオンとなる。また送信
データＴＸＬがインバータＩ２に加わっているので、ビ
ットＢＯ１Ｂ２、Ｂ４、Ｂ６、ＰＡにおいてトランジス
タＴｒ２がオンとなる。

トランジスタＴｒ＋がオンとなった時には、電源Ｖ、か
ら、１次側の中間点を介してトランジスタＴｒ＋が接続
されている側に電流が流れ、その結果としてホームバス
ＨＢに正方向のパルスが出力される。これに対し、トラ
ンジスタＴｒ２がオンとなった時には、その逆となり、
負方向のパルスがホームバスＨＢに出力される。尚、コ
ンデンサＣ１、Ｃ２は直流セットや低周波帯域とセント
する為の素子である。ホームバスＨＢではバスを介して
電力を供給するような場合もあるので、このコンデンサ
によって直流分がカントされる。

ホームバスＨＢの各情報の伝送においては、アソク信号
ＡＣＫやナック（ノントアクルッジ）信号ＮＡＫを送出
して送信した相手の機器がデータを受信したか否かを判
定している。このアソク信号ＡＣＫやナック信号ＮＡＫ
は、−船釣には伝送すべきデータすなわち一情報として
扱われている。このため、送信すべきデータを記憶する
レジスタは従来では１個であるが、本発明においては２
ＩＴａ設け、このデータ用とアフク用とに分けている。

第７図はレジスタ（ＴＸＤＲ／ＡＫＲ）２８の構成図で
ある。

バッファ回路１５から８ビツトのデータがデータ用レジ
スタ２８−１とＡＣＫ／ＮＡＫ用レジスタ２８−２に分
けられて格納される。ｉ＆述するがこのデータ用レジス
タ（ＴＸＤＲ）２８−１とＡＣＫ／ＮＡＫ用レジスタ２
８−２はバッファ回路１５を介して別々にそのデータが
格納される。送信制御部３３は、これらのレジスタと選
択する選択信号をレジスタ（ＴＸＤＲ／ＡＫＲ）２　Ｂ
に加えており、この選択信号は第７図におけるセレクタ
２８−３に入力する。セレクタ２８−３はデータ用レジ
スタ２８−１のデータ或いはＡＣＫ／ＮＡＫ用レジスタ
２８−２の一方をこの選択信号で選択する回路であり、
この選択されたデータがＴＸシフトレジスタ２５に加わ
る。従来においては前述したように１　（ＩＩのレジス
タのデータを送出するように構成されているが、第７図
の構成のように、送出すべき情報であるデータは２個の
レジスタに格納され、必要な時にそのレジスタを選択し
て送出している。このレジスタの選択は情報を送出する
のか或いはＡＣＫ信号等を送出するのかを目的によって
行っており、マイクロプロセッサ１１からレジスタへの
書き込みは、これらの用途によって書き込みの変換のみ
でな（、データやＡＣＫ信号の手順を検出することなく
、プログラムを作成することができる。

第３図の本発明の実施例においては、８個のレジスタを
有し、これらのレジスタはバッファ回路１５を介してリ
ード或いはライトされる。書き込みはレジスタＣＣＲＳ
ＴＸＤＲ／ＡＫＲであり、バッファ回路１５からの指示
すなわちマイクロプロセッサ１１からの書き込み指示に
よってそれぞれ目的のレジスタに書き込まれる。読み出
しはレジスタＲＸＤＲＳＣＣＲＳＳＴＲＩ、５ＴＲ２、
ＭＤＲＳＭＬＣであり、アドレス信号Ａｏ＝Ａｚの値に
よりデータセレクト回路３４はそれぞれ出力を選択して
バッファ回路１５を介してマイクロプロセッサ１１のデ
ータ（ＤＡＴＡ）バスに出力する。

送信データレジスタＴＸＤＲは書き込み専用の８ビツト
レジスタである。バス上に送出するデータはＡＣＫ／Ｎ
ＡＫ以外はマイクロプロセッサ１１によってこのレジス
タに書き込む、また、このレジスタにデータを書き込む
ことにより一連のデータ送信動作を開始する。受信デー
タレジスタＲＸＤＲはホームバスデータ読み込み専用の
８ビツトレジスタである。レジスタＡＫＲ（ＡＣＫ／Ｎ
ＡＫ送信レジスタ）はＡＣＫ／ＮＡＫ送信用の書き込み
専用の８ピントレジスタである。このレジスタに値が書
き込まれると、次のＡＣＫ／ＮＡＫ送信可能期間にデー
タを送出する。ただし、同報、短電文割り込み、エラー
（データ受信エラー、ライトロストデータエラー）で送
信が不要な場合は送信しない。また、次のパケットにま
たがって送信することはない。コントロールコードレジ
スタＯＣＲは制御用の読み出し、書き込みが可能なフラ
グレジスタである。上位４ビツトを０Ｈ（１６進）にす
ることによりモード１が、６Ｈにすることによりモード
２がセレクトされる。また、リセットを解除する時は、
ＲＥＳフラグ以外のＯＣＲのフラグは無視される。

第８図はモード１におけるレジスタＯＣＲのビット構成
図である。ビットｂｉｔ　７〜ｂｉｔ　４がモード１を
指示する領域であり、ＯＨをこの領域に書くことによっ
てモード１となる。そして、ビットｂｉｔ　３は短電文
割り込みフラグＳＭＩであり、このフラグが“１”の時
に、短電文割り込みが可能な区間（長電文でＭＤＲ−８
）で短電文割り込みを発生する。また、自分が送信中の
長電文に割り込みをかけることもでき、短電文割り込み
動作は送信とは全く関係なく動作させることができる。

尚、このフラグは状態カウンタ（ＭＤＲ）が“１”にな
った時か同期回復期間中で状態カウンタ（ＭＤＲ）が２
″になった時に１０″になる。

ビットｂｉｔ　２はリセットフラグＲＥＳであり、この
フラグが“０”になると、全ての状態を初期状態に戻し
動作を停止する。送信中にこのフラグが“０”になると
、その時点で送信を打ち切り、後にビットが残っていた
場合にはそれらのビットは送信しない。また、このフラ
グは１″になると動作を開始する（同期回復期間になる
）。リセット端子によりリセットがかかった場合や電源
投入時から本ＩＣを動作を開始させるにはマイクロプロ
セッサ１１から“１”をセットする必要がある。

ビットｂｉｔ　１は受信割り込みマスクフラグＲＩＭで
あり、このフラグが“Ｏ”の時には、１パケツト内にお
いて受信、短電文割り込み、データ受信エラー、リード
ロストデータ、フレーミングエラー、パリティエラー、
ＡＣＫ／ＮＡＫエラーの割り込み発生を停止する。但し
、このフラグはＩＲＱ端子の出力をマスクするのみでｌ
ＮＴＲフラグそのものは通常に動作する。また、“１”
の時は通常に割り込みを発生する。このフラグは状態カ
ウンタ（ＭＤＲ）力び１”になった時か、バス上にデー
タが無い期間が１０ｍ５＋　２２ｂｉｔ続いて同期回復
期間が解除になった時に“１”になる。ただし、同期回
復期間中でもこのフラグに“１”を書き込むことにより
割り込みを発生させることができる。

ビットｂｉｔｏは送信割り込みマスクフラグＴＩＭであ
り、このフラグがＯ”の時には、１パケツト内において
送信、競合負け、ライトロストデータの割り込みを発生
させない。ただし、このフラグは「百】端子の出力をマ
スクするのみでｌＮＴＲフラグは通常に動作する。また
、“１”の時は通常に割り込みを発生させる。このフラ
グは状態カウンタ（ＭＤＲ）が“１″になった時かバス
上にデータが無い期間が１Ｏｎ＋ｓ＋２２ｂｉｔ続いて
同期回復期間が解除になった時に“１”になる。ただし
、同期回復期間中でもこのフラグに“１”を書き込むこ
とにより割り込みを発生させることができる。

第９図はモード２におけるレジスタＯＣＲのビット構成
図である。ビットｂｉｔ　７〜ｂｉｔ　４がＯＨの時に
モード２になる。このモードにおいて、ビットｂｉｔ１
は同報ＷＢＲＣであり、このフラグを“１”にセントし
た場合、以後、現在送受信中のパケットを同報パケット
として動作する。′Ｏ”をセントした場合は、逆に個別
パケットとして動作する。

ビットｂｉｔ　Ｏは長電文フラグＬＭＥＳであり、この
フラグを“１”にセントした場合、以後現在送受信中の
パケットを長電文パケットとして動作する。“０”をセ
ットした場合は、逆に短電文バケットとして動作する。

ステータスレジスタ（ＳＴＲＩ）３１はバス上及びパケ
ット等の状態を示す読み込み専用のフラグレジスタであ
る。第１０図はステータスレジスタ（ＳＴＲＩ）３１の
ビット構成図である。

ビットｂｉｔ　７は割込フラグｌＮＴＲである。このフ
ラグはＩＲＱ端子と同様な信号であり、データの入出力
等の割り込みが必要な場合に“１”になり、ＣＰＵにす
なわちマイクロプロセンサ１１に割り込みをかける。マ
イクロプロセッサ１１がステータスレジスタ（ＳＴＲＩ
）３１を読むことによってＩＲＱ端子は“Ｈ”に、また
このフラグは“Ｏ”になる。このフラグは状態カウンタ
（ＭＤＲ）が“１”になった時か同期回復期間中に状態
カウンタ（ＭＤＲ）が“２″になった時に１”になる。

ビットｂｉｔ６は被層電文割込フラグＲ３ＭＩである。

短電文割り込みを検出した場合（長電文のデータ部分で
ストップビットが０”になった時）に“１″となる。ま
た、このフラグは状態カウンタ（ＭＤＲ）が“１″にな
った時か同期回復期間中で状態カウンタ（ＭＤＲ）が“
２”になった時に“Ｏ”になる。、長電文の判断は「優
先コード」でおこない、このフラグが“１”になった時
（短電文割り込みが発生した時）には、ＦＥ（フレーミ
ングエラー）フラグはセットされない。

ビットｂｉｔ　５は競合負はフラグＣＤである。競合負
けについては後述するが、このフラグは「優先コード」
と「自己アドレス」において、送信データと受信データ
が異なる場合「競合負け」とし、このフラグが“１”に
なる、よって、パリティビット及びストップビットが異
なる場合でも「競合負け」となる。

ビットｂｉｔ　４は送信中ソラグＴＸであり、データ送
信時に“１″になる。また、このフラグは状態カウンタ
（ＭＤＲ）が１″になった時か同期回復期間中で状態カ
ウンタ（ＭＤＲ）が“２″になった時に、“０”になる
、また、競合負け（ＣＤフラグセント時）、短電文割り
込み時（短電文割り込み発生後ＭＤＲが０−１の部分）
にも“Ｏ”になる。ただし、データ受信後のＡＣＫ／Ｎ
ＡＫ送信時では“ｌ”にはならない（初期値：０）。

ビットｂｉｔ　３はエラーフラグＥＲＲであり、ステー
タスレジスタ（ＳＴＲ２）２９のエラーフラグ（ＲＤＥ
ＳＷＬＤＳＲＬＤ、　ＦＥ、　ＰＥ５ＡＫＥ）のどれか
が“１′になった時にこのフラグは１１″になる。この
フラグは５ＴＲ２のエラーフラグのＯＲをとったもので
ある。また、ステータスレジスタ（ＳＴＲ２）２９を読
むか状態カウンタ（ＭＤＲ）が“１”になった時か同期
回復期間中で状態カウンタ（ＭＤＲ）が２″になった時
に“０”になる。

ビットｂｉｔ　２は同報フラグＢＲＣである。このフラ
グが“１”の時は受信中の電文が「同報」パケットであ
ることを示しており、１０”の時は「個別」パケットを
示している。このフラグは状態カウンタ（ＭＤＲ）が“
４”になった時に優先コードのｂｉｔ６の値がセントさ
れる。また、状態カウンタ（ＭＤＲ）が“１”になった
時か同期回復期間中で状態カウンタ（ＭＤＲ）が“２′
″になった時に′０”になる。

ピントｂｉｔ　１はデータ受信完了フラグＲＸＲＤＹで
ある。マイクロプロセッサ１１にデータを渡すことがで
きる状態の時に“１“になる。マイクロプロセッサ１１
がデータを受は取ると“０”になり、また、状態カウン
タ（ＭＤＲ）力び１”になった時か同期回復期間中で状
態カウンタ（ＭＤＲ）が１２″になった時に“０”にな
る。

ビットｂｉｔ　Ｏは送信完了フラグＴＸＲＤＹである。

マイクロプロセッサ１１からデータを受は取ることがで
きる状態の時に“１″になり、マイクロプロセッサ１１
からデータを受は取ると“０′になる（初期値：１）。

ステータスレジスタ（ＳＴＲ２）２９はバス上及びパケ
ットのエラー等を示す読み込み専用のフラグレジスタで
ある。第１１図はステータスレジスタ（ＳＴＲ２）２９
のビット構成図である。ビットｂｉｔ７〜ｂｉｔ　２ま
ではエラーフラグで、エラー発生によりセントされる。

ＲＤＥ、ＷＬＤはこのレジスタを読むか同期回復期間中
で状態カウンタ（ＭＤＲ）が“２”になった時に“Ｏ″
となり、また、ＲＬＤＸＦＥ、ＰＥ、、ＡＫＥはこのレ
ジスタを読むか状態カウンタ（ＭＤＲ）が“１”になっ
た時か同期回復期間中で状態カウンタ（ＭＤＲ）が“２
″になった時に“Ｏ”になる。

ビットｂｉｔ　７はデータ受信エラーフラグＲＤＥであ
り、本発明の実施例においては、受信中は１キヤラクタ
毎にスタートビットで同期をとる。この時、スタートビ
ットが正常に検出できなかった場合、このフラグが′１
”になる。また、電文長コードより多くデータが受信さ
れた時にも“１”になる。ただし、ＡＣＫ／ＮＡＫ受信
のエラーではこのフラグは動作しない。尚、このフラグ
が“１”になると同期回復期間に入る。

ビットｂｉｔ　６はライトロストデータフラグＷＬＤで
あり、次のキャラクタの送信開始までにキャラクタデー
タが、送信データレジスタ（ＴＸＤＲ）に書き込まれて
いなかった場合、このフラグが“１”になる。このエラ
ー発生時には、送信は停止して同期回復期間に入る。

ビットｂｉｔ　５はリードロストデータフラグＲＬＤで
あり、受信データレジスタ（ＲＸＤＲ）にデータが存在
するときに、さらに次のデータがバスから入力された場
合（この時、ＲＸＤＲの値は新しいデータに変わる）に
“１”になる。ただし、ＲＸＤＲを読まずにステータス
レジスタ（ＳＴＲ２）２９を読んで“０″にした場合に
は、エラーの要因がクリアされていないので次の割り込
み発生時に再びこのフラグが立つ。エラーの要因はＲＸ
ＤＲを読むことによりクリアする（初期値：Ｏ）。

ビットｂｉｔ　４はフレーミング・エラーフラグＦＥで
あり、長電文のデータ部分以外でストップビットが“１
”になった場合“１″になる。

ビットｂｉｔ　３はパリティ・エラーフラグＰＥであり
、前述したバリティチエツク回路２４がパリティエラー
を検出すると“１”となる。本発明の実施例においては
、パリティは偶数パリティである。

ビットｂｉｔ　２はＡＣＫ／ＮＡＫエラーフラグＡＫＥ
であり、ＡＣＫ／ＮＡＫのスタートビットが±１３μｓ
の範囲内に検出できなかった場合“１”となる。

ビットｂｉｔ　Ｏは同期回復期間フラグＤＲＥであり、
リセット直後またはデータ受信エラー（ＲＤＥ）、ライ
トロストデータエラー（ＷＬＤ＞が発生した時にこのフ
ラグが“１”になり同期回復期間になる。同期回復期間
が終わるとこのフラグはＭＯ″になり通常モードとなる
。

レジスタ１９　（状態カウンタ”）ＭＤＲは受信中のパ
ケットのバス上の状態を示す。０（ＯＯＨ）〜１１（Ｏ
ＢＨ）までの値をとる読み込み専用のレジスタである。

本発明の実施例においては、複数のコードより成るパケ
ット単位で情報であるデータを送受信しており、状態カ
ウンタＭＤＲはこれらのコードの送受信の状態をも指示
している。

第１２図〜第１５図は状態カウンタの状態説明図である
。各図はｌＮＴＲフラグが立った時点での状態カウンタ
の値とバスデータの状態を示している。スタートビット
の間は前の状態カウンタの値が続いている。

状態カウンタ、すなわちレジスタ１９にはピントカウン
タ３５、エツジ検出回路１７、休止カウンタ１８、被層
電文割込検出回路２２が接続している。ピントカウンタ
３５は図示しないがサンプリング回路２０やＲＸシフト
レジスタ２３からの信号が加わっており、現在受信して
いるビット位置を求めている。このピントカウンタ３５
からの受信データのビット検出信号によって、現在どの
状態にあるかを求めている。第１６図は状態カウンタ値
とその状態図表、第１７図は状態遷移図である。状態カ
ウンタ値がＯの時すなわち状態ＳＯはリセット直後やバ
ス上にデータが存在したり、その後の２２ｂｉｔや４４
ｂｉｔ期間バス空き検出期間である。その状態ＳＯにお
いて、データが受信されな（なってから１０ｍ５ｅｃ　
−２２ｂｉｔ分の時間−一２０８μｓｅｃが休止期間（
状態３１）であり、この期間後に状態Ｓ２となる。

休止カウンタ１８にはピントカウンタ３５、エツジ検出
回路１７、パケット状態レジスタ３９のそれぞれの出力
が加わっており、これらの出力から休止カウンタ１８は
休止時間を求めている。

休止時間の前半の状態カウンタ（ＭＤＲ）１９が“０”
の部分では、バス上にデータがあっても、パケットとは
認めない。データの無い時間が通常２２ｂｉｔ、同報の
場合は４４ｂｉ　を分枝（と次の状態に変化する。これ
は、「電文長コード」と実際のデータ長が一致していな
いようなパケット、またはリセット直後の同期の調整の
為である。

送信の時は休止時間が終わってから送信を始める。但し
、競合監視期間中に他の装置が送信を開始した場合には
、それに合わせて送信する。

状態カウンタ１９が“Ｏ”の部分でデータが入って来た
場合にはデータ受信エラーとなり同期回復期間になる。

その後、状態カウンタ１９は“２”になる。

状態カウンタ１９が“２”である時にホームバスＨＢか
ら送信要求が加わった時には状態Ｓ２’となる。尚、こ
の時には状態カウンタ１９の値は変化しない。状！３Ｓ
２は競合監視期間でありまたデータ入力待ち状態である
。バス上にデータが存在する時には、状態Ｓ３、Ｓ４、
Ｓ５、Ｓ６、Ｓ７を順次通過すなわち状態カウンタ１９
の値が順次３〜７と進み、状態Ｓ８となる。

状！３Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７はそれぞれパケッ
トの（憂先コード、自己アドレスコード、相手アドレス
コード、制御コード、電文長コードに対応した優先コー
ド期間、自己アドレス期間、相手アドレス期間、制御コ
ード期間、電文長コード期間である。状態８２〜Ｓ８は
データの受信を行う状態であり、相手アドレス期間にお
いて、自己のアドレスを受信したときには、受信となる
。

状！３８はデータ期間である。この状態においてデータ
すなわち情報中に短電文割り込みが存在する時状態カウ
ンタ１９はＯとなる。すなわち、状態ＳＯとなる。

被短電文割込検出回路２２は第３０図に示すように状態
カウンタ１９の状態Ｓ８の出力、受信データＲＸＤなら
びにピントカウンタ３５のストップビット信号検出の出
力が加わっており、ＡＮＤ回路ＡＮＤからは、状態カウ
ンタ１９の値が８でストップビットの位置でさらにその
時の受信データがＯ″　（反転しているので１”となる
）の時に“１”が出力され、ステータスレジスタ（ＳＴ
ＲＩ）３１に加わる。これによって被短電文割り込みが
検出できる。

ホームバスＨＢシステムにおいては、ホームバスに接続
された装置から短電文の割り込みを発生することが可能
である。短電文割り込みはホームバスシステムにおいて
はストップビットＳＰ中を割り込む装置が“０”が出力
すなわちパルスを発生することによって行うことができ
る。この短電文の割り込みを検出するのが、被短電文割
込検出回路２２である。すなわち、被短電文割込検出回
路２２において割り込みを検出すると、その検出信号が
加わり、状態カウンタ１９をリセットし、０（状態ＳＯ
）とする。また、この時には、送信制御部３３に割込検
出信号を出力し、以後の送信制御を停止させる。また、
同時にステータスレジスタ（ＳＴＲＩ）３１にも、複雑
電文割込検出信号を加え、ピント６の被層電文割込フラ
グＲ３Ｍ工をオン“１″とする。

データ期間（受信であるならばデータの受信）が終了す
ると状態Ｓ９に移動する。状態９はチエツクコード期間
であり、チエツクコードを受信した後、状態ＳＩＯとな
り、ダミーコード期間となる。尚、同報時である時には
状態Ｏすなわち状態カウンタ値を０とする。ダミーコー
ドの後はＡＣＫ／ＮＡＫ期間であり、この期間でＡＣＫ
／ＮＡＫ信号を送出する。そしてその後状態ＳＯとなる
。

一方、状態Ｓ２において送信要求ありの時には、前述し
たように状！３８２′　（状態カウンタの値は変化せず
）となり、その後、状態８３′　（優先コード期間）と
なる。

複数の装置に同時に送信要求が発生し、同時にデータ等
を送出すると競合状態となる。ホームバスＨＢにおいて
、この競合状態となった時に各装置における優先度を設
け、競合した時にはその競合した装置内で最も優先度の
高い装置を優先するように構成している。優先度は優先
コードによって決定される。優先度はＤＯ−Ｄ７の合計
８ビツトより成りｏｏｏｏｏｏｏｏ”が最も高く、“１
１１１１１１１”が最も低い。優先度が高いものと低い
ものとが同時に優先コード期間内に優先コードを送出す
ると、バス上に同時に各ビットが出力される。同時に各
ビットが出力されるが、前述したようにホームバスにお
いては、“０″でパルスを出力、“１”でパルスを出力
しないようにしているため、“０”を出力した装置が強
制的にホームバスのビットを１０”としてしまう。−方
、優先レベルの低い装置は“０”でなく“１”を送出し
ているので、パスライン上のデータと異なることとなる
。このデータの変化を検出するのが競合負は検出回路２
１である。ＴＸシフトレジスタ２５のシリアル出力ＳＯ
と、ホームバスドライバ・レシーバ１３の受信信号ＲＸ
Ｄが競合負は検出回路２１に加わっている。競合負は検
出回路２１はこの２個の信号すなわち受信信号ＲＸＤと
シリアル出力ＳＯとを比較し、ＳＯと受信信号πＸＤと
が一致している時には優先度が高いか或いは競合してい
ない場合であり、競合負けとはならない。しかし他の装
置の優先コードが高い場合には、その優先コードの高い
方のコードが受信信号ＲＸＤとして加わるので、競合負
は検出回路２１では不一致を検出し、優先コードの高い
レベルが送出されていることを検出して、送信制御部３
３に不一致信号を加える。これによって送信制御部３３
は現在送出している優先コードの送出を停止する。また
同時にステータスレジスタ（ＳＴＲＩ）３１に競合負け
を通知する。すなわちステータスレジスタ（ＳＴＲＩ）
３１のビット５の競合負はフラグＣＤをオン（“１”）
とする。第１８図は競合の説明図である。他の装置（Ｉ
ＦＵ）から高いレベルの優先コードが送出され、本装置
（ＩＦＵ）から低いレベルの優先コードを出力すると、
コードのＤｏにおいて、本装置は“０″を出力していな
いので、競合負けとなる。この競合負けによって、本装
置のｌＮＴＲフラグが次のスタートピントでさらにオン
となる。また、送信フラグは競合負は時点以後の次のス
タートビットでオフとなる。また、前述のＣＤフラグは
次のスタートビットでオンとなる。例えば割り込みを解
除している状態であるならば、マイクロプロセラ＋１１
に割り込みＩＲＱが加わる。

レジスタＣＣＲ３２のフラグ情報は割込制御部３６に加
わり、またステータスレジスタ（ＳＴＲ１）３１のフラ
グ情報も制御部３６に加わっている。割込制御部３６は
この情報が割り込み信号〒ＲＱとマイクロプロセッサ１
１にバッファ回路１５を介して出力する。

第１７図にもどって説明する。状態Ｓ３’において、競
合負けが発生した場合には次からの送信ができないので
競合負けとなって前述の受信状態における状態Ｓ３に移
り、以後は受信状態となる。

第２９図は競合負は検出回路２１の論理回路図である。

送信中であり、状態カウンタ１９の値が３か４である時
Ｈ（１′）の信号がアンド回路に加わる。また受信デー
タＲＸＤと受信データＳＯがＥＯＲ回路に加わり、その
出力がＡＮＤ回路ニ加わっている。送信中であって状態
カウンタ１９が３か４でありかつ受信データと送信デー
タが異なった時にＡＮＤ回路より競合負は信号がステー
タスレジスタ（ＳＴＲＩ）３１に加わり格納される。こ
のような動作によって競合が検出される一方、競合負け
が発生しなかった場合には、状態Ｓ４’に移り、自己ア
ドレス期間となる。自己アドレス期間においては、送信
する自己のアドレス例えば第３図の回路が送信する時に
は本装置の自己アドレスを送信する。自己アドレス期間
においても前述と同様競合負けが発生することがある。

例えば同一レベルの優先コードの装置が複数台１個のホ
ームバスに存在した場合には、優先コード期間において
は競合しているがそれぞれの装置が競合負けとなること
はない。このため、自己アドレス期間において再度競合
を検出しな（ではならない。１個のホームバス上に２１
１ｍの同一アドレスは存在しないので、この自己アドレ
ス検出において、完全に競合を検出することができる。

この競合の検出も前述した動作と同様であり、競合負は
検出回路２１によってなされる。この状態Ｓ４’におい
て競合負けが発生した時には、前述した受信状態の状態
Ｓ４となる。

一方、競合負けが検出されなかった時には、次には転送
すべき相手アドレスを送出する状態Ｓ５’すなわち相手
アドレス期間となる。そして、相手アドレスが送信終了
すると、順次制御コード期間（状！３８６′）電文長コ
ード期間（状ｇｓｔ’＞でそれぞれ制御コードと電文長
コードを送る。その後にデータすなわち情報を送出する
。このデータの送出はデータ期間（状態３８’）でなさ
れる。

データ送出中（状態Ｓ８′）もデータ受信中（状態Ｓ８
）と同様であり、他の装置から短電文割込みが発生する
ことがある。この短電文割込みが発生した時には、受信
状態と同様に複雑電文割込検出回路２２で検出し状態カ
ウンタ１９をＯとする。

すなわち、この時には状態ＳＯになる。データ期間（状
態８８′）でデータが終了した時には次にはチエツクコ
ード期間（状態９′）となり、チエツクコードを送出す
る。そしてダミーコード期間（状態３１０’）を経て、
ＡＣＫ／ＮＡＫ期間となり、受信装置からのＡＣＫやＮ
ＡＫ信号を受信し、状態ＳＯとなる。

前述した状態カウンタ１９のカウント値の変化は全てエ
ツジ検出回路１７からのデータエツジ信号によってなさ
れる。

尚、条件を満足しない場合には変化しないこともある。

例えばデータ期間（状ｉｓ８．Ｓ８’）においでは、全
データが終了するか短電文割込みが発生するまで変化し
ない。また状態１の期間はタイマ３８によって検出され
、状態カウンタ１９にタイムオーバの信号が加わった時
、状態カウンタ１９が変化する。タイマ３８は送信制御
部３３に加わっており、送信制御部３３はこのタイマ３
８からの入力するタイムオーバの信号によって送信制御
を開始する。

パケット状態レジスタ３９はＲＸシフトレジスタ２３の
パラレル出力が加わっており、どのようなパケット状態
で送受信しているかを検出する回路であり、個別、同報
、短電文、同期回復等の状態があり、この状態が休止カ
ウンタ１８を介して状態カウンタ１９に加わり、状態カ
ウンタ１９はこの状態に対応して変化する。第１２図〜
第１５図はそれぞれ個別時、同報時、同期回復期間時、
ＡＣＫ／ＮＡＫエラー時の状態カウンタの動作説明図で
ある。それぞれどの時にも順次状態カウンタ１９は０．
１．２．３．４．５．６．７．８゜９と変化する。そし
てその３〜９の図でそれぞれバスデータは優先コード、
自己アドレス相手アドレス、制御コード電文長コード、
データ（情報）、チエツクコードと順次変化している。

そして同期回復期間が個別時には１０．１１においてダ
ミーコード期間とＡＣＫ／ＮＡＫ期間がある。尚、同期
回復期間は本実施例の装置が同期回復を行っている期間
である。この間では順次バスデータが変化し、例えばこ
のバスデータは他の装置間のデータ転送である。尚、他
の装置間での転送がな（、何らデータを転送せず、バス
データが変化しないこともある。一方、同報時には、チ
エツクコード期間の後は０”となっている。これは、Ａ
ＣＫ／ＮＡＫ信号の送出が必要としないためであり、こ
の時にはダミーコード期間とＡＣＫ／ＮＡＫ期間が存在
せず、９の次はＯとなる。またＡＣＫ／ＮＡＫ信号時に
エラーが発生した場合、状態カウンタ１９の１０の状態
から変化せず、１０から直接０に変化する。

電文長カウンタ（ＭＬＣ）５０には、ＲＸシフトレジス
タ２３のパラレル出力が加わっており、受信状態で状態
レジスタ１９が７　（状態Ｓ７）の時にＲＸシフトレジ
スタ２３のパラレル出力を取込み、装ｆｓ８においてエ
データすなわち情報を受信するたびにディクリメントす
るカウンタである。例えばマイクロプロセッサ１１から
この電文長カウンタ（ＭＬＣ）５０の内容を読み出すこ
とによって、受信データがあといくつ受信すべきである
かがわかる。第２８図はバスデータと電文長カウンタ（
ＭＬＣ）５０の動作説明図である。電文長データでｎを
受信した時、電文長カウンタ（ＭＬＣ）５０にｎがロー
ドされ、その後状態Ｓ９において順次データと受信する
たびに−１（ディクリメント）され、このコードを受信
した時０となる。

送信動作においては、マイクロプロセッサ１１が送信デ
ータレジスタ（ＴＸＤＲ）にデータを書き込むことによ
ってＴＸＲＤＹが下がり送信準備が完了する（第１９図
■）。この時、ＳＭＩフラグをセットしておけば長電文
の場合には割り込みによって順次送信することが出来る
。そして、送信が可能な状態になると自動的に送信を開
始する（第１９図■）。その後、ＴＸＲＤＹフラグ及び
、ｌＮＴＲフラグが１′″になり割り込みを発生してマ
イクロプロセッサ１１に次の送信データ（自己アドレス
）を要求する（第１９図■）。以後同様に送信データの
書き込みを繰り返す。送信中のデータがチエツクコード
になると次の１キャラクタ分（ダミーコード）送受信を
停止して（第１９図■）ＡＣＫ／ＮＡＫの送受信を行う
。また、゛送信データのマイクロプロセッサ１１への受
は渡しはデータ部の最後のキャラクタ送信時に終わる（
第１９図■）。また、この後にＴＸＤＲにデータを書き
込むと次のパケットの先頭のキャラクタ（（ｆ：先コー
ド）となる。

尚、送信動作と同時に受信動作も行うので「優先コード
」送信以降は入力による割り込みも入ることがある（第
１９図■）。

一方、同期通信における送信動作は第２０図に示すよう
に、個別の送信とはＡＣＫ／ＮＡＫの受信がなくなるだ
けで他は第１９図と同様である。

受信動作はデータが入ってくる事によって受信動作を開
始する。そして、１キヤラクタ受信後ＲＸＲＤＹフラグ
、ｌＮＴＲフラグが１１″となり割り込みＩＲＱを発生
してマイクロプロセッサ１１にデータの入力を促す。受
信データは１キヤラクタ受信後にマイクロプロセッサ１
１に渡すので、先頭のキャラクタ（優先コード）をマイ
クロプロセッサが受は取るのはＭＤＲ＝４の時になる（
第２１図■）。そして、最後のデータはＭＤＲ＝０の時
に受は取ることになる（第２１図■）。また、ＡＣＫ／
ＮＡＫの送信はＡＫＲを用いるが、受信では特別にレジ
スタを用意してなく他のデータと同様にＲＸＤＲにより
行う。また、同報、長電文の判断１よ第２２図に示すよ
うに「優先コード」によって行う。同報通信における受
信動作は、第２３図に示すように個別の受信とはＡＣＫ
／ＮＡＫの送信が無くなるだけで、他は第２１図と同様
である。

八〇に／ＮＡＫ送信動作はＡＣＫ／ＮＡＫの出力は前述
したように専用のレジスタを設け、通常チエツクコード
の入力後にＡＣＫ／ＮＡＫ送信レジスタ（ＡＫＲ）にデ
ータをセントする事により行う（第２１図■）。また、
データ送受信中であればいつセットしても送信する。（
ただし、同報、短電文割り込みの場合は事前にデータが
セントしてあっても送信しない。

同期回復期間の動作においてリセットフラグ（ＲＥＳ）
を“Ｏ”−“１”にした時（リセット解除時）及びデー
タ受信エラー、ライトロストデータエラーが発生した時
に同期回復期間に入る。

この時、送受信割り込みマスクフラグは“０”になり、
マイクロプロセッサ１１に対して割り込みを発生させな
い。これらのフラグは同期回復期間が終わった時に“１
”になり、割り込みを発生させるようになる。また、送
信に関しては、同期回復期間の間は行われない。

また、同期回復期間では状態カウンタ（ＭＤＲ）が“０
”−“２”と動作する（状態カウンタ（ＭＤＲ）が“Ｏ
”の時にデータが入ってきた場合はデータを受信するが
パケットとは認めずデータ受信エラー（ＲＤ　Ｅ）とす
る。状態カウンタ（ＭＤＲ）が“２′″の時にデータが
入ってきた場合にはデータの受信をして同期回復の動作
をする。）そして、Ｔ１）同期回復期間は正常なパケッ
ト（パリティエラー（Ｐ　Ｅ）が発生していない。）を
１パケツト受信するか（２）バス上にデータが無い期間
が１０ｍ５　＋　２２ビット続くことにより終わる。し
かし、（１）でパリティエラー（ＰＥ）が発生していた
場合のパケットは同期がとれていないものとして処理し
、同期回復期間は続き（１）、　＋２）の２つの条件の
内どちらかが成り立つまでこの期間がつづく。本発明の
実施例においてはデータ受信エラー（ＲＤＥ）。

ライトロストデータエラー（ＷＬＤ）、　　リードロス
トデータエラー（ＲＬＤ）、　フレーミングエラー　（
ＦＥ）、パリティエラー（ＰＥ）、ＡＣＫ／ＮＡＫエラ
ー（ＡＫＥ）の６を検出している。フレーミングエラー
（ＦＥ）、パリティエラー（ＰＥ）発生時はフラグを１
″にして割り込みによりマイクロプロセッサ１１にエラ
ーを知らせる。

そして受信動作はそのまま続ける。

ライトロストデータエラー（ＷＬＤ）、リードロストデ
ータエラー（ＲＬ　Ｄ）は次のデータの送受信の時にチ
エツクされフラグを“１”にして割り込みによりマイク
ロプロセンサ１１にエラーを知らせる。リードロストデ
ータエラー（ＲＬＤ）の場合は受信動作はそのまま続け
るがライトロストデータエラー（ＷＬＤ）の場合は送信
動作を停止し前述した同期回復期間に入る。

データ受信エラー（ＲＤＥ）発生時はフラグを“１”に
して割り込みをかけると同時に状態カウンタ（ＭＤＲ）
を０”にし、同期回復フラグ（ＤＲＥ）を“１”にして
同期回復期間に入る。

ＡＣＫ／ＮＡＫエラー発生時は、フラグを“１”にして
割り込みをかける。このエラーが発生すると、状態カウ
ンタ（ＭＤＲ）は“１０″−“１０”→“０″″と変化
する。すなわちＡＣＫ／ＮＡＫが検出できなかった時は
ＭＤＲ＝１０の期間が２２ビツトとなる。

いずれのエラーフラグの場合においてもステータスレジ
スタ（ＳＴＲ２）２９を読むか状態カウンタ（ＭＤＲ）
が１″になった時か同期回復期間中で状態カウンタ（Ｍ
ＤＲ）が“２”になった時に“０”になる。

一方、マイクロプロセッサ１１への割り込みの要因とし
て送信データの入力、受信データの出力、短電文割り込
み、競合負け、エラーがある。

割り込み要因の検出は、ＴＸＲＤＹフラグ、ＲＸＲＤＹ
フラグ、複雑電文割り込みフラグ、競合負はフラグ、エ
ラーフラグまたは、ステータスレジスタ（ＳＴＲ２）２
９により判断できる。また、割り込みのりセントは、い
ずれの要因でも割り込みフラグを読むことによってリセ
ットできる。

第３図に示した本発明の実施例において、エツジ検出回
路１７とはデータのエツジすなわちスタートビットの検
出を行う回路である。この回路はスタートピッ日食出範
囲やその幅を規定して、ノイズを除去しており、間違っ
た電文に対しデータ受信エラーを示すためのものである
。第２４図はスタートビット検出回路すなわちデータエ
ツジ検出回路１７の回路図である。この回路を機能別に
分けると、スタートビットの位置検出範囲とスタートビ
ットの幅検出範囲をそれぞれ判定し、スタートビットが
その範囲内であるかを求めている。

受信信号ＲＸＤが立ち下がり検出回路４０と立ち上がり
検出回路４１に加わっている。立ち下がり検出回路４０
ならびに立ち上がり検出回路４１の出力はパルス幅検出
カウンタ４３に加わっており、パルス幅検出カウンタ４
３は受信信号が立ち下がってから立ち上がるまでの間カ
ウント動作を開始し、マスタクロックの数をカウントす
る。そしてその間のカウント数を範囲・パルス幅比較回
路４２に加える。第２５図はスタートビット幅検出範囲
の説明図である。スタートビットは立ち下がってから５
２μｓｅｃ＋３９μｓｅｃ　、　　１１．２μｓｅｃの
範囲と規定し、範囲・パルス幅比較回路４２はこの範囲
に入ったものをスタートビットとする。そして、スター
トビット有効すなわちデータエツジ検出信号として出力
する。スタートビット有効信号はスタートビット検出範
囲カウンタ４４にも加わっており、スタートビットが有
効となってから、カウント動作を開始し、特定範囲のカ
ウント値の時その範囲を指示する信号を、範囲・パルス
幅比較回路４２に加える。立ち下がり検出回路４０の検
出出力は、範囲・パルス幅比較回路４２へ加わっており
、範囲・パルス幅比較回路４２は、この立ち下がり検出
回路４０からの検出信号がスタートビット検出範囲カウ
ンタ４４から出力されるスタートビット有効範囲内指示
信号で指示される範囲であるかを検出する。指示するな
らば、立ち下がり検出回路４０から立ち下がり検出した
時のパルスがＨとして加わり、またスタートビット検出
範囲カウンタ４４から範囲内を表す時間の時Ｈとなる信
号が加わるならば、範囲・パルス幅比較回路４２はその
２個の信号のアンド論理を求め、その結果が“Ｈ”であ
り、さらにパルス幅が規定値内である時にスタートビッ
ト有効信号を出力する。前述したスタートビット有効範
囲内とは、スタートビットが立ち下がる位置の範囲を規
定しているものであり、第２６図に示すように、スター
トビットの立ち下がりが入力すべき位置から±１３μｓ
ｅｃ間を有効としている。また、スタートビットの検出
は全データではなく、第２７図に示すように、Ｘ１〜Ｘ
９の範囲である。

以上のスタートビット検出回路によって、ノイズを防止
したり、間違った電文に対して、データの受信エラーフ
ラグをオンとし、データの有効性を高めている。

〔発明の効果〕

以上述べたように、本発明はアクノレッジデータを送出
する時期を求め、アクルッジデータを選択して送出する
ので、マイクロプロセッサの処理が少なく、またＤＭＡ
等の処理中でもアクルッジデータを送出することができ
る。また、アクルッジバソファであるので、アクノレッ
ジデータを送出する時期と同一のものであるならばノン
トアクルンジや他の情報でも同様自動的に送出でき、同
様な効果を得る。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は本発明のシステム構成図、 第３図はバス制御回路、 第４図はデータ構成図、 第５図はＴＸＨ，ＴＸＬデータ、 第６図は送信回路図、 第７図はレジスタ（ＴＸＤＲ／ＡＫＲ）の構成図、 第８図はレジスタＣＣＲ（モードＩ）のビット構成図、 第９図はレジスタＣＣＲ（モード２）のビット構成図、 第１０図はステータスレジスタＳＴＲ１のビット構成図
、 第１１図はステータスレジスタ５ＴＲ２のビット構成図
、 第１２図は個別時の状態カウンタの動作説明図、第１３
図は同報時の状態カウンタの動作説明図、第１４図は同
期回復期間時の状態カウンタの動作説明図、 第１５図はＡＣＫ／ＮＡＫエラー時の状態カウンタの動
作説明図、 第１６図は状態カウンタ値とその状態図表、第１７図は
状態遷移図、 第１８図は競合の説明図、 第１９図はデータ送信動作チャート、 第２０図はデータ送信動作（同！１り、第２１図はデー
タ受信動作、 第一２２図は長電文、同報の条件図表、第２３図はデー
タ受信動作（同報）、 第２４図はスタートビット検出回路図、第２５図はスタ
ートビット幅検出範囲の説明図、第２６図はスタートビ
ット位置検出範囲の説明図、 第２７図はスタートビットの位置検出範囲の説明図、 第２８図は電文長カウンタの動作説明図、第２９図は競
合負けの論理回路図、 ｆｆ１３０図は複雑電文割込の論理回路図である。 １・・・送信バッファ、 ２・・・アクノレッジバソファ・ ３・・・セレクタ。 特許出廓人　　富士通株式会社 本発明のブ゛口・ツク図 第１図 ＋Ｏ１ １＃　　Ｉ；　　　Ｃ／） Ｂ Ｘ（イ言　［Ｉ　路　図 第６図 レジスタ（ＴＸＤＲ／ＡＫＲ）ｔｒ＋ｊ４Ｊ６第７図 レジスタＣＣＲ（ｔ−ド１）のと１．ト橘−万ｄＺ第８
図 レジスタＣＣＲ（七−ド２）のとＪｊ４Ｊ戊図第９図 状懇ＭＬｆ＋図 第１７図 競合貝は吟７榮、 ↓ ＳＴ　　　Ｄｏ　　　ＤＩ　　　　　　　　　　　ＳＰ
　　　ＳＴ他のＩＦＬＩ　　　　　　　　　　　　　　
　　　　−−−−−−−尭免イデの盲地日月口 第１８図 （０の時（（それそ”截長電文、同紙と一１牟）長電文
、同幸反の子佇図表 第２２図 克免合負けの詐Ｐ里口語図 第２９図 ＮＤ 被灯電文割込め輸埋圓洛固 第３０図

Claims (1)

1. 【特許請求の範囲】 １）バスを介してデータを送受信し、データを受信した
   時には送信装置に対しアクノレッジ信号を送信するシス
   テムにおいて、 送信するデータを少なくとも１個記憶する送信バッファ
   （１）と、 アクノレッジ信号を記憶するアクノレッジバッファ（２
   ）と、 前記アクノレッジ信号を送出する時期を検出した信号が
   加わった時、前記送信バッファ（１）の出力の選択をア
   クノレッジバッファ（２）の出力に切換えるセレクタ（
   ３）とより成ることを特徴とするバス制御回路。 ２）バスに接続された送受信手段と、 前記バスを介して送受信する、複数のコードより成るパ
   ケット中のどのコードを送受信しているかを示すレジス
   タと、 スタートビットを検出し、各ビットのサンプリング位置
   にサンプリング用のクロックを発生するカウンタと、 前記カウンタより出力されるクロックで前記レジスタで
   指示されるコードを前記送受信手段を介して送受信する
   制御手段とを有することを特徴とするバス制御回路。 ３）バスに接続された送受信手段と、 前記バスを介して送受信する、複数のコードより成るパ
   ケット中のどのコードを送受信しているかを示す第１の
   レジスタと、 前記パケットの個別、同報を示す第２のレジスタと、 第２のレジスタの内容によって送受信されるパケットが
   個別あるいは同報であるかを判別し、該結果と前記第２
   のレジスタの内容で対応するコードを前記送受信手段を
   介して送受信する制御手段とを有することを特徴とする
   バス制御回路。 ４）バスに接続された送受信手段と、 スタートビットを検出し、各ビットのサンプリング位置
   にサンプリング用のクロックを発生するカウンタと、 パケットの長電文、短電文を示すレジスタと、前記レジ
   スタの内容によって長電文あるいは短電文であるかを判
   別し、前記カウンタより出力されるクロックで長電文、
   短電文を送受信手段を介して送受信する制御手段とを有
   することを特徴とするバス制御回路。