JPH01126759A - 主記憶装置のインターロック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主記憶装置のインターロック方式、特に任意のプロセッ
サが主記憶装置の所定アドレスをアクセスして命令を実
行している期間能のプロセッサが前記所定アドレスをア
クセスすることを禁止する主記憶装置のインターロック
方式に関し、インターロック制御部分を設けることなく
命令実行時間を短縮可能とすることを目的とし、複数の
プロセッサと該複数のプロセッサに共有される主制御装
置と主記憶装置とよりなる情報処理装置において、任意
のプロセッサからの要求に基づいて該主記憶装置の所定
アドレスをアクセスしてデータの読み出し、読み出した
データの比較データとの比較及び比較結果に応じたスト
アデータの該所定アドレスへの書き込みよりなる排他的
制御を要する命令を実行している期間、他のプロセッサ
が該任意のプロセッサと同時に該所定アドレスをアクセ
スすることを禁止する主記憶装置のインターロック方式
において、各プロセッサからの排他的制御を要する命令
は、そのデータ部分に該比較データ及び該ストアデータ
を含み、該排他的制御を要する命令に基づいて該主記憶
装置の所定アドレスをアクセスして読み出したデータと
該比較データとの比較は該主副ｉｌｌ装置内で行ない、
該ストアデータの該所定アドレスへの書き込みは比較結
果に応じて起動するように構成する。

〔産業上の利用分野〕

本発明は主記憶装置のインターロック方式、特に任意の
プロセッサが主記憶装置の所定アドレスをアクセスして
命令を実行している期開催のプロセッサが前記所定アド
レスをアクセスすることを禁止する主記憶装置のインタ
ーロック方式に関する。

第３図は、複数のプロセッサ３０１〜３０ｍと、プロセ
ッサ３０＋〜３０ｍに共有される主制御装置３１と主記
憶装置１３２とよりなる情報処理装置を示す。この様な
情報処理装置では、例えばプロセッサ３０１が主記憶装
置３２の所定アドレスをアクセスして命令を実行してい
る期間、他のプロセッサ３０２〜３０ｍが前記所定アド
レスをアクセスすることを禁止する必要があり、これに
は主記憶装置のインターロック方式が用いられる。

（従来の技術〕 第４図は、従来の主記憶装置のインターロック方式が適
用された主制御装置３１の要部を示す。

同図中、４１〜４４はレジスタ、４５は優先権回路、４
６は遅延回路４６１〜４６ｙ＋により構成されるパイプ
ライン部、４７はロックアドレスレジスタ、４８はイン
ターロック制御回路、４９は況金回路、５０は読み出し
データレジスタである。

なお、説明の便宜上、優先権回路４５の入力側は、２つ
のプロセッサ３０＋　、３０２に対する回路部分のみを
示す。

プロセッサ３０１からの命令は、レジスタ４１゜４２に
格納された後に優先権回路４５に供給される。プロセッ
サ３０２からの命令は、レジスタ４３．４４に格納され
た後に優先権回路４５に供給される。優先権回路４５は
、優先順位の高い命令から順に出力するための回路であ
る。優先権回路４５の出力命令は、一方ではパイプライ
ン部４６の１段目の遅延回路４６＋に供給され、他方で
はロックアドレスレジスタ４７に供給される。

ロックアドレスレジスタ４７は、常に現在実行中の命令
を保持しており、その出力はインターロック制御回路４
８に供給される。遅延回路４６１の出力命令は、主記憶
装置３２に対する読み出し／書き込み要求として出力さ
れると共に、インターロック制御回路４８及び後段の遅
延回路４６２にも供給される。

−ｋ　　　− 第５１Ｋ（ａ）はレジスタ４１〜４４に格納される命令
及びデータのフォーマット、第５図（ｂ）は少−なくと
もロックアドレスレジスタ４７に格納されるデータのフ
ォーマット、第５図（Ｃ）は遅延回路４６１〜４６ηを
通過する命令及びデータのフォーマットの一例を夫々示
す。第５図（ａ）〜（Ｃ）中、１°有効」はデータの有
効性を表わすコード、「コマンド」は命令のコマンド部
分、「要求元」は命令の発生元を表わすコード、「アド
レス」はアクセスするべき主記憶装置のアドレス部分、
「データ」はデータ部分、「バイトマーク」はデータ部
分のどの部分が書き込まれるべきデータ部分であるかを
表わすコードである。「要求元」のコードは、優先権回
路４５において付加される。

任意のプロセッサが主記憶装置３２の所定アドレスをア
クセスして排他的制御を要する命令としては、例えばテ
ストアンドセット（Ｔｅｓｔ　ａｎｄ　ｓｅｔ。

以下ＴＳと言う）命令、コンベアアンドスワップ（ｃｏ
ｍｐａｒｅ　ａｎｄ　ｓｗａｐ、以下Ｃ８と言う）命令
、フンペアダブルアンドスワップ（Ｃｏｍｐａｒｅ　Ｄ
ｏｕｂｌｅ　ａｎｄｓｗａｐ、以下ＣＤＳと言う）命令
等がある。ＴＳ命令が実行されると主記憶装置３２の特
定アドレスの１バイトのビットφを調べて「０」であれ
ば特定アドレスの１バイトをｒＦＦＪに書き換える。

又、Ｃ８命令の場合、主記憶装置３２の特定アドレスの
４バイトを読み出して、プロセッサ内の第１のレジスタ
の内容と比較した結果等しければ特定アドレスの４バイ
トをプロセッサ内の第２のレジスタの内容に書き換える
。更に、データ長が８バイトの場合、ＣＤＳ命令が実行
されるとＯ８命令と同様の動作が８バイトを単位として
行なわれる。

例えば、プロセッサ３０１からのＴＳ命令が遅延回路４
６＋より出力されると、主記憶装置３２の特定アドレス
から読み出された４バイトのデータが読み出しデータレ
ジスタ５０にセットされる。

読み出しデータレジスタ５０の出力データはプロセッサ
３０＋に戻され、第１のレジスタの内容（この場合「０
０」なる比較データ）と比較した結果等しければ特定ア
ドレスのデータを第２のレジスタの内容（この場合ｒＦ
ＦＪなるストアデータ）に書き換える命令をレジスタ４
１（又は４２）を介して優先権回路４５に供給すると共
にこの命令を有効とする制御信号を優先権回路４５に供
給する。これにより優先権回路４５及び遅延回路４６１
を通過した命令に応じて、主記憶装置３２の特定アドレ
スに第２のレジスタのストアデータが書き込まれてＴＳ
命令の実行が完了する。なお、比較結果が等しくなけれ
ば、元のデータを主記憶装Ｍ３２の特定アドレスに再度
書き込む混合回路４９からの命令を有効とする制御信号
を優先権回路４５に供給する。

ここで、最初にプロセッサ３０＋より入来してレジスタ
４１に格納されている命令Ｒ１を実行し、次にプロセッ
サ３０２より入来してレジスタ４３に格納されている命
令Ｒ３を命令Ｒ１の実行中に実行する場合を例に取って
説明する。

先ず、インターロック制御回路４８は、すでにロックア
ドレスレジスタ４７に保持されている現花実行中の命令
Ｒ１と遅延回路４６１からの遅延された命令Ｒ３とを供
給されており、命令Ｒ１゜Ｒ３の発生元が異なる場合は
命令Ｒ１，Ｒ３が主記憶装置３２の同一アドレスをアク
セスするか否かを判断する。この例では、命令Ｒ１，Ｒ
３の発生元は夫々プロセッサ３０１，３０２であり要求
元が異なるので、判断の結果アクセスするアドレスが異
なる場合は、主記憶装置３２への要求は有効とされる（
キャンセルされない）。他方、判断の結果アクセスする
アドレスが同一の場合は、要求はキャンセルされ、遅延
回路４６２において命令Ｒ３に対する主記憶装置３２か
らの読み出しデータを無効とするように命令Ｒ３の内容
（例えばコマンド部分）を変更する変更処理を行なう。

主記憶装置３２から読み出されたデータは読みしデータ
レジスタ５０にセットされ、この読み出しデータレジス
タ５０の出力データはこの場合プロセッサ３０２に供給
されると共に、混合回路４つにも供給される。混合回路
４９の出力は、優先権回路４５に供給される。プロセッ
サ３０２は前記比較処理を行ない、比較結果に応じて優
先権回路４５を制御して混合回路４９からの命令を有効
又は無効とする。

〔発明が解決しようとする問題点〕

従来方式では、前記比較処理及び比較結果に応じた優先
権回路４５の制御をプロセッサ側で行なっているため、
１つの命令の実行が完了するまでは同一アドレスをアク
セスする命令を実行できず、処理に時間がかかり、全体
としての命令実行時間が長いという問題が生じていた。

又、インターロック制御部分を設けているため、ハード
ウェアが複雅になるという問題も生じていた。

本発明は、インターロック制御部分を設けることなく命
令実行時間を短縮可能とすることのできる主記憶装置の
インターロック方式を提供することを目的とする。

〔問題点を解決するための手段〕

上記問題点は、複数のブロセッ勺と該複数のブ０セツサ
に共有される主制御装置と主記憶装置とよりなる情報処
理装置において、任意のプロセッサからの要求に基づい
て該主記憶装置の所定アドレスをアクセスしてデータの
読み出し、読み出したデータの比較データとの比較及び
比較結果に応じたストアデータの該所定アドレスへの書
き込みよりなる排他的制御を要する命令を実行している
期間、他のプロセッサが該任意のプロセッサと同時に該
所定アドレスをアクセスすることを禁止する主記憶装置
のインターロック方式において、各プロセッサからの排
他的制御を要する命令は、該比較データ及び該ストアデ
ータを含み、該排他的制御を要する命令に基づいて該主
記憶装置の所定アドレスをアクセスして読み出したデー
タと該比較データとの比較は該主制御装置内で行ない、
該ストアデータの該所定アドレスへの書き込みは比較結
果に応じて起動することを特徴とする主記憶装置のイン
ターロック方式によって達成される。

〔作用〕

即ち、本発明では主記憶装置から読み出したデータと比
較データとの比較を主制御装置内で行なっているので、
従来の如くプロセッサ側で比較を行なう場合と比べると
処理時圃が短く、全体としての命令実行時間が短縮され
る。又、従来の如きインターロック制御部分を必要とし
ないので、ハードウェアが非常に簡単となる。

〔実施例〕

以下、本発明の方式の一実施例について説明する。第１
図は、本発明方式の一実施例を適用された情報処理装置
の主制御装置の要部を示す。情報処理装置の基本的構成
は、第３図のものと同じである。

第１図において、１〜４はレジスタ、５は優先権回路、
６は遅延回路６１〜６Ｔｌにより構成されるパイプライ
ン部、７は読み出しデータレジスタ、８は比較及び混合
回路である。説明の便宜上、優先権回路５の入力側は、
第１，２のプロセッサに対する回路部分のみを示す。

第１のプロセッサからの命令は、レジスタ１゜２に格納
された後に優先権回路５に供給される。

第２のプロセッサからの命令は、レジスタ３．４に格納
された後に優先権回路５に供給される。優先権回路４５
は、優先順位の高い命令から順に出力するための回路で
ある。優先権回路５の出力命令は、パイプライン部６の
１段目の遅延回路６１に供給され、遅延回路６１の出力
命令は主記憶装置に供給される。

第２図（ａ）はレジスタ１〜４に格納される命令及びデ
ータのフォーマット、第２図（ｂ）は遅延回路６１〜６
Ｔｌを通過する命令及びデータのフォーマットの一例を
夫々示す。

第２図（ａ）、（ｂ）中、「有効」、「コマンド」、「
要求元」、「アドレス」は第５図（ａ）〜（Ｃ）のそれ
と同じであり、「データ」は比較データ（例えば４バイ
ト）及びストアデータ（例えば４バイト）よりなるデー
タ部分、「バイトマーク」はデータ部分のどの部分が書
き込まれるべ〜　　　ＩＱ　　　　− きデータ部分であるかを表わすコードである。

本実施例では、命令のデータ部分は合計８バイトである
ため、１バイト長のバイトマークによりデータ部分のど
のバイトが書き込まれるべきデータ部分であるかを表わ
し、「１」は書ぎ込まれるべきデータ部分、「０」は比
較データ部分を示す。

従って、本実施例のＣ８命令では、バイトマークはｒＯ
ＦＪ又はｒＦＯＪである。

説明の便宜上、主制御装置と主記憶装置との間のデータ
転送が８バイト単位で行なわれ、レジスタ１〜４のデー
タ長が４バイトである場合について、第１のブロック系
統の動作を説明する。例えば、優先権回路５がレジスタ
１に格納されているＣ８命令の実行を選択すると、レジ
スタ１の内容は遅延回路６１に供給されて主記憶装置に
対する所定アドレスのデータの読み出しの要求が行なわ
れる。主記憶装置の所定アドレスからデータが読み出さ
れて読み出しデータレジスタ７にセットされると、比較
及び混合回路８において遅延回路６ηからの「要求元」
コードを付加されたＣ８命令と比較及び混合される。

比較及び混合回路８は、遅延回路６ηの出力データ中バ
イトマークが「０」の比較データ部分と読み出しデータ
レジスタ７の出力データ中バイトマークが１１」の読み
出しデータ部分とを比較して、一致した場合には読み出
しデータレジスタ７の出力データ中バイトマークが「１
」のデータ部分を遅延回路６Ｔｌの出力データ中バイト
マークが「１」のストアデータ部分と置換してから優先
権回路５に供給する。これにより、書き込むべきデータ
がストアデータに置換された命令が遅延回路６１に供給
されて主記憶装置に対するストアデータの所定アドレス
への書き込みの要求が行なわれる。又、比較及び混合回
路８は、書き込みデータをストアデータに置換すると同
時に、Ｃ８命令の発生元である第１のプロセッサに対し
て完了コード「Ｏ」を返送する。

なお、比較及び混合回路８における比較の結果データ部
分の不一致が検出されると、読み出しデータレジスタ７
の出力データ中バイトマークが「１」の読み出しデータ
部分はそのまま書き込むべきデータとして優先権回路５
に供給されると共に第１のプロセッサに対して完了コー
ドｒＯＪが返送される。これにより、元のデータが所定
アドレスに再度書き込まれる。

ＴＳ命令の実行が選択された場合の動作も同様に行なわ
れる。しかし、ＴＳ命令の場合は比較データ及びストア
データが夫々固定であるため、基本的にはバイトマーク
によってバイト位置が示されていれば良い。

ＣＤＳ命令の実行が選択された場合の動作は、データ幅
が８バイトになるので、比較データとストアデータとを
２つに分離して別々のレジスタ（例えばレジスタ１．２
）に格納する。例えば、第１のプロセッサからのＣＤＳ
命令のうち比較命令部分は比較データと共にレジスタ１
に格納し、ＣＤＳ命令のうち書き込み命令部分はストア
データと共にレジスタ２に格納する。先ず、優先権回路
５によりレジスタ１内の比較命令部分を選択し、主記憶
装置に対して所定アドレスのデータの読み出しの要求を
行なう。これにより、主記憶装置から読み出されたデー
タが読み出しデータレジスタ７にセットされると、比較
及び混合回路８において遅延回路６１からの「要求元」
コードを付加された比較命令部分の比較データと比較さ
れる。この比較の結果、読み出されたデータと比較デー
タとが一致した場合にのみ優先権回路５によりレジスタ
２内の書き込み命令部分を選択してストアデータの所定
アドレスへの書き込みの要求を行なうと共に、第１のプ
ロセッサに対して完了コードｒＯＪを返送する。比較及
び混合回路８における比較の結果データ部分の不一致が
検出されると、優先権回路５においてレジスタ２内の書
き込み命令部分を非選択として書き込み命令をキャンセ
ルする。

なお、ＣＤＳ命令の場合、ＣＤＳ命令のデータ部分を例
えばレジスタ１に格納し、ＣＤＳ命令の命令部分をレジ
スタ２に格納しても良い。

一般に、主記憶装置と主制御ｍ装置との間のデータ転送
は２Ｎ　（Ｎは２より大なる整数）バイト単一　　１６
　− 位で行なわれる。従って、本実施例では、データ幅より
短い長さの書き込みを行なう場合は、−度主制御装置が
主記憶装置の所定アドレスからデータを読み出して特定
のマージを行なってから所定アドレスへの書き込みを行
なう。つまり、プロセッサからの要求に応じて、ＴＳ、
Ｃ８，ＣＤＳ命令は主制御装置内で読み出し、比較及び
書き込みを行ないプロセッサに完了コードを返送する。

他方、データ幅と等しい長さの書き込みを行なう場合は
、プロセッサからの要求を受は付けるためのレジスタを
複数使用して同様の動作を行なう。

本実施例によれば、１つの命令の実行中であっても、ア
クセスするアドレスが異なる命令であれば実行可能であ
る。このため、命令実行時間が従来方式に比べて大幅に
短縮される。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

本発明によれば、排他的制御を要する命令に基づいて主
記憶装置の所定アドレスをアクセスして読み出したデー
タと比較データとの比較は主制御装置内で行ない、スト
アデータの前記所定アドレスへの書き込みは比較結果に
応じて起動するので、インターロック制御部分を設ける
ことなく命令実行時間を短縮することができ、実用的に
は極めて有用である。

【図面の簡単な説明】

第１図は本発明方式の一実施例を適用された情報処理装
置の主制御装置の要部を示すブロック系統図、 第２図は本発明方式で用いる命令及びデータのフォーマ
ットの一例を示す図、 第３図は情報処理装置の構成を示すブロック系統図、 第４図は従来の主記憶装置のインターロック方式が適用
された主制御装置の要部を示すブロック系統図、 第５図は命令及びデータのフォーマットの一例を示す図
である。 第１図及び第２図において、 １〜４はレジスタ、 ５は優先権回路、 ６はパイプライン部、 ６１〜６１は遅延回路、 ７は読み出しデータレジスタ、 ８は比較及び混合回路 を示す。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサと該複数のプロセッサに共有される主
   制御装置と主記憶装置とよりなる情報処理装置において
   、任意のプロセッサからの要求に基づいて該主記憶装置
   の所定アドレスをアクセスしてデータの読み出し、読み
   出したデータの比較データとの比較及び比較結果に応じ
   たストアデータの該所定アドレスへの書き込みよりなる
   排他的制御を要する命令を実行している期間、他のプロ
   セッサが該任意のプロセッサと同時に該所定アドレスを
   アクセスすることを禁止する主記憶装置のインターロッ
   ク方式において、 各プロセッサからの排他的制御を要する命令は、そのデ
   ータ部分に該比較データ及び該ストアデータを含み、 該排他的制御を要する命令に基づいて該主記憶装置の所
   定アドレスをアクセスして読み出したデータと該比較デ
   ータとの比較は該主制御装置内で行ない、該ストアデー
   タの該所定アドレスへの書き込みは比較結果に応じて起
   動することを特徴とする主記憶装置のインターロック方
   式。