JPH01157551A - ウェーハ・スケール集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路、特にいわゆるウェーハ・スケール集
積回路に関する。

〔従来の技術〕

一般に、半導体ウェーハ」二に作られた複数の機能ブロ
ックを、ダイシング等により個別に取り出すことなく、
ウェーハのままで機能させ使用する集積回路をモノリシ
ック・ウェーハ・スケール集積回路と称する。また、ウ
ェーハ上に作られた複数の機能ブロックをダイシング等
で個別に取り出したそれぞれの機能ブロックを集積回路
チップと呼んでいる。さらに、一般に、配線のみ、ある
いは配線と素子の形成された半導体ウェーハを基板とし
、そのウェーハ上に半導体集積回路チップを搭載し電気
的に接続した集積回路をハイブリッド・ウェーハ・スケ
ール集積回路と呼んでいる。

本明細書において、ウェーハ・スケール集積回路は、モ
ノリシック・ウェーハ・スケール集積回路とハイブリッ
ド・ウェーハ・スケール集積回路の双方を指す。

ウェーハ・スケール集積回路に関する従来技術は、山王
、金彩、土星、後藤、″ウェーハ・スケールＬＳＩの可
能性と限界″、日経エレクトロニスフ、第４２２号、１
４１〜１６１ページ、１９８７年６月１日において論じ
られている。これらの技術は、概ね第２図に示すように
ウェーハ１上にほぼ均等の複数の機能ブロック２を構成
し、その各ブロックの集積規模を通常の半導体製造技術
で作り得るＬＳＩチップ程度の大きさに選び、欠陥３が
有って正常に機能しないブロックは避けて良品のブロッ
クのみを使用し、それらの入出力信号端子４を必要に応
じて配線５で総合結線して、ウェーハ・スケール集積回
路全体としての機能を実現するものである。ウェーハ・
スケール集積回路全体が１枚の半導体ウェーハに作り込
まれているので、上記のようにモノリシック・ウェーハ
・スケール集積回路と呼ばれる。

一方、第３図に示すように半導体ウェーハ６には主とし
て配線基板としての機能だけを持たせ、各ブロック２′
は別々のチップとして作って、その良品チップのみを配
線基板ウェーハに接続するυ 方式も有り、これは上記のようにバイブ少ツド・ウェー
ハ・スケール集積回路と呼ばれる。

〔発明が解決しようとする課題〕

計算機論理を設計する場合、特に大型の計算機では、そ
の論理規模が従来のＬＳＩと比較してはるかに大きいた
め、１例として従来のハイブリッド・ウェーハ・スケー
ル集積回路技術をもちいる場合、全体の論理が第３図に
示すように、多数のブロック２′に分割される。この場
合、１個のブロックが１個のチップに対応している。こ
のような論理分割を行う場合、それらの各ブロックのゲ
ート数Ｇで表わした集積規模とこのブロックの入出力信
号端子４の数Ｐの間には、式（１）で表されるレントの
法則（Ｒｅｎｔ’ｓ　Ｒｕ１ｅ）と呼ばれる経験則が成
立つことが知られている。

Ｐ＝ａ−Ｇｒ　　　　　　　　　　　（１，）ここに、
ａおよびｒは論理構造に依存する定数で、通常の計算機
論理では、ａは２〜３程度、ｒは１／２から２／３程度
の値となることが知られている。従って、この法則の成
立つ範囲では、各ブロックからは比較的多数の入出力信
号端子を取り出す必要が有り、−例として、３０００ゲ
一ト程度のＬＳＩでは２ｏ○〜３００個程度の入出力信
号端子が必要である。従って、これらのブロックを搭載
する配線基板６では、これらのブロック相互間を接続す
るための多数の配線５を収容することが必要となり、高
度な配線プロセスが必要となる。このような配線基板上
の配線の合計長Ｗは、−例として式（２）で与えられる
。

ここで、ｒは式（１）のｒと同じもの、Ｂは配線基板」
−のフロックの数、Ｌは正方形の配線基板の一辺の長さ
、Ｐは式（１）のＰと同しもの、Ｎは配線基板上の信号
ネソＩ−−個に含まれる、すなわち、一つながりの配線
５に接続される、ブロック入出力信号端子の平均数で、
Ｎの値は一例として３程度である。

このように、ＬＳＩの集積規模がある程度以下に制限さ
れる最大の要因は、Ｌ　Ｓ　Ｉチップの歩留りηが、式
（３）で表されるようにチップ面積の増大と共に著しく
低下することである。

η＝ｅｘｐ（−２，Ａ　）　　　　　　　　　（３）こ
こに、Ａはチップ面積（０ｍ２）であり、また、λ（ｃ
ｍ−２）は欠陥密度で、λの値は条件により変わるが、
−例では、１平方ｃｍ当たり１〜３個程程度あるため、
約１．５ｃｍ平方より大きいチップを経済的に製造する
ことは容易でない。

すなわち、欠陥密度λを１（ｃｍ””）としても、チッ
プ面積Ａ＝１．５２（０ｍ２）（すなわち約２．３ｃｍ
２）とλ＝１を上記式（３）に代入すると、歩留りηは
０．１．０５であり、すなわち１．５ｃｍ平方のチップ
の歩留りは約１０％に過ぎなくなる。１０％未満の歩留
りでは、実用的とみられない。

以」二、入出力端子数Ｐ、配線の合計長Ｗ、チップの歩
留りηについて、ハイブリッド・ウェーハ・スケール集
積回路を例にして説明したが、上記チップを機能ブロッ
クと呼び変えることにより、上記記載はそのままモノリ
シック・ウェーハ・スケも含めることにする。

従来のウェーハ・スケール集積回路では、モノリシック
・ウェーハ・スケール集積回路でもハイブリッド・ウェ
ーハ・スケール集積回路でも、各ブロックの集積度は、
式（３）で見て十分高い歩留りが得られるように選ばざ
るを得ないので、特に大型計算機の論理等に適用すると
、上記の式（］）、（２）から導かれるような大量の配
線をウェーハ上に形成する必要が生し、その配線プロセ
スで生じる欠陥が大きな問題となる。

又、特に従来のモノリシック・ウェーハ・スケール集積
回路では、期待されるほど相対的に高い実装密度が達成
できない。これは、ハイブリッド・ウェーハ・スケール
集積回路で、接続技術として端子密度の極めて高い方式
、例えば接続法として半田バンプを使用する方式（」二
部文献の１．５０ページで論じられている）を用いれば
、チップ自体の面積、及びチップ間の面積をほとんど増
大させることなく、配線基板ウェーハの上に必要個数の
チップを実装することが可能なためである。従来のモノ
リシック・ウェーハ・スケール集積回路では、第２図に
示すように、欠陥３が有って正常に機能しないブロック
も、ウェーハ・スケール集積回路全体の面積の中の一部
を占めるため全体としての実装効率が低下するので、条
件によっては従来のモノリシック・ウェーハ・スケール
集積回路ではハイブリット・ウェーハ・スケール集積回
路よりも低い実装密度しか達成できない。

また、従来は、機能ブロックの集積規模を大きくできな
いことにより、ある信号の伝播するパスがいくつかの機
能ブロックを渡ってしまうことになる。したがって、パ
ス全体の遅延時間の中で、機能ブロック間で生じる遅延
時間の割合が非常に大きくなり、このため、機能ブロッ
ク内の遅延時間を非常に小さくしても、その効果は低い
ものになってしまう。例えば、ＧａＡｓ　　ＬＳＩでは
、一般にＳｉ　　ＬＳＩよりも集積規模が小さいため、
上記の理由で、ＬＳＩの中の信号伝播がいくら高速にな
っても、ＬＳＩ間の遅延時間が大きくなり。

ＧａＡｓの使用による高速化が生かせないばかりか、か
えってＳｉを用いた場合よりも遅くなってしまう事も起
こる。

〔課題を解決するための手段〕

本発明の目的は、上記従来技術の難点を解消し、高い歩
留りで得られた大面積の機能ブロックが半導体ウェーハ
上に設けられ、且つ機能ブロック間の配線合計長を短く
したウェーハ・スケール集積回路の提供にあり、また、
機能ブロック間の信号伝播遅簿時間の短くなるとももに
冗長度の低い高実装密度のウェーハ・スケール集積回路
の提供にある。

上記目的を達成するため、本発明のウェーハ・スケール
集積回路においては、これを構成している複数の機能ブ
ロックの少なくとも一つは、面積が２．３ｃｍ２以上で
且つブロック内の欠陥が補修されたものである。言い替
えれば、本発明においツクの中の欠陥を補修することに
よって得られたもので、かつそのブロックの集積規模は
欠陥を補修することによってのみ実用的な歩留りで得ら
れるような大規模なもの（すなわち面積が２．３６ｍ２
以上のもの）とする。

上記実用的な歩留りは、約１０％以上を指す。

また、機能ブロックの補修には、周知の集積回路の補修
方法を用いてよく、その−例が後述の実施例釜に示され
ている。なお、本発明における上記歩留りは、実際には
、９０％以上にすることも可能である６ さらに、欠陥が補修された上記機能ブロックは、ｉ）絶
縁層間に設けられた配線の切断部、および／もしくは、
ｉｉ）Ｍ縁眉間に設けられた配線上の絶縁層の孔を介し
て該配線に接続する追加の配線部を有するものである。

上記追加の配線部の材料としては、例えば、タングステ
ン、モリブデンを挙げることができる。また、欠陥が補
修された上記機能ブロックには、多くの場合、配線が切
断された素子（例えば第４図で、数字１２で示される不
良素子）が残存している。

上記本発明のウェーハ・スケール集積回路はっぎの工程
を含む製造方法によって、製造することができる。

ｊ）半導体ウェーハ上に複数の機能ブロック（そのうち
少なくとも一つは２．３ｃｍ２以上の面積である）を設
ける工程、 ■）上記２．３ｃｍ２以上の面積を有する機能ブロック
を検査し、配線の断線部分、配線間のショート部分およ
び不良の素子を発見する工程。

］１ｉ）配線の断線部分の再配線、配線間のショート部
分の切断、および／もしくは不良素子を予備の良好な素
子に配線し直す工程、および、ｉＶ）各機能ブロック間
の配線を行なう工程。

上記工程ｉｖ）を行なった後、検査および／もしくは補
修を行なうことも可能である。

〔作用〕

本発明では、ブロックごとに論理機能の検査を行い、欠
陥の位置をつきとめ、この欠陥部分を切り離し、予め設
けである予備の素子、回路を代わりに接続し、良品ブロ
ックを得る。このような方法により、式（３）によって
定まる限界よりはるかに大面積（２，３ｃｍ２以上、例
えば５ｃｍ２あるいは１０　ｃ　ｍ”）にブロックが実
現される。

上記のような型の計算機でも、論理の分割を、１個のブ
ロックが論理的に良くまとまった単位となるように十分
大きく選ぶことが出来れば、その入出力信号端子の数は
式（１）及び上記のａ、ｒの値で与えられるよりはるか
に少なくできる。

集積回路によって構築しようとしているシステムは、演
算器、レジスタ群等のようなマクロ機能の集積である。

　　　゛ ｍ千これらの機能ブロックそれ自体の入出力端子数は、
先に示した式（１−）に示されるレットの法則から導か
れる入出力端子数より少なくてよい。レットの法則は、
これ等の機能ブロックを論理分割し、小さな機能ブロッ
クの集団に分けた時に成り立つ経験則である。従って、
演算器、レジスタ群等を分割せずに、そのまま機能ブロ
ックとして用いた場合、レン１〜の法則で導かれる入出
力端子数より少ない入出力端子数でかまわない。

−例を挙げると、１０万ゲートの固定小数点演算器の入
出力端子数は］−〇〇ｏ程度である。一方、ンＩ・の法
則の式（１）において、ａ＝２゜ｒ　＝　２　／　３と
すると、Ｇ＝１００，０００の時、入出力端子数は、４
，３００程度になり、実際はこの４分の１以下でよいこ
とになる。これは、論理分割により、分割された機能ブ
ロックのまとまりが無くなり、分割された機能ブロック
間の相互配線のために多数の入出力端子が必要なためで
ある。

この作用を定量的に例を挙げで説明する。５０万ゲート
の計算機論理を従来のウェーハ・スケール集積回路で実
現する場合、各ブロックの集積度を示す値であるゲーＩ
〜数Ｇを１００００ゲートとすると、式（１）でａ　＝
　２　、　　ｒ　＝　２　／　３とすると、Ｐ＝９２８
となる。これらのブロックを１０ｃｍ角のウェーハの」
二に形成した場合、式（２）においてＬ＝１０ｃｍ、Ｂ
＝５０．Ｎ＝３として、配線長Ｗは８０４ｍとなる。ウ
ェーハ上で配線が平均５０μｍピッチで形成可能である
とすると、１層当り収容できる配線の長さは２００ｍで
、その５０％が使用されたとすると、信号伝播だけで約
８層の配線層が必要である。また、各ブロックの大きさ
が１ｃｍ角であると、その歩留りηは式（２）でλが１
個／平方ｃｍの場合でも３７％しかないので、従来のモ
ノリシック・ウェーハ・スケール集積回路では、１０ｃ
ｍ角のウェーハ上に隙間なく１００個のブロックを形成
しても、平均して３７個しか良品ブロックが得られず、
」１記の５０万ゲートの計算機論理全体を搭載すること
はできない。

一方、本発明では、ブロック規模をマクロ機能−］５− が完全に収容できる大きさ、例えば約５万ゲートに選び
、各ブロックの入出力信号端子を１０００程度に抑える
ことができる。この場合、式（２）％式％ Ｎ＝３として、配線長Ｗは１９７ｍと少なくなる。

従って、ウェーハ上で配線が平均５０ＩＬｍピッチで形
成可能であるとすると、ＩＷｊ当り収容できる配線の長
さは２００ｍで、その５０％が使用されたとすると、信
号伝播用として２層の配線層で十分である。また、各ブ
ロックの大きさは５ｃｍ”となるが、その中に含まれる
、補修すべき欠陥はλが１−個／平方ｃｍの場合平均し
て５個にすぎない。

つぎに、」１記のマクロ機能の場合における遅延時間に
ついて説明する。Ｓｉウェハで、各ブロックの集積度を
１０　、　ＯＯＯゲートとしたとき、たとえば２０段の
ゲーＩ・で構成される信号パスが、３回、ブロックを渡
する。この場合、信号パス全体の遅延時間が２０ｎ　ｓ
だとすると、ブロックの中の遅延時間は約１．４　ｎ　
ｓで、残りの６ｎｓは３−１６＝ 回のブロック渡りによって生じる入出力バノファ回路や
、ブロック間配線による遅延時間である。

ここで、高速化の目的で、Ｓｊの代りに、例えばＧ　ａ
　Ａ　ｓを用いようとすると、まず各ブロックの大きさ
は１０．０００ゲーｌ−よりも小さくしなくてはならな
い。これは、一般に、欠陥密度がＧ　ａ　Ａ　ｓではＳ
ｊより大きくなってしまうためで７０ｍ２であれば、ブ
ロックの集積度は２０００ゲートになってしまう。この
とき、」１記の信号パスはブロック渡りが６回になる。

ちなみに、この渡りの回数は、ブロックの集積度に依存
する、ブロックの中のゲートの段数によって決まり、そ
れは、ブロックの集積度が２０００．１００００゜５０
０００ゲー１−のとき、それぞれ３．５．７．５．２層
１段となる。したがって、２０段の信号パスは、それぞ
れのケースで６回、３回、○回渡ることになる。そこで
、」１記２０００ゲー１−の場合、ブロック渡りの部分
での遅延時間は２倍の１２　ｎ　ｓになる。一方、ブロ
ックの中の遅延時間は、Ｇ　ａ　Ａ　ｓにしたことによ
り低減され、１／２になるとすると、ブロックの中の遅
延時間は７ｎｓとなる。したがって、パス全体では１９
ｎｓとなり、Ｓｌの場合の２０ｎｓと比較して、高速化
の効果は非常に小さい。

一方、本発明によると、約５０，０００ゲートのブロッ
クが実現でき、この集積規模であれば、上記のように、
上述の信号パスがすべて一つのブロックに入ってしまう
。従って、ブロック渡りの部分の遅延時間の６ｎｓはな
くなり、ブロックの中の１４ｎ　ｓだけが残る。

さらに、Ｇ　ａ　Ａ　ｓを利用すると、ブロックの中の
遅延時間が１７２になり、パス全体では７ｎｓとなる。

したがって、本発明により、ブロックの中の遅延時間と
ブロック渡りの遅延時間の両者を低減することができ、
この例では従来の約１７３の遅延時間にできた。また、
Ｇ　ａ　Ａ　ｓの場合、補修すべき欠陥の個数は、上の
例では５倍となり、平均２５個になる。１台の計算機で
１０個のブロックしか使わないことを考えれば、１ブロ
ツクあたり２５個の欠陥を補修することは、きわめて容
易である。

〔実施例〕

本実施例を以下、図を用いて説明する。

第１図は、本実施例のウェーハ・スケール集積回路を説
明するための平面図である。１は直径５インチ、厚さ０
．５ｍｍのＳｌウェーハ、２は機能ブロックであり、例
えば第１図中Ａは大型機算機等の演算装置で、Ｂは命令
制御装置である。いずれもそのサイズは１０ｃｍ２以上
であり、ゲート数は約１０万ゲートである。前述した式
（３）によっても分かるように個々の機能ブロックの歩
留りは補修前は非常に低い。３は欠陥である。本実施例
では欠陥３は、後に述べる方法等によりその位置を検出
し、全て補修されている。５は各機能ブロック２の入出
力端子４を結ぶための配線である。本実施例において、
機能ブロック２各々のＳｉウェーハ１上への製造は従来
より周知の半導体製造プロセスによって行われている。

配線５も同じく半導体製造プロセスによって製造される
もので、アルミニウム等の薄膜配線である。本実施例で
は先に述べたように、これらの機能ブロックために必要
な配線層数を少なくでき、相互配線の信頼性を向上させ
ている。

本実施例のウェーハ・スケール集積回路は、第１図に示
すように、マクロ機能が論理分割されていない７個の機
能ブロック２から構成され、配線基板となるシリコン・
ウェーへの一辺の長さＬは約９ｃｍとみなすことができ
る。すなわち、式（１）、（２）におけるＢ、Ｌの値を
それぞれ７゜９ｃｍとすることができる。また、定数ａ
、ｒは前述のように、それぞれ２．２／３とすることが
できる。さらに、先に説明したように、本実施例のよう
にマクロ機能が論理分割されていない機能ブロックでは
式（１）に示されるレントの法則が成り立たない。本実
施例の場合、入出力端子数Ｐは１，０００程度である。

従って、式（２）より、本実施例のウェーハ・スケール
集積回路の総配線長Ｗは１２０ｍ程度である。

上記７個の機能ブロック２は、第１図に示すごとく、い
くらかの寸法差はあるが、はぼ１０ｃｍ”の大きさで、
またゲート数Ｇは１０万程度である。

また、平均欠陥密度λは１／Ｃｍ２程度であるから、式
（３）から１つの機能ブロック２の、補修前の歩留りη
は、λ＝１／Ｃｍ２、Ａ−１００ｍ２を代入して、１％
以下となる。

上記本実施例における、第１図に示される、大型計算機
用の７０万ゲートのウェーハ・スケール集積回路に対応
する従来の集積回路は、１万ゲートの機能ブロックで構
成されていたので、シリコンウェーハの配線基板上のブ
ロック数Ｂは７０になる。また、１個の機能ブロックの
入出力信号端子数Ｐは、式（１）に、ａ＝２、ｒ　＝　
２　／　３、Ｇ＝１０，０００を代入することにより、
９２８個となる。さらに、本実施例と同様にＬ＝９ｃｍ
、Ｎ＝３とすることにより、式（２）より、従来技術に
おけるウェーハ・スケール集積回路の総配線長Ｗは９６
０ｍ程度であることが分る。

■配線層当りの収容できる配線の長さは約Ｌｏｏｍであ
るから、総配線長が約１２０ｍの本実施例の場合には配
線層は１２０ｍ　／　１．　ＯＯｍ　＝１．２から２層
、総配線長が約９６０ｍの従来技術の場合には配線層は
９６０ｍ／１００ｍ＝９．６から１０層必要とすること
になる。

後に述へる欠陥の補修は、例えば不良の１〜ランジスタ
等の素子を良いものに置き代えることによって可能であ
る。また、不良部分を非常にノ」１さな順 規則の良好なゲートや回路群で置き代えることも可能で
ある。このような置き代えの単位の大きさを、充分小さ
くすることにより、その単位の歩留りは、はとんど１０
０％にできる。たとｔｌｆ、式（３）によれば、欠陥密
度が１個／Ｃｍ２のとき、ある。したがって、１度に１
ｃｍ角の単位で補修・交換してより大きなチップを作る
とき、前述のモノリシック・ウェーハ・スケール集積回
路のように、そのチップとして良品をとるためには、３
倍の数の１ｃｍ角の単位を用意しなくてはならないが、
１００μｍ角で補修・交換するのなら、平均的には０．
０１％余計に１００μｍ角の単位を用意すればよい事に
なる。実際には、補修・交換すべき単位の種類としてい
くつかの種類を用意しなくてはならないかも知れないこ
とや、できるだけ近くで良い単位と交換したいことなど
を考慮しても、多くとも１０％余計に補修・交換用単位
を用意すればよいことになる。したがって、交換する単
位の大きさは、トランジスタのレベルから、大きくは、
９５％程度の歩留りで得られる規模の回路群である。こ
の規模は、欠陥密度が１個／　ｃ　ｍ　２とすると、約
２　ｍ　ｍの大きさになり、また欠陥密度を５個／ｃｍ
２とすると、約１００／Ｌｍ角の大きさになる。

したがって、上記のように欠陥を補修することによって
、ＳｉあるいはＧ　ａ　Ａ　ｓ等の高速素子を使った、
非常に大きな規模の機能ブロックが、はとんど実装密度
（ゲート密度）の低下なしに得られる。

つぎに、他の実施例について述べる。第１０図、第１１
図を用いて、本発明における信号遅延時間と従来技術に
おける信号遅延時間との比較を示す。

第１０図（ａ）−（ｃ）において、１，６はウェーハま
たは基板で、２はブロック、２０４はラッチ、２０３は
ゲー１〜であり、２０５はブロック内でラッチ２０４お
よびゲー１−２０３を接続する配線である。また、２０
６はブロック間を接続する配線である。ラッチＡから出
た信号は２０個のゲート２０３を伝わり、ラッチＢに到
達する。電子計算機のマシンサイクル時間はこれら信号
パス上の信号遅延時間によって決定される。従って、信
号パスの遅延時間が速いほど、割算時間の短い高速計算
機が実現できる。第１０図（ａ）と第１０図（ｂ）は従
来技術を説明するためのもので、第１０図（ｃ）は本発
明による技術を説明するための図である。

第１０図（ａ）は、シリコン半導体を用いた従来技術の
場合で、信号パスは主として４個のプロツク２から構成
されている。ブロックの大きさは１ｃｍＸ１ｃｍで、そ
のゲート規模は１００００ゲーＩ〜である。信号パスは
ブロックを３回渡っている。ブロック内の信号遅延時間
は１４ｎｓで、ブロック間を渡るための信号遅延時間は
６ｎｓである。従って、パス全体の信号遅延時間は２０
ｎｓとなる。

第１０図（ｂ）は、ガリウム・砒素（ＧａＡ、ｓ）半導
体を用いた従来技術の場合で、信号パスは主として７個
のブロック２から構成されている。さきに説明したよう
に、Ｇ　ａ　Ａ　ｓはＳｌに比へて、欠陥密度が大きい
ため、Ｓｉの機能ブロックと同程度の歩留りを得るため
には、ブロックの規模を小さくせざるを得ない。このた
め、第１０図（ｂ）〕 に示すように、信号パスはブロックを６刷渡っている。

ＧａＡｓを用いた場合、Ｇ　ａ　Ａ　ｓの高速性によっ
て、ブロック内の信号遅延時間はＳｌの半分、すなわち
７ｎｓにできる。しかし、Ｓｉの２倍のブロック渡り回
数により、ブロック間を渡るための信号遅延時間はＳｊ
の２倍の１２ｎｓとなる。従って、パス全体では、１９
ｎｓの信号遅延時間となり、Ｓｉを用いた場合より大き
な高速化は得られない。

ちなみに、ブロックの集積度とブロックの中のゲート段
数の関係については、前述したが、この関係は、集積度
が２０００ゲートから１００００ゲートでは、５倍にな
っても、ゲート段数は２倍になる程度であり、したがっ
て渡りの回数は１／２になるにすぎない。このことは、
論理のひとつのまとまりは数百ゲートに広かっているた
め個のブロック２は、第１０図（ｂ）に示されている７
個のブロック２以外の示されていないブロックの論理も
含んでいる。

第１０図（ｃ）は、Ｓｉを用いたマクロ機能ブロックの
場合とＧ　ａ　Ａ　ｓを用いたマクロ機能ブロックの場
合の両者のそれぞれに、本発明を適用した例である。ブ
ロック２は信号パス全体を包含したブロックである。ブ
ロック間を渡る配線を取り除くことができたので、信号
遅延時間は、Ｓｉの場合は１４ｎｓ、ＧａＡｓの場合は
その半分の７ｎｓとなる。なお、第１０ａ〜１０ｃ図に
おいて、他のブロックの図示は省略しである。

これらの各場合の信号遅延時間の状況を第１１図に示す
。このように、本実施例によれば、ブロック間信号遅延
時間を取り除くことができ、信号遅延時間の短縮による
信号伝送の高速化が実現できた。特に、本発明にＧ　ａ
　Ａ　ｓを用いた場合は、Ｓｉを用いた従来の方式に比
較して、信号遅延時間を約３分の１にすることができる
。

第１２図は、交換単位と冗長度の関係を説明するグラフ
で、欠陥密度が１個／ｃｍ２の場合である。さきに説明
したように、交換単位の一辺長を１０ｍｍと大きくした
のでは、その歩留りは３７％となる。そのため、モノリ
シック・ウェーハ・スケール集積回路において、このよ
うな交換単位で良品を得るには、ブロックを３つ用意す
る必要がある。すなわち、冗長度は３００％となる（第
１２の点、Ａを参照）。一方、交換単位を１００　μｍ
（０，１ｍｍ）とすると、この交換単位の歩留りは９９
．９９％以上である。すなわち、１０ｍ２に１個の割合
で、この交換単位を用意しておけばよい。従って、冗長
度は０．０１％程度である（第１２図の点Ｂを参照）。

第１２図中の実線は、冗長度と歩留りとの上記のような
関係から直接導かれる曲線である。一方、第１２図中の
破線は、さきに述べたように、交換単位を複数の品種に
した場合や、交換単位と補修箇所との距離をできるだけ
短くするために交換単位の数を１ｃｍ２に１個以上用意
した場合を示す。この場合も冗長度は１０％以下と極め
て小さくすることができる（第１２図の点Ｂ′を参照）
。

さらに他の実施例について述べる。

本実施例は、前記実施例１で示したウェーハ・スケール
集積回路の補修に関する。

第４図（、）と第４図（ｂ）は、本実施例における補修
方法を説明するための概略図である。

第４図（ａ）は補修前の状態を示す図である。

１２はトランジスタ等の素子であり、１０．１４は配線
である。ここで１３は配線１０の断線箇所で欠陥である
。また１５は配線１０と１４のショート箇所であり、欠
陥である。１６は予備の素子であり、ここで素子１２は
半導体の結晶欠陥等が原因で正常動作をしない欠陥素子
であるとする。

第４図（ｂ）は第４図（、）を艙 補修したあとの状態を示す図である。２０は再配線であ
り２１は接続点である。また、１８は切断箇所である。

断線箇所１３は再配線２０によって補修されている。シ
ョート箇所１５は切断１８によって補修されている。ま
た、素子１２は３箇所の切断１８によって切り離され、
予備の素子１６とつなぎ替え配線１９でつなぎ替えられ
ている。

第５図は、各機能ブロックを検査・補修する方法の一例
を説明するための図である。１は第１図で説明したＳｉ
ウェーハ１の断面である。１００は中央の機能ブロック
２を検査するための複数の検査用のプローブ針である。

プローブ針の先端は機能ブロックの周辺に設けられた入
出力端子、及び観測端子にあてられる。プローブ１００
により機能ブロック２しこ検査用の信号が入力されると
共に、その出力信号が検出される。このプローブ針によ
る検査で欠陥３の大まかな、位置指摘を行なう。例えば
、プローブ針による検査で、トランジスタのような素子
の５〜６個から構成される、入力信号の論理積や論理和
をとれる回路、いわゆるゲート回路の単位で欠陥の位置
を指摘する。

つぎに、電子ビーム１０１を用いて、先に大まかな位置
指摘を行った欠陥３の近傍を探索することにより、欠陥
３の正確な位置指摘を行う。電子ビーム１０１は周知の
電子ビーム検査装置より発せられた電子ビームである。

電子ビームの先端は直径１μｍ以下とプローブ針１００
の先端に較べ遥かに小さい。欠陥３は更に、イオンビー
ム加工装置やレーザＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖ
ａｐｏｒ　Ｄｅｐｏｓｊｔｊｏｎ）加工装置によって切
断、接続、つなぎ替え等の補修が施される。１０２，１
０３はそれぞれイオンビーム加工装置、レーザＣＶＤ加
工装置より発せられたイオンビーム、レーザー光の先端
である。

こうして各機能ブロック中の欠陥３はその位置を指摘さ
れ、補修される。

第６図は補修のために切断された配線の断面の一例を説
明するための図である。５１はアルミニウム等の配線で
、Ｓｉ半導体ウェーハ、あるいはチップ基板５０の上に
絶縁層５２．５２’　に挾まれて形成されている。５２
．５２’は例えば酸化Ｓ１である。配線５１は図を分か
り易くするための にこれ例では１層であるが、多層化ももちろん可能であ
る。５１．５２．５２′は厚さ約１〜２μｍである。１
０００は例えばイオンビーム加工装置しこよって開けら
れた穴であり、開口寸法３μｍである。この切断用の穴
１０００によって配線５］−は切断されている。

第７図はつなぎ替え補修された配線の断面の一実施例を
説明するための図である。図の寸法は第６図とほぼ等し
い。第７図（、ａ）は接続用の穴１００１と切断用の穴
１０００が開けられた後を示す図である。１０００によ
って配線５１は切断されている。第７図（ｂ）はつなぎ
替え用配線あるいは再配線１００２が形成された後を示
す図である。追加の配線１．　ＯＯ２は例えばタングス
テン、モリブデン等でありイオンビーム、あるいはレー
ザーＣＶＤを用いて形成されている。こうして配線５１
は電気的に接続された追加の配線１００２によってつな
ぎ替え、あるいは再配線される。

本実施例では、機述ブロックの欠陥を補修しているので
、結果的なその歩留りは、はぼ１００％である。

これに対しては、機能ブロックの補修を行なわない従来
技術により、本実施例と同じものを作った場合のその歩
留りは、はとんど０％である。そのため、上記従来技術
では、論理分割により記能ブロックを細分化して、その
歩留りを３０％程度にしている。なお、従来技術のモリ
ノシック・ウェーハ・スケール集積回路の場合、論理分
割した機能ブロックの同一物を複数個備えること、すな
わち冗長に備えることが必要である。

さらに他の実施例について述べる。第１図等に示す上記
各実施例は本発明によるウェーハ・スケール集積回路を
モノリシック技術で実現した時の＝３２＝ 実施例であった。次に第８図、第９図を用いて本発明に
よるウェーハ・スケール集積回路をハイブリッ１く技術
により実現した時の一つの実施例を説明する。

第８図の２′は個別にウェーハから切り出された機能ブ
ロックの平面図である。この機能ブロック２′ばから切
り出す前に既に第４ａ図〜第７ｂ図で説明した方法でそ
の欠陥の補修が済んでいる。

７は入出力信号端子や電源端子であり周知の接続技術で
ある半田バンプから成る。第９図は個々の機能ブロック
２′が半田バンプ７によって配線基板６に登載された状
態の断面図である。先に説明したように、６の配線層総
数はこの場合も少なく、相互配線の信頼性の向上が実現
できる。なお、機能ブロック２′の数が少ないときなど
は、６の中の相互配線総数もそれほど多くないので、６
として必らずしもウェーハ配線基板である必要はなく、
従来の多層セラミックス基板でもよい。

なお、上記各図面において、同一の数字は、実質的に同
一の部分を示している。

〔発明の効果〕

本発明のウェーハ・スケール集積回路においては、補修
により得られた大面積の機能ブロックを用いることによ
り、ブロック間配線合計長を短くしてウェーハ・スケー
ル集積回路の複雑な配線プロセスを簡単化でき、且つ配
線層総数を少なくでき、さらに信号伝播遅延時間が短く
なるとともに冗長度の低い高実装密度が得られるので、
情報、通信機器等の信頼性の高い超高密実装に効果があ
る。また、本発明のウェーハ・スケール集積回路では、
機能ブロック中の欠陥が補修されているのであり、機能
ブロックの歩留りによる、ウェーハ・スケール集積回路
の規模の上限は本質的に存在せず、従来よりも飛躍的に
規模を大きくすることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるウェーハ・スケール
集積回路を説明する平面図、 第２図と第３図は、従来技術におけるウェーハ・スケー
ル集積回路を説明する平面図、 第４図（ａ）は本発明の一実施例におけるウェーハ・ス
ケール集積回路の補修前の機能ブロックの配線状態を示
す説明図、 第４図（ｂ）は本発明の一実施例におけるウェーハ・ス
ケール集積回路の補修後の機能ブロックの配線状態を示
す説明図、 第５図は本発明の一実施例におけるウェーハ・スケール
集積回路の機能ブロックを検査・補修する方法を説明す
る概略断面図、 第６図は本発明の一実施例におけるウェーハ・スケール
集積回路の機能ブロックの補修のために切断された配線
部分を示す断面図、 第７図（ａ）（ｂ）は本発明の一実施例におけるウェー
ハ・スケール集積回路の機能ブロックの不良素子を良好
な素子に置換するように配線し直す工程を説明する断面
図、 第８図は本発明の他の実施例におけるウェーハ・スケー
ル集積回路の機能ブロック（半導体集積口路チップ）を
説明する平面図、 第９図は本発明の他の実施例におけるウェーハ・スケー
ル集積回路（ハイブリッド型）を説明する概略断面図、 第１０図（ａ）（ｂ）は従来技術におけるウェーハ・ス
ケール集積回路の信号パスを説明する概略図、 第１０図（ｃ）は本発明のさらに他の実施例におけるウ
ェーハ・スケール集積回路の信号パスを説明する概略図
、 第１１図は従来技術ならびに本発明のウェーハ・スケー
ル集積回路の信号遅延時間の状況を示す説明図、 第１２図はウェーハ・スケール集積回路における交換単
位の大きさと冗長度の関係を示すグラフである。 符号の説明 １・・ウェーハ、２・・・機能ブロック、３・・・欠陥
、４・・・入出力信号端子、５・・配線、６・・・ウェ
ーハ配線基板、７・・・半田バンプ、１００・・・プロ
ーブ針、１０１・・・電子ビーム、１０２・・・イオン
ビーム、１０３・・・レーザー光、１０．１４・・・配
線、１２・・・素子、１３・・・断線箇所、１５・・・
ショート箇所、１７・・・接続箇所、１８・・・切断箇
所、１６・・・予備（冗長）素子、１９・・つなぎ替え
配線、２０・・・再配線、２１・・・接続点、５０・・
半導体ウェーハ、あるいはチップ基板、５１・・・配線
、５２・・ｉＭ！！縁層、１０００・・・切断用の穴、
１００１・・・接与用の穴、１００２・・つなぎ替え配
線あるいは再配線、２０３・・・ゲート、２０４・・・
ラッチ、２０５・・・配線、２０６・・・ブロック間接
続配線。

Claims (1)

1. 【特許請求の範囲】 １、複数の機能ブロックを有し、少なくとも１個の該ブ
   ロックは内部の欠陥を補修したもので且つそのブロック
   の規模がブロックの補修によってのみ実用的歩留りで得
   られる大きなものである、ウェーハ・スケール集積回路
   。 ２、上記実用的歩留りが１０％以上である請求項１記載
   のウェーハ・スケール集積回路。 ３、上記複数の機能ブロックを１枚の半導体ウェーハに
   形成したモノリシック型である、請求項１記載のウェー
   ハ・スケール集積回路。 ４、上記の複数の機能ブロックがそれぞれ１個の半導体
   チップとして形成され、これらのチップが配線基板とし
   ての半導体に接続されることで構成されたハイブリッド
   型の請求項１記載のウェーハ・スケール集積回路。 ５、半導体ウェーハ上に複数の機能ブロックを有し、少
   なくとも１個の該ブロックは内部の欠陥を補修したもの
   で且つ２．３ｃｍ＾２以上の面積を有する、ウェーハ・
   スケール集積回路。 ６、上記複数の機能ブロックを１枚の半導体ウェーハ上
   に形成したモノリシック型である請求項５記載のウェー
   ハ・スケール集積回路。 ７、上記複数の機能ブロックがそれぞれ１個の半導体チ
   ップとして形成されたもので、該チップが配線基板とし
   ての半導体ウェーハに接続されている、請求項５記載の
   ウェーハ・スケール集積回路。 ８、半導体ウェーハ上に互いに他の少なくとも１個と電
   気的に接続した複数の機能ブロックを有し：少なくとも
   １個の該ブロックは絶縁層間に設けられた配線の切断部
   、および／もしくは該絶縁層間の配線上の絶縁層の孔を
   介して該配線に接続する追加の配線部を有し且つ該少な
   くとも１個のブロックは２．３ｃｍ＾２以上の面積を有
   する、ウェーハ・スケール集積回路。 ９、上記少なくとも１個のブロック中に、配線の切断さ
   れた素子が残存している、請求項８記載のウェーハ・ス
   ケール集積回路。 １０、上記複数の機能ブロックを１枚の半導体ウェーハ
   上に形成したモノリシック型である、請求項８記載のウ
   ェーハ・スケール集積回路。 １１、上記複数の機能ブロックがそれぞれ１個の半導体
   チップとして形成されたもので、該チップが配線基板と
   しての半導体ウェーハに接続されている、請求項８記載
   のウェーハ・スケール集積回路。 １２、上記少なくとも１個の機能ブロックの面積が５ｃ
   ｍ＾２以上である請求項８記載のウェーハ・スケール集
   積回路。 １３、上記少なくとも１個の機能ブロックの面積が１０
   ｃｍ＾２以上である請求項８記載のウェーハ・スケール
   集積回路。