JPH01158817A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH01158817A JPH01158817A JP62317983A JP31798387A JPH01158817A JP H01158817 A JPH01158817 A JP H01158817A JP 62317983 A JP62317983 A JP 62317983A JP 31798387 A JP31798387 A JP 31798387A JP H01158817 A JPH01158817 A JP H01158817A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop circuit
- data
- flop
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１相同期方式に使用するマスタースレイブ型フ
リップフロップ回路に関する。
リップフロップ回路に関する。
従来、１相同期方式に使用するマスタースレイブ型フリ
ップフロップ回路においてフリップフロップ回路から論
理ゲートを通って次段のフリップフロップ回路にデータ
を転送する際、フリップフロップ回路とフリップフロッ
プ回路の間に多数のインバータなどを付加して、初段の
フリップフロップ回路と次段のフリップフロップ回路の
クロックのスキューの違いによって起こる、次段のフリ
ップフロップの誤動作を防止していた。
ップフロップ回路においてフリップフロップ回路から論
理ゲートを通って次段のフリップフロップ回路にデータ
を転送する際、フリップフロップ回路とフリップフロッ
プ回路の間に多数のインバータなどを付加して、初段の
フリップフロップ回路と次段のフリップフロップ回路の
クロックのスキューの違いによって起こる、次段のフリ
ップフロップの誤動作を防止していた。
上述した従来の１相同期方式に使用するマスタースレイ
ブ型フリップフロップ回路を使って、フリップフロップ
回路から論理ゲートを通って次段のフリップフロップ回
路にデータを転送すると初段のフリップフロップ回路と
次段のフリップフロップ回路のクロックスキューの違い
により、次段のフリップフロップ回路が誤動作を起こし
てしまうという欠点があった。従来は、この問題点を解
決するために、初段のフリップフロップ回路と次段のフ
リップフロップ回路の間に遅延回路として多数のインバ
ーターを付加していた。
ブ型フリップフロップ回路を使って、フリップフロップ
回路から論理ゲートを通って次段のフリップフロップ回
路にデータを転送すると初段のフリップフロップ回路と
次段のフリップフロップ回路のクロックスキューの違い
により、次段のフリップフロップ回路が誤動作を起こし
てしまうという欠点があった。従来は、この問題点を解
決するために、初段のフリップフロップ回路と次段のフ
リップフロップ回路の間に遅延回路として多数のインバ
ーターを付加していた。
本発明の１相同期方式に使用するマスタースレイブ型フ
リップフロップ回路は、このような問題点を解決するた
めになされたものであって、配線を太くしたりして余地
領域に容量を作製することにより、出力端子から出力さ
れるデータが他の出力端子より出力されるデータよりも
遅延を持って出力されるので、初段のフリップフロップ
回路から論理ゲートを通って次段のフリップフロップ回
路にデータを転送する際、利用用途に応じてデータが選
択できる。そのため、次段のフリップフロップ回路の誤
動作を防止できるという特徴を有している。
リップフロップ回路は、このような問題点を解決するた
めになされたものであって、配線を太くしたりして余地
領域に容量を作製することにより、出力端子から出力さ
れるデータが他の出力端子より出力されるデータよりも
遅延を持って出力されるので、初段のフリップフロップ
回路から論理ゲートを通って次段のフリップフロップ回
路にデータを転送する際、利用用途に応じてデータが選
択できる。そのため、次段のフリップフロップ回路の誤
動作を防止できるという特徴を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例を示すものである。
２．３は出力端子、１は出力側に設けられた容量を表す
。本実施例のように、出力側に容量を設けると出力端子
３から出力されるデータは出力端子２から出力されるデ
ータよりも遅延を持って出力される。このフリップフロ
ップ回路を使用して第２図の様にフリップフロップ回路
４からフリップフロップ回路５にデータを転送する際、
フリップフロップ回路４の出力Ｑ１がｔｐｄという遅延
時間を持ち、論理ゲート部６における遅延時間をｔｄと
し、フリップフロップ回路５のホールド時間をｔｈとし
、フリップフロップ回路５のクロックスキューをΔとす
る。出力Ｑ１側に論理ゲート部６が接続されている状態
で下記の（１〉式を満足すれば、フリップフロップ回路
５は誤動作を起こさずにデータが転送される。
。本実施例のように、出力側に容量を設けると出力端子
３から出力されるデータは出力端子２から出力されるデ
ータよりも遅延を持って出力される。このフリップフロ
ップ回路を使用して第２図の様にフリップフロップ回路
４からフリップフロップ回路５にデータを転送する際、
フリップフロップ回路４の出力Ｑ１がｔｐｄという遅延
時間を持ち、論理ゲート部６における遅延時間をｔｄと
し、フリップフロップ回路５のホールド時間をｔｈとし
、フリップフロップ回路５のクロックスキューをΔとす
る。出力Ｑ１側に論理ゲート部６が接続されている状態
で下記の（１〉式を満足すれば、フリップフロップ回路
５は誤動作を起こさずにデータが転送される。
ｔｐｄ＋ｔｄ＞ｔｈ＋Δ ・・・（１）
しかしｔｐｄ＋ｔｄ＜ｔｈ＋Δという状態では、フリッ
プフロップ回路５は誤動作を起こしてしまう。そこで出
力Ｑ１よりも遅延時間をもったデータを出力する出力Ｑ
２側に論理ゲート部６を接続する事によって、式（１）
を満足するように出力端子Ｑ２はｔｈ＋Δ以上の遅延時
間を設ければ、次段のフリップフロップ回路５は誤動作
を起こさない。
しかしｔｐｄ＋ｔｄ＜ｔｈ＋Δという状態では、フリッ
プフロップ回路５は誤動作を起こしてしまう。そこで出
力Ｑ１よりも遅延時間をもったデータを出力する出力Ｑ
２側に論理ゲート部６を接続する事によって、式（１）
を満足するように出力端子Ｑ２はｔｈ＋Δ以上の遅延時
間を設ければ、次段のフリップフロップ回路５は誤動作
を起こさない。
以上説明したように本発明は、配線を太くしたり、余地
領域に容量を作製したり、等価的に容量を１相同期式に
使用するマスタースレイプ型フリップフロップ回路内に
設ける事により、従来、フリップフロップ回路から論理
ゲートを通って次段のフリップフロップ回路にデータを
転送する際、次段のフリップフロップの誤動作を防止す
るために、初段のフリップフロップ回路と次段のフリッ
プフロップ回路の間に多数のインバーターを付加してい
たが、その必要がない。例えば、ゲートアレイにおいて
は、従来よりセル使用率が向上し、むだな消費電力を使
用しなくて済む。また、本発明のフリップフロップ回路
だけで、次段のフリップフロップ回路の誤動作を防止す
るという効果がある。
領域に容量を作製したり、等価的に容量を１相同期式に
使用するマスタースレイプ型フリップフロップ回路内に
設ける事により、従来、フリップフロップ回路から論理
ゲートを通って次段のフリップフロップ回路にデータを
転送する際、次段のフリップフロップの誤動作を防止す
るために、初段のフリップフロップ回路と次段のフリッ
プフロップ回路の間に多数のインバーターを付加してい
たが、その必要がない。例えば、ゲートアレイにおいて
は、従来よりセル使用率が向上し、むだな消費電力を使
用しなくて済む。また、本発明のフリップフロップ回路
だけで、次段のフリップフロップ回路の誤動作を防止す
るという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
フリップフロップ回路の応用例を示すブロック図である
。 １・・・容量、２・・・出力端子、３・・・出力端子、
４゜５・・・マスタースレイブ型フリップフロップ回路
、６・・・論理ゲート部。
フリップフロップ回路の応用例を示すブロック図である
。 １・・・容量、２・・・出力端子、３・・・出力端子、
４゜５・・・マスタースレイブ型フリップフロップ回路
、６・・・論理ゲート部。
Claims (1)
- トランスファーゲートを有する１相同期式マスタースレ
イブ型のフリップフロップ回路において、出力側に容量
を設け、その容量によって出力データに遅延時間を持た
せ、そのフリップフロップ回路から次段のフリップフロ
ップ回路にデータを転送する際、前記容量によって遅延
時間を制御し、次段のフリップフロップでの誤動作を防
止するように構成した事を特徴とするフリップフロップ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317983A JPH01158817A (ja) | 1987-12-15 | 1987-12-15 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317983A JPH01158817A (ja) | 1987-12-15 | 1987-12-15 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158817A true JPH01158817A (ja) | 1989-06-21 |
Family
ID=18094172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317983A Pending JPH01158817A (ja) | 1987-12-15 | 1987-12-15 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158817A (ja) |
-
1987
- 1987-12-15 JP JP62317983A patent/JPH01158817A/ja active Pending
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