JPH01181323A - 位相同期発振器の初期位相合せ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディスク装置に使用される位相同期発振回路−
関し、特に高速位相同期発振回路の初期位相合せ回路に
関する。

（従来の技術） 従来、この種の位相同期発振回路において。

ディスク媒体からデータを読出さないときには位相同期
発振回路に読出しデータが入力されない。このため、シ
ステムクロックが位相同期発　　″振回路に入力され、
システムクロックに位相同期発振回路が同期して動作す
るように構成されている。ｂっぼう、データを読出すと
きくに位相同期発振回路に読出しデータが入力され、！
！出しデータに非同期で位相同期発振回路の入力がシス
テムクロック側から読出しデータ側に切換えられ１位相
同期発振回路は読出しデータにランダムな位相から入力
データのクロックに引込まれるように構成されていた。

（発明が解決しようとする課題） 上述した従来の位相同期発振回路ＩＩ′ｉ読出しデータ
に非同期で位相同期発振回路の入力がシステムクロック
側から読出しデータ側に切換えられる構成となっている
ので、入力データと電圧制御発振回路の出力信号との位
相はランダムになっている。従って、入力データが切換
えられたタイミングによっては入力データと電圧制御発
振回路の出力信号との位相差が最大となる場合があるた
め、目標時間内にシステムクロックから読出しデータに
位相同期発掘回路が引込まれないことがあるという欠点
がある。

本発明の目的は、ディスク装置に使用される位相比較回
路、および電圧制御発振回路とともに動作し、位相比較
回路に入力される電圧制御発振回路の出力クロックを多
相のクロックに分割し、多相のクロックのなかから条件
に応じてひとつのクロックを選択して使用せしめること
により上記欠点を除去し、目標時間内に引込みが行われ
るように構成した位相同期発振器の初期位相合せ回路を
提供することにある。

（課題を解決するための手段） 本発明による位相同期発振器の初期位相合せ回路は位相
比較回路、および電圧制御発振回路を備えたものであっ
て、遅延手段と、ラッチ／ゲート手段と、タイミング発
生手段とｔ具備し−て構成し念ものであるＤ 遅延手段は、電圧制御発振回路の出力クロック會多相に
分割するためのものである。

ラッチ／ゲート手段は多相クロックを整形して、多相ク
ロックのなかから任意の一相を選択するためのものであ
る。

タイミング発生手段は、上記選択の条件を設定するため
のものである。

（実施例） 次に１本発明について図面を参照して説明する。

第１図は１本発明による位相同期発振器における初期位
相合せ回路の一接続例會示すブロック図である。第１図
にお論て、位相同期発揚器は位相比較回路４と、ローパ
スフィルタ５と。

電圧制御発振回路６と１本発明による初期位相合せ回路
７とから成立ち、ディスク媒体からの読出しデータ全入
力するデータ入力端子ｌと。

システムクロック入力端子２と１位相同期発振器の制御
信号を入力する信号入力抱子３と全備えている。いっぽ
う１本発明による初期位相合せ回路７は電圧制御発振信
号入力端子８と、読出しデータ信号入力端子９と、制御
信号入力端子１０と、出力端子１１とを備えている。

具体的にはデータ入力端子１は位相比較回路４と、初期
位相合せ回路７の信号入力端子９とに接続され、システ
ムクロックの入力端子２は位相比較回路４に接続されて
いる。また１位相同期発振器の制御信号入力端子３は位
相比較回路４と、初期位相合せ回路７の制御信号入力端
子ｌＯとに接続されている。位相比較回路４はローハス
フィルタ５に接続され、ローパスフィルタ５Ｆｉ電圧制
御発撮回路６に接続され、電圧制御発振回路６は初期位
相合せ回路７１ｉ１）電圧制御発振信号入力端子８に接
続され、初期位相合せ回路７の出力端子１１は位相比較
回路４に接続されている。

ｇ１！２図は、第１図に示す初期位相合せ回路７の詳細
な一実施例を示すブロック図である。第２図において、
初期位相合せ回路７はフリップフロップ１２〜１５と、
ＡＮＤゲート１６〜２２と、ＯＲゲート２３．２４と、
遅延素子２５゜２６とから成立ち、電圧制御発振信号入
力端子８と、読出しデータ信号入力端子９と、制御信号
入力端子１０と、出力端子とを具備して構成されている
。

具体的には電圧制御発振信号入力端子８は遅延素子２５
に接続され、遅延素子２５の第１の出力端子はフリップ
フロップ１３のクロック入力端子とＡ、ＮＤゲー）１９
．２２とに接続され。

遅延素子２５の第２の出力端子はフリップフロップ１４
のクロック入力端子とＡＮＤゲート２０とに接続され、
遅延素子２５の第３の出力端子はフリップフロップ１５
のクロック入力端子とＡＮＤグー）２１とに接続されて
いる。

フリップフロップ１３のＱ出力Ｊ２ＡＮＤゲート１９に
接続され、フリップフロップ１３のＱ出力はＡＮＤゲー
ト１７とＡＮＤゲート１８とに接続され、フリップフロ
ップ１４のＱ出力はＡＮＤゲート２０に接続され、フリ
ップフロップ１４のＱ出力はＡＮＤゲー）１６．１８に
接続され、フリップフロップ１５のＱ出力はＡＮＤゲー
ト２１に接続され、ツリツブフロップ１５のＱ出力はＡ
ＮＤゲー）１６．１７に接続されている。

ＡＮＤゲート１６の出力はフリップフロップ１３のリセ
ット入力端子に接続され、ＡＮＤゲート１７の出力はフ
リッププロップ１４のリセット入力端子に接続され、Ａ
ＮＤゲート１８の出力はフリップフロップ１５のリセッ
ト入力端子に接続され、ＡＮＤゲート１９の出力は０８
ゲート２３に接続され％ＡＮＤゲート２０の出力はＯＲ
ゲート２３０入力に接続され、ＡＮＤグー）２１の出力
はＯＲゲート２３０入力に接続されている。

読出しデータ信号入力端子９はフリップフロッグ１２の
クロック入力端子に接続され、制御信号入力端子１０は
ツリツブフロップ１２のデータ入力端子とリセット入力
端子とに接続され、フリップフロップ１２のＱ出力は遅
延素子２６の入力端子に接続され、遅延素子２６の出力
端子はフリップフロップ１３のデータ入力端子と、フリ
ップフロップ１４のデータ入力端子と、フリップフロッ
プ１５のデータ入力端子とに接続され、ブリップフロッ
プ１２のＱ出力はＡＮＤゲート２２に接続され、ＡＮＤ
ゲート２２の出力端子はＯＲゲート２４０入力端子に接
続され、ＯＲゲート２３の出力端子はＯＲゲート２４０
入力に接続され、ＯＲゲート２４の出力端子は出力端子
１．１に接続されている。

次に、上記構成の実施例の回路動作について第３囚の動
作信号波形を参照して説明する。

第１図に示す位相同期発振器は、制御信号入力端子３の
信号がインアクティブになっているときには、システム
クロック入力端子２から入力されるシステムクロックに
同期して動作している。

いま、制御信号入力端子３がアクティブになＶ、信号が
口・−レベルからハイレベルに変化すると、制御信号入
力端子１０の信号がハイレベルにな５．フリッププロッ
プ１２のリセットが解除され、データがハイレベルに変
化する。

次に、ディスク媒体からの読出しデータが読出しデータ
入力端子９に入力されると、フリップフロップ１２のＱ
出力がハイレベルとな５％フリップフロップ１２のＱ出
力がローレベルとなってＡＮＤゲート２２の出力がロー
レベルとなり、出力端子１１がローレベルとなる。遅延
素子２６で信号を遅延し念後、フリップフロップ１３〜
１５のデータ入力端子がすべてハイレベルになり１次の
タイミングで入力され次遅延素子２５の始めのクロック
（ｌ！３図では遅延素子２５の第２の出力クロック）で
フリップフロップ（第２図ではフリップフロップ１４）
がセットされ、セットされたフリップフロップのＱ出力
がハイレベル％Ｑ出力がローレベルとなり。

他の２つのフリップフロップｔリセットする。

第３図ではＡＮＤゲー）１６．１８のうちのひとつの入
力がローレベルとな５．ＡＮＤグー）１６．１８の出力
がローレベルとなって、フリップフロップ１３．１５が
リセットされる。

七の結果、遅延素子２５から出力されるクロックのうチ
、そのひとつのクロックのみが選択され％ＯＲゲート２
３の出力端子から出力が得られろ。第３図では％ＡＮＤ
ゲー）２０の−１の入力内子がハイレベルとな５．その
出力端子には遅延素子２５の第２の出力クロックが出力
され、ＡＮＤゲー）１９．２１の−１の入力端子がｏ−
レベにとｌｌ　ｖ、ＡＮＤゲート１９．２１の出力はロ
ーレベルとなる。よって、出力端子１１から遅延素子２
５のひとつの出力が現われる。第３図では、遅延素子２
５の第２の出力が現われる。

以上の結果、電圧制御発振回路６のクロックを３相忙分
け、ディスク媒体からの読出されたデータとクロックと
の位相差の最も小さいものをひとつだけ、電圧制御発振
回路６の３相クロツクのなかから選ぶことによって、引
込み時間が小さ論位相同期発振器ｔ−構成することがで
きる。

なお１本実施例では電圧制御発掘回路６の出カフロック
を３相に分けることにより位相同期発振器の初期位相誤
差を電圧制御発振回路６の出力の周期（Ｔナノ秒）に対
して士気に抑えているか、電圧制御発振回路６の出力ク
ロック１ｋｎ相（ｎ：正の整数）に分けることにより初
ある。

（発明の効果） 以上説明したように本発明は１位相比較回路に入力され
る電圧制御発振回路のクロックを多相に分け、ディスク
媒体からの読出しデータの位相と最も近い位相をもつ電
圧制御発振回路のクロックの相を選ぶことによ５％位相
同期発振器の引込み時間を小さくすることかできると云
う効果がある。

【図面の簡単な説明】

第１図は、本発明による位相同期発振器の初期位相合せ
回路の一実施例を示すブロック図である。 第２図は、第１図の初期位相合せ回路の詳細を示すブロ
ック図である。 第３図は、第２図の初期位相合せ回路の動作波形を示す
タイムチャート図である。 ４・・・位相比較回路　　５・・・ローパスフィルタ６
・・・電圧制御発振回路 ７・・・初期位相合せ回路 １２〜１５・・・フリッププロップ １６〜２２・−ＡＮＤゲート ２３．２．４・・・ＯＲ＋ゲート ２５．２６・・・遅延素子 １〜３．８〜１１−・・端子 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　　ロ　　　鱒才１図 ２２図

Claims (1)

【特許請求の範囲】
1. 　位相比較回路および電圧制御発振回路を備えた位相同
   期発振器の初期位相合せ回路であつて、前記電圧制御発
   振回路の出力クロックを多相に分割するための遅延手段
   と、前記多相クロックを整形して前記多相クロックのな
   かから任意の一相を選択するためのラッチ／ゲート手段
   と、前記選択の条件を設定するためのタイミング発生手
   段とを具備して構成したことを特徴とする位相同期発振
   器の初期位相合せ回路。