JPH01205789A

JPH01205789A - スタティックｒａｍ

Info

Publication number: JPH01205789A
Application number: JP63029638A
Authority: JP
Inventors: Kumiko Kawada; 久美子川田; Toyofumi Takahashi; 豊文高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-02-10
Filing date: 1988-02-10
Publication date: 1989-08-18
Anticipated expiration: 2012-12-17
Also published as: JP2692695B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、例えば、ディジタル画像処理装置におけるラ
インメモリ（Ｌｉｎｅ　Ｍｅｍｏｒｙ　）やフレームメ
モリ（Ｆｒａｍｅ　Ｍｅｍｏｒｙ　）に適用して好適な
スタティックＲＡ　Ｍ　（５ｔａｔｉｃ　Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）に関する。

［従来の技術］従来、スタティックＲＡＭとして第３図にそのメモリセ
ルを示すようなものが提案されている。

この第３図において、１はワードライントライバ（図示
せず）を介して行デコーダ（図示せず）に接続されたワ
ード線を示し、このワード線１はセル選択トランジスタ
をなす絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
Ｓ　　ＦＥＴという）２及び３のゲート電極に接続され
ている。また、ＭＯＳ　　ＦＥＴ２は、そのドレイン電
極をメモリ素子をなすフリップフロップ回路４の反転出
力端子Ｑに接続されると共に、そのソース電極を列デコ
ーダ（図示せず）によって制御される列選択スイッチ（
図示せず）を介してセンスアンプ（図示せず）に接続さ
れた一方のビット線５に接続されている。また、ＭＯＳ
　　ＦＥＴ３は、そのトレイン電極をフリップフロップ
回路４の非反転出力端子Ｑに接続されると共に、そのソ
ース電極を列デコーグによって制御される列選択スイッ
チを介してセンスアンプに接続された他方のビット線６
に接続されている。

ここに、フリップフロップ回路４は、２個のインバータ
７及び８からなり、インバータ７の入力端子及びインバ
ータ８の出力端子を反転出力端子Ｑに共通接続すると共
にインバータ７の出力端子及びインバータ８の入力端子
を非反転出力端子Ｑに共通接続し、インバータ７及び８
の出力信号をそれぞれインバータ８及び７にその入力信
号として供給することによって定常状態に落ち着くよう
に構成されている。即ち、かかるフリップフロップ回路
４においては、インバータ７の入力が例えば論理ｒＱ、
の場合、その出力、即ち、インバータ８の入力は論理「
１」となり、インバータ８の出力、即ち、インバータ７
の入力は論理「ｏ」となって、一方の定常状態に落ち着
く。他方、インバータ７の入力が論理「１」の場合、そ
の出力、即ち、インバータ８の入力は論理ｒ□、となり
、インバータ８の出力、即ち、インバータ７の入力は論
理「１」となって、他方の定常状態に落ち着く。

ところで、かかるメモリセル９を有してなるスタティッ
クＲＡＭを例えばディジタル画像処理装置におけるライ
ンメモリやフレームメモリに使用する場合において、特
に、動画像処理を行う場合には、その再生画像に残像を
残さないようにするため、メモリセル９から所定の画像
データを読み出した後、このメモリセル９を構成するフ
リップフロップ回路４を必ずクリア状態、換言すれば、
フリップフロップ回路４を論理「ｏ」の状態、即ち、非
反転出力端子Ｑ及び反転出力端子蚕がそれぞれ論理「０
」及び論理「１」の状態となるようにセットする必要が
ある。

ここに、かかる第３図従来例のスタティックＲＡＭにお
いては、メモリセル９がらのデータの読み出しと、フリ
ップフロップ回路４のクリア化とを同一のサイクルで行
うことができないため、メモリセル９からデータを読み
出すためのサイクルとは別にフリップフロップ回路４を
クリア化するためのサイクルを設け、このサイクルでフ
リップフロップ回路４のクリア化を実行している。即ち
、第４図に示すように、データ読み出しのために、成る
メモリセルＡを選択した場合、この選択したメモリセル
Ａから所定のデータを読み出した後、再び、このメモリ
セルＡを選択し、一方及び他方のビット線５及び６をそ
れぞれ論理「１」及び論理「０」とし、フリップフロッ
プ回路４に論理「０」を書き込むことによって、このフ
リップフロップ回路４のクリア化を達成している。

［発明が解決しようとする課題］上述のように、第３図従来例のスタティックＲＡＭにお
いては、フリップフロップ回路４をクリア化するに際し
、データを読み出すためのサイクルとは別にフリップフ
ロップ回路４をクリア化するための独立のサイクルを設
ける必要があり、これが、かかるスタティックＲＡＭの
高速動作の達成を妨げ、特に、画像データの高速処理が
要請される動画像処理を行う場合には、その要請に応え
ることができないという問題点があった。

尚、この場合、サイクル時間を短くすることで高速動作
の達成を図ることができるが、サイクル時間を短くして
高速動作を確保するようにスタティックＲＡＭを構成す
る場合には、コストの上昇を招くという問題点があった
。

本発明は、かかる点に鑑み、メモリ素子をなすフリップ
フロップ回路をクリア化するために独立したサイクルを
必要とせず、メモリセルからのデータの読み出しと、フ
リップフロップ回路のクリア化とを同一サイクル内にお
いて行うことができるようにしたスタティックＲＡＭを
提供することを目的とする。

［課題を解決するための手段］本発明によるスタティックＲＡＭは、その実施例図面第
１図及び第２図に示すように、セル選択トランジスタ２
．３及びクリア入力端子１０を有するフリップフロップ
回路１１からなるメモリセル１２と、メモリセル１２か
ら読み出したデータをラッチするラッチ回路１３とを設
け、メモリセル１２から読み出したデータをラッチ回路
１３によってラッチした後、続いて、フリップフロップ
回路１１のクリア入力端子１０を能動状態（アクティブ
状態）にすることによってフリップフロップ回路１１を
クリア状態となすようにしたものである。

［作用］かかる本発明においては、メモリセル１２を構成するフ
リップフロップ回路１１は、クリア入力端子１０を有し
ているので、このクリア入力端子１０を能動状態にする
ことによってフリップフロップ回路１１をクリア状態に
することができ、また、この動作はデータを読み出すた
めのサイクル中においても、これを行うことが可能であ
る。

そこで、本発明においては、メモリセル１２がら読み出
したデータをラッチ回路１３によってラッチした後、続
いて、フリップフロップ回路１１のクリア入力端子１０
を能動状態にすることによってフリップフロップ回路１
１をクリア状態となすようにし、同一サイクル内におい
てメモリセル１２からのデータの読み出しと、フリップ
フロップ回路１１のクリア化とを図るようにし、第３図
従来例のように、７９７１７０７１回路１１をクリア状
態にするために、独立のサイクルを設けることを不要と
し、これによって、その高速動作の達成を図るようにし
ている。

［実施例］以下、第１図及び第２図を参照して、本発明によるスタ
ティックＲＡＭの一実施例につき説明する。尚、この第
１図において、第３図に対応する部分には同一符号を付
し、その重複説明は省略する。

本実施例において、メモリ素子をなす７９７１７０７１
回路１１は、ノア回路１４及びインバータ１５からなり
、ノア回路１４の一方の入力端子及びインバータ１５の
出力端子を反転出力端子蚕に共通接続し、また、ノア回
路１４の出力端子及びインバータ１５の入力端子を非反
転出力端子Ｑに共通接続すると共に、ノア回路１４の他
方の入力端子をクリア入力端子１０に接続することによ
って構成されている。そして、セル選択トランジスタを
なすＭＯＳ　　ＦＥＴ２及び３のドレイン電極は、それ
ぞれこの７９７１７０７１回路１１の反転出力端子Ｑ及
び非反転出力端子Ｑに接続される。

このように構成されたフリップフロップ回路１１におい
ては、ノア回路１４がインバータ１５に入力信号を供給
し、インバータ１５がノア回路１４の一方の入力端子に
一方の入力信号を供給することによって一方又は他方の
定常状態に落ち着くことになり、また、特に、クリア入
力端子１０が論理「１」の状態とされたときは、一方の
定常状態であるクリア状態とされる。

即ち、クリア入力端子１０が論理「０」の状態で、ノア
回路１４の他方の入力が論理「０」とされている場合に
おいて、ノア回路１４の一方の入力が例えば、論理「１
」の場合、その出力、即ち、インバータ１５の入力は論
理「０」となり、このときは、インバータ１５の出力、
即ち、ノア回路１４の一方の入力は論理「１」となるの
で、この場合には、このフリップフロップ回路１１は一
方の定常状態であるクリア状態となる。

他方、クリア入力端子１０が論理「０」の状態で、ノア
回路１４の他方の入力が論理「０」とされている場合に
おいて、ノア回路１４の一方の入力が例えば論理「０」
の場合、その出力、即ち、インバータ１５の入力は論理
「１」となり、このときは、インバータ１５の出力、即
ち、ノア回路１４の一方の入力は論理「０」となるので
、この場合には、このフリップフロップ回路１１は他方
の定常状態である論理「１」のデータが書き込まれた状
態となる。

また、この状態からクリア入力端子１ｏが論理「１」の
状態とされ、ノア回路１４の他方の入力が論理「１」と
されると、ノア回路１４の出方、即ち、インバータ１５
の入力が論理ｒ□、となると共にインバータ１５の出力
、即ち、ノア回路１４の一方の入力が論理「１」となっ
て、このフリップフロップ回路１１は再びクリア状態に
落ち着くことになる。

また、本実施例においては、ビット線６をセンスアンブ
１６の入力端子に接続すると共に、このセンスアンプ１
６の出力端子をラッチ回路１３の入力端子に接続し、メ
モリセル１２から読み出されたデータを増幅してラッチ
回路１３に供給できるようになされている。ここに、こ
のラッチ回路１３の制御端子にはラッチパルス入力端子
１７を介して第２図に示す論理「１」からなるラッチパ
ルスＰＲが供給され、かかるラッチパルスＰＲが供給さ
れたとき、ラッチ回路１３は、メモリセル１２から読み
出され、センスアンプ１６を介して供給されているデー
タをラッチするように構成されている。

また、１８は、論理「１」からなるクリアパルスＰｃが
入力されるクリアパルス入力端子を示し、このクリアパ
ルス入力端子１８は、フリップフロップ回路１１のクリ
アを制御するクリア制御手段を構成するＭＯＳ　　ＦＥ
Ｔ１９のゲート電極に接続されている。そして、このＭ
ＯＳ　　ＦＥＴ１９は、そのドレイン電極をワード線１
に接続されると共に、そのソース電極をフリップフロッ
プ回路１１のクリア入力端子１０に接続され、クリアパ
ルス入力端子１８を介してそのゲート電極にクリアパル
スＰｃが供給されたときに、オン状態となり、このとき
、ワード線１の電圧をクリア入力端子１０に供給して、
フリップフロップ回路１１をクリア状態にするように成
されている。尚、本実施例において、クリアパルスＰｃ
は、ラッチパルスＰＲがラッチ回路１３に供給され、ラ
ッチ回路１３が読み出しデータをラッチした後に、クリ
アパルス入力端子１８に供給される。また、その他につ
いては、従来周知のように構成される。

次に、第２図を参照して、このように構成されたスタテ
ィックＲＡＭの動作につき説明する。但し、現在、メモ
リセル１２には論理【１」の情報が書き込まれ、フリッ
プフロップ回路１１の非反転出力端子Ｑ及び反転出力端
子Ｑは、それぞれ論理［１］及び論理「０」の状態にさ
れているものとする。

先ず、１＝１．で成るメモリセルＡが選択されると、行
デコーダ（図示せず）及びワードライントライバ（図示
せず）を介し、所定時間遅延して、１＝１２でワード線
１が論理「１」の状態とされ、ＭＯＳ　　ＦＥＴ２及び
３が共にオン状態とされる。

したがって、その後、所定時間遅延して、１＝１３でメ
モリセル１２のデータが読み出されて一方及び他方のビ
ット線５及び６がそれぞれ論理「０」及び論理「１」の
状態とされ、センスアンプ１６に書き込まれていたデー
タである論理「１」がセンスアンプ１６に供給される。

その後、所定時間遅延して、１＝１．でセンスアンプ１
６が論理「１」のデータを出力すると、これと同時にラ
ッチパルスＰＲがラッチパルス入力端子１７を介してラ
ッチ回路１３の制御端子に供給され、論理「１」のデー
タがラッチ回路１３によってラッチされる。このように
して、メモリセル１２から読み出されたデータがラッチ
されると、続いて、１＝１．でクリアパルスＰλがクリ
アパルス入力端子１８を介してＭＯＳ　　ＦＥＴ１９の
ゲート電極に供給されて、ＭＯＳ　　ＦＥＴ１つがオン
状態とされ、フリッププロップ回路１１のクリア入力端
子１０が論理［１ｊ、即ち、ノア回路１４の他方の入力
端子が論理「１」とされる、したがって、この場合、ノ
ア回路１４の出力端子が論理「０」、即ち、インバータ
１５の入力端子が論理「０」となり、その結果、インバ
ータ１５の出力端子が論理「１」となり、フリップフロ
ップ回路１１はクリア状態、即ち、その非反転出力端子
Ｑ及び反転出力端子Ｑをそれぞれ論理「０」及び論理「
１」の状態とされる。その後、メモリセルＡの選択の終
了に応答して、所定時間遅延して１＝１６でワード線１
が論理「０」の状態とされて、１サイクルが終了し、続
いて、次のメモリセルＢがそのデータの読み出しのため
に選択される。

このように本実施例においては、メモリセル１２を構成
するフリップフロップ回路１１は、クリア入力端子１０
を有しているので、メモリセル１２から読み出したデー
タをラッチ回路１３でラッチした後、続いて、フリップ
フロップ回路１１をクリア状態にすることができ、この
ため、同一サイクル内においてメモリセル１２からのデ
ータの読み出しと、フリップフロップ回路１１のクリア
化とを図ることができ、フリップフロップ回路１１をク
リア化するために独立のサイクルを設ける必要がない。

したがって、本実施例は、特に、ディジタル画像処理装
置におけるラインメモリやフレームメモリに適用し、メ
モリセルからデータを読み出した後、このメモリセルを
構成するフリップフロップ回路を必ずクリア状態とする
必要がある動画像処理を行う場合に使用して好適であり
、この場合には、コストの上昇を招くサイクル時間の短
縮化を図らなくとも、画像データの高速処理を図ること
ができる。

［発明の効果］以上のように、本発明によれば、メモリセルをなすフリ
ップフロップ回路をクリア入力端子を有するフリップフ
ロップ回路で構成し、メモリセルから読み出したデータ
をラッチ回路によってラッチした後、続いて、フリップ
フロップ回路をクリア状態にするように構成したことに
より、同一サイクル内においてメモリセルからのデータ
の読み出しと、７９１１７０１１回路のクリア化とを図
ることができるので、第３図従来例のように７９１１７
０１１回路をクリア化するために、独立のサイクルを設
ける必要がなく、このため、特に、メモリセルからデー
タを読み出した後、このメモリセルを構成するフリップ
フロップ回路を必ずクリア状態にする必要がある動画像
処理を行う場合に使用して好適であり、この場合には、
コストの上昇を招くサイクル時間の短縮化を図らなくと
も、その動作の高速化を図ることができるという効果が
得られる。

【図面の簡単な説明】

第１図は本発明によるスタティックＲＡＭの一実施例の
要部を示す回路図、第２図は第１図例のスタティックＲ
ＡＭの動作を示すタイムチャート、第３図は従来のスタ
ティックＲＡＭのメモリセルを示す回路図、第４図は第
３図例のスタティックＲＡＭの動作を示すタイムチャー
トである。１・・・ワード線２．３・・・ＭＯＳ　　ＦＥＴ５．６・・・ビット線１０・・・クリア入力端子１１・・・フリップフロップ回路１２・・・メモリセル１３・・・ラッチ回路１７・・・ラッチパルス入力端子１８・・・クリアパルス入力端子

Claims

【特許請求の範囲】セル選択トランジスタ、及びクリア入力端子を有するフ
リップフロップ回路からなるメモリセルと、該メモリセルから読み出されたデータをラッチするラッ
チ回路とを設け、上記メモリセルから読み出されたデータを上記ラッチ回
路によってラッチした後、続いて、上記フリップフロッ
プ回路の上記クリア入力端子を能動状態にすることによ
って上記フリップフロップ回路をクリア状態となすよう
にしたことを特徴とするスタティックＲＡＭ。