JPH01227299A - メモリのリフレッシュ制御方式 - Google Patents
メモリのリフレッシュ制御方式Info
- Publication number
- JPH01227299A JPH01227299A JP63052622A JP5262288A JPH01227299A JP H01227299 A JPH01227299 A JP H01227299A JP 63052622 A JP63052622 A JP 63052622A JP 5262288 A JP5262288 A JP 5262288A JP H01227299 A JPH01227299 A JP H01227299A
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- Japan
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- memory
- cpu
- bank
- signal
- refresh
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＰＵとそのメモリとしてダイナミックＲＡＭを具備す
る装置におけるメモリのリフレッシュ制御方式に関し、 メモリのリフレッシュによるＣＰＵのメモリに対するア
クセス待ちを発生しないようにし、ＣＰＵの処理性能を
向上させることを目的とし、ＣＰＵとメモリとしてダイ
ナミックＲＡＭを具備する装置におけるメモリのリフレ
ッシュ制御方式において、前記メモリの構成をバンク化
して複数個に分割し、前記ＣＰＵがメモリをほぼ周期的
にアクセスするよう制御し、該アクセスタイミングで前
記ＣＰＵがアクセスしていないバンクのメモリに、リフ
レッシュを行うように構成される。
る装置におけるメモリのリフレッシュ制御方式に関し、 メモリのリフレッシュによるＣＰＵのメモリに対するア
クセス待ちを発生しないようにし、ＣＰＵの処理性能を
向上させることを目的とし、ＣＰＵとメモリとしてダイ
ナミックＲＡＭを具備する装置におけるメモリのリフレ
ッシュ制御方式において、前記メモリの構成をバンク化
して複数個に分割し、前記ＣＰＵがメモリをほぼ周期的
にアクセスするよう制御し、該アクセスタイミングで前
記ＣＰＵがアクセスしていないバンクのメモリに、リフ
レッシュを行うように構成される。
本発明は中央処理装置（ＣＰ Ｕ）とその記憶装置（メ
モリ）としてダイナミックＲＡＭ （ランダムアクセス
メモリ）を具備する装置における該メモ〕ノのリフレッ
シュ（活性化）を行うメモリのリフレッシュ制御方式に
関する。
モリ）としてダイナミックＲＡＭ （ランダムアクセス
メモリ）を具備する装置における該メモ〕ノのリフレッ
シュ（活性化）を行うメモリのリフレッシュ制御方式に
関する。
マイクロコンピュータをＣＰＵとする情報処理装置の主
記憶は、小形の必要がある。ため一般にダイナミノクＲ
ＡＭで構成される。ダイナミックＲＡＭは、定期的にリ
フレッシュを行って記憶内容を保持する必要がある。例
えば１５マイクロ秒に一度数百ナノ秒程度のリフレッシ
ュのための時間を必要とする。このため、ＣＰＵの性能
が向上するにつれ、リフレッシュによるバス占有が無視
できないものとなった。すなわち、リフレッシュの期間
とＣＰＵアクセスが重なって、ＣＰＵのアクセスを遅延
させねばならない頻度が増加するようになった。
記憶は、小形の必要がある。ため一般にダイナミノクＲ
ＡＭで構成される。ダイナミックＲＡＭは、定期的にリ
フレッシュを行って記憶内容を保持する必要がある。例
えば１５マイクロ秒に一度数百ナノ秒程度のリフレッシ
ュのための時間を必要とする。このため、ＣＰＵの性能
が向上するにつれ、リフレッシュによるバス占有が無視
できないものとなった。すなわち、リフレッシュの期間
とＣＰＵアクセスが重なって、ＣＰＵのアクセスを遅延
させねばならない頻度が増加するようになった。
前述のように、ＣＰＵの性能が向上すると、リフレッシ
ュによるバス占有の発生によって装置の処理性能が１０
０％発揮できないという課題が発生した。
ュによるバス占有の発生によって装置の処理性能が１０
０％発揮できないという課題が発生した。
本発明の目的は、メモリのリフレッシュによるＣＰＵの
メモリに対するアクセス待ちを発生しないようにし、Ｃ
ＰＵの処理性能を向上させることにある。
メモリに対するアクセス待ちを発生しないようにし、Ｃ
ＰＵの処理性能を向上させることにある。
本発明においては、中央処理装置とメモリとしてダイナ
ミックＲＡＭを具備する装置におけるメモリのリフレッ
シュ制御方式において、メモリの構成をバンク化して複
数個に分割し、中央処理装置がメモリをほぼ周期的にア
クセスするよう制御し、該アクセスタイミングで中央処
理装置がアクセスしていないバンクのメモリに、リフレ
ッシュを行うように構成される。
ミックＲＡＭを具備する装置におけるメモリのリフレッ
シュ制御方式において、メモリの構成をバンク化して複
数個に分割し、中央処理装置がメモリをほぼ周期的にア
クセスするよう制御し、該アクセスタイミングで中央処
理装置がアクセスしていないバンクのメモリに、リフレ
ッシュを行うように構成される。
前述の方式を用いれば、高速処理を行うＣＰＵにおいて
も、ＣＰＵがメモリをアクセスする時には、そのメモリ
以外のメモリをリフレ・ノシュするように構成されるか
ら、メモリのリフレッシュによるＣＰＵの待ち時間をな
くすことができる。
も、ＣＰＵがメモリをアクセスする時には、そのメモリ
以外のメモリをリフレ・ノシュするように構成されるか
ら、メモリのリフレッシュによるＣＰＵの待ち時間をな
くすことができる。
本発明の方式を行う装置の構成が第１図に示される。図
において、アドレスバス１およびデータバスに接続され
るべきＣＰＵは省略されている。
において、アドレスバス１およびデータバスに接続され
るべきＣＰＵは省略されている。
この装置はＣＰＵ、アドレスバス１１データバス２のほ
かに、メモリとしてのダイナミックＲＡＭ（Ｄ −ＲＡ
Ｍ） ５０から５ｎとＲＡＭ選択回路３とＲＡＳ ・Ｃ
ＡＳ発生回路４を具備する。Ｄ−ＲＡＭはアドレスによ
りｎ単位のバンク構成に分割されている。ＣＰＵからア
ドレスバス１を介してＤ−ＲＡＭをアクセスする時は、
ＲＡＭ選択回路３により、アクセスするアドレスの属す
るバンク０からｎ迄のうちの１つが選択される。この選
択されたバンクのＤ−ＲＡＭに対しては、ＲＡＳ −Ｃ
ＡＳ発生回路４からＲＡＳ信号およびＣＡＳ信号が供給
され、通常のメモリアクセスが可能となる。選択されな
かったバンクに対しては、ＲＡＳ −ＣＡＳ発生回路４
からＲＡＳ信号のみ供給される。この場合は、これらの
バンクのＤ−ＲＡＭは、ＣＰ Ｕからアクセスされた前
記選択されたバンクのアクセスタイミングでリフレッシ
ュされる。
かに、メモリとしてのダイナミックＲＡＭ（Ｄ −ＲＡ
Ｍ） ５０から５ｎとＲＡＭ選択回路３とＲＡＳ ・Ｃ
ＡＳ発生回路４を具備する。Ｄ−ＲＡＭはアドレスによ
りｎ単位のバンク構成に分割されている。ＣＰＵからア
ドレスバス１を介してＤ−ＲＡＭをアクセスする時は、
ＲＡＭ選択回路３により、アクセスするアドレスの属す
るバンク０からｎ迄のうちの１つが選択される。この選
択されたバンクのＤ−ＲＡＭに対しては、ＲＡＳ −Ｃ
ＡＳ発生回路４からＲＡＳ信号およびＣＡＳ信号が供給
され、通常のメモリアクセスが可能となる。選択されな
かったバンクに対しては、ＲＡＳ −ＣＡＳ発生回路４
からＲＡＳ信号のみ供給される。この場合は、これらの
バンクのＤ−ＲＡＭは、ＣＰ Ｕからアクセスされた前
記選択されたバンクのアクセスタイミングでリフレッシ
ュされる。
本発明の一実施例としてのメモリのリフレッシュ制御方
式を行う装置のブロック回路図が第２図に示され、第２
図の回路に用いられる制御信号の作成回路が第３図に示
される。第４図は上記制御信号のタイミングチャートを
示す図である。
式を行う装置のブロック回路図が第２図に示され、第２
図の回路に用いられる制御信号の作成回路が第３図に示
される。第４図は上記制御信号のタイミングチャートを
示す図である。
この装置は３２ビツトのデータバス構成であって、ｃｐ
ｕ ＜図示せず）、バンク０からバンク３までの４個の
バンクに分割されたＤ−ＲＡ）１と該バンクに対応して
設けられたＤ−ＲＡＭアドレス制御Ｉ１１回路０ （
２１）からＤ−ＲＡＭアドレス制御回路３ （２４）
とこれらを接続するアドレスバス１、データバス２、お
よびその他のバスを具備する。
ｕ ＜図示せず）、バンク０からバンク３までの４個の
バンクに分割されたＤ−ＲＡ）１と該バンクに対応して
設けられたＤ−ＲＡＭアドレス制御Ｉ１１回路０ （
２１）からＤ−ＲＡＭアドレス制御回路３ （２４）
とこれらを接続するアドレスバス１、データバス２、お
よびその他のバスを具備する。
ＣＰＵからのメモリをアクセスするためのアドレス信号
はアドレスバス１を介してＤ−ＲＡＭアドレス制御回路
２１ 、２２ 、２３ 、２４に供給される。鎖線で囲
まれたＤ−ＲＡＭアドレス制御回路２１から２４は同一
の構成であるため第２図ではＤ−ＲＡＭアドレス制御回
路０ （２１）についてのみ、その内部構成が示される
。Ｄ−ＲＡＭアドレス制御回路はマルチプレクサ（ＭＰ
Ｘ）６１および６２、リフレッシュアドレスカウンタ（
ＲＥＦ、ＡＤＤ、Ｃ，）６３ 、オアゲート６４、およ
びインバータ６５を具備する。アドレスバスはＭＰＸ６
１に接続される。ＭＰＸ６１の選択入力にはＡＳＥＬＳ
ＥＬ信号され、この信号によりアドレスバスからの信号
がＭＰＸ６１にとり込まれる。ＭＰＸ６１の出力はＭＰ
Ｘ６２に供給される。ＭＰＸ６２の他の１つの人力はリ
フレッシュアドレスカウンタ６３の出力が供給される。
はアドレスバス１を介してＤ−ＲＡＭアドレス制御回路
２１ 、２２ 、２３ 、２４に供給される。鎖線で囲
まれたＤ−ＲＡＭアドレス制御回路２１から２４は同一
の構成であるため第２図ではＤ−ＲＡＭアドレス制御回
路０ （２１）についてのみ、その内部構成が示される
。Ｄ−ＲＡＭアドレス制御回路はマルチプレクサ（ＭＰ
Ｘ）６１および６２、リフレッシュアドレスカウンタ（
ＲＥＦ、ＡＤＤ、Ｃ，）６３ 、オアゲート６４、およ
びインバータ６５を具備する。アドレスバスはＭＰＸ６
１に接続される。ＭＰＸ６１の選択入力にはＡＳＥＬＳ
ＥＬ信号され、この信号によりアドレスバスからの信号
がＭＰＸ６１にとり込まれる。ＭＰＸ６１の出力はＭＰ
Ｘ６２に供給される。ＭＰＸ６２の他の１つの人力はリ
フレッシュアドレスカウンタ６３の出力が供給される。
ＭＰＸ６２は選択信号ＳＥＬ ＯからＳＥＬ ３によっ
て−ＰＸ６１の出力を選択するか、リフレ・ノシュアド
レスカウンタ６３の出力を選択するかのいずれかとなる
。この例ではＳＥＬ信号が「１」の時、リフレッシュア
ドレスカウンタ６３の出力が選択され、「０」の時、Ｍ
ＰＸ６１の出力が選択されｃｐＵアクセス状態となる。
て−ＰＸ６１の出力を選択するか、リフレ・ノシュアド
レスカウンタ６３の出力を選択するかのいずれかとなる
。この例ではＳＥＬ信号が「１」の時、リフレッシュア
ドレスカウンタ６３の出力が選択され、「０」の時、Ｍ
ＰＸ６１の出力が選択されｃｐＵアクセス状態となる。
リフレッシュはメモリのロー（行）単位で行われるから
、リフレッシュアドレスカウンタはローを指定する。リ
フレ・ノシュアドレスカウンタはＳＥＬ信号が「１」で
本ＲＡＳ信号が入力されると１だけ加算される。
、リフレッシュアドレスカウンタはローを指定する。リ
フレ・ノシュアドレスカウンタはＳＥＬ信号が「１」で
本ＲＡＳ信号が入力されると１だけ加算される。
この装置では、メモリのアドレスのＡＯからＡＮの各ビ
ットのうち、ＡＯとＡ１は使用せず、Ａ２とＡ３でバン
クを選択する。これが第３図の論理回路によって行われ
、Ａ２．Ａ３の入力を受けて、ＳＥＬ ＯからＳＥＬ
３の信号が出力される。Ｄ−ＲＡＭにおいてはネＲＡＳ
信号を受は本ＣＡＳ信号を受けると（第４図第１段およ
び第２段参照）読み出しがなされ、本ＲＡＳ信号のみで
＊ＣＡＳ信号がない（高レベル）とリフレッシュされる
。従って第３図の回路において、本ＣＡＳ Ｏから＊Ｃ
ＡＳ ３の信号は対応するＳＥＬ Ｏから３の信号が「
１」の時は出力されない（高レベル）。第４図において
記号Ｈは高レベルを示し、記号りは低レベルを示す。各
バンクに供給される本ＲＡＳ Ｏから＊ＲＡＳ ３の信
号はＣＰＵからの本ＲＡＳ信号が用いられる。
ットのうち、ＡＯとＡ１は使用せず、Ａ２とＡ３でバン
クを選択する。これが第３図の論理回路によって行われ
、Ａ２．Ａ３の入力を受けて、ＳＥＬ ＯからＳＥＬ
３の信号が出力される。Ｄ−ＲＡＭにおいてはネＲＡＳ
信号を受は本ＣＡＳ信号を受けると（第４図第１段およ
び第２段参照）読み出しがなされ、本ＲＡＳ信号のみで
＊ＣＡＳ信号がない（高レベル）とリフレッシュされる
。従って第３図の回路において、本ＣＡＳ Ｏから＊Ｃ
ＡＳ ３の信号は対応するＳＥＬ Ｏから３の信号が「
１」の時は出力されない（高レベル）。第４図において
記号Ｈは高レベルを示し、記号りは低レベルを示す。各
バンクに供給される本ＲＡＳ Ｏから＊ＲＡＳ ３の信
号はＣＰＵからの本ＲＡＳ信号が用いられる。
第４図のタイムチャートにおいては、バンク０がＣＰＵ
からアクセスされている状態を説明する図である。従っ
て本ＣＡＳ ＯはＣＰＵからの本ＣＡＳ信号のタイミン
グで低レベルとなり、他の本ＣＡＳ １から本ＣＡＳ
３の信号は高レベルのままである。リフレッシュアドレ
スカウンタはバンク１からバンク３において＊ＣＡＳ
Ｏ信号の終了時に１だけ加算更新される。ＳＥＬ Ｏ信
号は低レベル、ＳＥＬ １からＳＥＬ ３の信号は高レ
ベルである。
からアクセスされている状態を説明する図である。従っ
て本ＣＡＳ ＯはＣＰＵからの本ＣＡＳ信号のタイミン
グで低レベルとなり、他の本ＣＡＳ １から本ＣＡＳ
３の信号は高レベルのままである。リフレッシュアドレ
スカウンタはバンク１からバンク３において＊ＣＡＳ
Ｏ信号の終了時に１だけ加算更新される。ＳＥＬ Ｏ信
号は低レベル、ＳＥＬ １からＳＥＬ ３の信号は高レ
ベルである。
本発明では第１図のようにＤ−ＲＡＭをアドレスにより
ｎ単位のバンク構成にし、ＣＰＵアクセスはいずれか１
つのＤ−ＲＡＭバンクを選択する。ＣＰＵのＤ−ＲＡＭ
アクセスは命令を取り込むフェッチが大半を占め、しか
も随時実行型のＣＰＵでは、このバンクをサイクリック
にアクセスするように動作する。従って特にＣＰＵのア
クセスが１つのバンクのみに集中することを避けるよう
考慮する必要は実用上ないと考えられる。
ｎ単位のバンク構成にし、ＣＰＵアクセスはいずれか１
つのＤ−ＲＡＭバンクを選択する。ＣＰＵのＤ−ＲＡＭ
アクセスは命令を取り込むフェッチが大半を占め、しか
も随時実行型のＣＰＵでは、このバンクをサイクリック
にアクセスするように動作する。従って特にＣＰＵのア
クセスが１つのバンクのみに集中することを避けるよう
考慮する必要は実用上ないと考えられる。
〔発明の効果〕
本発明によれば、メモリのリフレッシュによるＣＰｔＪ
のアクセス待ちをなくすことができ、ＣＰＵの処理能力
を向上することができる。
のアクセス待ちをなくすことができ、ＣＰＵの処理能力
を向上することができる。
第１図は本発明のメモリのリフレッシュ制御方式を行う
装置のブロック図、 第２図は本発明の一実施例としてのメモリのリフレッシ
ュ制御力式を行う装置のブロック回路図、第３図は第２
図の装置の制御信号作成回路を示す回路図、および 第４図は第２図の装置の制御信号のタイミングチャート
を示す図である。 図において、 １・・・アドレスバス、 ２・・・データバス、３・
・・ＲＡＭ３１沢回路、４・・・ＲＡＳ −ＣＡＳ発生
回路、２１・・・Ｄ−ＲＡＭアドレス制御回路０．２２
・・・Ｄ−ＲＡＭアドレス制御回路１．２３・・・ロー
ＲＡ？Ｉアドレス制御回路２．２４・・・Ｄ−ＲＡＭア
ドレス制御回路３．２５・・・バンク０、 ２６・・
・バンク１．２７・・・バンク２、 ２８・・・バン
ク３．３１ 、３２・・・インバータ、 ３３ 、３４ 、３５ 、３６・・・ナントゲート、３
７ 、３８ 、３９ 、４０・・・オアゲート、５０・
・・Ｄ−ＲＡ門バンク０． ５１・・・Ｄ−ＲＡＭバンク１． ５２・・・Ｄ−ＲＡＭバンク２． ５ ｎ −Ｄ−ＲＡＭバンクｎ１ ６１ 、６２・・・マルチプレクサ、 ６３・・・リフレッシュアドレスカウンタ、６４・・・
オアゲート、 ６５・・・インバータ。
装置のブロック図、 第２図は本発明の一実施例としてのメモリのリフレッシ
ュ制御力式を行う装置のブロック回路図、第３図は第２
図の装置の制御信号作成回路を示す回路図、および 第４図は第２図の装置の制御信号のタイミングチャート
を示す図である。 図において、 １・・・アドレスバス、 ２・・・データバス、３・
・・ＲＡＭ３１沢回路、４・・・ＲＡＳ −ＣＡＳ発生
回路、２１・・・Ｄ−ＲＡＭアドレス制御回路０．２２
・・・Ｄ−ＲＡＭアドレス制御回路１．２３・・・ロー
ＲＡ？Ｉアドレス制御回路２．２４・・・Ｄ−ＲＡＭア
ドレス制御回路３．２５・・・バンク０、 ２６・・
・バンク１．２７・・・バンク２、 ２８・・・バン
ク３．３１ 、３２・・・インバータ、 ３３ 、３４ 、３５ 、３６・・・ナントゲート、３
７ 、３８ 、３９ 、４０・・・オアゲート、５０・
・・Ｄ−ＲＡ門バンク０． ５１・・・Ｄ−ＲＡＭバンク１． ５２・・・Ｄ−ＲＡＭバンク２． ５ ｎ −Ｄ−ＲＡＭバンクｎ１ ６１ 、６２・・・マルチプレクサ、 ６３・・・リフレッシュアドレスカウンタ、６４・・・
オアゲート、 ６５・・・インバータ。
Claims (1)
- 【特許請求の範囲】 中央処理装置とメモリとしてダイナミックＲＡＭを具備
する装置におけるメモリのリフレッシュ制御方式におい
て、 前記メモリの構成をバンク化して複数個に分割し、 前記中央処理装置がメモリをほぼ周期的にアクセスする
よう制御し、該アクセスタイミングで前記中央処理装置
がアクセスしていないバンクのメモリに、リフレッシュ
を行うようにしたことを特徴とするメモリのリフレッシ
ュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052622A JPH01227299A (ja) | 1988-03-08 | 1988-03-08 | メモリのリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052622A JPH01227299A (ja) | 1988-03-08 | 1988-03-08 | メモリのリフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227299A true JPH01227299A (ja) | 1989-09-11 |
Family
ID=12919906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052622A Pending JPH01227299A (ja) | 1988-03-08 | 1988-03-08 | メモリのリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227299A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
| JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2007109366A (ja) * | 2005-09-16 | 2007-04-26 | Toshiba Corp | 半導体記憶装置 |
| KR100805359B1 (ko) * | 2001-04-03 | 2008-02-20 | 주식회사 하이닉스반도체 | 다이내믹 메모리내의 리프레시 메커니즘 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277640A (en) * | 1975-12-24 | 1977-06-30 | Nippon Telegr & Teleph Corp <Ntt> | Refresh control system |
| JPS5419619A (en) * | 1977-07-15 | 1979-02-14 | Toshiba Corp | Refresh control system |
| JPS6139298A (ja) * | 1984-07-27 | 1986-02-25 | Yokogawa Hokushin Electric Corp | ダイナミツクランダムアクセスメモリの制御装置 |
-
1988
- 1988-03-08 JP JP63052622A patent/JPH01227299A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277640A (en) * | 1975-12-24 | 1977-06-30 | Nippon Telegr & Teleph Corp <Ntt> | Refresh control system |
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| JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2007109366A (ja) * | 2005-09-16 | 2007-04-26 | Toshiba Corp | 半導体記憶装置 |
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