JPH01235874A - 半導体集積回路試験装置のパターン発生装置におけるチャネル入替装置 - Google Patents
半導体集積回路試験装置のパターン発生装置におけるチャネル入替装置Info
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- JPH01235874A JPH01235874A JP63063937A JP6393788A JPH01235874A JP H01235874 A JPH01235874 A JP H01235874A JP 63063937 A JP63063937 A JP 63063937A JP 6393788 A JP6393788 A JP 6393788A JP H01235874 A JPH01235874 A JP H01235874A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015654 memory Effects 0.000 claims abstract description 16
- 238000001514 detection method Methods 0.000 claims abstract description 3
- 238000012360 testing method Methods 0.000 claims description 15
- 238000013500 data storage Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 241000718541 Tetragastris balsamifera Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体集積回路試験装置に用いられ、被試験
半導体集積回路に対する試験パターンや、出力期待値パ
ターンを発生するパターン発生装置に関する。
半導体集積回路に対する試験パターンや、出力期待値パ
ターンを発生するパターン発生装置に関する。
「従来の技術」
第３図に示すようにバタ二ンデータ格納領域１１からバ
ッファメモリ１２にテストパターンが転送され、バッフ
ァメモリ１２のテストパターンは波形フォーマツタ論理
比較部１３を通じて被試験半導体集積回路１４へ供給さ
れる。この例では第１、第２、第３チヤネルに半導体集
積回路１４へ供給する試験パターンが発生され、第４チ
ヤネル（二重導体集積回路１４の出力と比較する期待値
パターンが発生されている。
ッファメモリ１２にテストパターンが転送され、バッフ
ァメモリ１２のテストパターンは波形フォーマツタ論理
比較部１３を通じて被試験半導体集積回路１４へ供給さ
れる。この例では第１、第２、第３チヤネルに半導体集
積回路１４へ供給する試験パターンが発生され、第４チ
ヤネル（二重導体集積回路１４の出力と比較する期待値
パターンが発生されている。
被試験半導体集積回路１４の論理回路１５が同一であっ
てもパッケージの種類が異なると、試験パターンの供給
すべきチャネルが異なる。第３図（二示すように例えば
ＤｉｐバックージからＦＬＡＴパッケニジに代ると、第
２チヤネル（二期待値パターンを供給し、第４、第５、
第ｎチャネルに試験パターンを供給する。つまりＤ１ｐ
パッケージに対する試験パターンを基めに考えるとＦＬ
ＡＴパッケージに対しては第１、第２チヤネルを第４、
第５チヤネルに、第３チヤネルを第２チヤネルに、第４
チヤネルを第２チヤネルにそれぞれ入れ替える必要があ
る。
てもパッケージの種類が異なると、試験パターンの供給
すべきチャネルが異なる。第３図（二示すように例えば
ＤｉｐバックージからＦＬＡＴパッケニジに代ると、第
２チヤネル（二期待値パターンを供給し、第４、第５、
第ｎチャネルに試験パターンを供給する。つまりＤ１ｐ
パッケージに対する試験パターンを基めに考えるとＦＬ
ＡＴパッケージに対しては第１、第２チヤネルを第４、
第５チヤネルに、第３チヤネルを第２チヤネルに、第４
チヤネルを第２チヤネルにそれぞれ入れ替える必要があ
る。
従来においてはその入れ替えをソフトウェア処理で行っ
ていた。このためのチャネル入れ替えプログラムを作り
、そのプログラムを機械語にほん訳するために費やされ
る時間が多大なものとなった。また同時に各パッケージ
の種類に対応した試験パターンの全てのデータを格納す
る必要があり、大容量の記憶領域を必要としている。
ていた。このためのチャネル入れ替えプログラムを作り
、そのプログラムを機械語にほん訳するために費やされ
る時間が多大なものとなった。また同時に各パッケージ
の種類に対応した試験パターンの全てのデータを格納す
る必要があり、大容量の記憶領域を必要としている。
［課題を解決するための手段」
この発明によればチャネル情報が記憶される転送チャネ
ル情報記憶素子がチャネルごとに設けられ、その転送チ
ャネル情報記憶素子のチャネル情報の下位ビットにより
データ選択回路が制御されてデータバスからのパターン
データが選択される。
ル情報記憶素子がチャネルごとに設けられ、その転送チ
ャネル情報記憶素子のチャネル情報の下位ビットにより
データ選択回路が制御されてデータバスからのパターン
データが選択される。
また転送チャネル情報記憶素子のチャネル情報の上位ビ
ットとチャネルブロックデータとが比較手段で比較され
、その比較手段の一致検出出力によりデータ選択回路の
出力がチャネル対応のパターンバッファメモリに書込ま
れる。
ットとチャネルブロックデータとが比較手段で比較され
、その比較手段の一致検出出力によりデータ選択回路の
出力がチャネル対応のパターンバッファメモリに書込ま
れる。
「実施例」
この発明では各チャネルごとに転送チャネル情報記憶素
子２１．〜２１４が設けられる。転送チャネル情報記憶
素子２１．〜２１イにはチャネル情報が記憶される。こ
の例では転送チャネル情報記憶素子−２１１〜２１４に
、チャネル情報９（１０００）。
子２１．〜２１４が設けられる。転送チャネル情報記憶
素子２１．〜２１イにはチャネル情報が記憶される。こ
の例では転送チャネル情報記憶素子−２１１〜２１４に
、チャネル情報９（１０００）。
２（０００ｔ）、４（ＯｏｔＥ）、５（ＯｘｏＯ）がそ
れぞれ記憶されている。転送チャネル情報記憶素子２１
１〜２１４のチャネル情報の下位ビット（図示例では下
位２ピント）がデータ選択回路２２、〜２２４にそれぞ
れ制御信号として供給され、データバス２３のパターン
データが選択される。この例ではデータバス２３は４Ｘ
Ｑビツトあり、そのうちの一つのｑビットがデータ選択
回路で選択される。
れぞれ記憶されている。転送チャネル情報記憶素子２１
１〜２１４のチャネル情報の下位ビット（図示例では下
位２ピント）がデータ選択回路２２、〜２２４にそれぞ
れ制御信号として供給され、データバス２３のパターン
データが選択される。この例ではデータバス２３は４Ｘ
Ｑビツトあり、そのうちの一つのｑビットがデータ選択
回路で選択される。
転送チャネル情報記憶素子２１１〜２１４のチャネル情
報の上位ビットが比較手段２４、〜２４４で端子２５か
らのチャネルブロックデータと比較される。チャネルブ
ロックデータはデータバス２３上ツバターンデータが何
れのチャネルブロックに属するかを示すものである。比
較手段２４．〜２４４においては排他的論理和回路２６
．２７によりビットごとの比較がなされ、その出力の論
理積がＡＮＤ回路２８でとられる。
報の上位ビットが比較手段２４、〜２４４で端子２５か
らのチャネルブロックデータと比較される。チャネルブ
ロックデータはデータバス２３上ツバターンデータが何
れのチャネルブロックに属するかを示すものである。比
較手段２４．〜２４４においては排他的論理和回路２６
．２７によりビットごとの比較がなされ、その出力の論
理積がＡＮＤ回路２８でとられる。
比較手段２４１〜２４４で一致が検出されると、対応す
るデータ選択回路２２１〜２２４の出力がチャネル対応
のバックアメモリ２９．〜２９４に書込まれる。比較手
段２４１〜２４４のＡＮＤ回路２８の反転出力がＡＮＤ
回路３１へ供給され、比較手段２４、〜２４４の何れか
において一致が検出されると、ＡＮＤ回路３１の出力が
０″となり、これが書込み制御回路３２へ供給され、書
込み制御回路３２がイネーブルとなる。書込み制御回路
３２の出力と比較手段２４、〜２４４の出力との論理積
がＡＮＤ回路３３１〜３３４でそれぞれとられる。
るデータ選択回路２２１〜２２４の出力がチャネル対応
のバックアメモリ２９．〜２９４に書込まれる。比較手
段２４１〜２４４のＡＮＤ回路２８の反転出力がＡＮＤ
回路３１へ供給され、比較手段２４、〜２４４の何れか
において一致が検出されると、ＡＮＤ回路３１の出力が
０″となり、これが書込み制御回路３２へ供給され、書
込み制御回路３２がイネーブルとなる。書込み制御回路
３２の出力と比較手段２４、〜２４４の出力との論理積
がＡＮＤ回路３３１〜３３４でそれぞれとられる。
この例ではチャネル切り替えの対象とならないチャネル
に対しては書込みをマスクするようにされている。つま
り書込みマスク情報記憶素子３・１□〜３４４が設けら
れ、書込みマスク情報記憶素子３４１〜３４４に書込み
マスク情報が記憶される。書込みマスク情報記憶素子３
４１〜３４４の出力はゲート３５、〜３５４へ供給され
、ゲート３５１〜３５４にはＡＮＤ回路３３．〜３３４
の出力がそれぞれ供給される。ゲート３５□〜３５４の
出力が書込み指令としてバッファメモリ２９１〜２９４
へそれぞれ供給される。書込みマスク情報が０”の時は
ゲート３５１〜３５４が開らかれ、ｎ １ ｕの時はゲ
ート３５１〜３５４が閉じて書込みが禁止される。
に対しては書込みをマスクするようにされている。つま
り書込みマスク情報記憶素子３・１□〜３４４が設けら
れ、書込みマスク情報記憶素子３４１〜３４４に書込み
マスク情報が記憶される。書込みマスク情報記憶素子３
４１〜３４４の出力はゲート３５、〜３５４へ供給され
、ゲート３５１〜３５４にはＡＮＤ回路３３．〜３３４
の出力がそれぞれ供給される。ゲート３５□〜３５４の
出力が書込み指令としてバッファメモリ２９１〜２９４
へそれぞれ供給される。書込みマスク情報が０”の時は
ゲート３５１〜３５４が開らかれ、ｎ １ ｕの時はゲ
ート３５１〜３５４が閉じて書込みが禁止される。
１チヤネルのパターンデータはｑビットであり、従って
データバス２３上には４チヤネルのパターンデータが現
われる。転送チャネル情報記憶素子２１、について見れ
ばこれに記憶されているチャネル情報は９（１０００）
であるから、その上位２ビット“１０＃が比較手段２４
□で端子２５のチャネルプロ、ツクデータと比較され、
データバス２３上のパターンデータのチャネルブロック
データが”１０”であると、比較手段２４□から一致が
検出され、その出力がＡＮＤ回路３３１へ供給され、書
込み制御回路３２の出力がＡＮＤ回路３３８、ゲート３
５、を通じて書込み指令としてバッファメモリ２９、へ
供給される。転送チャネル情報記憶素子２１□′のチャ
ネル情報の下位２ビツトは００”であるからデータ選択
回路２２１では端子Ｏのｑピットのパターンデータが選
択され、これがバッファメモリ２９１に書込まれる。こ
のようにして第１チヤネルのバッファメモリ２９、には
データバス２３からのパターンデータ中の第９チヤネル
のデータが書込まれる。
データバス２３上には４チヤネルのパターンデータが現
われる。転送チャネル情報記憶素子２１、について見れ
ばこれに記憶されているチャネル情報は９（１０００）
であるから、その上位２ビット“１０＃が比較手段２４
□で端子２５のチャネルプロ、ツクデータと比較され、
データバス２３上のパターンデータのチャネルブロック
データが”１０”であると、比較手段２４□から一致が
検出され、その出力がＡＮＤ回路３３１へ供給され、書
込み制御回路３２の出力がＡＮＤ回路３３８、ゲート３
５、を通じて書込み指令としてバッファメモリ２９、へ
供給される。転送チャネル情報記憶素子２１□′のチャ
ネル情報の下位２ビツトは００”であるからデータ選択
回路２２１では端子Ｏのｑピットのパターンデータが選
択され、これがバッファメモリ２９１に書込まれる。こ
のようにして第１チヤネルのバッファメモリ２９、には
データバス２３からのパターンデータ中の第９チヤネル
のデータが書込まれる。
例えば第２ＣＡに示すようにデータバス２３上のチャネ
ルを、試験製行対応チャネル上に出力変換させる場合に
、パターンデータをデータバス２３に対し、第２図Ｂに
示す順に送出すると各チャネルのバッファメモリ（二は
第２図Ｃに示すように書込みが行われる。
ルを、試験製行対応チャネル上に出力変換させる場合に
、パターンデータをデータバス２３に対し、第２図Ｂに
示す順に送出すると各チャネルのバッファメモリ（二は
第２図Ｃに示すように書込みが行われる。
「発明の効果」
思と述べたようにこの発明によれば転送チャネル情報記
憶素子にチャネル情報を記憶し、その下位ビットでデー
タ選択回路を選択制御し、上位ビットとチャネルブロッ
クデータとを比較し、その−散出力でデータ選択回路の
出力をバッファメモリに書込むようにハードウェアで構
成されているため、容易にチャネル交換を行うことがで
きる。
憶素子にチャネル情報を記憶し、その下位ビットでデー
タ選択回路を選択制御し、上位ビットとチャネルブロッ
クデータとを比較し、その−散出力でデータ選択回路の
出力をバッファメモリに書込むようにハードウェアで構
成されているため、容易にチャネル交換を行うことがで
きる。
また各パッケージの種類に応じたテストパターンデータ
な作りておく必要がなく、パターンデータ格納領域が少
なくて済む。
な作りておく必要がなく、パターンデータ格納領域が少
なくて済む。
第１図はこの発明によるパターン発生装置の一例を示す
ブロック図、第２図はその動作の説明に供するための図
、第３図は従来のパターン発生装置を示すブロック図で
ある。 特許出願人 株式会社 アトパンテスト代 理
人 草 野 卓Ａ−２図 Ａ 士 ２ｅＢ 開口 Ｅ Ｆ Ｇ Ｈ’ＳＴ←Ｐ２ 囚匡Ｉロコ］ロコ］］コ５ＴＥＰ３ ０匡コＥロ］ロ］ロ］コ５ＴＥＰ４ 木 ３ 図 才 ２ 図 工 ＝
ブロック図、第２図はその動作の説明に供するための図
、第３図は従来のパターン発生装置を示すブロック図で
ある。 特許出願人 株式会社 アトパンテスト代 理
人 草 野 卓Ａ−２図 Ａ 士 ２ｅＢ 開口 Ｅ Ｆ Ｇ Ｈ’ＳＴ←Ｐ２ 囚匡Ｉロコ］ロコ］］コ５ＴＥＰ３ ０匡コＥロ］ロ］ロ］コ５ＴＥＰ４ 木 ３ 図 才 ２ 図 工 ＝
Claims (1)
- （１）チャネルごとに設けられ、チャネル情報が記憶さ
れる転送チャネル情報記憶素子と、 その転送チャネル情報記憶素子のチャネル情報の下位ビ
ットにより制御され、データバスからのパターンデータ
を選択するデータ選択回路と、 上記転送チャネル情報記憶素子のチャネル情報の上位ビ
ットとチャネルブロックデータとを比較する比較手段と
、 その比較手段の一致検出出力により上記データ選択回路
の出力が書込まれるチャネル対応のパターンバッファメ
モリとを具備する半導体集積回路試験装置のパターン発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063937A JP2934244B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体集積回路試験装置のパターン発生装置におけるチャネル入替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063937A JP2934244B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体集積回路試験装置のパターン発生装置におけるチャネル入替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235874A true JPH01235874A (ja) | 1989-09-20 |
| JP2934244B2 JP2934244B2 (ja) | 1999-08-16 |
Family
ID=13243762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63063937A Expired - Lifetime JP2934244B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体集積回路試験装置のパターン発生装置におけるチャネル入替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934244B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550102A (en) * | 1987-04-02 | 1996-08-27 | Sumitomo Electric Industries, Ltd. | Superconductor and method of manufacturing the same |
-
1988
- 1988-03-16 JP JP63063937A patent/JP2934244B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550102A (en) * | 1987-04-02 | 1996-08-27 | Sumitomo Electric Industries, Ltd. | Superconductor and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2934244B2 (ja) | 1999-08-16 |
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Legal Events
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