JPH01241289A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH01241289A JPH01241289A JP63067813A JP6781388A JPH01241289A JP H01241289 A JPH01241289 A JP H01241289A JP 63067813 A JP63067813 A JP 63067813A JP 6781388 A JP6781388 A JP 6781388A JP H01241289 A JPH01241289 A JP H01241289A
- Authority
- JP
- Japan
- Prior art keywords
- output
- memory means
- signal
- memory
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個のラインセンサを用いた固体撮偉装置
に関する。
に関する。
第３図囚は、従来の固体撮像装置の一例を示す概略的回
路構成図、第３図ＣＢ）は、その動作を説明するための
被写体の模式図、第３図Ｃ）は、センナ出力の波形図で
ある。
路構成図、第３図ＣＢ）は、その動作を説明するための
被写体の模式図、第３図Ｃ）は、センナ出力の波形図で
ある。
同図囚において、光電変換素子１〜３は、各々ＲＧＢに
対応したラインセンサであシ、同一テップ４に構成され
ている。チップ４の各ラインセンサ１〜３から出力する
信号Ｓｕ５ ＋ Ｓｅ２ ＊ ＳＢ７は、各々サンプル
ホールド（Ｓ／Ｈ）回路８〜１０、Ａ／Ｄ変換器１１〜
１３を介してメモリ１４〜１６に格納される。
対応したラインセンサであシ、同一テップ４に構成され
ている。チップ４の各ラインセンサ１〜３から出力する
信号Ｓｕ５ ＋ Ｓｅ２ ＊ ＳＢ７は、各々サンプル
ホールド（Ｓ／Ｈ）回路８〜１０、Ａ／Ｄ変換器１１〜
１３を介してメモリ１４〜１６に格納される。
ラインセンサ１〜３はクロ・クク信号発生回路１７から
のクロックに従って駆動し、Ｓ／Ｈ回路８〜ｌＯ及びメ
モリ１４〜１６はクロック信号発生回路１７のクロック
に基づき制御信号発生回路エ８から出力する制御信号に
従って動作する。
のクロックに従って駆動し、Ｓ／Ｈ回路８〜ｌＯ及びメ
モリ１４〜１６はクロック信号発生回路１７のクロック
に基づき制御信号発生回路エ８から出力する制御信号に
従って動作する。
メモリ１４〜１６に格納された各ＲＧＢ信号は、出力バ
ッファ１９〜２１を通して外部へ送出される。
ッファ１９〜２１を通して外部へ送出される。
なお、チップ４に形成されたラインセンサ１〜３は、そ
のセンサピッチａとライン間ピッチｂとが等しく形成さ
れているものとする。
のセンサピッチａとライン間ピッチｂとが等しく形成さ
れているものとする。
かかる構成を有する装＠２２に対して被写体２３を図中
の矢印Ｙ方向へ相対的にメカニカルに走査する（同図（
Ｂ）参照）。これによって、被写体２３を領域３１から
４０までのような帯状に撮像する。
の矢印Ｙ方向へ相対的にメカニカルに走査する（同図（
Ｂ）参照）。これによって、被写体２３を領域３１から
４０までのような帯状に撮像する。
まず、ラインセンサ１が領域３１を読み取る際、ライン
センサ２及び３は、各々領域３３及び３５を読み取る。
センサ２及び３は、各々領域３３及び３５を読み取る。
したがって、同図（Ｃ）に示すように、ラインセンサ１
〜３の出力ＳＲｒ ＳＧ ｒ ｓＢは、各領域の読取り
信号Ｒ３１１Ｇ５５１ Ｂｓｓとなる。これらの信号を
Ｓ／）（回路及び０変換器を介してメモリ１４〜１６へ
各々格納し、以下順次ステップごとに各信号を格納する
。そして、この例では５ステツプ目の信号Ｒ１５５１Ｇ
５７１ Ｂ３９ を読み出した時点で、メモリ１５から
信号Ｇｓｓ、メモリ１６から信号Ｂ３５を出力し、これ
によって被写体２３の同一領域３５のＲＧＢ信号が同時
化される。
〜３の出力ＳＲｒ ＳＧ ｒ ｓＢは、各領域の読取り
信号Ｒ３１１Ｇ５５１ Ｂｓｓとなる。これらの信号を
Ｓ／）（回路及び０変換器を介してメモリ１４〜１６へ
各々格納し、以下順次ステップごとに各信号を格納する
。そして、この例では５ステツプ目の信号Ｒ１５５１Ｇ
５７１ Ｂ３９ を読み出した時点で、メモリ１５から
信号Ｇｓｓ、メモリ１６から信号Ｂ３５を出力し、これ
によって被写体２３の同一領域３５のＲＧＢ信号が同時
化される。
以下同様にして、同時化された各領域のＲＧＢ信号を得
ることができる。
ることができる。
しかしながら、上記従来例では、ＲＧＢ信号を同時化す
るためのＳ／Ｈ回路、め変換器及びメモリをチッｆ４の
外部に設けているために、外部回路の調整が必要であり
、またシステムの小型化、低コスト化の支障ともなって
いた。
るためのＳ／Ｈ回路、め変換器及びメモリをチッｆ４の
外部に設けているために、外部回路の調整が必要であり
、またシステムの小型化、低コスト化の支障ともなって
いた。
本発明による固体撮像装置は、複数個のラインセンサと
、該ラインセンサを駆動する駆動回路と、前記ラインセ
ンサのセンサ出力を保持する複数個のメモリ手段と、該
メモリ手段の入出力を制御するメモリ制御回路と、前記
メモリ手段と出力端子との間九設けられた出力バッファ
回路と、を同−基板に形成し、前記メモリ手段に保持さ
れた前記センサ出力を所望の順序で出力することを特徴
とする。
、該ラインセンサを駆動する駆動回路と、前記ラインセ
ンサのセンサ出力を保持する複数個のメモリ手段と、該
メモリ手段の入出力を制御するメモリ制御回路と、前記
メモリ手段と出力端子との間九設けられた出力バッファ
回路と、を同−基板に形成し、前記メモリ手段に保持さ
れた前記センサ出力を所望の順序で出力することを特徴
とする。
このように構成することで、−個の基板から例えば同時
化された信号を出力することができ、システム全体とし
て小型化、低コスト化を達成できる。
化された信号を出力することができ、システム全体とし
て小型化、低コスト化を達成できる。
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第１図囚は、本発明による固体撮像装置の第一実施例の
概略的構成図、第１図（Ｂ）は、そのメモリ手段の第−
例を示す回路図、第１図（Ｃ）は、そのメモリ手段の第
二例を示す概略的構成図である。
概略的構成図、第１図（Ｂ）は、そのメモリ手段の第−
例を示す回路図、第１図（Ｃ）は、そのメモリ手段の第
二例を示す概略的構成図である。
同図囚において、ＲＧＢフィルタを各々設けたラインセ
ンサ１〜３は、第３図（４）に示すラインセンサと同様
にセンサピッチ畠とセンサ間ピッチｂとを等しく形成さ
れている。各ラインセンサ１〜３からの信号Ｓａ５ 、
ＳＧ６ 、 Ｓ、７は、メモリ手段１０１〜１０３に
各々格納され、上述した如く同時化され、出力バッファ
回路１９〜２１を各々通して外部へ出力される。
ンサ１〜３は、第３図（４）に示すラインセンサと同様
にセンサピッチ畠とセンサ間ピッチｂとを等しく形成さ
れている。各ラインセンサ１〜３からの信号Ｓａ５ 、
ＳＧ６ 、 Ｓ、７は、メモリ手段１０１〜１０３に
各々格納され、上述した如く同時化され、出力バッファ
回路１９〜２１を各々通して外部へ出力される。
ラインセンサｌ〜３はクロック信号発生回路１７からの
クロック信号に従って駆動し、また各メモリ手段１０１
〜１０３は、前記クロック信号に基つき動作する制御信
号発生回路１８からの制御信号Ｃ１〜Ｃ６Ｖｃよりて入
出力制御が行われる。
クロック信号に従って駆動し、また各メモリ手段１０１
〜１０３は、前記クロック信号に基つき動作する制御信
号発生回路１８からの制御信号Ｃ１〜Ｃ６Ｖｃよりて入
出力制御が行われる。
−以上述べたラインセンサや各回路が同一チップ２４に
形成され、本実施例である固体撮像装置を構成している
。
形成され、本実施例である固体撮像装置を構成している
。
本実施例におけるＲＧＢ信号の同時化は第３図で説明し
たように実行される。すなわち、ラインセンサ１〜３か
らの出力ＳＲ，ＳＧ、 ＳＲは、第３図（Ｃ）に示すよ
うにｊ１久出力する。例えば、Ｓ、に注目すれば、被写
体２３の領域３１に対応する信号Ｒ３１がメモリ手段１
０１のＲラインメモリ４１に格納され、以下順次格納さ
れる。そして、第５ステツプ目の領域３５に対応する信
号Ｒ５５がＲラインメモリ４５に格納されると、メモリ
手段１０２のＧラインメモリ４８に格納された信号Ｇ３
５及びメモリ手段１０３のＢラインメモリ５１に格納さ
れた信号Ｂ３５と供に、各々出力バッファ回路１９〜２
１を通して同時に外部へ送出される。以下同様にして、
同時化された信号（Ｒ５６１Ｇ５６１ Ｂ５６ ）・・
・・・・が送出される。
たように実行される。すなわち、ラインセンサ１〜３か
らの出力ＳＲ，ＳＧ、 ＳＲは、第３図（Ｃ）に示すよ
うにｊ１久出力する。例えば、Ｓ、に注目すれば、被写
体２３の領域３１に対応する信号Ｒ３１がメモリ手段１
０１のＲラインメモリ４１に格納され、以下順次格納さ
れる。そして、第５ステツプ目の領域３５に対応する信
号Ｒ５５がＲラインメモリ４５に格納されると、メモリ
手段１０２のＧラインメモリ４８に格納された信号Ｇ３
５及びメモリ手段１０３のＢラインメモリ５１に格納さ
れた信号Ｂ３５と供に、各々出力バッファ回路１９〜２
１を通して同時に外部へ送出される。以下同様にして、
同時化された信号（Ｒ５６１Ｇ５６１ Ｂ５６ ）・・
・・・・が送出される。
こうして被写体２３の同一領域のＲＧＢ信号が同時にテ
ップ２４から送出されるが、かかる動作は各メモリ手段
１０１〜１０３に入力する制御信号Ｃ２〜Ｃ６によって
行われる。次に、各メモリ手段の具体例について説明す
る。
ップ２４から送出されるが、かかる動作は各メモリ手段
１０１〜１０３に入力する制御信号Ｃ２〜Ｃ６によって
行われる。次に、各メモリ手段の具体例について説明す
る。
第１図の）には、蓄積コンデンサを用いたメモリ手段を
示す。なお、以下メモリ手段１０１について説明するが
、他のメモリ手段１０２及び１０３も同一構成である。
示す。なお、以下メモリ手段１０１について説明するが
、他のメモリ手段１０２及び１０３も同一構成である。
同図ＣＢ）において、コンデンサ４１〜４５は、各各ラ
インセンサ１のセンサ数に対応した数のコンデンサを略
記したものであシ、それに伴ってスイッチ手段Ｑ、及び
Ｑｂｌも同数個形成されたものを便宜上省略したもので
ある。したがって、「コンデンサ４１」といえば、同図
（ト）におけるラインメモリ４１に相当するものである
。
インセンサ１のセンサ数に対応した数のコンデンサを略
記したものであシ、それに伴ってスイッチ手段Ｑ、及び
Ｑｂｌも同数個形成されたものを便宜上省略したもので
ある。したがって、「コンデンサ４１」といえば、同図
（ト）におけるラインメモリ４１に相当するものである
。
同図（Ｂ）において、信号ＳＲ５はスイッチ手段Ｑ１の
いずれかを通してコンデンサ４１〜４５のいずれかに蓄
積され、蓄積された信号はスイッチ手段Ｑｂのいずれか
を通して出力バッファ回路１９へ出力される。
いずれかを通してコンデンサ４１〜４５のいずれかに蓄
積され、蓄積された信号はスイッチ手段Ｑｂのいずれか
を通して出力バッファ回路１９へ出力される。
ここで、スイッチ手段Ｑ１及びＱｂは、各々コンデンサ
４１〜４５に対応して設けられ、たとえばＭＱＳ ）ラ
ンジスタで構成される。また、スイッチ手段Ｑ１及びＱ
ｂは、制御信号Ｃ１及びＣ２によって０Ｎ１０ＦＦ制御
される。
４１〜４５に対応して設けられ、たとえばＭＱＳ ）ラ
ンジスタで構成される。また、スイッチ手段Ｑ１及びＱ
ｂは、制御信号Ｃ１及びＣ２によって０Ｎ１０ＦＦ制御
される。
具体的動作としては、第１ステツプにおいて信号Ｒ５１
が入力するとき、コンデンサ４１に接続されたスイッチ
手段Ｑ＆１がＯＮとなり、信号Ｒ５１がコンデンサ４１
に格納される。以下同様にして、信号”５１〜ＲＡＳが
コンデンサ４２〜４５に各ステップごとに各々格納され
て行く。
が入力するとき、コンデンサ４１に接続されたスイッチ
手段Ｑ＆１がＯＮとなり、信号Ｒ５１がコンデンサ４１
に格納される。以下同様にして、信号”５１〜ＲＡＳが
コンデンサ４２〜４５に各ステップごとに各々格納され
て行く。
そして、信号Ｒ５５がコンデンサ４５に格納されると、
メモリ手段１０１ではコンデンサ４５に接続されたスイ
ッチ手段Ｑｂ５がＯＮとなり、メモリ手段１０２ではス
イッチ手段Ｑｂ３が、メモリ手段１０３ではスイッチ手
段Ｑｂｌが各々ＯＮとなって、同時化されたＲＧＢ信号
が出力バッファ回路１９〜２１を介して出力する。
メモリ手段１０１ではコンデンサ４５に接続されたスイ
ッチ手段Ｑｂ５がＯＮとなり、メモリ手段１０２ではス
イッチ手段Ｑｂ３が、メモリ手段１０３ではスイッチ手
段Ｑｂｌが各々ＯＮとなって、同時化されたＲＧＢ信号
が出力バッファ回路１９〜２１を介して出力する。
同図（Ｃ）には、Ｓ／’Ｈ回路、め変換器及びメモリを
用いたメモリ手段を示す。このメモリ手段の動作は第３
図で述べたものと同一である。すなわち、信号Ｒ３１が
ラインセンサ１から出力する時点でＳ／Ｈ回路８に制御
信号Ｃ１を出力して信号Ｒ５１を保持し、め変換器１１
を通してメモリ１４のメモリ領域４１に格納する。この
例では、信号をデジタル変換してメモリ１４に格納する
点が異なるだけであり、その他の動作は前述した通シで
ある。
用いたメモリ手段を示す。このメモリ手段の動作は第３
図で述べたものと同一である。すなわち、信号Ｒ３１が
ラインセンサ１から出力する時点でＳ／Ｈ回路８に制御
信号Ｃ１を出力して信号Ｒ５１を保持し、め変換器１１
を通してメモリ１４のメモリ領域４１に格納する。この
例では、信号をデジタル変換してメモリ１４に格納する
点が異なるだけであり、その他の動作は前述した通シで
ある。
したがって、制御信号Ｃ２によって、同時化されたＲＧ
Ｂ信号を得ることができる。
Ｂ信号を得ることができる。
第２図囚は、本発明の第二実施例の概略的構成図、第２
図（Ｂ）は、センサ出力の波形図である。
図（Ｂ）は、センサ出力の波形図である。
本実施例では、センサ間ピッチｂをゼロにしラインセン
サ１〜３を隣接させて形成し、更に同時化された信号を
時系列化して出力する。
サ１〜３を隣接させて形成し、更に同時化された信号を
時系列化して出力する。
同図囚において、各ラインセンサの信号ＳＲ５。
Ｓ、６ 、 ＳＢ７を格納するメモリ手段１０４〜１０
５は、センサ間ピッチｂ＝ｏであることから３ライン分
のメモリを設けている。メモリ手段１０４〜１０６は、
制御信号発生回路１８からの制御信号によりて入出力制
御が行われ、同時化されたＫＧＢ信号を時系列化して出
力バッファ回路１０７を通して外部へ送出する。
５は、センサ間ピッチｂ＝ｏであることから３ライン分
のメモリを設けている。メモリ手段１０４〜１０６は、
制御信号発生回路１８からの制御信号によりて入出力制
御が行われ、同時化されたＫＧＢ信号を時系列化して出
力バッファ回路１０７を通して外部へ送出する。
まず、同図中）に示すように、ラインセンサ１〜３から
の出力ＳＲ５、Ｓ、６ 、 ＳＢ７が信号Ｒ３１１’Ｑ
２１Ｂ３３のときは、各メモリ手段におけるラインメモ
リ４１，４６．５１に格納され、信号Ｒ５２１Ｇ５５１
Ｂ３４のときはラインメモリ４２，４７．５２に格納さ
れる。そして、信号Ｒ５５１Ｇ５４１ Ｂｉ１２がライ
ンメモＩＪ ４３ 、４８ 、５３に格納されると、制
御信号に従って信号Ｒ５５１Ｇ５５１ Ｂ３３が１１１
Ｉ次読み出され、出力バッファ回路１０７を通して時系
列的に送出される。以下順次、Ｒ５４１Ｇ３４１ ＢＳ
４１ ｇ５５・・・・・・という同時化されたＲＧＢ信
号が時系列的に出力される。
の出力ＳＲ５、Ｓ、６ 、 ＳＢ７が信号Ｒ３１１’Ｑ
２１Ｂ３３のときは、各メモリ手段におけるラインメモ
リ４１，４６．５１に格納され、信号Ｒ５２１Ｇ５５１
Ｂ３４のときはラインメモリ４２，４７．５２に格納さ
れる。そして、信号Ｒ５５１Ｇ５４１ Ｂｉ１２がライ
ンメモＩＪ ４３ 、４８ 、５３に格納されると、制
御信号に従って信号Ｒ５５１Ｇ５５１ Ｂ３３が１１１
Ｉ次読み出され、出力バッファ回路１０７を通して時系
列的に送出される。以下順次、Ｒ５４１Ｇ３４１ ＢＳ
４１ ｇ５５・・・・・・という同時化されたＲＧＢ信
号が時系列的に出力される。
なお、上記各実施例では、メモリ手段から出力するＲＧ
Ｂ信号を同時化しているが、勿論これに限定されるもの
ではなく、メモリ手段から信号を任意に選択して出力す
ることも容易である。またシステムに応じてメモリ手段
の個数は定められる。
Ｂ信号を同時化しているが、勿論これに限定されるもの
ではなく、メモリ手段から信号を任意に選択して出力す
ることも容易である。またシステムに応じてメモリ手段
の個数は定められる。
さらに、各実施例ではＲＧＢのセンサピッチ１１２４７
間ピッチｂｔ−均一としたが、ＲＧ間、ＧＢ間のライン
間ピッチが異なっても本発明は適用可能であるし、セン
サピッチが異なっていても同様である。
間ピッチｂｔ−均一としたが、ＲＧ間、ＧＢ間のライン
間ピッチが異なっても本発明は適用可能であるし、セン
サピッチが異なっていても同様である。
さらに、本発明では、センサセルの種類を問わない。周
辺回路やメモリとオンチップで組み込むことができる限
シ、どの種類のものでもよい。
辺回路やメモリとオンチップで組み込むことができる限
シ、どの種類のものでもよい。
以上詳細に説明したように、本発明による固体撮像装置
は、複数個のラインセンサとメモリ手段その他周辺回路
を同一基板に組み込み、センサ出力を所望の順序で出力
できるために、周辺回路の調整が不要となシ、システム
全体として小型化、低コスト化を達成できる。また、た
とえばＲＧＢ信号を同時化して並列に又は時系列化して
出力することも容易となる。
は、複数個のラインセンサとメモリ手段その他周辺回路
を同一基板に組み込み、センサ出力を所望の順序で出力
できるために、周辺回路の調整が不要となシ、システム
全体として小型化、低コスト化を達成できる。また、た
とえばＲＧＢ信号を同時化して並列に又は時系列化して
出力することも容易となる。
第１９囚は、本発明による固体撮像装置の第一実施例の
概略的構成図、第１図（Ｂ）は、そのメモリ手段の第−
例を示す回路図、第１図（Ｃ）は、そのメモリ手段の第
二例を示す概略的構成図、第２図（４）は、本発明の第
二実施例の概略的構成図、第２図（Ｂ）は、センサ出力
の波形図、第３９囚は、従来の固体撮像装置の一例を示
す概略的回路構成図、第３図（Ｂ）は、その動作を説明
するための被写体の模式図、第３図（Ｃ）は、センナ出
力の波形図である。 １．２．３・・・ラインセンサ、５，６．７・・・セン
サ出力、８，９．１０・・・サンプルホールド回路、１
０１〜１０６・・・メモリ手段。 代理人 弁理士 山 下 穣 平 ＞禰−一一一
概略的構成図、第１図（Ｂ）は、そのメモリ手段の第−
例を示す回路図、第１図（Ｃ）は、そのメモリ手段の第
二例を示す概略的構成図、第２図（４）は、本発明の第
二実施例の概略的構成図、第２図（Ｂ）は、センサ出力
の波形図、第３９囚は、従来の固体撮像装置の一例を示
す概略的回路構成図、第３図（Ｂ）は、その動作を説明
するための被写体の模式図、第３図（Ｃ）は、センナ出
力の波形図である。 １．２．３・・・ラインセンサ、５，６．７・・・セン
サ出力、８，９．１０・・・サンプルホールド回路、１
０１〜１０６・・・メモリ手段。 代理人 弁理士 山 下 穣 平 ＞禰−一一一
Claims (1)
- （１）複数個のラインセンサと、該ラインセンサを駆動
する駆動回路と、前記ラインセンサのセンサ出力を保持
する複数個のメモリ手段と、該メモリ手段の入出力を制
御するメモリ制御回路と、前記メモリ手段と出力端子と
の間に設けられた出力バッファ回路と、を同一基板に形
成し、前記メモリ手段に保持された前記センサ出力を所
望の順序で出力することを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067813A JPH01241289A (ja) | 1988-03-22 | 1988-03-22 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067813A JPH01241289A (ja) | 1988-03-22 | 1988-03-22 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241289A true JPH01241289A (ja) | 1989-09-26 |
Family
ID=13355761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63067813A Pending JPH01241289A (ja) | 1988-03-22 | 1988-03-22 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241289A (ja) |
-
1988
- 1988-03-22 JP JP63067813A patent/JPH01241289A/ja active Pending
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