JPH01270245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01270245A JPH01270245A JP63098711A JP9871188A JPH01270245A JP H01270245 A JPH01270245 A JP H01270245A JP 63098711 A JP63098711 A JP 63098711A JP 9871188 A JP9871188 A JP 9871188A JP H01270245 A JPH01270245 A JP H01270245A
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- JP
- Japan
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- adhesive sheet
- adhesive
- sheets
- wafer
- adhesive sheets
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- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000000853 adhesive Substances 0.000 claims abstract description 52
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- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 2
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Landscapes
- Dicing (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体ウェ
ハーを個々の素子に分離する、所謂ペレッタイズの方法
に関するものである。
ハーを個々の素子に分離する、所謂ペレッタイズの方法
に関するものである。
従来のベレッタイズは、第４図（ａ）〜（ｄ）に示すよ
うに、フラット・リング１に貼り付けた第１の粘着シー
ト２の表面に半導体ウェハー（以下、単にウェハーとの
み呼称）３を貼り付け（ａ図）、次に厚さ２０〜５０μ
ｍ程度のブレード４により、ウェハー３を第１の粘着シ
ート２に達する深さで基盤目状に切り込み５を入れて半
導体素子（以下、ペレットと呼称）３′としくｂ図）、
次に、第１の粘着シート２の裏面、即ち、ペレット３′
の貼り付けられた面とは対向する面に、第１の粘着シー
ト２よりも大きい第２の粘着シート６を貼り付け（０図
）、台７の上にセットさｈた拡大リング８上に上記シー
トを載せ、第２の粘着シート６の端部を拡大治具９で挟
んでこれを下に押し下げることにより第２の粘着シート
を拡大し、これに伴なって第１の拡大シート２を、ひい
てはペレット３′の相互間隔を拡げる方法（ｄ図）で行
なっていた。
うに、フラット・リング１に貼り付けた第１の粘着シー
ト２の表面に半導体ウェハー（以下、単にウェハーとの
み呼称）３を貼り付け（ａ図）、次に厚さ２０〜５０μ
ｍ程度のブレード４により、ウェハー３を第１の粘着シ
ート２に達する深さで基盤目状に切り込み５を入れて半
導体素子（以下、ペレットと呼称）３′としくｂ図）、
次に、第１の粘着シート２の裏面、即ち、ペレット３′
の貼り付けられた面とは対向する面に、第１の粘着シー
ト２よりも大きい第２の粘着シート６を貼り付け（０図
）、台７の上にセットさｈた拡大リング８上に上記シー
トを載せ、第２の粘着シート６の端部を拡大治具９で挟
んでこれを下に押し下げることにより第２の粘着シート
を拡大し、これに伴なって第１の拡大シート２を、ひい
てはペレット３′の相互間隔を拡げる方法（ｄ図）で行
なっていた。
ココで、ペレット３′の相互間隔を拡げるのは、第１及
び第２の粘着シートの裏側からニードルで突き上げてペ
レット３′をビック・アップする際に、隣接するペレッ
トがぶつかり合ったり、ピック・アップの治具が隣接の
ペレットに接触するなどして損傷を与えることを防ぐ為
に行なうものである。
び第２の粘着シートの裏側からニードルで突き上げてペ
レット３′をビック・アップする際に、隣接するペレッ
トがぶつかり合ったり、ピック・アップの治具が隣接の
ペレットに接触するなどして損傷を与えることを防ぐ為
に行なうものである。
上述した従来のベレッタイズの方法は、第２の粘着シー
トを拡げることにより間接的に第１の粘着シートを拡げ
るので、第２の粘着シートの周辺部が伸び易い一方で、
第１と第２の粘着シートが重なった部分は伸びにくく、
ペレット３′の相互間隔が十分には得られない欠点があ
った。特に、ペレットの寸法が１ ｍｍ前後の半導体素
子では、切り込みの数も増加し、最低限のペレット相互
間隔（０，４〜０．５ｍｍ）を得るには第１の粘着シー
トの拡大率を大きくしなければならない。その為には、
第２の粘着シートの拡大率をもっと大きくする必要があ
るが、その前に第２の粘着シートが破れてしまい、上記
の必要ペレット相互間隔が得られないことがあった。
トを拡げることにより間接的に第１の粘着シートを拡げ
るので、第２の粘着シートの周辺部が伸び易い一方で、
第１と第２の粘着シートが重なった部分は伸びにくく、
ペレット３′の相互間隔が十分には得られない欠点があ
った。特に、ペレットの寸法が１ ｍｍ前後の半導体素
子では、切り込みの数も増加し、最低限のペレット相互
間隔（０，４〜０．５ｍｍ）を得るには第１の粘着シー
トの拡大率を大きくしなければならない。その為には、
第２の粘着シートの拡大率をもっと大きくする必要があ
るが、その前に第２の粘着シートが破れてしまい、上記
の必要ペレット相互間隔が得られないことがあった。
上述した従来のペレッタイズ法に対し、第１と第２の粘
着シートが重なった部分をも効率的に拡大することがで
きるだけでなく、拡大率に方向性を持たせることができ
るという相違点を有する。
着シートが重なった部分をも効率的に拡大することがで
きるだけでなく、拡大率に方向性を持たせることができ
るという相違点を有する。
本発明のベレッタイズの方法は、第３の粘着シートの片
を少なくとも２枚第１及び第２の粘着シートの双方にま
たがって貼り付け、第２及び第３の粘着シートを拡大す
ることにより、第１の粘着シートを拡大する特徴を有し
ている。
を少なくとも２枚第１及び第２の粘着シートの双方にま
たがって貼り付け、第２及び第３の粘着シートを拡大す
ることにより、第１の粘着シートを拡大する特徴を有し
ている。
次に、本発明について図面を参照して説明する。
第１図には、リニア・センサーのベレッタイズに本発明
を適用した実施例を平面図（ａ図）と断面図（ｂ図）で
示した。リニア・センサーはフォト・ダイオードが一列
に１００〜１００００個並んだ光学センサーであり、ペ
レット寸法は１鵬×５〜１００ｍｍのかなりの長尺寸法
となる。このようなペレットの場合、（ａ）図に示した
ようにウェハー３の切り込み本数は、Ｘ方向は１００本
以上、Ｘ方向は３〜５本となる。このウェハーの切り込
み５を、最低限０．４〜０．５ｍの間隔に広げようとす
ると、当然Ｘ方向の拡大率を大きくしなければならない
。これを実現する為に、短冊状の第３の粘着シート１０
を４枚（ａ）図のように貼り付けると効果的である。即
ち、幅約２５ｍｍ、長さ約５０ｍｍの短冊状粘着シート
をＹ軸に寄せて、Ｙ軸及びＹ軸に関してほぼ対称に且つ
放射状に貼り付ける。
を適用した実施例を平面図（ａ図）と断面図（ｂ図）で
示した。リニア・センサーはフォト・ダイオードが一列
に１００〜１００００個並んだ光学センサーであり、ペ
レット寸法は１鵬×５〜１００ｍｍのかなりの長尺寸法
となる。このようなペレットの場合、（ａ）図に示した
ようにウェハー３の切り込み本数は、Ｘ方向は１００本
以上、Ｘ方向は３〜５本となる。このウェハーの切り込
み５を、最低限０．４〜０．５ｍの間隔に広げようとす
ると、当然Ｘ方向の拡大率を大きくしなければならない
。これを実現する為に、短冊状の第３の粘着シート１０
を４枚（ａ）図のように貼り付けると効果的である。即
ち、幅約２５ｍｍ、長さ約５０ｍｍの短冊状粘着シート
をＹ軸に寄せて、Ｙ軸及びＹ軸に関してほぼ対称に且つ
放射状に貼り付ける。
第１と第３の粘着シートの重なり幅は約１０ｍｍとし、
拡大治具による押さえは、第２及び第３の粘着シートの
重なり部となるようにする。これにより、第４図の方法
で拡大すると、第１の粘着シートの拡大はＸ方向よりも
Ｘ方向が大きくなり、第１図（ｃ）のように楕円形に拡
大される。
拡大治具による押さえは、第２及び第３の粘着シートの
重なり部となるようにする。これにより、第４図の方法
で拡大すると、第１の粘着シートの拡大はＸ方向よりも
Ｘ方向が大きくなり、第１図（ｃ）のように楕円形に拡
大される。
Ｘ方向、Ｘ方向の拡大比率は、第３の粘着シートの貼付
位置や枚数によって任意に変えることができる。
位置や枚数によって任意に変えることができる。
例えば、５０００〜１００００個のフォト・ダイオード
が一列に並んだリニア・センサーの場合は、そのペレッ
ト・サイズは０．５ｍｍＸ７０ｍｍ程度となり、第２図
に示すように、有効ペレットはウェハーの中央部−列し
か採れない。このような場合、図のＸ方向の拡大率を最
大限に取る必要があり、第３の粘着シート１０は、Ｘ方
向に２枚貼れば良い。勿論、シート１０の大きさは、第
１゜第２のシートの材質や厚さ、あるいはシートを拡大
する装置の特性に合わせて、色々に選ぶことができる。
が一列に並んだリニア・センサーの場合は、そのペレッ
ト・サイズは０．５ｍｍＸ７０ｍｍ程度となり、第２図
に示すように、有効ペレットはウェハーの中央部−列し
か採れない。このような場合、図のＸ方向の拡大率を最
大限に取る必要があり、第３の粘着シート１０は、Ｘ方
向に２枚貼れば良い。勿論、シート１０の大きさは、第
１゜第２のシートの材質や厚さ、あるいはシートを拡大
する装置の特性に合わせて、色々に選ぶことができる。
この場合も、第３のシート１０は第１のシート２の一部
に重なり、且つ第２のシートと第３のシートの重なり部
を拡大治具で押さえて拡大する必要があることは、言う
までもない。
に重なり、且つ第２のシートと第３のシートの重なり部
を拡大治具で押さえて拡大する必要があることは、言う
までもない。
また、Ｘ方向の拡大比率を高めたければ、第３図に示す
ように、第３の粘着シートをＹ軸に寄せて貼ればよい。
ように、第３の粘着シートをＹ軸に寄せて貼ればよい。
しかし、第３図の例ではペレットのＸ方向、Ｘ方向の寸
法比が前例の場合に比べてそれ程大きくはないので、第
３の粘着シートはＹ軸に対して開いた角度で貼れる。
法比が前例の場合に比べてそれ程大きくはないので、第
３の粘着シートはＹ軸に対して開いた角度で貼れる。
第３の粘着シートの形状は、短冊形に限らず、楕円形や
三角形など、拡大装置や第１．第２の粘着シートの伸び
率などの緒特性に合わせて、任意に選べることは言うま
でもない。
三角形など、拡大装置や第１．第２の粘着シートの伸び
率などの緒特性に合わせて、任意に選べることは言うま
でもない。
以上、詳細に説明したように、本発明によりウェハーの
Ｘ方向とＸ方向の拡大比率を任意に変えることができ、
エリアセンサーなどの縦横比が極端に大きいペレットに
対しても、必要なペレット間隔が得られる効果がある。
Ｘ方向とＸ方向の拡大比率を任意に変えることができ、
エリアセンサーなどの縦横比が極端に大きいペレットに
対しても、必要なペレット間隔が得られる効果がある。
４、図面の簡単な説明 ゛
の実施例を示す平面図、第４図は従来の製造方法を示す
断面図である。
断面図である。
１・・・・・・フラット・リング、２・・・・・・第１
の粘着シート、３・・・・・・半導体ウェハー、３′・
・・・・・半導体素子（ペレット）、４・・・・・・ブ
レード、５・・・・・・切り込み、６・・・・・・第２
の粘着シート、７・・・・・・台、８・・・・・・拡大
リング、９・・・・・・拡大治具、１゛０・・・・・・
第３の粘着シート。
の粘着シート、３・・・・・・半導体ウェハー、３′・
・・・・・半導体素子（ペレット）、４・・・・・・ブ
レード、５・・・・・・切り込み、６・・・・・・第２
の粘着シート、７・・・・・・台、８・・・・・・拡大
リング、９・・・・・・拡大治具、１゛０・・・・・・
第３の粘着シート。
代理人 弁理士 内 原 音
第１図
第１図 （Ｃ）
Claims (1)
- 半導体ウェハーの裏面に第１の粘着シートを貼り付け
、該半導体ウェハーを前記第１の粘着シートに達する深
さで碁板目状に切り込みを設け、更に前記第１の粘着シ
ートの前記半導体ウェハーと対する面に第１の粘着シー
トよりも大きい第２の粘着シートを貼り付け、該第２の
粘着シートを拡大することにより切り込みを入れた前記
半導体ウェハーの個片の相互位置を拡大する方法に於い
て、前記第１及び第２の粘着シートのみにまたがって、
双方の表面に第３の粘着シートの片を少なくとも２枚互
いに重ならないように貼り付け、前記第２、第３の粘着
シートを拡大することにより前記第１の粘着シートを拡
大することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9871188A JPH0666392B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9871188A JPH0666392B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01270245A true JPH01270245A (ja) | 1989-10-27 |
| JPH0666392B2 JPH0666392B2 (ja) | 1994-08-24 |
Family
ID=14227099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9871188A Expired - Lifetime JPH0666392B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666392B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329157A (en) * | 1992-07-17 | 1994-07-12 | Lsi Logic Corporation | Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| US5561086A (en) * | 1993-06-18 | 1996-10-01 | Lsi Logic Corporation | Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches |
| US5654582A (en) * | 1994-05-06 | 1997-08-05 | Texas Instruments Incorporated | Circuit wafer and TEG test pad electrode |
| JP2012129473A (ja) * | 2010-12-17 | 2012-07-05 | Sekisui Chem Co Ltd | ダイシング−ダイボンディングテープ |
-
1988
- 1988-04-20 JP JP9871188A patent/JPH0666392B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329157A (en) * | 1992-07-17 | 1994-07-12 | Lsi Logic Corporation | Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area |
| US5341024A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer, and increasing the ratio of I/O area to active area per die |
| US5340772A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| US5561086A (en) * | 1993-06-18 | 1996-10-01 | Lsi Logic Corporation | Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches |
| US5654582A (en) * | 1994-05-06 | 1997-08-05 | Texas Instruments Incorporated | Circuit wafer and TEG test pad electrode |
| JP2012129473A (ja) * | 2010-12-17 | 2012-07-05 | Sekisui Chem Co Ltd | ダイシング−ダイボンディングテープ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666392B2 (ja) | 1994-08-24 |
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