JPH01276770A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01276770A JPH01276770A JP63106190A JP10619088A JPH01276770A JP H01276770 A JPH01276770 A JP H01276770A JP 63106190 A JP63106190 A JP 63106190A JP 10619088 A JP10619088 A JP 10619088A JP H01276770 A JPH01276770 A JP H01276770A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧電力用ＭＯ３ＦＥＴや伝導度変調型Ｍ
Ｏ３ＦＥＴのようにスイッチングを制御するゲート電極
への入力のために接続が同一半導体基板上のゲートパッ
ド部を通じて行われる半導体装置に関する。
Ｏ３ＦＥＴのようにスイッチングを制御するゲート電極
への入力のために接続が同一半導体基板上のゲートパッ
ド部を通じて行われる半導体装置に関する。
電力用ＭＯ３ＦＥＴ伝導度変調型ＭＯ３ＦＥＴのように
半導体基板上の広い部分にわたってゲート電極が設けら
れる半導体装置においては、ゲート電極への人力のため
の外部との接続導線を同一半導体基板上のゲート電極の
延長部に形成されるゲートパッド部へ接続する。第２図
はそのようなゲートパッド部とＭＯＳＦＥＴの活性領域
との境界部を示す、ＭＯＳＦＥＴは、Ｎ形基板１の表面
層に形成されたＰ形チャネル層２にさらに高不純物濃度
のＮ０ソ一ス層３を形成し、ソース層３ど基板本来のＮ
ベースＩｌｌとの間のチャネル層２のチャネル形成領域
２１の上に、ゲート酸化膜４を介して多結晶シリコンゲ
ート５を設けることにより構成される。多結晶シリコン
ゲート５への信号の入力によりスイッチングされる主電
流は、チャネル７１２にチャネル形成領域２１以外の部
分で重なるＰ０ウェルＪＩ６とソース層３とに接触する
エミッタ電極７とＮ形基板１の他面側にＮ″ｒＭ８を介
して接触するコレクタ電極９との間に流れる。伝導度変
調型ＭＯＳ Ｆ ＥＴの場合は、Ｎ０層８の下に２１層
を設けてエミンタ電８ｉ７からｎチャネルを経て注入さ
れる電子に呼応してコレクタ電極側から正孔が注入され
るようにし、Ｎ−ベース層１が伝導度変調を起こすよう
にする。ゲートパッド部３０は、このようなＭＯＳ Ｆ
ＥＴ活性領域２０に隣接して図の右側に酸化膜４の上
のゲート５の延長部５１に絶縁膜１０の開口部で接触す
る金属ゲート１！極１１として設けられ、ゲート端子１
２と導線１３で接続される。
半導体基板上の広い部分にわたってゲート電極が設けら
れる半導体装置においては、ゲート電極への人力のため
の外部との接続導線を同一半導体基板上のゲート電極の
延長部に形成されるゲートパッド部へ接続する。第２図
はそのようなゲートパッド部とＭＯＳＦＥＴの活性領域
との境界部を示す、ＭＯＳＦＥＴは、Ｎ形基板１の表面
層に形成されたＰ形チャネル層２にさらに高不純物濃度
のＮ０ソ一ス層３を形成し、ソース層３ど基板本来のＮ
ベースＩｌｌとの間のチャネル層２のチャネル形成領域
２１の上に、ゲート酸化膜４を介して多結晶シリコンゲ
ート５を設けることにより構成される。多結晶シリコン
ゲート５への信号の入力によりスイッチングされる主電
流は、チャネル７１２にチャネル形成領域２１以外の部
分で重なるＰ０ウェルＪＩ６とソース層３とに接触する
エミッタ電極７とＮ形基板１の他面側にＮ″ｒＭ８を介
して接触するコレクタ電極９との間に流れる。伝導度変
調型ＭＯＳ Ｆ ＥＴの場合は、Ｎ０層８の下に２１層
を設けてエミンタ電８ｉ７からｎチャネルを経て注入さ
れる電子に呼応してコレクタ電極側から正孔が注入され
るようにし、Ｎ−ベース層１が伝導度変調を起こすよう
にする。ゲートパッド部３０は、このようなＭＯＳ Ｆ
ＥＴ活性領域２０に隣接して図の右側に酸化膜４の上
のゲート５の延長部５１に絶縁膜１０の開口部で接触す
る金属ゲート１！極１１として設けられ、ゲート端子１
２と導線１３で接続される。
このような縦型の電力用ＭＯＳ Ｆ ＥＴあるいは伝導
度変調型ＭＯ３ＦＥＴではゲートパッド部３０の直下ま
でＰ゛ウエルＮ６延長されている。Ｅ電極７に高電圧を
印加したときは、Ｎ−ベース層１に空乏層が広がり耐圧
をもつ、ウェルＮ６のゲートパッド部直下までの延長は
、この空乏層をゲートパッド部直下にまで一様に広げる
ためである。
度変調型ＭＯ３ＦＥＴではゲートパッド部３０の直下ま
でＰ゛ウエルＮ６延長されている。Ｅ電極７に高電圧を
印加したときは、Ｎ−ベース層１に空乏層が広がり耐圧
をもつ、ウェルＮ６のゲートパッド部直下までの延長は
、この空乏層をゲートパッド部直下にまで一様に広げる
ためである。
一方導通時の主電流はチャネル２１を通ってエミッタ電
極７の接触部７１へと流れる。伝導度変調型ＭＯ５ＦＥ
Ｔの場合には、この電流の他に、２層２やＰ°ウェル層
６への正孔が流れ、これも接触部７１へ集められる。一
方、上記のように高圧印加時には、ゲートパッド部３０
直下のＰ″Ｎ６とＮ−ベースＮ１の間に広がった空乏層
はコンデンサ （容！！１）とみなされ、このコンデン
サを充電するためにＰ″ＪｉＳ内を電流が流れる。この
電流もやはり接触部７１へ流れこむ、すなわち、エミッ
タ電極７の接触部７１へは、導通時には主電流が流れ、
オフ状態で高圧印加時には充電電流が流れる。
極７の接触部７１へと流れる。伝導度変調型ＭＯ５ＦＥ
Ｔの場合には、この電流の他に、２層２やＰ°ウェル層
６への正孔が流れ、これも接触部７１へ集められる。一
方、上記のように高圧印加時には、ゲートパッド部３０
直下のＰ″Ｎ６とＮ−ベースＮ１の間に広がった空乏層
はコンデンサ （容！！１）とみなされ、このコンデン
サを充電するためにＰ″ＪｉＳ内を電流が流れる。この
電流もやはり接触部７１へ流れこむ、すなわち、エミッ
タ電極７の接触部７１へは、導通時には主電流が流れ、
オフ状態で高圧印加時には充電電流が流れる。
以上は半導体装置の通常動作の場合である。しかしなが
ら、半導体装置の負荷側の回路が破壊して短絡すると、
オン状態でありながらｉｔ源電電圧直接印加される場合
が生じうる。このような場合も外部回路によって半導体
装置がオフされるまで、半導体装置が破壊せず、正常に
動作しなければならない、この耐量のことを、短絡時の
耐量ということで短絡耐量とよぶ、この耐量は、当然印
加電圧が大きくなればきびしくなる。
ら、半導体装置の負荷側の回路が破壊して短絡すると、
オン状態でありながらｉｔ源電電圧直接印加される場合
が生じうる。このような場合も外部回路によって半導体
装置がオフされるまで、半導体装置が破壊せず、正常に
動作しなければならない、この耐量のことを、短絡時の
耐量ということで短絡耐量とよぶ、この耐量は、当然印
加電圧が大きくなればきびしくなる。
短絡時の半導体装置の破壊場所を調べると、主として二
つの個所で破壊が起きることがわかった。
つの個所で破壊が起きることがわかった。
一つは、エミッタ電極７とエミッタ端子１４との間の導
線Ｉ５のボンディング個所の直下である。これはボンデ
ィング個所へと主電流が流れるため、その直下で他より
温度が上昇するためである。この破壊を防ぐためには、
ボンディングのための導線１５を太くする。導線１５の
数を多くする。ｉｔ極金金属７厚くすることなどにより
対策ができる。他の一つはゲートパッド部３０とＭＯ３
ＦＥＴ部２０との境界部である。この個所の破壊は、短
絡時にはオン状態でさらに電圧も印加されることから、
主電流の他に充電電流も加わり、この電流が近接するエ
ミッタ電極７の接触部７１へとすべて流れて電流集中が
起こることによる。
線Ｉ５のボンディング個所の直下である。これはボンデ
ィング個所へと主電流が流れるため、その直下で他より
温度が上昇するためである。この破壊を防ぐためには、
ボンディングのための導線１５を太くする。導線１５の
数を多くする。ｉｔ極金金属７厚くすることなどにより
対策ができる。他の一つはゲートパッド部３０とＭＯ３
ＦＥＴ部２０との境界部である。この個所の破壊は、短
絡時にはオン状態でさらに電圧も印加されることから、
主電流の他に充電電流も加わり、この電流が近接するエ
ミッタ電極７の接触部７１へとすべて流れて電流集中が
起こることによる。
本発明の課題は、このような負荷側回路短絡時にゲート
パッド部とＭＯ５ＦＥＴ活性領域の境界での電′ｆＬ集
中による破壊を防止し、高圧印加時の短絡耐量の大きい
半導体装置を提供することにある。
パッド部とＭＯ５ＦＥＴ活性領域の境界での電′ｆＬ集
中による破壊を防止し、高圧印加時の短絡耐量の大きい
半導体装置を提供することにある。
上記の課題の解決のために、本発明は、半導体基板の第
一導電形のベース層の一方の表面層に第二導電形のチャ
ネル層を有し、そのチャネル層は表面層に縁部との間に
チャネル形成領域をはさむ第一導電形のソース層を有し
、チャネル形成領域の上には酸化膜を介してゲートが設
けられ、ソース層にチャネル形成領域より遠い側で接触
する主電極がチャネル層に隣接する高不純物濃度の第二
導電形のウェル層にも接触してなるＭＯＳＦＥＴの活性
領域に隣接して一面がゲートの延長部に接触し他面がゲ
ート端子と接続されるゲートパッドを同一半導体基板上
に備えた半導体装置において、ゲートパッド下の第二導
電形のウェル層には主電極と別個の補助電極が接触し、
その補助電極は主電極と半導体基板面と絶縁層を介した
個所で接続されるものとする。
一導電形のベース層の一方の表面層に第二導電形のチャ
ネル層を有し、そのチャネル層は表面層に縁部との間に
チャネル形成領域をはさむ第一導電形のソース層を有し
、チャネル形成領域の上には酸化膜を介してゲートが設
けられ、ソース層にチャネル形成領域より遠い側で接触
する主電極がチャネル層に隣接する高不純物濃度の第二
導電形のウェル層にも接触してなるＭＯＳＦＥＴの活性
領域に隣接して一面がゲートの延長部に接触し他面がゲ
ート端子と接続されるゲートパッドを同一半導体基板上
に備えた半導体装置において、ゲートパッド下の第二導
電形のウェル層には主電極と別個の補助電極が接触し、
その補助電極は主電極と半導体基板面と絶縁層を介した
個所で接続されるものとする。
ゲートパッド部下のウェル層には補助電極が設けられて
いるので、第二導電形のウェル層と第一導電形のベース
層との間のＰＮ接合より広がる空乏層が形成するコンデ
ンサに短絡時に印加される電圧によって充電される電荷
による充電電流は補助電極を通じて流れ、主電流と分離
されて電流集中ガ避けられ、短絡耐量が増大する。この
作用は伝導度変調型ＭＯ３ＦＥＴでも同様である。
いるので、第二導電形のウェル層と第一導電形のベース
層との間のＰＮ接合より広がる空乏層が形成するコンデ
ンサに短絡時に印加される電圧によって充電される電荷
による充電電流は補助電極を通じて流れ、主電流と分離
されて電流集中ガ避けられ、短絡耐量が増大する。この
作用は伝導度変調型ＭＯ３ＦＥＴでも同様である。
第１図は本発明の一実施例のゲートパッド部とＭＯＳＦ
ＥＴの活性領域との境界部を示し、第２図と共通の部分
には同一の符号が付されている。
ＥＴの活性領域との境界部を示し、第２図と共通の部分
には同一の符号が付されている。
第２図と比較すれば明らかなようにエミ、り電極７に接
続されるＰ゛ウエル層６ゲートパッド部３０の下では分
割されてＰ゛ウェル層６１が形成されている。エミッタ
電極７は、活性領域２０のＰ１ウェル６とは接触部７１
で接触し、ゲートパッド部の下の分割ウェル層６１には
別個にｍ縁膜１０の開口部に設けられた補助接触部７２
で接触する。従ってゲートパッド部の下のＰ゛ウェル層
６１を通る充電電流はすべて接触部７２を通じてエミッ
タ電極７へ流れるため、接触部７１へ流れこむことはな
い、Ｐ０ウェル７１６を分割しないで接触部７２を別個
に設けることによっても充電電流の主電流との合流はか
なり避けられる。しかし、図示の実施例のようにウェル
層を分割することにより電流集中の防止効果は高い、Ｐ
０層６．６１の間隙はせまいのでＮ−ベース層１に広が
る空乏層は連続して耐圧に対する効果は変わらない、な
お、分割ウェル層６１に接触する補助電極を別個に設け
て、エミッタ電極７と基板と絶縁された個所で接続して
もよい。
続されるＰ゛ウエル層６ゲートパッド部３０の下では分
割されてＰ゛ウェル層６１が形成されている。エミッタ
電極７は、活性領域２０のＰ１ウェル６とは接触部７１
で接触し、ゲートパッド部の下の分割ウェル層６１には
別個にｍ縁膜１０の開口部に設けられた補助接触部７２
で接触する。従ってゲートパッド部の下のＰ゛ウェル層
６１を通る充電電流はすべて接触部７２を通じてエミッ
タ電極７へ流れるため、接触部７１へ流れこむことはな
い、Ｐ０ウェル７１６を分割しないで接触部７２を別個
に設けることによっても充電電流の主電流との合流はか
なり避けられる。しかし、図示の実施例のようにウェル
層を分割することにより電流集中の防止効果は高い、Ｐ
０層６．６１の間隙はせまいのでＮ−ベース層１に広が
る空乏層は連続して耐圧に対する効果は変わらない、な
お、分割ウェル層６１に接触する補助電極を別個に設け
て、エミッタ電極７と基板と絶縁された個所で接続して
もよい。
本発明によれば、ＭＯＳ Ｆ ＥＴ活性領域のチャネル
層に隣接して設けられるウェル層のゲートパッド部の下
の部分に主電極を別個に接触させることにより、主電極
への電圧印加の際にウェル層の下に広がる空乏層によっ
て生ずる充電電流の短絡時の主電流との合流による電流
集中が緩和され、短絡耐量の向上した破壊しに（い半導
体装置が得られる。
層に隣接して設けられるウェル層のゲートパッド部の下
の部分に主電極を別個に接触させることにより、主電極
への電圧印加の際にウェル層の下に広がる空乏層によっ
て生ずる充電電流の短絡時の主電流との合流による電流
集中が緩和され、短絡耐量の向上した破壊しに（い半導
体装置が得られる。
第１図は本発明の一実施例の電力用ＭＯ３ＦＥＴの活性
領域とゲートパッド部との境界部の断面図、第２図は従
来の電力用ＭＯＳＦＥＴの第１図に対応する部分の断面
図である。 １：Ｎ形半導体基板（ベースＭ）、２：Ｐ形チャネル層
、２１：チャネル形成領域、３：Ｎ′″ソース層、４：
ゲート酸化膜、５：多結晶Ｓｉゲート、５１：ゲート延
長部、ａ、ｓｔ：ｐ”ウェル層、７：エミッタ電極、７
１．７２：接触部、１１：ゲート電極、２０：ＭＯ３Ｆ
ＥＴ活性領域、３０：ゲートパッド部。
領域とゲートパッド部との境界部の断面図、第２図は従
来の電力用ＭＯＳＦＥＴの第１図に対応する部分の断面
図である。 １：Ｎ形半導体基板（ベースＭ）、２：Ｐ形チャネル層
、２１：チャネル形成領域、３：Ｎ′″ソース層、４：
ゲート酸化膜、５：多結晶Ｓｉゲート、５１：ゲート延
長部、ａ、ｓｔ：ｐ”ウェル層、７：エミッタ電極、７
１．７２：接触部、１１：ゲート電極、２０：ＭＯ３Ｆ
ＥＴ活性領域、３０：ゲートパッド部。
Claims (1)
- １）半導体基板の第一導電形のベース層の一方の表面層
に第二導電形のチャネル層を有し、該チャネル層は表面
層に縁部との間にチャネル形成領域をはさむ第一導電形
のソース層を有し、該チャネル形成領域の上には酸化膜
を介してゲートが設けられ、前記ソース層にチャネル形
成領域より遠い側で接触する主電極がチャネル層に隣接
する高不純物濃度の第二導電形のウェル層にも接触して
なるＭＯＳＦＥＴの活性領域に隣接して一面が前記ゲー
トの延長部に接触し、他面がゲート端子に接続されるゲ
ートパッドを同一半導体基板上に備えたものにおいて、
ゲートパッド下の第二導電形のウェル層には主電極と別
個の補助電極が接触し、該補助電極は主電極と半導体基
板面と絶縁層を介した個所で接続されたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106190A JP2785271B2 (ja) | 1988-04-28 | 1988-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106190A JP2785271B2 (ja) | 1988-04-28 | 1988-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276770A true JPH01276770A (ja) | 1989-11-07 |
| JP2785271B2 JP2785271B2 (ja) | 1998-08-13 |
Family
ID=14427275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106190A Expired - Fee Related JP2785271B2 (ja) | 1988-04-28 | 1988-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785271B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| WO2012001837A1 (ja) * | 2010-06-30 | 2012-01-05 | 三菱電機株式会社 | 電力用半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184865A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置 |
| JPS61102068A (ja) * | 1984-10-23 | 1986-05-20 | ア−ルシ−エ− コ−ポレ−ション | 縦型２重拡散ｍｏｓ装置 |
-
1988
- 1988-04-28 JP JP63106190A patent/JP2785271B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184865A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置 |
| JPS61102068A (ja) * | 1984-10-23 | 1986-05-20 | ア−ルシ−エ− コ−ポレ−ション | 縦型２重拡散ｍｏｓ装置 |
Cited By (7)
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| US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| US9006819B2 (en) | 2010-04-06 | 2015-04-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing same |
| WO2012001837A1 (ja) * | 2010-06-30 | 2012-01-05 | 三菱電機株式会社 | 電力用半導体装置 |
| JP5692227B2 (ja) * | 2010-06-30 | 2015-04-01 | 三菱電機株式会社 | 電力用半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785271B2 (ja) | 1998-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |