JPH01311354A - データ受渡装置 - Google Patents
データ受渡装置Info
- Publication number
- JPH01311354A JPH01311354A JP14270588A JP14270588A JPH01311354A JP H01311354 A JPH01311354 A JP H01311354A JP 14270588 A JP14270588 A JP 14270588A JP 14270588 A JP14270588 A JP 14270588A JP H01311354 A JPH01311354 A JP H01311354A
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- JP
- Japan
- Prior art keywords
- interrupt
- local
- main
- data
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多機能のＰＯ３端末等を多数台接続したシス
テム機器におけるデータ受渡装置に関するものである。
テム機器におけるデータ受渡装置に関するものである。
従来の技術
一般に、ワークステーション、パソコン、Ｐ○Ｓ端末等
の電子機器装置をシステム化したものにおいて、Ｉ１０
拡張又はオプション追加でシステムを拡張している傾向
にある。その中で、ローカル側からメイン側への多重割
込の判定は、Ｉ１０リードによるビット対応の割込セン
スの仕方が一般的である。
の電子機器装置をシステム化したものにおいて、Ｉ１０
拡張又はオプション追加でシステムを拡張している傾向
にある。その中で、ローカル側からメイン側への多重割
込の判定は、Ｉ１０リードによるビット対応の割込セン
スの仕方が一般的である。
たとえば、第４図に示すように、ローカル側からの割込
発生信号端子１がセット端子に接続された複数個のフリ
ップフロップ２が設けられ、このフリップフロップ２は
インバータ３を介してメイン側への割込信号４を発生す
るように設けられている。そして、前記フリップフロッ
プ２には、リセット信号とメイン側からの割込解除信号
５とがゲート６を介して接続されている。また、ローカ
ル側からの割込発生信号端子１が接続されたステータス
センス７が設けられ、このステータスセンス７は多重割
込ステータスビット８の各端子を有する。
発生信号端子１がセット端子に接続された複数個のフリ
ップフロップ２が設けられ、このフリップフロップ２は
インバータ３を介してメイン側への割込信号４を発生す
るように設けられている。そして、前記フリップフロッ
プ２には、リセット信号とメイン側からの割込解除信号
５とがゲート６を介して接続されている。また、ローカ
ル側からの割込発生信号端子１が接続されたステータス
センス７が設けられ、このステータスセンス７は多重割
込ステータスビット８の各端子を有する。
このような回路において、ローカル側からのいずれかの
割込発生信号端子１が発生すると、それに対応したフリ
ップフロップ２がセットされ、メイン側への割込信号４
を発生する。
割込発生信号端子１が発生すると、それに対応したフリ
ップフロップ２がセットされ、メイン側への割込信号４
を発生する。
この割込信号４を受けると、メイン側はどのローカルで
あるかをステータスセンス７の多重割込ステータスビッ
ト８により判定する。そして、メインとローカルとの共
通のメモリがあり、そのメモリのアドレスを見る。これ
により、起動したローカルとメインとの間でデータのや
りとりが行なわれる。
あるかをステータスセンス７の多重割込ステータスビッ
ト８により判定する。そして、メインとローカルとの共
通のメモリがあり、そのメモリのアドレスを見る。これ
により、起動したローカルとメインとの間でデータのや
りとりが行なわれる。
発明が解決しようとする問題点
従来の回路においては、メインとローカルとの間でデー
タ交信がなされるまでに、 ■、コロ−ル側がフリップフロップをセットすること。
タ交信がなされるまでに、 ■、コロ−ル側がフリップフロップをセットすること。
■、メイン側がどのローカルであるかを判定すること。
と云う２ステツプを要する。そのため、メイン側とロー
カル側とのハンドシェイクが複雑であり、時間も長くか
かり、効率的ではない。
カル側とのハンドシェイクが複雑であり、時間も長くか
かり、効率的ではない。
問題点を解決するための手段
ローカルまたはメインからの割込データが書き込まれる
割込データ記憶領域を共通メモリに設定し、この割込デ
ータ記憶領域に記憶された割込データに基づきローカル
からメインへ又はメインからローカルへのデータの交信
を行なうようにした。
割込データ記憶領域を共通メモリに設定し、この割込デ
ータ記憶領域に記憶された割込データに基づきローカル
からメインへ又はメインからローカルへのデータの交信
を行なうようにした。
作用
共通メモリの割込データ領域に割込データを書き込むこ
とにより、ローカルまたはメインからの割込動作が起動
したときに、その動作指定の内容をすぐに読み取ること
ができ、これにより、割込センスと同時にどのローカル
でなにを行ないたいかが一発で判定でき、メイン側とロ
ーカル側とのハンドシェイクが簡単であり、システム機
器における機能増設が簡単にできる。
とにより、ローカルまたはメインからの割込動作が起動
したときに、その動作指定の内容をすぐに読み取ること
ができ、これにより、割込センスと同時にどのローカル
でなにを行ないたいかが一発で判定でき、メイン側とロ
ーカル側とのハンドシェイクが簡単であり、システム機
器における機能増設が簡単にできる。
実施例
本発明の一実施例を第１図乃至第３図に基づいて説明す
る。まず、ローカル側アドレスバス９とメイン側アドレ
スバス１０とがセレクタ１１にそれぞれ接続されており
、これらのセレクタ１１は共通メモリ１２に接続されて
いる。この共通メモリ１２は、データバス１３を介して
メイン及びローカルが接続されているパストランシーバ
１４に接続されている。また、メイン側及びローカル側
のチップセレクト信号１５がゲート１６を介して共通メ
モリ１２に接続されている。さらに、メモリライト信号
１７がゲート１８を介して前記共通メモリ１２に接続さ
れている。
る。まず、ローカル側アドレスバス９とメイン側アドレ
スバス１０とがセレクタ１１にそれぞれ接続されており
、これらのセレクタ１１は共通メモリ１２に接続されて
いる。この共通メモリ１２は、データバス１３を介して
メイン及びローカルが接続されているパストランシーバ
１４に接続されている。また、メイン側及びローカル側
のチップセレクト信号１５がゲート１６を介して共通メ
モリ１２に接続されている。さらに、メモリライト信号
１７がゲート１８を介して前記共通メモリ１２に接続さ
れている。
なお、第１図において、Ｍａｉｎ ５ＥＬ１と表示され
ている信号は、メイン側が共通メモリ１２をアクセスし
ているときに発生するイネーブル信号である。
ている信号は、メイン側が共通メモリ１２をアクセスし
ているときに発生するイネーブル信号である。
ついで、前記共通メモリ１２は、第２図に示すように、
８ビツトデータによるものであり、ローカル側アドレス
とメイン側アドレスとがあり、その一部には、割込デー
タが書き込まれる固定アドレス、すなわち、８ビツトデ
ータによる割込データ記憶領域１９が設けられている。
８ビツトデータによるものであり、ローカル側アドレス
とメイン側アドレスとがあり、その一部には、割込デー
タが書き込まれる固定アドレス、すなわち、８ビツトデ
ータによる割込データ記憶領域１９が設けられている。
さらに、第３図に示すものは、割込発生回路であり、メ
モリリードとローカル側からの割込信号とが入力される
ゲート２０、メモリリードとメイン側からの割込信号と
が入力されるゲート２１と、前記ゲート２０の出力側と
リセット信号とが入力されるゲート２２と、前記ゲート
２１の出力側とリセット信号とが入力されるゲート２３
とが設けられ、前記ゲート２２は割込手段としてのフリ
ップフロップ２４のリセット端子に接続され、前記ゲー
ト２３は割込手段としてのフリップフロップ２５のリセ
ット端子に接続されている。
モリリードとローカル側からの割込信号とが入力される
ゲート２０、メモリリードとメイン側からの割込信号と
が入力されるゲート２１と、前記ゲート２０の出力側と
リセット信号とが入力されるゲート２２と、前記ゲート
２１の出力側とリセット信号とが入力されるゲート２３
とが設けられ、前記ゲート２２は割込手段としてのフリ
ップフロップ２４のリセット端子に接続され、前記ゲー
ト２３は割込手段としてのフリップフロップ２５のリセ
ット端子に接続されている。
ついで、前記フリップフロップ２４のセット端子にはメ
モリライトとメイン側の割込信号とが入力されるゲート
２６が接続され、オープンコレクタ２７を介してローカ
ルに接続されている。また、前記フリップフロップ２５
のセット端子にはメモリライトとローカル側の割込信号
とが入力されるゲート２８が接続され、オープンコレク
タ２９を介してメインに接続されている。
モリライトとメイン側の割込信号とが入力されるゲート
２６が接続され、オープンコレクタ２７を介してローカ
ルに接続されている。また、前記フリップフロップ２５
のセット端子にはメモリライトとローカル側の割込信号
とが入力されるゲート２８が接続され、オープンコレク
タ２９を介してメインに接続されている。
このような構成において、例えば、ローカル側が割込を
かけたとすると、ゲート２８からの信号でフリップフロ
ップ２５がセットされ、オープンコレクタ２９を介して
メイン側に割込がかけられる。共通メモリ１２の割込デ
ータ記憶領域１９に割込データが書き込まれる。
かけたとすると、ゲート２８からの信号でフリップフロ
ップ２５がセットされ、オープンコレクタ２９を介して
メイン側に割込がかけられる。共通メモリ１２の割込デ
ータ記憶領域１９に割込データが書き込まれる。
これにより、メイン側では、共通メモリ１２の割込デー
タ記憶領域１９を読取り、なにを行ないたいのかを判定
する。この割込データ記憶領域１９においては、８ビツ
トデータであるので、最大限２５６通りの動作指令が可
能である。
タ記憶領域１９を読取り、なにを行ないたいのかを判定
する。この割込データ記憶領域１９においては、８ビツ
トデータであるので、最大限２５６通りの動作指令が可
能である。
その後に、メイン側からの信号により、ゲート２１から
リセット信号が発生し、フリップフロップ２５はリセッ
トされる。
リセット信号が発生し、フリップフロップ２５はリセッ
トされる。
このような動作は、メイン側から割込がかけら −れた
時には、ゲート２６からの信号でフリップフロップ２４
がセットされ、同様にローカル側とのデータ交信がなさ
れる。
時には、ゲート２６からの信号でフリップフロップ２４
がセットされ、同様にローカル側とのデータ交信がなさ
れる。
このように動作する結果、割込センスと同時にどのロー
カルでなにを行ないたいかが一発で判定できるので、シ
ステム機器における機能増設が簡単であり、データ交信
のための時間も短縮することができる。
カルでなにを行ないたいかが一発で判定できるので、シ
ステム機器における機能増設が簡単であり、データ交信
のための時間も短縮することができる。
発明の効果
本発明は上述のように、ローカルまたはメインからの割
込データが書き込まれる割込データ記憶領域を共通メモ
リに設定し、この割込データ記憶領域に記憶された割込
データに基づきローカルからメインへ又はメインからロ
ーカルへのデータの交信を行なうようにしたので、共通
メモリの割込データ領域に割込データを書き込むことに
より、ローカルまたはメインからの割込動作が起動した
ときに、その動作指定の内容をすぐに読み取ることがで
き、これにより、割込センスと同時にどのローカルでな
にを行ないたいかが一発で判定でき、メイン側とローカ
ル側とのハンドシェイクが簡単であり、システム機器に
おける機能増設が簡単にできる等の効果を有する。
込データが書き込まれる割込データ記憶領域を共通メモ
リに設定し、この割込データ記憶領域に記憶された割込
データに基づきローカルからメインへ又はメインからロ
ーカルへのデータの交信を行なうようにしたので、共通
メモリの割込データ領域に割込データを書き込むことに
より、ローカルまたはメインからの割込動作が起動した
ときに、その動作指定の内容をすぐに読み取ることがで
き、これにより、割込センスと同時にどのローカルでな
にを行ないたいかが一発で判定でき、メイン側とローカ
ル側とのハンドシェイクが簡単であり、システム機器に
おける機能増設が簡単にできる等の効果を有する。
第１図は本発明の一実施例を示すブロック図、第２図は
共通メモリのメモリマツプ、第３図は割込回路のブロッ
ク図、第４図は従来の一例を示すブロック図である。 １２・・・共通メモリ、１９・・・割込データ記憶領域
手続補正書（出射 昭和６３年１０月 ４日
共通メモリのメモリマツプ、第３図は割込回路のブロッ
ク図、第４図は従来の一例を示すブロック図である。 １２・・・共通メモリ、１９・・・割込データ記憶領域
手続補正書（出射 昭和６３年１０月 ４日
Claims (1)
- ローカルまたはメインからの割込データが書き込まれる
割込データ記憶領域を共通メモリに設定し、この割込デ
ータ記憶領域に記憶された割込データに基づきローカル
からメインへ又はメインからローカルへのデータの交信
を行なうようにしたことを特徴とするデータ受渡装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14270588A JPH01311354A (ja) | 1988-06-09 | 1988-06-09 | データ受渡装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14270588A JPH01311354A (ja) | 1988-06-09 | 1988-06-09 | データ受渡装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311354A true JPH01311354A (ja) | 1989-12-15 |
Family
ID=15321647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14270588A Pending JPH01311354A (ja) | 1988-06-09 | 1988-06-09 | データ受渡装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311354A (ja) |
-
1988
- 1988-06-09 JP JP14270588A patent/JPH01311354A/ja active Pending
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