JPH02106006A - 積層型インダクター - Google Patents
積層型インダクターInfo
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- JPH02106006A JPH02106006A JP26020988A JP26020988A JPH02106006A JP H02106006 A JPH02106006 A JP H02106006A JP 26020988 A JP26020988 A JP 26020988A JP 26020988 A JP26020988 A JP 26020988A JP H02106006 A JPH02106006 A JP H02106006A
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- Japan
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- ferrite sheet
- ferrite
- sheet
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- 229910000859 α-Fe Inorganic materials 0.000 claims abstract description 57
- 239000004020 conductor Substances 0.000 claims abstract description 38
- 238000000605 extraction Methods 0.000 claims description 2
- 230000004907 flux Effects 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 1
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- 239000002002 slurry Substances 0.000 description 1
Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、高周波回路において、雑音防止用に使用さ
れる小型の積層インダクターに関するものである。
れる小型の積層インダクターに関するものである。
〈従来の技術〉
近年、高周波回路において、雑音防止に関する規制は強
く、このため雑音防止用としてインダクタンス素子がク
ローズアップされ、小型の積層インダクターが雑音防止
の分野で使用されている。
く、このため雑音防止用としてインダクタンス素子がク
ローズアップされ、小型の積層インダクターが雑音防止
の分野で使用されている。
第8図と第9図は従来の小型積層インダクターの構造を
示しており、同図において、1はフェライトシート2の
表面に導体ペーストを用いて導電部3と外部引出し電極
4.5からなる導体パターン6を設けて形成した印刷シ
ートである。
示しており、同図において、1はフェライトシート2の
表面に導体ペーストを用いて導電部3と外部引出し電極
4.5からなる導体パターン6を設けて形成した印刷シ
ートである。
上記印刷シート1の上下両面に何も印刷していない複数
枚のフェライトシート7.7′を各々積み重ねて平面加
圧することにより積層体とし、この積層体を適当な温度
で焼成して一体焼成品とした後バレル研磨を施し、積層
体の両端部に外部引出し電極4.5と導通する外部電極
8.9を塗布焼付けした構造になっている。
枚のフェライトシート7.7′を各々積み重ねて平面加
圧することにより積層体とし、この積層体を適当な温度
で焼成して一体焼成品とした後バレル研磨を施し、積層
体の両端部に外部引出し電極4.5と導通する外部電極
8.9を塗布焼付けした構造になっている。
〈発明が解決しようとする課題〉
ところで、上記のような構造の積層型インダクターは、
印刷シート1の表面に導電部3が直線的に設けられてい
るため、全体の形状が小さいことによって導電部長さが
短(、必要なインダクタンス値が得られないという問題
がある。
印刷シート1の表面に導電部3が直線的に設けられてい
るため、全体の形状が小さいことによって導電部長さが
短(、必要なインダクタンス値が得られないという問題
がある。
この発明の課題は、上記のような問題点を解決するため
、小型で大きいインダクタンス値が得られる積層インダ
クターを提供することにある。
、小型で大きいインダクタンス値が得られる積層インダ
クターを提供することにある。
く課題を解決するための手段〉
上記のような課題を解決するため、この発明は、少なく
とも三枚のフェライトシートをその層間にコイル構成用
導体パターンと両端部に引出し用導体パターンとを介在
して積層し、積層体の両端部に引出し用導体パターンと
接続した外部電極を設けた積層型インダクターであり、
中間のフェライトシートに各コイル構成用導体パターン
を接続してコイルを形成し、この中間フェライトシート
が中心磁路となるよう構成し、前記コイル構成用導体パ
ターンの両端部で引出し用導体パターンとの間に、コイ
ル断面積と同じか、それ以上の面積を持つ磁路接続部を
設けた構成としたものである。
とも三枚のフェライトシートをその層間にコイル構成用
導体パターンと両端部に引出し用導体パターンとを介在
して積層し、積層体の両端部に引出し用導体パターンと
接続した外部電極を設けた積層型インダクターであり、
中間のフェライトシートに各コイル構成用導体パターン
を接続してコイルを形成し、この中間フェライトシート
が中心磁路となるよう構成し、前記コイル構成用導体パ
ターンの両端部で引出し用導体パターンとの間に、コイ
ル断面積と同じか、それ以上の面積を持つ磁路接続部を
設けた構成としたものである。
く作用〉
フェライトシートの積層間に設けたコイル構成用導体を
中間フェライトシートのスルーホールで接続し、コイル
を形成して中間フェライトシートを中心磁路としたもの
で、導体長さが長くなると共に、コイルの両端に設けた
磁路接続部がコイル断面積と同じか、それ以上の面積を
持っているので、中心磁路を流れる磁束のコイル両端で
の上下への回り込みが円滑になり、閉磁路を構成するこ
とによって大きなインダクタンス値が得られることにな
る。
中間フェライトシートのスルーホールで接続し、コイル
を形成して中間フェライトシートを中心磁路としたもの
で、導体長さが長くなると共に、コイルの両端に設けた
磁路接続部がコイル断面積と同じか、それ以上の面積を
持っているので、中心磁路を流れる磁束のコイル両端で
の上下への回り込みが円滑になり、閉磁路を構成するこ
とによって大きなインダクタンス値が得られることにな
る。
〈実施例〉
以下、この発明の実施例を添付図面の第1図乃至第7図
に基づいて説明する。
に基づいて説明する。
第1図乃至第5図に示す第1の実施例において、積層型
インダクターの基本構造は三枚のフェライトシート1O
140,40′を用い、中間に位置するフェライトシー
トlOの両面にコイル構成用の導体パターンと外部引出
し用の導体パターンとを設け、各フェライトシート1O
140,40′を積層して加圧一体止すると共に、積層
体の両端に外部電極41、42を設けて形成されている
。
インダクターの基本構造は三枚のフェライトシート1O
140,40′を用い、中間に位置するフェライトシー
トlOの両面にコイル構成用の導体パターンと外部引出
し用の導体パターンとを設け、各フェライトシート1O
140,40′を積層して加圧一体止すると共に、積層
体の両端に外部電極41、42を設けて形成されている
。
中間のフェライトシー1−10は、第1図に示す如(、
実施例としては横長の矩形状に形成され、長平方向に沿
う両側にスルーホール11〜14及び21〜24が一定
の間隔で並べて設けられ、このフェライトシート10の
裏面側に第2図に破線で示す如(、銀を主体とする導電
ペーストを用い、両側のスルーホール11と21間、1
2と22間、I3と23間、I4と24間に橋渡しする
ごとく、コイル構成用の導体パターン25.26.27
.28を平行状に塗布形成する。
実施例としては横長の矩形状に形成され、長平方向に沿
う両側にスルーホール11〜14及び21〜24が一定
の間隔で並べて設けられ、このフェライトシート10の
裏面側に第2図に破線で示す如(、銀を主体とする導電
ペーストを用い、両側のスルーホール11と21間、1
2と22間、I3と23間、I4と24間に橋渡しする
ごとく、コイル構成用の導体パターン25.26.27
.28を平行状に塗布形成する。
また、上記フェライトシートlOの表面にも第2図に実
線で示す如く、両側のスルーホール12と21間、13
と22間、14と23間に橋渡しするごとく銀を主体と
する導電ペーストを用いてコイル構成用導体パターン1
7.18.19を平行状に塗布形成する。
線で示す如く、両側のスルーホール12と21間、13
と22間、14と23間に橋渡しするごとく銀を主体と
する導電ペーストを用いてコイル構成用導体パターン1
7.18.19を平行状に塗布形成する。
更に、このフェライトシート10の表面で両端部の位置
には、引出し用の導体パターン15.16が同じ(導電
ペーストを用いて塗布され、一方の導電パターン15は
スルーホール11の部分でコイル構成用導電パターン2
5と、また他方の導電パターン16はスルーホール24
の部分でコイル構成用導体パターン28と各々接続され
ている。
には、引出し用の導体パターン15.16が同じ(導電
ペーストを用いて塗布され、一方の導電パターン15は
スルーホール11の部分でコイル構成用導電パターン2
5と、また他方の導電パターン16はスルーホール24
の部分でコイル構成用導体パターン28と各々接続され
ている。
上記のように、フェライトシートlOの裏面に設けたコ
イル構成用導体パターン25.26.27.28と表面
に設けた導体パターン17.18.19は、スルーホー
ル11.21%12・・・を含んで印刷され、しかも各
スルーホール11.21.12・・・の部分で順次電気
的に接続されているので、各コイル構成用導体パターン
によって、フェライトシートlOの「スルーホール間X
フェライトシートlOの厚み」の面積をコイルの断面と
する1ターンのコイルが構成さる。従って図示の例では
、スルーホール11から24の間で3.5ターンのコイ
ルとなっている。
イル構成用導体パターン25.26.27.28と表面
に設けた導体パターン17.18.19は、スルーホー
ル11.21%12・・・を含んで印刷され、しかも各
スルーホール11.21.12・・・の部分で順次電気
的に接続されているので、各コイル構成用導体パターン
によって、フェライトシートlOの「スルーホール間X
フェライトシートlOの厚み」の面積をコイルの断面と
する1ターンのコイルが構成さる。従って図示の例では
、スルーホール11から24の間で3.5ターンのコイ
ルとなっている。
上記フェライトシートIOの両端部でコイル構成用導体
パターン25と一方の引出し用導体パターン15との間
及びコイル構成用導体パターン28と他方の引出し用導
体パターン16との間の各々に印刷しない空白の磁路接
続部31と32が設けられている。
パターン25と一方の引出し用導体パターン15との間
及びコイル構成用導体パターン28と他方の引出し用導
体パターン16との間の各々に印刷しない空白の磁路接
続部31と32が設けられている。
この磁路接続部31と32はコイル断面積と同じか、そ
れ以上の面積を持つように、コイル構成用パターン25
と引出し用導体パターン15の間及びコイル構成用パタ
ーン28と引出し用の導体パターン16の間に所定の距
離が確保されている。
れ以上の面積を持つように、コイル構成用パターン25
と引出し用導体パターン15の間及びコイル構成用パタ
ーン28と引出し用の導体パターン16の間に所定の距
離が確保されている。
前記の中間フェライトシート10に対してその上下に、
何も印刷していないダミーシートとなるフェライトシー
ト40.40′を積み重ねた後、平面加圧を行なうが、
上記磁路接続部31と32の部分においては、中間フェ
ライトシートlOと上下のフェライトシート40.40
′がそれぞれ必要な面積をもって接着し、閉磁路の部分
を構成することになる。
何も印刷していないダミーシートとなるフェライトシー
ト40.40′を積み重ねた後、平面加圧を行なうが、
上記磁路接続部31と32の部分においては、中間フェ
ライトシートlOと上下のフェライトシート40.40
′がそれぞれ必要な面積をもって接着し、閉磁路の部分
を構成することになる。
上記のように平面加圧を行なった積層体は、焼成による
一体化後にバレル研磨を行ない、両端に外部電極41.
42を塗布焼付ければ完成品となる。
一体化後にバレル研磨を行ない、両端に外部電極41.
42を塗布焼付ければ完成品となる。
なお、中間フェライトシートlOの両面に積層するダミ
ー用のフェライトシート40.40′は、複数枚のシー
トを重ね合わせて構成しても良いと共に、中間フェライ
トシート10及び両面のフェライトシート40.40′
は、フェライト粉末及び有機溶媒、バインダーなどを混
練してなる泥しようを押出し法、引上げ法、あるいはプ
レート法等によりシート状にしたグリーンが用いられる
。
ー用のフェライトシート40.40′は、複数枚のシー
トを重ね合わせて構成しても良いと共に、中間フェライ
トシート10及び両面のフェライトシート40.40′
は、フェライト粉末及び有機溶媒、バインダーなどを混
練してなる泥しようを押出し法、引上げ法、あるいはプ
レート法等によりシート状にしたグリーンが用いられる
。
また、コイル構成用導体パターン及び引出し用導体パタ
ーンは、スルーホール11〜24において、印刷時に表
裏からスルーホール内壁に導電ペーストが流れ込むよう
に印刷を行なうことにより、表裏のパターンを確実に接
続することができる。
ーンは、スルーホール11〜24において、印刷時に表
裏からスルーホール内壁に導電ペーストが流れ込むよう
に印刷を行なうことにより、表裏のパターンを確実に接
続することができる。
次に、第6図と第7図に示す第2の実施例は、中間フェ
ライトシートlOにスルーホールのみを設け、両面に重
ねるフェライトシート40.40′に導電パターンを設
けた構造であり、第1図乃至第5図に示した第1の実施
例と共通する部分には同一符合を使用して説明する。
ライトシートlOにスルーホールのみを設け、両面に重
ねるフェライトシート40.40′に導電パターンを設
けた構造であり、第1図乃至第5図に示した第1の実施
例と共通する部分には同一符合を使用して説明する。
第6図のように、中間フェライトシートlOの両側には
、内壁および両開口部近傍に導電ペーストが印刷された
スルーホール11〜24が設けられ、この中間フェライ
トシー)−10の裏面に重ねるフェライトシート40の
表面に、コイル構成用導体パターン17.18.19と
引出し用の導体パターン15.16が設けられ、両端部
に磁路接続部31.32が設けられている。
、内壁および両開口部近傍に導電ペーストが印刷された
スルーホール11〜24が設けられ、この中間フェライ
トシー)−10の裏面に重ねるフェライトシート40の
表面に、コイル構成用導体パターン17.18.19と
引出し用の導体パターン15.16が設けられ、両端部
に磁路接続部31.32が設けられている。
また、表面側に重ねるフェライトシート40′の裏面に
はコイル構成用の導体パターン25.26.27.28
が設けられ、中間フェライトシートIOの表裏にフェラ
イトシート40と40′を重ねて積層すると、スルーホ
ール11〜24の部分でコイル構成用導体パターン及び
引出し用導体パターン15.16が順次接続され、第2
図で示したと同様の3.5ターンのコイルを構成するこ
とができる。
はコイル構成用の導体パターン25.26.27.28
が設けられ、中間フェライトシートIOの表裏にフェラ
イトシート40と40′を重ねて積層すると、スルーホ
ール11〜24の部分でコイル構成用導体パターン及び
引出し用導体パターン15.16が順次接続され、第2
図で示したと同様の3.5ターンのコイルを構成するこ
とができる。
なお、中間フェライトシートlOの厚みを極めて小さ(
した場合には、スルーホール11〜24の内壁および両
開口部近傍への導電ペーストの印刷を省略することがで
きる。
した場合には、スルーホール11〜24の内壁および両
開口部近傍への導電ペーストの印刷を省略することがで
きる。
この発明の積層型インダクターは上記のような構成であ
り、第4図に示す如(、パターン内の磁力線は同図の矢
印のような流れとなる。
り、第4図に示す如(、パターン内の磁力線は同図の矢
印のような流れとなる。
即ち、中心磁路となる中間フェライトシート1゜を通り
、磁路接続部31を通って外部磁路となる上下のフェラ
イトシート40.40′に別れて流れ、磁路接続部32
で再び一つになって中心磁路である中間フェライトシー
トlOに戻ることになる。
、磁路接続部31を通って外部磁路となる上下のフェラ
イトシート40.40′に別れて流れ、磁路接続部32
で再び一つになって中心磁路である中間フェライトシー
トlOに戻ることになる。
上記磁路接続部31.32は、中間フェライトシート1
0のコイルを構成する部分のコイル断面積と同じか、そ
れ以上の面積に形成しであるので、磁力線が中間フェラ
イトシート10から上下のフェライトシート40.40
′に別れて流れるとき及び上下フェライトシート40.
40′から再び中間フェライトシートlOに戻るときの
磁力線の流れが円滑になり、閉磁路ができるので、大き
なインダクタンスが得られる。
0のコイルを構成する部分のコイル断面積と同じか、そ
れ以上の面積に形成しであるので、磁力線が中間フェラ
イトシート10から上下のフェライトシート40.40
′に別れて流れるとき及び上下フェライトシート40.
40′から再び中間フェライトシートlOに戻るときの
磁力線の流れが円滑になり、閉磁路ができるので、大き
なインダクタンスが得られる。
〈発明の効果〉
以上のように、この発明によると、中心磁路を構成する
中間フェライトシートと外部磁路を構成するフェライト
シートとの間に、閉磁路を構成する磁路接続部を設けた
ので、コイル構造により導電部の距離が長くなると共に
、磁力線の流れが円滑となり、小型で大きいインダクタ
ンス値が得られ、効率のよい設計が可能になる。
中間フェライトシートと外部磁路を構成するフェライト
シートとの間に、閉磁路を構成する磁路接続部を設けた
ので、コイル構造により導電部の距離が長くなると共に
、磁力線の流れが円滑となり、小型で大きいインダクタ
ンス値が得られ、効率のよい設計が可能になる。
第1図乃至第5図は、この発明に係る積層型インダクタ
ーの第1の実施例を示し、第1図は中間フェライトシー
トの平面図、第2図は同上に導体パターンを施した平面
図、第3図はフェライトシートの分解した正面図、第4
図は完成状態の縦断正面図、第5図は同上の横断平面図
、第6図は第2の実施例を示す分解平面図、第7図は同
上の分解正面図、第8図は従来のインダクターを示す分
解斜視図、第9図は同上の横断平面図である。 10・・・中間用フェライトシート 11〜14.21〜24・・・スルーホール15.16
・・・引出し用の導体パターン17〜19.25〜28
・・・コイル構成用の導体パターン31.32・・・磁
路接続部 40.40′・・・外部電極 出願人代理人 弁理士 和 1) 昭第6図 第7図 %8図 第9図
ーの第1の実施例を示し、第1図は中間フェライトシー
トの平面図、第2図は同上に導体パターンを施した平面
図、第3図はフェライトシートの分解した正面図、第4
図は完成状態の縦断正面図、第5図は同上の横断平面図
、第6図は第2の実施例を示す分解平面図、第7図は同
上の分解正面図、第8図は従来のインダクターを示す分
解斜視図、第9図は同上の横断平面図である。 10・・・中間用フェライトシート 11〜14.21〜24・・・スルーホール15.16
・・・引出し用の導体パターン17〜19.25〜28
・・・コイル構成用の導体パターン31.32・・・磁
路接続部 40.40′・・・外部電極 出願人代理人 弁理士 和 1) 昭第6図 第7図 %8図 第9図
Claims (1)
- 少なくとも三枚のフェライトシートをその層間にコイル
構成用導体パターンと両端部に引出し用導体パターンと
を介在して積層し、積層体の両端部に引出し用導体パタ
ーンと接続した外部電極を設けた積層型インダクターで
あり、中間のフェライトシート両面に印刷したコイル構
成用平行導体パターンをスルーホールを介して接続して
コイルを形成し、この中間フェライトシートが中心磁路
となるよう構成し、前記コイル構成用導体パターンの両
端部で引出し用導体パターンとの間に、コイル断面積と
同じか、それ以上の面積を持つ磁路接続部を設けたこと
を特徴とする積層型インダクター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260209A JPH0744112B2 (ja) | 1988-10-14 | 1988-10-14 | 積層型インダクター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260209A JPH0744112B2 (ja) | 1988-10-14 | 1988-10-14 | 積層型インダクター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106006A true JPH02106006A (ja) | 1990-04-18 |
| JPH0744112B2 JPH0744112B2 (ja) | 1995-05-15 |
Family
ID=17344860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260209A Expired - Lifetime JPH0744112B2 (ja) | 1988-10-14 | 1988-10-14 | 積層型インダクター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744112B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348250B1 (ko) * | 1999-10-11 | 2002-08-09 | 엘지전자 주식회사 | 마이크로 수동소자의 제조 방법 |
| KR100653429B1 (ko) * | 2005-01-28 | 2006-12-05 | 한명희 | 적층형 칩 타입 파워 인덕터 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591804A (en) * | 1978-12-29 | 1980-07-11 | Tdk Corp | Chip type inductor |
| JPS56164509A (en) * | 1980-05-22 | 1981-12-17 | Tdk Corp | Trimming method for laminated-core inductance element |
-
1988
- 1988-10-14 JP JP63260209A patent/JPH0744112B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591804A (en) * | 1978-12-29 | 1980-07-11 | Tdk Corp | Chip type inductor |
| JPS56164509A (en) * | 1980-05-22 | 1981-12-17 | Tdk Corp | Trimming method for laminated-core inductance element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348250B1 (ko) * | 1999-10-11 | 2002-08-09 | 엘지전자 주식회사 | 마이크로 수동소자의 제조 방법 |
| KR100653429B1 (ko) * | 2005-01-28 | 2006-12-05 | 한명희 | 적층형 칩 타입 파워 인덕터 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744112B2 (ja) | 1995-05-15 |
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