JPH02110387A - 自動回路テスタ - Google Patents

自動回路テスタ

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JPH02110387A
JPH02110387A JP64001121A JP112189A JPH02110387A JP H02110387 A JPH02110387 A JP H02110387A JP 64001121 A JP64001121 A JP 64001121A JP 112189 A JP112189 A JP 112189A JP H02110387 A JPH02110387 A JP H02110387A
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JP
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memory
tester
clock signal
edge memory
trailing edge
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JP64001121A
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Iwan Heapys William
ウィリアム　イアン　ヒープス
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Genrad Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、自動回路テスタに係り、より詳細には、この
ような回路のためのデータ及びタイミング回路に係る。
従来の技術 自動回路テスタの動作は、供試装置（テストを受ける装
置）の−群のノードに成るクロックレートでベクトルを
加えることであると考えられる。
「ベクトル」とは、テスタのクロック周期内に全てのノ
ードに加えられるべき２進値の順序付けされたリストで
ある。この場合における適用は、ノードに特定の２進値
を加えるか或いはその値に対してノードをテストするか
のいずれかを意味する。
自動回路テスタについては非常に多数の性能基準がある
が、主たる性能基準は、テスタで同時にテストすること
のできるノードの数と、これらのノードにベクトルを加
えることのできる速度である。
この後者の基準、即ち速度は、本発明に係るものである
。
集積回路の速度が高くなるにつれて、それらをテストす
るのに使用するテスタの速度要求も高くなってきている
。然し乍ら、従来構造のテスタは、速度に著しい制約が
あることが分かった。この制約の大部分は、従来のテス
タ構造によって示される複雑さに起因するものでる。テ
スタの構造は異なるが、典型的なテスタは、テスタの各
端子、即ち［ビンＪに対して大きなメモリ装置を備えて
いる。メモリ内の各位置は、異なったクロック周期でテ
スタの端子に加えられるべきデータを含んでいる。
この典型的なビン電子回路にはフォーマット手段も含ま
れており、これは、メモリのデータをテスタビンに加え
られる信号に変換するかく駆動）又はテスタビンに存在
する信号と比較されるものに変換する（感知）。適切な
動作のためには、ビン電子回路は、更に、タイミング情
報も必要とする。メモリは、所与のクロック周期内にテ
スタの端子に加えられるべきデータを含んでおり、一方
、タイミング情報は、クロック周期内にデータを加える
べきときを指示する。フォーマット手段は、データ及び
タイミング情報を、クロック周期内に適切なタイミング
を有する適切な値の信号に変換する。
発明が解決しようとする課題 この変換を行なう回路は、テスタごとに大きく異なるが
、一般に非常に複雑であり、カウンタや、プログラム可
能な遅延線や、それらの組合せを含んでいる。近代的な
テスタに必要とされる高いデータレートにおいては、種
々の信号が互いに正確に追従するように全ての回路を構
成することが困難であり、これは速度と共に益々困難に
なって、最終的には、テスタを動作することのできる速
度に制約が課せられることになる。
課題を解決するための手段 本発明によれば、このような複雑さの大部分は、データ
及びタイミング情報の両方を同じメモリに入力すること
によって回避される。特に、本発明では、各チャンネル
ごとに、先縁メモリと、後縁メモリを使用し、これらの
メモリをマスタークロック信号の各個々に遅延されたも
のでタイミングとりする。即ち、本発明では、先縁メモ
リクロック信号のためのプログラム可能な遅延線と、後
縁メモリクロック信号のための個別のプログラム可能な
遅延線とが設けられる。従って、先縁メモリ及び後縁メ
モリの出力の発生時間のみにより決定される時間にテス
タの端子に信号が供給される。このようにして、本発明
では、個別のタイミング情報を使用することもないし、
データとタイミング情報を合成するに必要な複雑さも排
除される。
実施例 以下、添付図面を参照して、本発明の実施例を詳細に説
明する。
第１図は、自動回路テスタｌＯの一部分を示している。
このテスタ１０は、第１図のビン１２ａ、？２ｂ及び１
２ｃのような複数のテスタビンに接続された回路ノード
を駆動又は感知するための装置である。これらのビンを
駆動又は感知するための情報は、共通のマスタークロッ
ク１６によって与えられるタイミング信号に応答してチ
ャンネル１４ａ、１４ｂ及び１４ｃを経てこれらビンに
送られる。クロック１６は、選択可能な高い周波数を発
生する合成周波数装置であるのが好ましい。このような
回路は、高い分解能でクロック周波数を選択できるよう
にする。
各チャンネルは、先縁メモリ１８及び後縁メモリ２０を
含んでおり、これらメモリは、クロック１６によって発
生されたマスタークロック信号の個々に位相シフトされ
たものより成る個々のクロック信号を受け取る。この目
的のために、先縁メモリ１８及び後縁メモリ２０の各々
には、プログラム可能な移相器２２及び２４の形態の遅
延線が設けられている。先縁メモリ及び後縁メモリの出
力は簡単なフォーマット手段２６に送られ、このフォー
マット手段は、それ以上のタイミングの調整を行なわず
にメモリの出力を変換し、端子１２ｃの信号を駆動又は
感知する。
フォーマット手段は、排他的オア（ＸＯＲ）ゲート２８
及びビンドライバ／センサ３０として示されている。Ｘ
ＯＲゲートは、メモリ１８及び２０の出力を入力として
受け取り、そしてそれ自身の出力をビンドライバ／セン
サ３０に送る。ドライバ／センサ３０は、ドライバモー
ド又はセンサモードのいずれかで動作する。ドライバモ
ードにあるときには、ＸＯＲゲート２８の２進出力に基
づいて２つのプログラムされたレベルの一方で端子１２
ｃに接続されたノードを単に駆動する。
センサモードにあるときには、ドライバ／センサ３０は
、端子１２ｃの信号を、ＸＯＲゲート２８の２進出力に
より決定されたレベルと比較し、その比較の結果を、図
示されていないテストシステム回路に送信する。以下の
説明については、ドライバ／センサ３０がドライバモー
ドで作動するものと仮定する。
第１図に示された回路の顕著な特徴は、先縁メモリ１８
及び後縁メモリ２０がデータ情報を含むだけではなく、
それらの各々の移相器２２及び２４の助けにより、テス
タの動作に必要とされるタイミング情報も含むことであ
る。この特徴を理解するために、先ず、従来のテスタの
動作を思い出すことが必要である。
複雑な集積回路及び回路板のための回路テスタは、基本
的なりＵＴクロック周期で動作する供試装置（ＯＵＴ）
即ち複雑な集積回路又は回路板をテストする。即ち、そ
の通常の動作において、いかなるＤＵＴノードにおける
信号も次の３つの状態の１つをとる。即ち、そのレベル
を一度変更するか、又はそのレベルを一度変更してから
１つのクロック周期中にその初期レベルに戻るか、或い
はそのレベルを全く変更せず、ひいては、１つのクロッ
ク周期中にノードに生じる以外の動作が何も生じないか
のいずれかである。このクロック周期は、典型的に、ク
ロック端子に現われる信号によって確立され、この信号
は前記のルールに対する唯一の例外となり得る。
このよ、うなりＵＴをテストするために、従来のテスタ
は、概念的には、１つのクロック周期に対しｌ端子当た
り１ビツトのデータを含むと考えられる。これは実際に
は簡単である。というのは、意図されたレベルが高であ
るか低であるかを指示するための単一のビットに加えて
、テスタは、典型的に、ノードが駆動モードにおいて高
いインピーダンスを示すか或いはテスタが感知モードに
おいてどんな信号であるか「気にしない」可能性を網羅
するために更に別のビットも必要とするが、この目的に
ついては、従来のビンメモリは、各ＤＵＴ周期中に各端
子ごとに単一のビットしか含まないと考えられるからで
ある。
又、従来のテスタは、データ情報に加えて、ＤＵＴ周期
中にデータを与えるべき時点を定める「時間セット」情
報も必要とする。この時間セット情報は、データ情報と
共に従来のテスタのフォーマット手段に送られ、次いで
、フォーマット手段は、これにより指定された信号を供
給する。この時間セット情報に応答する複雑さは、従来
のテスタの速度に制約を招く。
これに対し、本発明のフォーマット手段２６は、先縁メ
モリ１８及び後縁メモリ２０からの信号のみを受け取り
、ＣＵＴクロック周期中にこれら信号により指示された
レベルをいつ与えるかを指定する個別の信号は受け取ら
ない。そうではなくて、これらレベルを与えるべき時間
は、メモリ１８及び２０の出力に遷移が生じる時間によ
って決定される。
これら遷移の時間は２つのファクタによって決定される
。この時間の微調整は、プログラム可能な移相器２２及
び２４の設定によって行なわれる。信号バースト内にお
いて、即ち中断されないＤＵＴクロッグレートで加えら
れるべき一連のベクトル内において、プログラム可能な
移相器２２及び２４の設定は固定されるが、バーストと
バーストとの間には変更することができる。
多くの場合に、粗調整は、先縁メモリ及び後縁メモリの
内容によって行なわれ、従って、ＤＵＴクロック周期ご
とに変更することができる。この調整をいかに行なうか
を第２図について説明する。
ＤＵＴは１００ＭＨｚのチップであり、即ちＤＵＴの周
期は１０ナノ秒であると仮定する。このチップをテスト
するために、テスタクロック１６は１００ＭＨｚではな
くてＩＧＨｚにセットされ、即ちテスタクロック周期は
１０ナノ秒ではなくて１ナノ秒にセットされる。従って
、クロック１６は、１ナノ秒ごとに先縁メモリ１８及び
後縁メモリ２０から新たな出力を生じさせる。もちろん
、先縁メモリ１８及び後縁メモリ２０を構成する実際の
メモリチップのアクセス時間は、１ナノ秒よりも相当に
長いが、当業者に明らかなように、パイプライン技術を
使用することにより、メモリ回路１８及び２０を検索す
る順序が予め決定されれば、これらメモリ回路の有効ア
クセス時間を１ナノ秒にすることができる。
第２Ａ図は、マスタークロック信号の２つのＤＵＴ周期
を示している。マスタークロックの正に向かうゼロ交差
は、１ナノ秒のテスタクロック信号の開始を定める。第
２Ａ図に示すように、１つのＤＵＴクロック周期には１
０個のテスタクロック周期があり、２つの次々のＤＵＴ
周期がし。
及びシ１．において開始する。
移相器２２及び２４がない場合には、先縁メモリ１８及
び後縁メモリ２０からの新たな出力が現われる時間がマ
スタークロックのゼロ交差と一致する。然し乍ら、第２
Ａ図ないし第２Ｈ図に示されたタイミング例では、プロ
グラム可能な移相器２２は２００ピコ秒の遅延を与える
ようにセットされ、一方、移相器２４は３００ピコ秒の
遅延を与えるようにプログラムされる。従って、第２Ｂ
図に示す移相器２２の出力は、ハードの制約の後に、第
２Ａ図に示すマスタークロック信号のゼロ交差から遅延
される。
第２Ｃ図は、第２Ｂ図に示された個々のクロック信号の
低−高遷移によって生じる次々の出力を定める先縁メモ
リ位置の内容を示しており、そして第２Ｄ図は、先縁メ
モリ１８の合成出力を示している。
第２Ｅ図は、第２Ｂ図と同様であるが、移相器２２では
なくてプログラム可能な移相器２４の出力を示している
。移相器２４は、移相器２２がプログラムされた２００
ピコ秒ではなくて３００ピコ秒の遅延に対してセットさ
れる。第２Ｆ図及び第２Ｇ図は、第２Ｃ図及び第２Ｄ図
に示された先縁メモリ１８の内容及び出力と同様に、後
縁メモリ２０の内容及び出力を示している。
第２Ｈ図は、先縁メモリ１８及び後縁メモリ２０の出力
に応答するＸＯＲゲート２８の出力を示しており、そし
て第１のパルスが１．１ナノ秒の巾であって、３．２ナ
ノ秒においてＤＵＴ周期を開始することを示している。
即ち、先縁は、ＤＵＴ周期の開始から３．２ナノ秒だけ
遅延される。
この３．２ナノ秒のうちの０．２ナノ秒は第１の移相器
２２から生じたものである。残りの３．０ナノ秒は、先
縁メモリの値が１入力当たり１．０ナノ秒の遅延を与え
る最初の３つの入力の後に変化することによって生じる
。即ち、先縁メモリ１８の最初の３つの入力は同一であ
って即ちゼロであるが、第４及びその後の入力は１であ
る。
第１の出力パルスは１．１ナノ秒の巾であるから、後縁
は、ＤＵＴ周期の開始後の３．２＋１゜１＝４．３ナノ
秒に生じるはずである。従って、復縁メモリ２０の内容
の変化が第４の入力の後に生じ、第２のプログラム可能
な移相器２４が３００ピコ秒にセットされる。
第２のＤＵＴ周期中には、第１のＤＵＴ周期の場合と同
じ時間にパルスが開始するが、１．　１ナノ秒ではなく
て２．１ナノ秒だけ持続する。それ故、先縁メモリの内
容の遷移は、第１のＤＵＴ周期について第３人力後に生
じたのと同様に第２のＤＵＴ周期について第３人力後に
生じるが、後縁メモリの内容の遷移は、第１のＤＵＴ周
期の場合のように第４の位置の後ではなくて第５の位置
の後に生じる。
先縁及び後縁のタイミングを決定する情報は個々の先縁
及び後縁メモリの遷移と遅延とによって決定されるが、
データ情報は個々のメモリ内容には含まれず、これら内
容の間の関係に含まれている。例えば、第１に示された
出力パルスは正であるべきであり、即ち信号は低い値で
スタートし、高い値に至りそして低い値に戻る。低い値
でスタートするために、ＸＯＲ関数の結果が低い値とな
るように先縁及び後縁メモリの内容が同じである。
後縁出力が変化すると、２つの出力が互いに異なるよう
になり、ＸＯＲの出力が高レベルとなる。
後縁メモリの出力がその後に変化すると、２つの出力が
再び同じになり、ＸＯＲの出力が低い値に復帰する。
第２のＤＵＴ周期中に、出力信号は再び低いレベルで開
始するが、ＤＵＴ周期は、その前のＤＵＴ周期の開始の
場合と同様に２つのメモリの出力が低レベルではなくて
高レベルである状態でスタートする。これは、テスタの
出力を決定するのがメモリ内容の個々の値ではなく、そ
れら値の比較結果であることを示している。
これは１本発明にとって必要な特徴ではない。
例えば、フォーマット手段は、ＸＯＲゲートではなくて
フリップ−フロップを含むことができる。
然し乍ら、ＸＯＲゲート構成体が簡単であることは、本
発明の特徴である簡単さに寄与するという点で効果的で
あると考えられる。
この構成体は、従来のテスタ構造に勝る著しい効果を発
揮することが明らかである。その１つとして、フォーマ
ット構成体は非常に簡単であり、タイミング情報を供給
する複雑な回路が存在せず、データをメモリから検索す
る時間のみによってタイ、ミングが決定される。更に、
ここに示す構造は、中央のリソースから送られて来なけ
ればならない信号の数を著しく減少する。というのは、
全てのアドレス信号は個々のビン電子回路において発生
されるからである。これは、クロストークの主たる原因
を排除する。又、中央のリソースからの全ての信号がそ
れらの各々の行き先に同時に到達するように確保する［
デスキュー（スキュー除去）」の大部分を除去する。こ
こに示す構成では、クロックが中央のリソースから分配
されねばならないはゾ唯一の信号であり、クロックは全
てのチャンネルに同時に到達する必要がなく、メモリの
内容によって「デスキュー」が実行される。
この非常に分散した構造では、システムを簡単に拡張で
きるようにし、チャンネルの追加によって中央の回路を
著しく再構成する必要がない。
更に、この構造は、著しい時間設定の融通性を発揮する
。本発明のものを含む大部分のテスタでは、所与のビン
にデータを供給する所与のＤＵＴ周期内の時間が、−船
釣に、同じＤＵＴ周期に別のビンにデータを供給する時
間と同じでない。
同じＤＵＴ周期内での全てのビンに対するデータ供給時
間の設定はｒ時間設定」として知られており、これらの
時間設定を中央でセットする従来の構造は所与のベクト
ルバーストにおける種々のあり得べき数を制限する傾向
がある。本発明の構造で得られるあり得べき時間設定の
数はＤＵＴ周期が非常に短いときに制限される傾向であ
るが、本発明では、ＤＵＴ周期が最も短いテスタクロッ
ク周期よりも著しく長いときには非常に多数の時間設定
が与えられ、データ供給時間は、もし必要であれば、ビ
ンごとにそして周期ごとに異なるようにすることができ
る。
【図面の簡単な説明】
′　第１図は、本発明によるテスタのデータ／タイミン
グ回路のブロック図、そして 第２図は、先縁及び後縁メモリの内容と、それにより得
られるテスタ端子信号の内容とを示すグラフである。 １ｏ・・・テスタ １２ｃ％　１２ｂ、１２ｃ・・・テスタビン１４ａ％　
１４ｂ１１４Ｃ・・・チャンネル１６・・・マスターク
ロック １８・・・先縁メモリ ２０・・・後縁メモリ ２２．２４・・・移相器 ２６・・・フォーマット手段 ２８・・・排他的オア（ＸＯＲ）ゲート３０・・・ビン
ドライバ／センサ １：ｚ：Ｊ面の浄書（内容に変更なし）手 続 補 正 書 （方式） １、事件の表示 昭和６４年特許願第１１２１号 ２、発明の名称 自動回路テスタ ３、補正をする者 事件との関係 出 願人 名 称 ジエンラッド リミテッド ４、代 理 人 ５、補正命令の日付 平成１年４月２５日

Claims (2)

    【特許請求の範囲】
  1. （１）テストを受ける回路内のノードに接続される複数
    のテスタ端子を備えた自動回路テスタにおいて、 Ａ）周期的に生じるパルスより成るマスタークロック信
    号を発生するためのクロックと、Ｂ）上記の各テスタ端
    子に関連したデータ／タイミングチャンネルとを具備し
    、各チャンネルは、 ｉ）先縁メモリ及び後縁メモリを備え、そ の各々は、順序付けされた複数のメモリ位置を含んでい
    て、各個々のクロック信号をそこに加えることによって
    作動しそして各個々のクロック信号の各パルスの発生に
    応答して、出力信号を発生し、この出力信号は、そのメ
    モリ内の次の位置の内容によって決定されると共に、そ
    の個々のクロック信号パルスの発生時間によって決定さ
    れる時間に生じるようにされ、 ｉｉ）更に、上記マスタークロック信号に応答して、そ
    のマスタークロック信号の各パルスに応じたパルスを含
    む各個々のクロック信号を上記先縁メモリ及び後縁メモ
    リに供給するための個々のクロック信号手段を備え、そ
    して ｉｉｉ）更に、上記先縁メモリ及び後縁メモリの出力を
    受け取るように接続されたフォーマット手段を備え、こ
    のフォーマット手段は、（ａ）上記先縁メモリの出力に
    おける遷移の発生時間によって先縁が決定されそして上
    記後縁メモリの出力における遷移の発生時間によって後
    縁が決定されるような信号パルスをその各々のテスタ端
    子に供給し、そして（ｂ）関連するテスタ端子において
    、上記先縁メモリ及び後縁メモリの出力における遷移の
    発生時間によって決定された時点で、これら出力により
    決定された値を有する信号の存在をテストするという動
    作の一方を実行することを特徴とするテスタ。
  2. （２）上記個々のクロック信号手段は、上記先縁メモリ
    に関連した第１のプログラム可能な遅延線と、上記後縁
    メモリに関連した第２のプログラム可能な遅延線とを備
    えており、これら第１及び第２のプログラム可能な遅延
    線の各々は、それに関連したメモリとクロックとの間に
    接続されて、その遅延線がプログラムされたところの遅
    延量だけ上記マスタークロック信号から遅延された個々
    のクロック信号をそれに関連したメモリに供給する請求
    項１に記載の自動回路テスタ。
JP64001121A 1988-01-07 1989-01-06 自動回路テスタ Pending JPH02110387A (ja)

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GB8800303A GB2214314B (en) 1988-01-07 1988-01-07 Automatic circuit tester
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment
JPH06242188A (ja) * 1993-02-16 1994-09-02 Mitsubishi Electric Corp 半導体集積回路及びそのテスト方法
CA2127192C (en) * 1993-07-01 1999-09-07 Alan Brent Hussey Shaping ate bursts, particularly in gallium arsenide

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517661A (en) * 1981-07-16 1985-05-14 International Business Machines Corporation Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit
US4450560A (en) * 1981-10-09 1984-05-22 Teradyne, Inc. Tester for LSI devices and memory devices
US4451918A (en) * 1981-10-09 1984-05-29 Teradyne, Inc. Test signal reloader
US4806852A (en) * 1984-09-07 1989-02-21 Megatest Corporation Automatic test system with enhanced performance of timing generators
DE3685078D1 (de) * 1985-09-09 1992-06-04 Hitachi Ltd Speicherpruefgeraet.
US4730318A (en) * 1986-11-24 1988-03-08 International Business Machines Corporation Modular organized storage tester

Also Published As

Publication number Publication date
US4901315A (en) 1990-02-13
GB2214314A (en) 1989-08-31
GB8800303D0 (en) 1988-02-10
GB2214314B (en) 1992-01-02

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