JPH02110963A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Ａ／Ｄ−Ｄ／ム変換器のようなアナログ回路
と、ディジタル・フィルタのようなディジタル回路を同
一のシリコン基板上に構成したテ゛イジタル・アナログ
混載ＬＳＩに関するものであ、る。

従来の技術 以下の説明において、半導体基板としてシリコン基板、
一方の導電型、他方の導電型としてそれぞれＰ型とＮ型
を用いて説明する。

従来は、ム／Ｄ、Ｄ／ム変換器はバイポーラ回路で構成
し、ディジタル・フィルタはＭＯ８回路で構成していた
ので２チツプ構成が主流であった。

しかし、近年ＭＯＳプロセスを用いたアナログ回路技術
が進歩したため、ＭＯ３回路を使用しても、ＤＣ利得が
８０ｄＢ程度のオペアンプなら実現できるようになって
きた。このため、ディジタル・アナログ混載のＬＳＩを
ＭＯ５回路を用いて実現するようになってきた。

ディジタル・アナログ混載のＬＳＩをＭＯ８回路で構成
するときには、ＭＯ８回路の中でもＰチャネル・トラン
ジスタとＮチャネル・トランジスタを使用している０Ｍ
０８回路が特に適している。

Ｐ型の島状領域を有する０Ｍ０８回路においては、ラッ
チアップの発生を防止するために、電源ラインはシリコ
ン基板と基板コンタクトをとり、グランド・ラインは前
記Ｐ型島状領域とウェル・コンタクトをとっている。

このようにして、入出力回路から雑音が印加されて、入
力回路の保護ダイオードや出力回路のドレイン側から基
板へ基板電流が流れ込んでも、基板電位が浮かないよう
に構成されている。

従来の０Ｍ０３回路で構成されたディジタル・アナログ
混載ＬＳＩにおいても、ラッチアップを防止するために
、電源ラインはシリコン基板と基板コンタクトをとり、
クランド・ラインはＰ型島状領域とウェル・コンタクト
をとるようにしである。

第２図に従来のディジタル・アナログ混載ＬＳＩのブロ
ック図を示す。

第２図において、１１はデインタル回路で構成されたデ
ィジタル部、１２はディジタル回路の電源ライン、１３
はディジタル回路のグランド働ライン、１４はアナログ
回路で構成されたアナログ部、１６はアナログ回路の電
源ライン、１６はアナログ回路のグランド働ラインであ
る。第２図の中で、Ｎ５ｕｂはシリコン基板の電位を示
す。ラッチアップを防止するため、ディジタル回路の電
源ライン１２、アナログ回路の電源ライン１６はシリコ
ン基板と電気的に接続されている。

ディジタル回路のグランド・ライン１３、アナログ回路
のグランド・ライン１６はそれぞれのＰ型島状領域と電
気的に接続されている。ただし、これらのＰ型島状領域
はそれぞれ分離されている。

ディジタル拳アナログ混載ＬＳＩにおいて、上記の方法
をとることによりラッチアップに対する耐圧を向上する
ことができる。

発明が解決しようとする課題 しかしながら、上記のような方法ではシリコン基板を通
してディジタル回路の電源ライン１２とアナログ回路の
電源ライン１６が電気的に接続されているため、次のよ
うな問題を有している。

（１）ディジタル回路の電源ラインの雑音がアナログ回
路の電源ラインに乗る。

特に、ディジタル回路としてディジタル・フィルタ、ア
ナログ回路として１６ビツ）のＤ／Ａｆ換器を構成した
ディジタル・アナログ混載ＬＳＩの場合では、ディジタ
ル部の信号振幅は５ボルトであるのに、アナログ回路の
信号振幅は数十マイクロ・ボルトであるため、ディジタ
ル回路のわずかな雑音もアナログ回路に大きく影響する
という問題があった。

本発明は上記の問題点に鑑み、ディジタル回路や他のア
ナログ回路の電源雑音の影響の少ないディジタル・アナ
ログ混１ＬｓＩを提供するものである。

課題を解決するだめの手段 上記の問題を解決するため、同一の半導体基板上ニ、デ
ィジタル回路とアナログ回路を有し一方の導電型の島状
領域を有する半導体装置において、前記ディジタル回路
と前記アナログ回路のそれぞれの回路の周囲に他方の導
電型の拡散層を配置し、前記の他方の導電型の拡散層上
にコンタクトを介して、電気的に接続された金属層を配
線し、前記金属層を周辺のパットに接続し、前記パット
を通して半導体基板の電位を与え、前記ディジタル回路
の電源ラインと前記アナログ回路の電源ラインとを共に
、前記シリコン基板とは電気的に非接続状態としたもの
である。

作用 上記のように、前記ディジタル回路と前記アナログ回路
のそれぞれの回路の周囲に一方の導電型の拡散層を配置
し、前記の一方の導電型の拡散層上にコンタクトを介し
て、電気的に接続された金属層を配線し、前記金属層を
周辺のパットに接続し、前記のパットを通して半導体基
板の電位を与え、前記ディジタル回路の電源ラインと前
記アナログ回路の電源ラインとを共に５前記半導体基板
とは電気的に非接続状態としたことにより、ディジタル
部の雑音がアナログ部に影響しなくなる。

実施例 以下図面に基づき本発明の説明を行なう。

第１図は本発明の半導体装置の実施例である。

第１図は本発明のディジタル・アナログ混載のＬＳＩの
ブロック図である。

第１図において、１はディジタル回路で構成されたディ
ジタル部、２はディジタル回路の電源ライン、３はディ
ジタル回路のグランド・ライン、４はアナログ回路で構
成されたアナログ部、５はアナログ回路の電源ライン、
６はアナログ回路のグランド・ライン、７はディジタル
回路１とアナログ回路４のそれぞれの回路の周囲にＮ型
の拡散層を配置し、前記のＮ型の拡散層上にコンタクト
を介して、電気的に接続されたアルミ層を配線し、前記
アルミ層を周辺のパットに接続したものである。

本発明の半導体装置は、同一のシリコン基板上に、ディ
ジタル回路１とアナログ回路４を有しＰ型の島状領域を
有する半導体装置において、前記ディジタル回路１と前
記アナログ回路４のそれぞれの回路の周囲にＮ型の拡散
層を配置し、前記のＮ型の拡散層上にコンタクトを介し
て、電気的に接続されたアルミ層７を配線し、前記アル
ミ層７を周辺のパットに接続し、前記パットを通して半
導体基板の電位を与え、前記ディジタル回路１の電源ラ
イン２と前記アナログ回路の電源ライン６とは共に、前
記シリコン基板とは電気的に接続しない。こうすること
により、ディジタル回路の雑音はアナログ回路に影響し
なくなる。

ディジタル回路の電源ライン２とアナログ回路の電源ラ
イン６とが共にシリコン基板に接続されていないために
、ラッチアップ耐圧が劣化するのでこれを防止するため
に、ディジタル回路１とアナログ回路４のそれぞれの回
路の周囲にＮ型の拡散層を配置し、前記のＮ型の拡散層
上にコンタクトを介して、電気的に接続されたアルミ層
７を配線し、前記アルミ層７を周辺のパットに接続し、
このＬＳＩを使用するときにはこのパットを外部のアナ
ログ電源に接続することにより、前記半導体基板の電位
をアナログ電源の電位に固定するので、入出力回路から
雑音が印加されて、入力回路ノ保護タイオードや出力回
路のドレイン側から基板へ基板電流が流れ込んでも、基
板電位が浮かないように構成されている。

なお、上記実施例では、Ｐ型島状領域を有する半導体装
置について述べたが、熱論これに限ったものではない。

例えば、Ｎ型島状領域を有する半導体装置においては、
ディジタル回路１やアナログ回路４の周囲の拡散層は、
Ｐ型である。

発明の効果 以上に述べたように１本発明は、同一の半導体基板上に
、ディジタル回路とアナログ回路を有し一方の導電型の
島状領域を有する半導体装置において、前記ディジタル
回路と前記アナログ回路のそれぞれの回路の周囲に一方
の導電型の拡散層を配置し、前記の一方の導電型の拡散
層上にコンタクトを介して、電気的に接続された金属層
を配線し、前記金属層を周辺のパットに接続し、前記パ
ットを通して、半導体基板の電位を与え、前記ディジタ
ル回路の電源ラインと前記アナログ回路の電源ラインと
は共に、前記半導体基板とは電気的に接続しないことに
よシディジタル回路の雑音がアナログ回路に影響しなく
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるディジタル・アナログ
混載ＬＳＩのブロック図、第２図は従来のディジタル・
アナログ混載ＬＳＩのブロック図である。 １・・・・・・ディジタル回路で構成されたディジタル
部、２・・・・・・ディジタル回路の電源ライン、４・
・・・・・アナログ回路で構成されたアナログ部、７・
・・・・・アルミ層。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名区

Claims (1)

【特許請求の範囲】
1. 同一の半導体基板上に、ディジタル回路とアナログ回路
   を有し一方の導電型の島状領域を有する半導体装置にお
   いて、前記ディジタル回路と前記アナログ回路のそれぞ
   れの回路の周囲に他方の導電型の拡散層を配置し、前記
   の他方の導電型の拡散層上にコンタクトを介して、電気
   的に接続された金属層を配線し、前記金属層を周辺のパ
   ットに接続し、前記のパットを通して半導体基板の電位
   を与え、前記ディジタル回路の電源ラインと前記アナロ
   グ回路の電源ラインとを共に、前記半導体基板とは電気
   的に非接続状態としたことを特徴とする半導体装置。