JPH02112039A - バッファ記憶装置 - Google Patents
バッファ記憶装置Info
- Publication number
- JPH02112039A JPH02112039A JP63264186A JP26418688A JPH02112039A JP H02112039 A JPH02112039 A JP H02112039A JP 63264186 A JP63264186 A JP 63264186A JP 26418688 A JP26418688 A JP 26418688A JP H02112039 A JPH02112039 A JP H02112039A
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- 230000004044 response Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はバッファ記憶装置に関し、特に入出力制御部と
主記憶部間のバッファ記憶装置に関する。
主記憶部間のバッファ記憶装置に関する。
［従来の技術及び発明が解決しようとする課題］従来、
入出力制御部と主記憶部との間のバッファ記憶装置とし
てはＦＩＦＯがあった。これは入出力制御部内に組込ま
れて接続装置と主記憶部とのスピードの差を吸収しよう
と考えていた。又、バッファ記憶装置はデータ要求装置
から要求されるデータ巾より広いデータ巾（ブロックサ
イズ）で主記憶部から読み出し、バッファ記憶装置内に
格納している。この方式だと、入出力装置のメモリエ、
リヤへの連続アクセスに対してブロックサイズ分のＦＩ
ＦＯとして動作するが、低速の装置と高速の装置が同時
に動作した場合、低速装置の為に読み出されてキャシュ
内に貯えられているデータが全て転送される前に高速の
装置の為のデータにより置換えられる。この為に、用意
されたバッファが充分に働かないという不具合が発生し
た。
入出力制御部と主記憶部との間のバッファ記憶装置とし
てはＦＩＦＯがあった。これは入出力制御部内に組込ま
れて接続装置と主記憶部とのスピードの差を吸収しよう
と考えていた。又、バッファ記憶装置はデータ要求装置
から要求されるデータ巾より広いデータ巾（ブロックサ
イズ）で主記憶部から読み出し、バッファ記憶装置内に
格納している。この方式だと、入出力装置のメモリエ、
リヤへの連続アクセスに対してブロックサイズ分のＦＩ
ＦＯとして動作するが、低速の装置と高速の装置が同時
に動作した場合、低速装置の為に読み出されてキャシュ
内に貯えられているデータが全て転送される前に高速の
装置の為のデータにより置換えられる。この為に、用意
されたバッファが充分に働かないという不具合が発生し
た。
又、ＦＩＦＯ形式のバッファ構成の場合、ＦＩＦＯの本
数の管理とそれをデータ転送装置に割当てるという作業
が必要だった。
数の管理とそれをデータ転送装置に割当てるという作業
が必要だった。
本発明の目的は高速の人出力制御部と低速の人出力制御
部が混在するシステムにおいそ、効果的に働くバッファ
記憶装置を提供する事にある。
部が混在するシステムにおいそ、効果的に働くバッファ
記憶装置を提供する事にある。
［課題を解決するための手段］
本発明によるバッファ記憶装置は、キャッシュメモリに
要求アドレスに応じて転送するデータがバッファ記憶装
置のデータメモリのブロック内の最後のデータの時にデ
ータを転送すると同時にディレクトリメモリ内の当該ブ
ロックを指しているディレクトリ内の無効ビットをセッ
トする手段をｑしている。これにより、低速用のデータ
がバッファ記憶装置から追い出される頻度が減少し、バ
ッファ記憶装置が有効に動作する。
要求アドレスに応じて転送するデータがバッファ記憶装
置のデータメモリのブロック内の最後のデータの時にデ
ータを転送すると同時にディレクトリメモリ内の当該ブ
ロックを指しているディレクトリ内の無効ビットをセッ
トする手段をｑしている。これにより、低速用のデータ
がバッファ記憶装置から追い出される頻度が減少し、バ
ッファ記憶装置が有効に動作する。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第２図は本発明が適用される情報処理システムの概略的
な構成図である。このシステムはバッファ記憶装置１、
中央処理装置２、主記憶装置３、および入出力制御装置
４とによって構成されており、それぞれはメモリデータ
と入出力バス６により相互に接続されている。
な構成図である。このシステムはバッファ記憶装置１、
中央処理装置２、主記憶装置３、および入出力制御装置
４とによって構成されており、それぞれはメモリデータ
と入出力バス６により相互に接続されている。
人出力制御装置４がメモリデータを読み出す時には、入
出力バス６にデータ要求を出す。このデータ要求を受は
取ったバッファ記憶装置１は、自装置内にデータが存在
するか否かを調べ、存在すればバッファ記憶装置１内の
データを入出力バス６を介して入出力制御装置４へ転送
する。しかし、バッファ記憶装置１内にデータが存在し
ない場合には、メモリバス５ヘアドレスを添えて読出し
要求が出される。この読出し要求に応答して、主記憶装
置３から上記アドレスによって指示されたデータがバッ
ファ記憶装置１に読み出され、さらに人出力制御装置４
へ転送される。このとき、バッファ記憶装置１内部のデ
ータも更新される。
出力バス６にデータ要求を出す。このデータ要求を受は
取ったバッファ記憶装置１は、自装置内にデータが存在
するか否かを調べ、存在すればバッファ記憶装置１内の
データを入出力バス６を介して入出力制御装置４へ転送
する。しかし、バッファ記憶装置１内にデータが存在し
ない場合には、メモリバス５ヘアドレスを添えて読出し
要求が出される。この読出し要求に応答して、主記憶装
置３から上記アドレスによって指示されたデータがバッ
ファ記憶装置１に読み出され、さらに人出力制御装置４
へ転送される。このとき、バッファ記憶装置１内部のデ
ータも更新される。
本発明のバッファ記憶装置は、自装置内に前記アドレス
のデータが存在する時にさらに次の動作を行うアドレス
の下位を調べて、ブロックの最後を指１２ている時にデ
ータを転送すると同時に、今読み出したブロックの無効
ビットをセットする。
のデータが存在する時にさらに次の動作を行うアドレス
の下位を調べて、ブロックの最後を指１２ている時にデ
ータを転送すると同時に、今読み出したブロックの無効
ビットをセットする。
このようにして、次にバッファメモリの内容を入れ替え
る時に、転送の終ったブロックを利用出来るようにする
。
る時に、転送の終ったブロックを利用出来るようにする
。
第１図、は本発明の一実施例によるバッファ記憶装置の
構成をブロック図により示したものである。
構成をブロック図により示したものである。
第１１図において、バッファ記憶装置１は人出力バス６
とメモリバス５との間に接続されている。
とメモリバス５との間に接続されている。
バッファ記憶装置１は、バッファ記憶制御部１１、ディ
レクトリメモリ１２、データ格納メモリ１４、比較器１
５、マルチプレクサ１７、メモリバスインタフェース２
０、アドレスレジスタ１８、データレジスタ１９、およ
びＩ１０バスインタフェース２１を有する。
レクトリメモリ１２、データ格納メモリ１４、比較器１
５、マルチプレクサ１７、メモリバスインタフェース２
０、アドレスレジスタ１８、データレジスタ１９、およ
びＩ１０バスインタフェース２１を有する。
このように構成された実施例において、Ｉ１０装置から
の要求アドレスは人出力アドレスレジスタ１８に格納さ
れる。要求されたアドレスのデータがバッファ記憶装置
１内にあるか否かを判定する為に、ディレクトリメモリ
１２から読み出されたアドレス情報と比較される。両者
が一致した場合には、一致信号１５１が比較器１５から
バッファ記憶制御部１１に供給される。これによって、
バッファ記憶制御部１１はデータ格納メモリ１４からデ
ータを読み出して、同時にマルチプレクサ１７を制御し
てデータレジスタ１９ヘデータを読み出す。読み出され
たデータは、入出カバスインタフエース２１を経由して
入出力バス６へ出力されＩ１０制御部へ送られる。又、
読み出しアドレスは、ブロックエンドアドレスかどうか
比較器１５により検査され、ブロックエンドアドレスの
時は検出信号１６１によりバッファ記憶制御部１１は有
効ビットメモリ１３の該当ブロックアドレスに対応する
有効ビットをオフにする。
の要求アドレスは人出力アドレスレジスタ１８に格納さ
れる。要求されたアドレスのデータがバッファ記憶装置
１内にあるか否かを判定する為に、ディレクトリメモリ
１２から読み出されたアドレス情報と比較される。両者
が一致した場合には、一致信号１５１が比較器１５から
バッファ記憶制御部１１に供給される。これによって、
バッファ記憶制御部１１はデータ格納メモリ１４からデ
ータを読み出して、同時にマルチプレクサ１７を制御し
てデータレジスタ１９ヘデータを読み出す。読み出され
たデータは、入出カバスインタフエース２１を経由して
入出力バス６へ出力されＩ１０制御部へ送られる。又、
読み出しアドレスは、ブロックエンドアドレスかどうか
比較器１５により検査され、ブロックエンドアドレスの
時は検出信号１６１によりバッファ記憶制御部１１は有
効ビットメモリ１３の該当ブロックアドレスに対応する
有効ビットをオフにする。
比較器１５の両人力が一致しない時、又、一致しても有
効ビットがオフの時にはバッファ記憶制御部１１はデー
タ要求信号を出力してメモリバスインタフェース２０に
より上記読み出しアドレスをバスラに出力して、主記憶
装置３からデータを読み出す。読み出されたデータはマ
ルチプレクサ１７を通り人出力バス６へ送られる。同時
にバッファ記憶制御部１１からの指示を受けて、ディレ
クトリメモリ１２には、そのときの読出しアドレス情報
を、またデータ格納メモリ１４にはデータをそれぞれ書
き込み、さらに有効ビットメモリ１３の該当ブロックア
ドレスに対応する有効ビットをオンにする。
効ビットがオフの時にはバッファ記憶制御部１１はデー
タ要求信号を出力してメモリバスインタフェース２０に
より上記読み出しアドレスをバスラに出力して、主記憶
装置３からデータを読み出す。読み出されたデータはマ
ルチプレクサ１７を通り人出力バス６へ送られる。同時
にバッファ記憶制御部１１からの指示を受けて、ディレ
クトリメモリ１２には、そのときの読出しアドレス情報
を、またデータ格納メモリ１４にはデータをそれぞれ書
き込み、さらに有効ビットメモリ１３の該当ブロックア
ドレスに対応する有効ビットをオンにする。
［発明の効果］
以上説明したように本発明は、バッファ記憶装置にブロ
ックエンドアドレスの検出器を付加し、要求アドレスが
ブロックエンドアドレスの時にバッファメモリの有効ビ
ットをオフするように制御する。これにより、入出力制
御装置のようにデータ転送を連続したメモリ領域から１
回しか行わない装置に対して、不用なデータがバッファ
記憶内にとどまらない様に制御出来、高速の入出力制御
部と低速の人出力制御部が同時に動作した場合でも、低
速の制御部のデータがバッファ記憶装置内から追い出さ
れる確率が少なくなり、バッファ記憶装置の効率が上る
という効果がある。
ックエンドアドレスの検出器を付加し、要求アドレスが
ブロックエンドアドレスの時にバッファメモリの有効ビ
ットをオフするように制御する。これにより、入出力制
御装置のようにデータ転送を連続したメモリ領域から１
回しか行わない装置に対して、不用なデータがバッファ
記憶内にとどまらない様に制御出来、高速の入出力制御
部と低速の人出力制御部が同時に動作した場合でも、低
速の制御部のデータがバッファ記憶装置内から追い出さ
れる確率が少なくなり、バッファ記憶装置の効率が上る
という効果がある。
第１図は本発明の一実施例によるバッファ記憶装置の構
成を示すブロック図、第２図は本発明のバッファ記憶装
置を含む情報処理システムの構成を示すブロック図であ
る。 １・・・バッファ記憶装置、２・・・中央処理装置、３
・・・主記憶装置、４・・・入出力制御装置、５・・・
メモリバス、６・・・入出力バス、１１・・・バッファ
記憶制御部、１２・・・ディレクトリメモリ、１３・・
・有効ビットメモリ、１４・・・データ格納メモリ、１
５・・・比較器、１６・・・比較器、１８・・・アドレ
スレジスタ、１９・・・データメモリ、２０・・・メモ
リバスインタフェース、２１・・・Ｉ１０バスインタフ
ェース。 第１図
成を示すブロック図、第２図は本発明のバッファ記憶装
置を含む情報処理システムの構成を示すブロック図であ
る。 １・・・バッファ記憶装置、２・・・中央処理装置、３
・・・主記憶装置、４・・・入出力制御装置、５・・・
メモリバス、６・・・入出力バス、１１・・・バッファ
記憶制御部、１２・・・ディレクトリメモリ、１３・・
・有効ビットメモリ、１４・・・データ格納メモリ、１
５・・・比較器、１６・・・比較器、１８・・・アドレ
スレジスタ、１９・・・データメモリ、２０・・・メモ
リバスインタフェース、２１・・・Ｉ１０バスインタフ
ェース。 第１図
Claims (1)
- 【特許請求の範囲】 １、主記憶部のデータ写しを格納するデータメモリと、
前記データの写しに対応する前記主記憶部のアドレス又
はアドレスの１部を格納するディレクトリメモリと、デ
ータ要求装置からの読出し時に供給される読出しアドレ
スと前記ディレクトリの中に格納されたアドレスとを比
較する比較手段とを備え、その比較結果が一致した時に
前記データの写しを前記データメモリよりデータ要求装
置に供給し、比較結果が不一致の時には前記読出しアド
レスに応じた主記憶部からの読出しデータをデータ要求
装置に供給するともに前記データメモリの内容と前記デ
ィレクトリメモリの内容をそれぞれ読出しデータと読出
しアドレスで書き換えるバッファ記憶装置であって、 要求アドレスに応じて転送するデータがバッファ記憶装
置のデータメモリのブロック内の最後のデータの時にデ
ータを転送すると同時にディレクトリメモリ内の当該ブ
ロックを指しているディレクトリ内の無効ビットをセッ
トする事を特徴とするバッファ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264186A JPH02112039A (ja) | 1988-10-21 | 1988-10-21 | バッファ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264186A JPH02112039A (ja) | 1988-10-21 | 1988-10-21 | バッファ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02112039A true JPH02112039A (ja) | 1990-04-24 |
Family
ID=17399669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264186A Pending JPH02112039A (ja) | 1988-10-21 | 1988-10-21 | バッファ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02112039A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272687A (ja) * | 1995-04-03 | 1996-10-18 | Nec Corp | 入出力キャッシュメモリ |
| JPH09160863A (ja) * | 1995-12-07 | 1997-06-20 | Nec Corp | 入出力バッファ装置及びその管理方法 |
| JP2006520045A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プリフェッチ手段を備えるデータ処理システム |
-
1988
- 1988-10-21 JP JP63264186A patent/JPH02112039A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272687A (ja) * | 1995-04-03 | 1996-10-18 | Nec Corp | 入出力キャッシュメモリ |
| JPH09160863A (ja) * | 1995-12-07 | 1997-06-20 | Nec Corp | 入出力バッファ装置及びその管理方法 |
| US6078971A (en) * | 1995-12-07 | 2000-06-20 | Nec Corporation | Input/output buffer and method for invalidating transferred data in direct memory access transfer |
| JP2006520045A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プリフェッチ手段を備えるデータ処理システム |
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