JPH02119159A - 半導体ウエハおよびそれを用いた半導体装置ならびにそのプロセス評価方法 - Google Patents
半導体ウエハおよびそれを用いた半導体装置ならびにそのプロセス評価方法Info
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- JPH02119159A JPH02119159A JP27066588A JP27066588A JPH02119159A JP H02119159 A JPH02119159 A JP H02119159A JP 27066588 A JP27066588 A JP 27066588A JP 27066588 A JP27066588 A JP 27066588A JP H02119159 A JPH02119159 A JP H02119159A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にＭＯＳデバイスのプ
ロセス評価技術に関するものである。
ロセス評価技術に関するものである。
半導体装置の製造工程では、半導体ウェハの回路回路領
域の余領域にＴ Ｅ Ｇ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）を形成し、このＴＥＧを利用して種々のプ
ロセス特性やデバイス特性の評価を行っている。
域の余領域にＴ Ｅ Ｇ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）を形成し、このＴＥＧを利用して種々のプ
ロセス特性やデバイス特性の評価を行っている。
また、半導体装置の製造工程では、プラズマＣＶＤ法を
用いてウェハ上に絶縁膜を堆積する工程や、プラズマ中
で発生させたイオンを利用する反応性イオンエツチング
（ＲＩＥ）工程などのように、プラズマを利用する各種
の工程が伴われるため、プラズマによる素子の損傷を防
止する対策が不可欠となっている。なお、プラズマによ
る素子の損傷の問題については、例えば株式会社工業調
査会、昭和６１年１１月１８日発行、「電子材料・１９
８６年１１月号別冊、Ｐ１２８〜Ｐ１３１に解説されて
いる。
用いてウェハ上に絶縁膜を堆積する工程や、プラズマ中
で発生させたイオンを利用する反応性イオンエツチング
（ＲＩＥ）工程などのように、プラズマを利用する各種
の工程が伴われるため、プラズマによる素子の損傷を防
止する対策が不可欠となっている。なお、プラズマによ
る素子の損傷の問題については、例えば株式会社工業調
査会、昭和６１年１１月１８日発行、「電子材料・１９
８６年１１月号別冊、Ｐ１２８〜Ｐ１３１に解説されて
いる。
ところで、ＭＯＳデバイスの製造工程では、上記したプ
ラズマを用いる工程で配線に電荷がＭ積され、これが放
電することによって、ＭＯＳ−ＦＥＴに損傷を与え、し
きい値電圧（ＶｔＨ） を変動させたり、ゲート絶縁
膜を破壊したりすることが知られている。
ラズマを用いる工程で配線に電荷がＭ積され、これが放
電することによって、ＭＯＳ−ＦＥＴに損傷を与え、し
きい値電圧（ＶｔＨ） を変動させたり、ゲート絶縁
膜を破壊したりすることが知られている。
特に、例えば前記ＴＥＧを構成する単体ＭＯ３・ＦＥＴ
のように、ゲートがフローティング状態になっているＭ
ＯＳ−ＦＥＴは損傷を受は易い。
のように、ゲートがフローティング状態になっているＭ
ＯＳ−ＦＥＴは損傷を受は易い。
そのため、ＭＯＳ集積回路が形成されるウェハのＴＥＧ
には、上記した電荷の放電による単体ＭＯＳ・ＦＥＴの
損傷を緩和するための、いわゆるクランプ回路が設けら
れている。このクランプ回路は、上記単体ＭＯＳ・ＦＥ
Ｔとその近傍に形成された拡散層（ｐｎ接合）とを配線
で接続した回路である。
には、上記した電荷の放電による単体ＭＯＳ・ＦＥＴの
損傷を緩和するための、いわゆるクランプ回路が設けら
れている。このクランプ回路は、上記単体ＭＯＳ・ＦＥ
Ｔとその近傍に形成された拡散層（ｐｎ接合）とを配線
で接続した回路である。
ところで、近年の半導体集積回路は、配線の多層化が進
行し、それに伴って、上下の配線層間を絶縁する層間絶
縁膜も多層化されている。そのため、ＭＯＳデバイスの
製造工程を最適化するには、層間絶縁膜の堆積工程での
プラズマに起因するＭＯＳ−ＦＥＴの損傷の程度を各層
間絶縁膜の堆積工程毎に評価する必要がある。
行し、それに伴って、上下の配線層間を絶縁する層間絶
縁膜も多層化されている。そのため、ＭＯＳデバイスの
製造工程を最適化するには、層間絶縁膜の堆積工程での
プラズマに起因するＭＯＳ−ＦＥＴの損傷の程度を各層
間絶縁膜の堆積工程毎に評価する必要がある。
しかしながら、従来、プラズマに起因するＭＯＳ −Ｆ
ＥＴの損傷の程度を各層間絶縁膜の堆積工程毎に区分、
明確化することのできるＴＥＧは存在しなかった。
ＥＴの損傷の程度を各層間絶縁膜の堆積工程毎に区分、
明確化することのできるＴＥＧは存在しなかった。
例えば、前記クランプ回路を設けたＴＥＧは、プラズマ
に起因する単体ＭＯＳ−ＦＥＴの損傷を緩和することは
できるが、ＭＯＳ−ＦＥＴがどの程度の損傷を受けたか
を、各層間絶縁膜の堆積工程毎に評価することはできな
い。
に起因する単体ＭＯＳ−ＦＥＴの損傷を緩和することは
できるが、ＭＯＳ−ＦＥＴがどの程度の損傷を受けたか
を、各層間絶縁膜の堆積工程毎に評価することはできな
い。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、多層配線構造を備えたＭＯＳデバイス
の製造工程において、プラズマに起因するＭＯＳ−ＦＥ
Ｔの損傷の程度を各層間絶縁膜の堆積工程毎に区分、明
確化することのできる技術を提供することにある。
り、その目的は、多層配線構造を備えたＭＯＳデバイス
の製造工程において、プラズマに起因するＭＯＳ−ＦＥ
Ｔの損傷の程度を各層間絶縁膜の堆積工程毎に区分、明
確化することのできる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
すなわち、請求項１記載の発明は、多層配線構造を備え
たＭＯ３ｊｌ＠回路を形成した集積回路領域の余領域に
、単体Ｍ ＯＳ−Ｆ Ｅ Ｔのゲートと、上記単体ＭＯ
Ｓ・ＦＥＴの近傍に形成された拡散層とを配線で接続し
た所定数のＴＥＧを形成し、上記単体ＭＯＳ・ＦＥＴの
ゲートと、拡散層とを接続する配線の配線層が上記所定
数のＴＥＧの各々で異なるようにした半導体ウェハであ
る。
たＭＯ３ｊｌ＠回路を形成した集積回路領域の余領域に
、単体Ｍ ＯＳ−Ｆ Ｅ Ｔのゲートと、上記単体ＭＯ
Ｓ・ＦＥＴの近傍に形成された拡散層とを配線で接続し
た所定数のＴＥＧを形成し、上記単体ＭＯＳ・ＦＥＴの
ゲートと、拡散層とを接続する配線の配線層が上記所定
数のＴＥＧの各々で異なるようにした半導体ウェハであ
る。
請求項２記載の発明は゛請求項１記載の半導体ウェハを
用いて構成された半導体装置である。
用いて構成された半導体装置である。
また、請求項３記載の発明は、請求項１記載の半導体ウ
ェハに形成された各々のＴＥＧを構成する単体ＭＯＳ・
ＦＥＴの損傷の程度を個別に評価する半導体装置のプロ
セス評価方法である。
ェハに形成された各々のＴＥＧを構成する単体ＭＯＳ・
ＦＥＴの損傷の程度を個別に評価する半導体装置のプロ
セス評価方法である。
上記ＴＥＧを構成する単体ＭＯＳ・ＦＥＴは、そのゲー
トがフローティング状態になっているときは、損傷を受
は易い。
トがフローティング状態になっているときは、損傷を受
は易い。
そこで、例えば単体ＭＯＳ・ＦＥＴのゲートとクランプ
回路の拡散層とを接続する配線が、第１のＴＥＧでは、
第１層目の配線であり、第２のＴＥＧでは、第２層目の
配線であると仮定する。また、上記第１層目の配線と第
２１目の配線とを絶縁する層間絶縁膜が、プラズマＣＶ
Ｄ法で堆積されていると仮定する。
回路の拡散層とを接続する配線が、第１のＴＥＧでは、
第１層目の配線であり、第２のＴＥＧでは、第２層目の
配線であると仮定する。また、上記第１層目の配線と第
２１目の配線とを絶縁する層間絶縁膜が、プラズマＣＶ
Ｄ法で堆積されていると仮定する。
この場合、上記層間絶縁膜を堆積する工程では、１１（
ＤＴＥＧ（７）単体ＭＯＳ−ＦＥＴは、そのゲートが第
１層目の配線を介してクランプ回路の拡散層に接続され
ているため、第１層目の配線に蓄積された電荷が放電し
た際、その損傷が緩和されるが、第２のＴＥＧの単体Ｍ
ＯＳ・ＦＥＴｉｔ、未だ第２層目の配線が形成されてい
ないため、７０−ティング状態になっている。
ＤＴＥＧ（７）単体ＭＯＳ−ＦＥＴは、そのゲートが第
１層目の配線を介してクランプ回路の拡散層に接続され
ているため、第１層目の配線に蓄積された電荷が放電し
た際、その損傷が緩和されるが、第２のＴＥＧの単体Ｍ
ＯＳ・ＦＥＴｉｔ、未だ第２層目の配線が形成されてい
ないため、７０−ティング状態になっている。
そこで、ウェハプロセス完了後、上記２つのＴＥＧの電
気試験を行い、第１のＴＥＧの単体ＭＯＳ・ＦＥＴには
異常がなく、第２のＴＥＧの単体ＭＯＳ・ＦＥＴに損傷
（しきい値電圧の変動やゲート絶縁膜の破壊）が見出さ
れたときは、この損傷の原因は、上記層間絶縁膜の堆積
工程にある、ということができる。
気試験を行い、第１のＴＥＧの単体ＭＯＳ・ＦＥＴには
異常がなく、第２のＴＥＧの単体ＭＯＳ・ＦＥＴに損傷
（しきい値電圧の変動やゲート絶縁膜の破壊）が見出さ
れたときは、この損傷の原因は、上記層間絶縁膜の堆積
工程にある、ということができる。
このように、単体ＭＯ３・ＦＥＴのゲートとクランプ回
路の拡散層とを、異なる配線層の配線で接続した所定数
のＴＥＧを個別に評価することにより、プラズマに起因
するＭＯＳ・ＦＥＴの損傷の程文を各層間絶縁膜の堆積
工程毎に区分、明確化することができる。
路の拡散層とを、異なる配線層の配線で接続した所定数
のＴＥＧを個別に評価することにより、プラズマに起因
するＭＯＳ・ＦＥＴの損傷の程文を各層間絶縁膜の堆積
工程毎に区分、明確化することができる。
第１図は本発明の一実施例である半導体装置を構成する
半導体ウェハ上に作成された第１のＴＥＧの略平面図、
第２図は第１図の■−■線断面図、第３図は同じく第２
のＴＥＧの略平面図、第４図は第３図のｒＶ−１’Ｖ線
断面図、第５図は同じく第３のＴＥＧの略平面図、第６
図は第５図のＶＴ−Ｖｌ線断面図、第７図はこの半導体
ウェハの略平面図である。
半導体ウェハ上に作成された第１のＴＥＧの略平面図、
第２図は第１図の■−■線断面図、第３図は同じく第２
のＴＥＧの略平面図、第４図は第３図のｒＶ−１’Ｖ線
断面図、第５図は同じく第３のＴＥＧの略平面図、第６
図は第５図のＶＴ−Ｖｌ線断面図、第７図はこの半導体
ウェハの略平面図である。
第７図に示すように、例えばｐ形シリコン単結晶からな
る半導体ウェハ１の表面には、多数の集積回路領域２が
格子状に配列されている。各集積回路領域２には、図示
はしないが、ＭＯ３集積回路が形成されている。このＭ
Ｏ８ｓ積回路は、例えばＡ１３層配線構造を備えている
。
る半導体ウェハ１の表面には、多数の集積回路領域２が
格子状に配列されている。各集積回路領域２には、図示
はしないが、ＭＯ３集積回路が形成されている。このＭ
Ｏ８ｓ積回路は、例えばＡ１３層配線構造を備えている
。
集積回路領域２の余領域は、いわゆるスクライブ領域で
あり、ウェハプロセス完了後、この領域が切断されて半
導体ペレットが作成される。この余領域の所定箇所には
、プロセス特性やデバイス特性などを評価するための所
定数のＴＥＧ （Ｔ。
あり、ウェハプロセス完了後、この領域が切断されて半
導体ペレットが作成される。この余領域の所定箇所には
、プロセス特性やデバイス特性などを評価するための所
定数のＴＥＧ （Ｔ。
〜Ｔ、 ）が所定の間隔を置いて配置されている。
上記ＴＥＧ （Ｔ、 〜Ｔ、 ）のうち、Ｔ、、 Ｔ、
およびＴｓ は本実施例のＴＥＧであり、各々の構成は
、以下のようになっている。
およびＴｓ は本実施例のＴＥＧであり、各々の構成は
、以下のようになっている。
まず、第１のＴＥＧ（Ｔ、）は、第１図に示すように、
ＭＯＳ −Ｆ ＥＴＱ、 とその近傍の拡散層３とで
ｉａ成されている。ＭＯＳ −Ｆ ＥＴＱ、 と拡散
層３とは、例えば５１０２からなるフィールド絶縁膜４
によって互いに分離されている。
ＭＯＳ −Ｆ ＥＴＱ、 とその近傍の拡散層３とで
ｉａ成されている。ＭＯＳ −Ｆ ＥＴＱ、 と拡散
層３とは、例えば５１０２からなるフィールド絶縁膜４
によって互いに分離されている。
ＭＯＳ・ＦＥＴＱ、 は、ソース・ドレイン領域とな
る拡散層５と、例えばポリシリコンからなるゲート６と
で構成されている。この構成は、集積回路領域２に形成
された〜（Ｏ５集積回路を構成するＭＯＳ・ＦＥＴと同
一である。
る拡散層５と、例えばポリシリコンからなるゲート６と
で構成されている。この構成は、集積回路領域２に形成
された〜（Ｏ５集積回路を構成するＭＯＳ・ＦＥＴと同
一である。
ＭＯＳ・ＦＥＴＱ、 の拡散層５と前記拡散層３は、
例えばリン（Ｐ）やヒ素（Ａｓ）などのｎル不純物のイ
オン打ち込みによって、作成されている。
例えばリン（Ｐ）やヒ素（Ａｓ）などのｎル不純物のイ
オン打ち込みによって、作成されている。
拡散層５のソースおよびドレイン領域には、コンタクト
ホールＣ，，Ｃ２を介して第１層Ａｌ配線７ａ、７ｂが
接続されている。また、ゲート６の一端（図の上側）に
は、コンタクトホールＣ３を介して第１層、ｌ配線７Ｃ
が接続されている。なお、このＡ２配線７Ｃの他端側は
、図示しない給電用のＡ、ｆ！パッドに接続されている
。
ホールＣ，，Ｃ２を介して第１層Ａｌ配線７ａ、７ｂが
接続されている。また、ゲート６の一端（図の上側）に
は、コンタクトホールＣ３を介して第１層、ｌ配線７Ｃ
が接続されている。なお、このＡ２配線７Ｃの他端側は
、図示しない給電用のＡ、ｆ！パッドに接続されている
。
ゲート６の他端（図の下側）には、コンタクトホールＣ
１を介して第１層Ａｌ配線７ａの一端が接続されている
。また、このＡＡ配線７ｄの他端は、コンタクトホール
Ｃ５を介して拡散層３に接続されている。すなわち、Ｍ
ＯＳ −Ｆ ＥＴＱ、 には、Ａ Ａ配置７ｄと拡散
層３とからなるクランプ回路が設けられ、プラズマによ
るＭＯ５・ＦＥＴＱｌ の損傷が緩和される構成にな
っている。
１を介して第１層Ａｌ配線７ａの一端が接続されている
。また、このＡＡ配線７ｄの他端は、コンタクトホール
Ｃ５を介して拡散層３に接続されている。すなわち、Ｍ
ＯＳ −Ｆ ＥＴＱ、 には、Ａ Ａ配置７ｄと拡散
層３とからなるクランプ回路が設けられ、プラズマによ
るＭＯ５・ＦＥＴＱｌ の損傷が緩和される構成にな
っている。
上記ＴＥＧ （Ｔ、）の断面構造は、第２図のようにな
っている。すなわち、ＭＯ３・ＦＥＴＱ、 は、拡散
ｇ５と、例えばＳｉｇｈ からなるゲート蟻縁膜８と、
ゲート６とから構成され、ゲート６は、Ａβ配線７ｄに
よって、拡散層３に接続されている。
っている。すなわち、ＭＯ３・ＦＥＴＱ、 は、拡散
ｇ５と、例えばＳｉｇｈ からなるゲート蟻縁膜８と、
ゲート６とから構成され、ゲート６は、Ａβ配線７ｄに
よって、拡散層３に接続されている。
フィールド絶縁膜４の上には、例えばＣＶＤ法を用いて
堆積したＳｉＯ□膜９が被着されている。
堆積したＳｉＯ□膜９が被着されている。
この５１０２ 膜９の上には、例えばスパッタ法を用い
て堆積した第１層へ！配線７ｃ、７ｄ、および第２図で
は図示しない第１層、へ！配線７ａ７ｂが形成されてい
る。
て堆積した第１層へ！配線７ｃ、７ｄ、および第２図で
は図示しない第１層、へ！配線７ａ７ｂが形成されてい
る。
第１層Ａｌ配線７ａ〜７ｄの上には、第１石間絶縁膜１
０が被着されている。この第１層間絶縁膜１０は、例え
ばプラズマＣＶＤ法を用いて堆積したＳｉＯ□膜で構成
されている。
０が被着されている。この第１層間絶縁膜１０は、例え
ばプラズマＣＶＤ法を用いて堆積したＳｉＯ□膜で構成
されている。
第１層間絶縁膜１０の上には、第２図では図示しない第
２層Ａ１配線を挟んで、第２層間絶縁膜１１が被着され
ている。この第２層間絶縁膜１１は、例えばプラズマＣ
ＶＤ法を用いて堆積したＳ１０、膜で構成されている。
２層Ａ１配線を挟んで、第２層間絶縁膜１１が被着され
ている。この第２層間絶縁膜１１は、例えばプラズマＣ
ＶＤ法を用いて堆積したＳ１０、膜で構成されている。
第２層間絶縁膜１１の上には、第２図では図示しない第
２層Ａ１配線を挟んで、パッシベーション膜１２が被着
されている。このパッシベーション膜１２は、例えばプ
ラズマＣＶＤ法を用いて堆積した５ＩｓＮａ膜で構成さ
れている。
２層Ａ１配線を挟んで、パッシベーション膜１２が被着
されている。このパッシベーション膜１２は、例えばプ
ラズマＣＶＤ法を用いて堆積した５ＩｓＮａ膜で構成さ
れている。
次に、第２のＴＥＧ（Ｔ２）は、第３図、第４図に示す
ように・なっている。すなわち、このＴＥＧ（Ｔ２）は
、前記第１のＴＥＧ （ＴＩ）と同様、ＭＯＳ−Ｆ Ｅ
Ｔ Ｑ２ と、拡散層３と、これらを接続するＡｊ
２配線とで構成されている。
ように・なっている。すなわち、このＴＥＧ（Ｔ２）は
、前記第１のＴＥＧ （ＴＩ）と同様、ＭＯＳ−Ｆ Ｅ
Ｔ Ｑ２ と、拡散層３と、これらを接続するＡｊ
２配線とで構成されている。
ＴＥＧ （ＴＩ）との相違は、ＴＥＧ （Ｔ、）のＭＯ
Ｓ−ＦＥＴＱ、 と拡散層３とが、第１層Ａｌ配線７ｄ
のみで接続されているのに対し、ＴＥＧ （Ｔ２）では
、第１ＦＡｆ配線７ｅ、７ｆおよび第２層Ａｌ配線１３
ａで接続されている点にある。なお、第２層Ａｌ配線１
３ａは、第１層間絶縁膜１０に開孔されたスルーホール
Ｔｈ、、Ｔｈ、を介して第１ＦＡｆ配線７ｅ、７ｆに接
続されている。
Ｓ−ＦＥＴＱ、 と拡散層３とが、第１層Ａｌ配線７ｄ
のみで接続されているのに対し、ＴＥＧ （Ｔ２）では
、第１ＦＡｆ配線７ｅ、７ｆおよび第２層Ａｌ配線１３
ａで接続されている点にある。なお、第２層Ａｌ配線１
３ａは、第１層間絶縁膜１０に開孔されたスルーホール
Ｔｈ、、Ｔｈ、を介して第１ＦＡｆ配線７ｅ、７ｆに接
続されている。
このように、第２のＴＥＣ，（Ｔ２）においては、第１
層間絶縁膜１０の上に第２層Ａｌ配線１３ａを形成する
ことによって、はじめてＭＯＳ−ＦＥＴＱ２と拡散層３
とが電気的に接続されるようになっている。すなわち、
プラズマＣＶＤ法を用いて第１層間絶縁膜１０を堆積す
る工程では、ＭＯＳ−Ｆ Ｅ Ｔ Ｑ２ のゲート６は
、フローティング状態になっている。
層間絶縁膜１０の上に第２層Ａｌ配線１３ａを形成する
ことによって、はじめてＭＯＳ−ＦＥＴＱ２と拡散層３
とが電気的に接続されるようになっている。すなわち、
プラズマＣＶＤ法を用いて第１層間絶縁膜１０を堆積す
る工程では、ＭＯＳ−Ｆ Ｅ Ｔ Ｑ２ のゲート６は
、フローティング状態になっている。
次に、第３のＴＥＧ（Ｔ３）は、第５図、第６図に示す
ようになっている。すなわち、このＴＥＧ（Ｔ３）も、
前記したＴ Ｅ Ｇ （Ｔ、、 Ｔ２）と同様、ＭＯＳ
−ＦＥＴＱ、 と、拡散層３と、これらを接続するＡｆ
配線とで構成されている。
ようになっている。すなわち、このＴＥＧ（Ｔ３）も、
前記したＴ Ｅ Ｇ （Ｔ、、 Ｔ２）と同様、ＭＯＳ
−ＦＥＴＱ、 と、拡散層３と、これらを接続するＡｆ
配線とで構成されている。
ＴＥＧ （Ｔ、、Ｔ２）との相違は、ＭＯＳ−ＦＥＴＱ
ユと拡散層３とが、第１層Ａ ｆ配線７ｇ、７ｈ。
ユと拡散層３とが、第１層Ａ ｆ配線７ｇ、７ｈ。
第２層Ａβ配線１３ｂ、１３ｃおよび第３ＮＡ１配線１
４で接続されている点にある。第２層Ａ１配線１３ｂは
、第１層間絶縁膜１０に開孔されたスルーホールＴｈ３
を介して第１Ｆ！Ａｆ配線７ｇに接続され、第２層Ａ
１配線１３Ｃは、第１層間絶縁膜１０に開孔されたスル
ーホールＴｈ、を介して第１ＦＡｆ配線７ｈに接続され
ている。また、第３ Ｔ５ Ａβ配線１４は、第２扇間
絶縁膜１１に開孔されたスルーホールＴｈｓ、 Ｔｈｓ
を介して第２層、へｌ配線１３ ｂ、 １３ ｃに
接続されている。
４で接続されている点にある。第２層Ａ１配線１３ｂは
、第１層間絶縁膜１０に開孔されたスルーホールＴｈ３
を介して第１Ｆ！Ａｆ配線７ｇに接続され、第２層Ａ
１配線１３Ｃは、第１層間絶縁膜１０に開孔されたスル
ーホールＴｈ、を介して第１ＦＡｆ配線７ｈに接続され
ている。また、第３ Ｔ５ Ａβ配線１４は、第２扇間
絶縁膜１１に開孔されたスルーホールＴｈｓ、 Ｔｈｓ
を介して第２層、へｌ配線１３ ｂ、 １３ ｃに
接続されている。
このように、第３のＴ、ＥＣ（Ｔ３）においては、第２
層間絶縁膜１１の上に第３層、ｌ配線１４を形成するこ
とによって、はじめてＭＯＳ−ＦＥＴＱ３ と拡散層３
とが電気的に接続されるようになっている。すなわち、
プラズマＣＶＤ法を用いて第１層間絶縁膜１０および第
２層間絶縁膜１１を堆積する工程では、ＭＯＳ−ＦＥＴ
Ｑ３ のゲート６は、フローティング状態になっている
。
層間絶縁膜１１の上に第３層、ｌ配線１４を形成するこ
とによって、はじめてＭＯＳ−ＦＥＴＱ３ と拡散層３
とが電気的に接続されるようになっている。すなわち、
プラズマＣＶＤ法を用いて第１層間絶縁膜１０および第
２層間絶縁膜１１を堆積する工程では、ＭＯＳ−ＦＥＴ
Ｑ３ のゲート６は、フローティング状態になっている
。
次に、上記Ｔ Ｅ Ｇ （ＴＩ 〜Ｔ３）を用いたプロ
セス評価方法を説明する。ここでのプロセス評価の対象
は、プラズマＣＶＤ法を用いて第１層間絶縁膜１０およ
び第２扇間絶縁膜１１を被着した際、集積回路領域２に
形成されたＭＯＳ−ＦＥＴが、プラズマによってどの程
度の損傷を受けたか、ということである。
セス評価方法を説明する。ここでのプロセス評価の対象
は、プラズマＣＶＤ法を用いて第１層間絶縁膜１０およ
び第２扇間絶縁膜１１を被着した際、集積回路領域２に
形成されたＭＯＳ−ＦＥＴが、プラズマによってどの程
度の損傷を受けたか、ということである。
上記プロセス評価を行うには、ＴＥＧ （Ｔ、〜Ｔ３）
を構成する単体ＭＯＳ・ＦＥＴＱ、 〜Ｑ３ のゲート
６がフローティング状態になっているときは、このゲー
ト６が拡散層３に接続されているときに比べて損傷を受
は易い、という事実を利用する。
を構成する単体ＭＯＳ・ＦＥＴＱ、 〜Ｑ３ のゲート
６がフローティング状態になっているときは、このゲー
ト６が拡散層３に接続されているときに比べて損傷を受
は易い、という事実を利用する。
すなわち、ウェハプロセス完了後、ＴＥＧ （Ｔ〜Ｔ
３ ）の各々のパッド（図示せず）にプローブを当てて
個別に電気試験を行い、単体ＭＯＳ・ＦＥＴＱ、〜Ｑ３
の損傷（しきい値電圧の変動やゲート絶縁膜８の破壊
）の程度を調べる。その結果、例えば第１ノＴＥＧ （
Ｔ、）（７）単体ＭＯＳ・ＦＥＴＱ、 には異常がなく
、第２のＴＥＧ（Ｔ２）の単体ＭＯＳ・ＦＥＴＱ２ に
損傷が見出されたときは、この損傷の原因は、第１層間
絶縁膜１０の堆積工程にある、ということができる。す
なわち、第１層間絶縁膜１０を堆積する工程では、第１
のＴＥＧ （Ｔ、）のゲート６は、第３層Ａ１配線１４
を介してクランプ回路の拡散層３に接続されているので
、プラズマによる単体ＭＯＳ・ＦＥＴＱ、の損傷が緩和
されるが、第２のＴＥＧ（Ｔ２）のゲート６は、未だ第
２層、ｌ配線１３ａが形成されていないので、フローテ
ィング状態になっているからである。
３ ）の各々のパッド（図示せず）にプローブを当てて
個別に電気試験を行い、単体ＭＯＳ・ＦＥＴＱ、〜Ｑ３
の損傷（しきい値電圧の変動やゲート絶縁膜８の破壊
）の程度を調べる。その結果、例えば第１ノＴＥＧ （
Ｔ、）（７）単体ＭＯＳ・ＦＥＴＱ、 には異常がなく
、第２のＴＥＧ（Ｔ２）の単体ＭＯＳ・ＦＥＴＱ２ に
損傷が見出されたときは、この損傷の原因は、第１層間
絶縁膜１０の堆積工程にある、ということができる。す
なわち、第１層間絶縁膜１０を堆積する工程では、第１
のＴＥＧ （Ｔ、）のゲート６は、第３層Ａ１配線１４
を介してクランプ回路の拡散層３に接続されているので
、プラズマによる単体ＭＯＳ・ＦＥＴＱ、の損傷が緩和
されるが、第２のＴＥＧ（Ｔ２）のゲート６は、未だ第
２層、ｌ配線１３ａが形成されていないので、フローテ
ィング状態になっているからである。
次に、例えば第１のＴＥＧ （Ｔ、）の単体ＭＯ５・Ｆ
ＥＴＱ、ｒごも、また、第２のＴＥＧ（Ｔ２ンの単体Ｍ
ＯＳ−Ｆ ＥＴＣｈ にも異常がなく、第３のＴＥＧ（
Ｔ３）の単体ＭＯ３，ＦＥＴＱ１ に損傷が見出された
ときは、この損傷の原因は、第２層間絶縁膜１１の堆積
工程にある、ということができる。すなわち、この場合
、第２層間絶縁膜１１を堆積する工程では、第２のＴＥ
Ｇ（Ｔ２）のゲート６は、第１層ＡＩ！配置７ｅ、７ｆ
および第３層Ａ１配線１４ａを介して拡散層３に接続さ
れているので、プラズマによるＭＯＳ−ＦＥＴＱ２の損
傷が緩和されるが、第３のＴＥＧ（Ｔ、）のゲート６は
、未だ第３層Ａ１配線１４が形成されていないので、フ
ローティング状態になっているからである。
ＥＴＱ、ｒごも、また、第２のＴＥＧ（Ｔ２ンの単体Ｍ
ＯＳ−Ｆ ＥＴＣｈ にも異常がなく、第３のＴＥＧ（
Ｔ３）の単体ＭＯ３，ＦＥＴＱ１ に損傷が見出された
ときは、この損傷の原因は、第２層間絶縁膜１１の堆積
工程にある、ということができる。すなわち、この場合
、第２層間絶縁膜１１を堆積する工程では、第２のＴＥ
Ｇ（Ｔ２）のゲート６は、第１層ＡＩ！配置７ｅ、７ｆ
および第３層Ａ１配線１４ａを介して拡散層３に接続さ
れているので、プラズマによるＭＯＳ−ＦＥＴＱ２の損
傷が緩和されるが、第３のＴＥＧ（Ｔ、）のゲート６は
、未だ第３層Ａ１配線１４が形成されていないので、フ
ローティング状態になっているからである。
このように、半導体ウェハ１の集積回路領域２にＡ１３
層配線構造を備えたＭＯＳ集積回路を形成するとともに
、上記集積回路領域２の余領域に、単体ＭＯＳ・ＦＥＴ
のゲート６と、上記単体ＭＯＳ・ＦＥＴの近傍に形成さ
れた拡散層３とをそれぞれ異なる配線層の配線で接続し
た三種類のＴＥＧ （Ｔ＋ −Ｔ＊）を形成し、各々の
ＴＥＧ （Ｔ、 〜Ｔ ｓ ）を構成する単体ＭＯＳ・
ＦＥＴＱ、 〜Ｑ３ ’７）ゲート６がフローティング
状態になっているときは、それらのゲート６が拡散層３
に接続されているときに比べて、単体ＭＯＳ・ＦＥＴＱ
、 〜Ｑ。
層配線構造を備えたＭＯＳ集積回路を形成するとともに
、上記集積回路領域２の余領域に、単体ＭＯＳ・ＦＥＴ
のゲート６と、上記単体ＭＯＳ・ＦＥＴの近傍に形成さ
れた拡散層３とをそれぞれ異なる配線層の配線で接続し
た三種類のＴＥＧ （Ｔ＋ −Ｔ＊）を形成し、各々の
ＴＥＧ （Ｔ、 〜Ｔ ｓ ）を構成する単体ＭＯＳ・
ＦＥＴＱ、 〜Ｑ３ ’７）ゲート６がフローティング
状態になっているときは、それらのゲート６が拡散層３
に接続されているときに比べて、単体ＭＯＳ・ＦＥＴＱ
、 〜Ｑ。
が損傷を受は易い、という事実を利用して各々のＴ Ｅ
Ｇ （Ｔ＋ −Ｔ３）を構成する単体ＭＯＳ・ＦＥＴ
Ｑ、〜Ｑ３ の損傷の程度を個別に評価する本実施例に
よれば、プラズマＣＶＤ法を用いて第１層間絶縁膜１０
および第２層間絶縁膜１１を被着した際、集積回路領域
２に形成されたＭＯＳ−ＦＥＴが受けた損傷の程度を層
間絶縁膜１０．１１の堆積工程毎に区分、明確化するこ
とができる。
Ｇ （Ｔ＋ −Ｔ３）を構成する単体ＭＯＳ・ＦＥＴ
Ｑ、〜Ｑ３ の損傷の程度を個別に評価する本実施例に
よれば、プラズマＣＶＤ法を用いて第１層間絶縁膜１０
および第２層間絶縁膜１１を被着した際、集積回路領域
２に形成されたＭＯＳ−ＦＥＴが受けた損傷の程度を層
間絶縁膜１０．１１の堆積工程毎に区分、明確化するこ
とができる。
これにより、ＡＮ３層配線構造を備えたＭＯＳデバイス
の製造工程の最適化を促進することができるため、上記
ＭＯＳデバイスの開発期間を短縮化することができる。
の製造工程の最適化を促進することができるため、上記
ＭＯＳデバイスの開発期間を短縮化することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱し一二５）範囲で種々変
更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱し一二５）範囲で種々変
更可能であることはいうまでもない。
前記実施例では、ウェハの集積回路領域に、へ１３層配
線構造を備えたＭＯＳ集積回路を形成した場合について
説明したが、例えば４層以上の配線構造を備えたＭＯＳ
集積回路、すなわち、プラズマＣＶＤ法を用いて堆積さ
れる層間絶縁膜を３層以上備えたＭＯＳ集積回路を形成
する場合にも適用することができる。
線構造を備えたＭＯＳ集積回路を形成した場合について
説明したが、例えば４層以上の配線構造を備えたＭＯＳ
集積回路、すなわち、プラズマＣＶＤ法を用いて堆積さ
れる層間絶縁膜を３層以上備えたＭＯＳ集積回路を形成
する場合にも適用することができる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体ウェハの集積回路領域に多フ配′ｆ′
Ａ構造を備えたＭＯＳ集積回路を形成するとともに、上
記集積回路領域の余領域に、単体〜１０５・ＦＥＴのゲ
ートと、上記単体ＭＯＳ・ＦＥＴの近傍に形成された拡
散「とをそれぞれ異なる配線層の配線で接続した所定数
のＴＥＧを形成し、各々のＴＥＧを構成する単体ＭＯＳ
・ＦＥＴの損傷の程度を個別に評価することにより、集
積回路領域に形成されたＭＯＳ−ＦＥＴがプラズマに起
因して受けた損傷の程度を各層間絶縁膜の堆積工程毎に
区分、明確化することができる。
Ａ構造を備えたＭＯＳ集積回路を形成するとともに、上
記集積回路領域の余領域に、単体〜１０５・ＦＥＴのゲ
ートと、上記単体ＭＯＳ・ＦＥＴの近傍に形成された拡
散「とをそれぞれ異なる配線層の配線で接続した所定数
のＴＥＧを形成し、各々のＴＥＧを構成する単体ＭＯＳ
・ＦＥＴの損傷の程度を個別に評価することにより、集
積回路領域に形成されたＭＯＳ−ＦＥＴがプラズマに起
因して受けた損傷の程度を各層間絶縁膜の堆積工程毎に
区分、明確化することができる。
これにより、多層配線構造を備えたＭＯＳデバイスの製
造工程の最適化を促進することができるので、その開発
期間を短縮化することができる。
造工程の最適化を促進することができるので、その開発
期間を短縮化することができる。
第１図は本発明の一実施例である半導体装！を構成する
半導体ウェハ上に作成された第１のＴＥＧの略平面図、 第２図は第１図のｎ−ｎ線断面図、 第３図は同じく第２のＴＥＧの略平面図、第４図は第３
図のｒＶ−ＩＶ線断面図、第５図は同じく第３のＴＥＧ
の略平面図、第６図は第５図のＶｌ−Ｖｌ線断面図、第
７図はこの半導体ウェハの略平面図である。 １・・・半導体ウェハ ２・・・集積回路領域、３．５
・・・拡散層、４・・・フィールド絶縁膜、６・・・ゲ
ート、７ａ〜７ｈ・・・第２層Ａ１配線、８・・・ゲー
ト絶縁膜、９・・・ＳｉＣ，膜、ＩＯ・・・第１層間絶
縁膜、１１・・・第２層間絶縁膜、１２・・・パッシベ
ーション膜、１３ａ〜１３Ｃ・・・第２層Ａ１配線、１
４・・・第３層Ａ１配線、Ｃ２〜Ｃ５・・・コンタクト
ホール、Ｑｌ 〜Ｑ、・・・ＭＯＳ −ＦＥＴ、Ｔ、〜
Ｔ１・・Ｔ Ｅ Ｇ ＳＴｈ、 −Ｔｈｓ ・・・ス
ルーホール。 第 図 １１：男ＺＦｊ間絶穏腰 第 １４：軍３層Ａ！配線 図 Ｔコ Ｔ１〜Ｔ０ ： ＴＥＧ 第 図
半導体ウェハ上に作成された第１のＴＥＧの略平面図、 第２図は第１図のｎ−ｎ線断面図、 第３図は同じく第２のＴＥＧの略平面図、第４図は第３
図のｒＶ−ＩＶ線断面図、第５図は同じく第３のＴＥＧ
の略平面図、第６図は第５図のＶｌ−Ｖｌ線断面図、第
７図はこの半導体ウェハの略平面図である。 １・・・半導体ウェハ ２・・・集積回路領域、３．５
・・・拡散層、４・・・フィールド絶縁膜、６・・・ゲ
ート、７ａ〜７ｈ・・・第２層Ａ１配線、８・・・ゲー
ト絶縁膜、９・・・ＳｉＣ，膜、ＩＯ・・・第１層間絶
縁膜、１１・・・第２層間絶縁膜、１２・・・パッシベ
ーション膜、１３ａ〜１３Ｃ・・・第２層Ａ１配線、１
４・・・第３層Ａ１配線、Ｃ２〜Ｃ５・・・コンタクト
ホール、Ｑｌ 〜Ｑ、・・・ＭＯＳ −ＦＥＴ、Ｔ、〜
Ｔ１・・Ｔ Ｅ Ｇ ＳＴｈ、 −Ｔｈｓ ・・・ス
ルーホール。 第 図 １１：男ＺＦｊ間絶穏腰 第 １４：軍３層Ａ！配線 図 Ｔコ Ｔ１〜Ｔ０ ： ＴＥＧ 第 図
Claims (1)
- 【特許請求の範囲】 １、集積回路領域の余領域には、多層配線構造を備えた
ＭＯＳ集積回路が形成され、かつ、前記集積回路領域の
余領域には、単体ＭＯＳ・ＦＥＴのゲートと、前記単体
ＭＯＳ・ＦＥＴの近傍に形成された拡散層とを配線で接
続してなる所定数のＴＥＧが形成された半導体ウェハで
あって、前記単体ＭＯＳ・ＦＥＴのゲートと拡散層とを
接続する配線の配線層が、前記所定数のＴＥＧの各々で
異なっていることを特徴とする半導体ウェハ。 ２、請求項１記載の半導体ウェハを用いて構成されたこ
とを特徴とする半導体装置。 ３、請求項１記載の半導体ウェハに形成された各々のＴ
ＥＧを構成する単体ＭＯＳ・ＦＥＴの損傷の程度を個別
に評価することを特徴とする半導体装置のプロセス評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27066588A JPH02119159A (ja) | 1988-10-28 | 1988-10-28 | 半導体ウエハおよびそれを用いた半導体装置ならびにそのプロセス評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27066588A JPH02119159A (ja) | 1988-10-28 | 1988-10-28 | 半導体ウエハおよびそれを用いた半導体装置ならびにそのプロセス評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119159A true JPH02119159A (ja) | 1990-05-07 |
Family
ID=17489246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27066588A Pending JPH02119159A (ja) | 1988-10-28 | 1988-10-28 | 半導体ウエハおよびそれを用いた半導体装置ならびにそのプロセス評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119159A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678909A1 (en) * | 1994-04-20 | 1995-10-25 | STMicroelectronics S.r.l. | Monitoring of rf-plasma induced potential on a gate dielectric inside a plasma etcher |
| EP0848428A1 (en) * | 1996-12-16 | 1998-06-17 | STMicroelectronics S.r.l. | Method for assessing the effects of plasma treatments on wafers of semicondutor material |
| US6627347B2 (en) | 2000-04-14 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Rectangular electrode and lead part therefor |
| US6822330B2 (en) | 2002-05-22 | 2004-11-23 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with test element group circuit |
-
1988
- 1988-10-28 JP JP27066588A patent/JPH02119159A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678909A1 (en) * | 1994-04-20 | 1995-10-25 | STMicroelectronics S.r.l. | Monitoring of rf-plasma induced potential on a gate dielectric inside a plasma etcher |
| EP0848428A1 (en) * | 1996-12-16 | 1998-06-17 | STMicroelectronics S.r.l. | Method for assessing the effects of plasma treatments on wafers of semicondutor material |
| US6051443A (en) * | 1996-12-16 | 2000-04-18 | Stmicroelectronics S.R.L | Method for assessing the effects of plasma treatments on wafers of semiconductor material |
| US6627347B2 (en) | 2000-04-14 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Rectangular electrode and lead part therefor |
| US6822330B2 (en) | 2002-05-22 | 2004-11-23 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with test element group circuit |
| KR100476900B1 (ko) * | 2002-05-22 | 2005-03-18 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치 |
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