JPH02119447A - デジタルパターンデコーダおよびデコード方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野） 本発明は、−股部にはデジタルデコード装置に関し、か
つより詳細には反復性のパターンを有する所定のデジタ
ルコードのデコードに関する。

（従来の技術） 直列（シリアル）データストリームが一般に無線周波（
ＲＦ）通信において通信経路の品質を確保するために用
いられている。該経路の受信端においては、通常回路が
データストリームを構成するかなりの数のデータビット
を集めるために用いられる。もしかなりの数のビットが
受信されると、通信経路は効果的なものであると判断さ
れ、そしてそれによる通信が進行することが許容される
。

一般に、受信端において受信されかつ有効性を確認され
るビットの数は直接経路の信頼性に関係する。従って、
非常に信頼できる経路に対しては、通信が該経路で進行
することが許容される前に確認されなければならないビ
ットの数は一般に非常に大きい。

（発明が解決しようとする課Ｕ） 不幸なことに、受信端において多数のビットを受信しか
つ確認することはかなりの量のデータビットメモリまた
は処理時間を必要とする。データビットメモリは入力デ
ータストリームを所定のデータパターンと比較し該パタ
ーンと整合するビットの数を判定するために必要となる
。処理時間はそのようなビットごとの比較の処理袋！構
成において過剰となる。いずれの場合にも、そのような
ビットごとの解析はしばしばメモリを意識したあるいは
時間を意識した応用に対しては受容できない。

従ってこれらの不都合を克服するデジタルパターンデコ
ーダの必要性が生ずる。

本発明は上述の問題を解決するものであり、かつビット
パターンを動的にかつ高速にデコードし、さらにバイト
またはパターン同期ではなくビット同期のみを必要とす
るデジタルパターンデコーダを提供することを意図して
いる。

（課題を解決するための手Ｖｉ） 本発明はビット同期のみが必要とされる、即ちパターン
またはバイト同期が必要とされないデジタルパターンデ
コードプロセスに向けられている。

後に図面を参照して説明される好ましい実施例は今ここ
で一般的に説明する発明概念を用いている。

本発明に係わる概念は２Ｎビットの長さを有し第２のＮ
ビットが最初のＮビットの１の補数である所定の直列２
進パターンにおいて最も有用である０例えば、次のパタ
ーンがそのようなパターンを構成する。

０１１００１１００１１００１１００１１０　、そして
　・・・（１）１０１１０１００　１０１１０１００　
　　　　　　　　　　　　　　・・・　（２）（または
いずれかの部分集合、あるいは拡張）本発明のプロセス
はパターンをＮ個の経路（ｐａｔｈ）で受信することに
より解析し、各経路は、１≦１≦Ｎとすれば、最初のＮ
ビットの１番目のビットで始まる、Ｎ番目のビットを反
復的に受信することによりそれぞれ規定される。

例えば、上記２つのパターンのうちの最初のものにおい
ては、Ｎ＝２である。従って、該パターンは２つの経路
で受信される。最初の経路は最初のビットで始まる１つ
おきのビットを含んでおり、即ち０１０１０１０１０１
となり、一方第２の経路は２番目のビットで始まる１つ
おきのビットを含んでおり、即ち１０１０１０１０１０
となる。

上述の２つのパターンのうちの第２のものにおいては、
Ｎ＝４となる。従って、パターンは４つの経路で受信さ
れる。第１の経路は最初のビットで始まる４つごとのビ
ットを含む、即ち１０１゜となり、第２の経路は第２の
ビットで始まる４つごとのビットを含み、即ち０１０１
となり、第３の経路は第３のビットで始まる４つごとの
ビットを含み、即ち１０１０となり、そして第４の経路
は４番目のビットで始まる４つごとのビットを含み、即
ち、１０１０となる。

いずれの例においても、パターンがエラーを含まないも
のと仮定すれば、各経路は振動的なデジタルパターン、
即ち・・・０１０１０１０・・・を含むことがわかる。

この仮定のもとで動作すると、この振動的なデジタルパ
ターンで表わされる各経路はパターンにおいて受信され
るビットにビット同期されたクロック信号と比較される
。もし各々の経路において誤りがなければ、それぞれの
比較器の出力は一定のレベルに留まっている。しかしな
がら、もし経路にエラーがあれば、各比較器の出力は各
エラ一対してレベルが変化するであろう、このエラーが
次に計数され、そのようなエラーの累積がしきい値数と
比較されて受信されたパターンの正確性、即ちその完全
性（ｉｎｔｅｏｒｉｔｙ）の判定が行なわれる。

上述の概念が本発明に従い好まし〈実施される様式はハ
ードウェア構成（第１図）とともにマイクロコンピュー
タによる実施のためのフローチャート（第２図）に関し
て説明される。

（作用） 次に第１図を参照すると、上述の２つの所定のシリアル
２進パターンの最初のものに対するデジタルパターンデ
コーダのハードウェアのブロック図が示されている。第
１図のデコーダは上述の一般的説明に従って動作するが
、ここで明らかになる多くの意義ある有利性を提供する
よう設計されている。第１図には妥当性を確認されるべ
きデジタルパターンを受信する伝統的なビット同期装置
１１０が含まれている。ビット同期装置１１０は好まし
くはマイクロコンピュータによりソフトウェアで実施さ
れるが、任意の伝統的なデジタル位相ロックループを用
いて実施できる。

ビット同期装置１１０は２つの出力、即ちデータ出力１
１２およびクロック出力１１４を含む。

データ出力１１２は伝統的なサンプルされた出力であり
これは同じシリアル形式でビット同期装置１１０により
受信されたデータを表わす、クロック出力１１４はビッ
ト同期装置１１０へのデータ入力から取出されたクロッ
ク出力信号である。クロック出力１１４はビット同期装
置１１０によって受信された各ビットごとに立上り縁を
含んでいる。

ビット同期装置１１０からの出力はＥＸＯＲゲート１１
６およびサンプルカウンタ１１８によって受信される。

サンプルカウンタ１１８は好ましくはクロック出力１１
４によって刻時される少なくとも２ビットのロールオー
バ型のデジタルカウンタである。ＥＸＯＲゲート１１６
はデータ出力１１２とともに最上位ビット（ＭＳＢ）、
Ｄｌ、をサンプルカウンタ１１８から受信し受信された
デジタルパターンとクロック信号との間の上述の比ｖ１
．機能を生成する６ 該比較機能はＥＸＯＲ，ゲート１１６に加えて２個めシ
フトレジスタ（ＳＲ，１１２０および１２２を用いるこ
とにより実施さｔする。双方のＳＲ１２０および１２２
はＥ　Ｘ　ＯＲ，ゲート１１６の出力によって与えられ
る信号をサンプルカウンタ１１８の最下位ビット（ＬＳ
Ｂｉ　Ｄｏ、により規定される速度でジフトインする、
第１図のデコーダはデジタルパターン、即ち・・・００
１１００１１０ｏｉｉｏｏｉｉ・・・をデコードするよ
う設計されているから、受信されたデジタルパターンに
エラがなければ、双方のＳＲ１，２０および１２２にシ
フト入力されるデータは一定である。従って、そのよう
なデータを各ＳＲ，１２０または１２２を通して充分シ
フトした後、各ＳＲの出力は変化せず、かつ受信パター
ンの完全性の部分的表示がｒＥ　Ｘ　ＯＲゲート１１６
の出力に与えられる。

５Ｒ１２０および１２２は好ましくは受信データの代表
的サンプルを計測するために充分な遅延を桿供するよう
充分に長くされる。このようにして、このデコーダは受
信データのウィンドウがＳＲ１２０および１２２を通し
てシフトされるに応［Ｚでエラ〜の数を連続的に計測す
る０例えば、９６の連続するビットにわたる上述の２つ
の所定のパターンの第１のものを検出する７′、：めに
は、各ＳＲ，，１２０または１２２は好ましくは４８の
レジスタ、即ち記憶ビットを含む、後に明らかになるよ
うに、受信パターンの有効性の確認は第１．　Ｉｌ’？
１のデコーダによりビットが受信されるに応ｊユで達成
されるから、このデコーダはバター・ンそ）１．自体の
始めまたは終りに同期する必要性なく受１３されたビッ
トを解析できる。

ＳＲ１２０および１２２の出力はそれぞれエラーカウン
タ１２４および１２６に結合され、これらのカウンタは
ＥＸＯＲゲート１１６の出力における遷移数、または受
信ヒツト・エラーを累算（計数）するために使用される
。エラーカウンタ１２．４および１２６は共に好ましく
は６３稈度の２進数を表わすｔ・めに８つの出力を有す
る伝統的な２進アツプダウンカウンタとされる。累算は
それぞれＡＮＤゲート１２３および１２５を介して、各
々のＳＲからシフト出力される各２進１に対して各エラ
ーカウンタを減分することにより、そしてＡＮＤゲート
１２７を介して、それぞれのＳＲにシフト入力される各
２進１に対し、て各エラーカウンタを増分することによ
り達成される。この動作は実例を用いて最もよく説明す
ることかできる。

：実施例および発明の効果） 第１図のデコーダの状態を該デコーダがランダム７１イ
ズを受信している時について考察する。各Ｓ　Ｒはこの
場合すべて同し数の１および０を含んでいる。デコーダ
により受信される各後続ビットに対しそのような後続ビ
ットかパターンを表わすよっに継続しないものと仮定す
ると、エラーカウンタはほぼＯに等しい大きさを有する
おる平均的な２進数に連続的に増分されかつ減分される
であろう。各カウンタの出力におけるＯ振幅は該デコー
ツ゛が所定のパターンのいずれの部分をも受信していな
いことを示す。

デコーダの上述の状態から、該デコーダか所定のパター
ンを受信し始める（、のど考える６ビット同期がＥＸＯ
Ｒゲート１１６の出力に１を発生させるものと仮定する
。各ＳＲが１で満たさハるに応じ、て、カウンタ１２４
および１２６はより多くの１が各ＳＲからシフトアウト
されるより各ＳＲにシフト入力されるため減分されるよ
り早く増分され、そしてカウンタ１２４および１２６は
比較的大きな振幅を有する正の数に計数されるであろう
。

あるいは、デコーダの同じ上述の状態から、該デコーダ
が所定のパターンを受信し始めている場合を考察するか
、ビット同期かＥＸＯＲゲート１１６の出力にＯを発生
させているものと仮定する。

各ＳＲがＣ〕で満たされるに応じて、カウンタ１２４お
よび１２６は、各ＳＲからシフト出力されるより多くの
Ｏが各ＳＲにシフト入力されるため、それらが増分する
より早く減分し、そしてカウニタ１２１１および１２６
は比較的大きな振幅を有する負の数に計数されるであろ
う、カウンタ１２４および１２６により出力される数の
符号にかかわりなく、比較的大きな振幅を有する両方の
数はパターンが検出されたことを示すであろう。

次に前述のように、エラーのないパターンがすでに受信
されている場合における第１図のデコーダの状態を考察
する。この例では各ＳＲがオールゼロを含んでいるもの
と仮定する。上に示したように、カウンタ１２４および
１２６は比較的大きな振幅を有する負の数に計数されて
いる。デコーダにより受信される各後続ビットに対し、
そのような後続ビットがパターンを現わすように連続し
ていないものと仮定すると、カウンタ１２４および１２
６は０に向かって減分されるであろう、双方のカウンタ
がＯに向かって減分または増分される時、デコーダは所
定のパターンの終了を検出している。以下にさらに説明
するように、カウンタの出力が、Ｏに関して、しきい値
数内に降下した時、デコーダはパターンが現在検出され
ていないことを表示する。

各々の１２４または１２６のカウンタからの出力はそれ
ぞれ伝統的なデジタル論理を用いて実施できる加算器１
２８および１３０に結合される。

各加算器１２８または１３０の機能は２つある。

第１に、各加算器は２つの２進数、即ち１つの２進数は
それぞれのカウンタにより与えられかつ他方はマルチプ
レクサ１３８により与えられる２つの所定の定数の１つ
である、を加算できなければならない、各加算器の第２
の機能は加算機能を行なう前にそれぞれのカウンタから
の入力を反転することである。この反転ステップはそれ
ぞれのカウンタ１２４まなは１２６の出力からのＭＳＢ
が０（ゼロ）の場合にのみ、それぞれＡ十Ｂ信号１３１
および１３３で示されるように、行なわれる。

加算器１２８および１３０の機能は、後続の加算器１３
６とともに、第１図のデコーダがエラーカウンタの出力
により与えられる数の相対的な大きさを計測しかつ一対
の所定のしきい値と比較できるようにし受信パターンの
完全性を確認させる。

受信パターンの完全性は数学的には最初に各カウンタ１
２４または１２６の出力に現われる大きさを受信パター
ンにおける許容エラーの数から減算することにより計測
される０例えば、もし許容エラーの数が２４であれば、
このパターンに対する２つの経路の各々に対する許容エ
ラーの数は１２である（１２は各経路に対するしきい値
となる）。これらの例示的な数を用いると、エラーカウ
ンタ１２４の出力における数は＋２５であり、そしてエ
ラーカウンタ１２６の出力における数は−２５である。

加算器１２８は−１３（１２−＋２５＞の合計を発生し
、一方加算器１３０は−１３（１２＋−２５）の合計を
発生するであろう、加算器１２８および１３０のそれぞ
れの出力における合計は加算器１３６により加算される
。

加算器１３６は出力１２８および１３０の加算したらの
のＭＳＢを現わす信号を発生する。再び先の数値的な例
を考えると、加算器１２８および１３０の各出力におけ
る−１３により加算器１３６の出力は１（加算値−２６
に対するＭＳＢ）になるであろう、加算器１３６の出力
における１はデコーダが所定のパターン・・・００１１
００１１００１１・・・を検出したことを示している。

いったん該所定のパターンがデコーダの入力で受信され
ることが停止すると、カウンタ１２４および１２６の出
力における数は結局その振幅において許容可能なエラー
のしきい値より小さい数に減少するであろう、このこと
がおこると、加算器１２８および１３０は正の数を発生
し、そして加算器１３６により与えられる出力信号はＯ
となり、パターンがもはや検出されないことを表示する
。

上述の例を考察すると、カウンタ１２４および１２６に
より出力される数は典型的には大きさにおいて等しくな
いことが指摘されるべきである。

これらの数の大きさはそれらの各経路において受信され
るエラーの数に従って異なるであろう。

加算器１３６の出力におけるＭＳＢは、インバータ１４
０を介して、マルチプレクサ１３８に提供され、許容可
能なエラーのしきい値にヒステリシスを与える。マルチ
プレクサ１３８は、インバータ１４０からの入力に基づ
゛き、２つの所定の定数のうちの１つを加算器１２８お
よび１３０に通過させる。低い方の数（ｌｏｗ　ｎｕｌ
ｂｅｒ）は信号経路１４２を介して与えられ、そして高
い方の数（ｈｉｇｈｎｕｎｂｅｒ）は信号経路１４４を
介して与えられる。

パターンがちょうど検出されると、加算器１３６の出力
においてＭＳＢ＝１であり低い方の数がマルチプレクサ
１３８を通り加算器１２８および１３０に供給される。

これにより加算器１３６の出力におけるＭＳＢが０に変
化する前に受信パターンにおいて検出されたエラーの数
にかなりの変化を生じさせ、パターンが現在検出されて
いないことを表示する。逆に、パターンが現在検出され
ていない時には、高い方の数が加算器１２８および１３
０に通過し加算器１３６がパターンか現在検出されてい
ることを表示する前に受信データの完全性における大き
な改善を与える。

従って、受信パターンのエラーの数における少し、の変
化は変動していても、加算器１３６の出力において提供
されるＭＳＢを介して、デコーダは常には変化しないで
あろう。

次に、第２Ａ図および第２Ｂ図を参照すると、モトロー
ラ社から入手可能なＭ　Ｃ６８８ＣＯＳ型のような、シ
リアル入力ボートを有する伝統的なマイクロコンピュー
タを用いて先に述べたデコーダを実施するために使用さ
れるフローチャートが示されている。このフローチャー
トは第２Ａ図のブロック２１０で始まり、そこでサンプ
ルカウンタ出力のＬＳＢがゼロに等しいか否かを決定す
るためテストが行なわれる。示されているように同期処
理が好ましくは伝統的なプログラムされたデジタル位相
ロックループを用いて達成される。この実施例における
サンプルカウンタはソフトウェア制御されるタイミング
機能を用いて実施される。

サンプルカウンタの最下位ビットが０に等しければブロ
ック２１０からフローはブロック２１２に進む。

ブロック２１２において、他のテストが行なわれサンプ
ルカウンタの最上位ビットが入力ストリームから受信さ
れたデータサンプルに等しいか否かを決定するため他の
テストが行なわれる。このテストは第１図のＥＸＯＲＩ
！能（ゲート１１６）と等価である。もしＥＸＯＲの比
較が該比較されたビットが同じでないことを示しておれ
ばフローはブロック２１０からブロック２１４に進む、
ブロック２１４において、カウント変数、ＥＲＲＣＮＴ
Ｏ５が増分される。コノ変数ＥＲＲＣＮＴＯは第１図の
カウンタ１２４によって与えられる出力と等価である。

ブロック２１２における比較が比較されたビットが同じ
であることを示しておればフローはブロック２１２から
ブロック２１６に進む、ブロック２１６において、マイ
クロコンピュータのレジスタが用いられ第１図のブロッ
ク１２０の機能が達成される。ブロック２１２において
達成されるＥＸＯＲＩ能の２進結果はシストレジスタ（
ＥＲＲＢＵＦＯ）に左シフト入力される。

ブロック２１６からフローはブロック２１８に進み、そ
こでブロック２１６において行なわれたシフトからのオ
ーバーフローがＯを発生したか否かを決定するためテス
トが行なわれる。このテストは第１図のゲート１２３の
ＡＮＤ機能を表わす。

もしシフトレジスタからシフト出力されたビットが０に
等しくなければ、ＥＲＲＣＮＴＯがブロック２２０に示
されるように減分される。

ＥＲＲＢｔＪＦＯからシフト出力されたビットがゼロに
等しければフローはブロック２１８からブロック２２２
に進む、ブロック２２２において、ＥＲＲＣＮＴＯの最
上位ビットが１であるかまたは０であるかを判定するた
めテストが行なわれる。

このテストは第１図の加算器１２８に提供される信号１
３１の等個物である。このようにして、それぞれ第２Ａ
図のブロック２２４および２２６において達成される加
算および減算機能は第１図の加算器１２８の加算／減算
機能を表わす、ブロック２２４および２２６において、
ＡＬＷＢＬＢは第１図のマルチプレクサ１３８により提
供されるしきい値を表わし、一方ＴＴＬＥＲ３（全エラ
ー）は出力加算器１２８を表わす。

ブロック２２４またはブロック２２６からフローはブロ
ック２２８、ブロック２３０およびブロック２３２に進
み、そこで第１図の加算器ブロック１３０および１３６
の加算機能が達成される。

ブロック２２８に描かれているＥＲＲＣＮＴＩは第１図
のカウンタ１２６の出力を表わす、ブロック２３０およ
び２３２におけるそれぞれの加算および減算機能は容易
に第１図の加算器１３０および１３６の加算機能の結合
であることが認識できる。ブロック２３０および２３２
から、フローはブロック２１０に戻り、そこでこのプロ
セスは各ビットが受信されるたびごとに連続して達成さ
れる。

再びブロック２１０に戻ると、もしサングルカウンタの
最下位ビットが１に等しければ、フローは第１図のシフ
トレジスタ１２２およびカウンタ１２６の機能と対応す
る経路に沿って進む、２１０から、フローはブロック２
３４に進み、そこでサンプルカウンタからの最上位ビッ
ト出力がデータサンプルに等しいか否かを判定するため
テストが行なわれる。再び、第２Ａ図のブロック２１２
で達成されるテストと同様に、ブロック２３４における
機能は第１図のＥＸＯＲゲート１１６のＥＸＯＲ比較を
表わす、ブロック２３４から、もし該ＥＸＯＲ比較の２
進結果が１に等しければフローはブロック２３６に進む
、ブロック２３６において、カウント変数ＥＲＲＣＮＴ
１が増分される。

このカウント変数は第１図のカウンタ１２６の機能を表
わす、ブロック２３４から、もしＥＸＯＲ比較の２進結
果が０に等しければフローはブロック２３８に進む、ブ
ロック２３８において、第１図のシフトレジスタ１２２
と等価な機能を提供するため第２のマイクロコンピュー
タレジスタが用いられている。前記２進結果がこのレジ
スタ（ＥＲＲＢＵＦＩ）に左シフト入力される。

ブロック２３８から、フローはブロック２４０に進み、
そこでオーバフロービット、即ちレジスタＥＲＲＢＵＦ
１からシフト出力されたビット、がゼロに等しいか否か
を判定するためテストが行なわれる。もし該オーバフロ
ービットがゼロに等しくなければ、フローはブロック２
４２に進み、そこでカウント変数ＢＲＲＣＮＴ１が減分
され、これはカウンタ１２６に対する減分と等価である
。

ブロック２４０から、もしＥＲＲＢＵＦＩからシフト出
力されたビットがゼロに等しければフローはブロック２
４４に進む、ブロック２４４においては、ＴＴＬＥＲＲ
３、即ち第１図のブロック１２８．１３０および１３６
において達成される数学的機能からの累算されたエラー
を表わす変数、が正または負の数であることを判定する
ためにテストが行なわれる。もしＴＴＬＥＲＲ３が負の
数であれば、フローはブロック２４４からブロック２４
６に進む、ブロック２４６においては、所定のパターン
が受信されているデータの中にすでに検出されているか
否かを判定するため他のテストが行なわれる。もし該パ
ターンが検出されておれば、変数、即ちＬＣ３ＥＥＮが
既に１に等しくなっているであろう、変数ＬＣ３ＥＥＮ
は第１図の加算器１３６の出力を表わす、もし該パター
ンが既に検出されておれば、フローは受信された次のビ
ットの解析のためにブロック２１０に戻る。もし該パタ
ーンがいまだ検出されておらなければフローはブロック
２４６からブロック２４８に進み、そこで変数ＬＣ３Ｅ
ＥＮが１に等しくセットされパターンが検出されたこと
を表示する。ブロック２４８から、フローはブロック２
５０に進み、そこで変数ＡＬＷＢＬＥ　（第１図の加算
器１２８および１３０に与えられるしきい値を表わす）
が先に述べたようにヒステリシスの目的で高い数（第１
図のマルチプレクサ１３８および信号１４″４によって
表わされる）に等しくされる。ブロック２５０から、フ
ローはブロック２５２に進みそこでマイクロコンピュー
タがパターンが検出されたことを示す外部出力信号を発
生する。ブロック２５２から、フローはブロック２１０
に戻る。

再びブロック２４４を参照すると、もし変数ＴＴＬＥＲ
Ｒ３が加算器１２８および１３０がらの代表的な和が正
の和であることを示しておればフローはブロック２５４
に進む、ブロック２５４においては、所定のパターンが
既に受信されたブタに検出されたか否かを判定するため
に他のテストが行なわれる。もし所定のパターンが検出
されておらなければ、フローはブロック２５４からブロ
ック２１０に進む、もし所定のパターンが検出されてお
れば、フローはブロック２５４がらブロツク２５６に進
み、そこでマイクロコンピュータがＬＣ８ＥＥＮをゼロ
にセットし該パターンが現在受信データ中に検出されて
いないことを表示する。ブロック２５６から、フローは
ブロック２５８に進み、そこでしきい値変数、ＡＬＷＢ
ＬＥ、が先に述べたしステリシス機能を行なうため低い
数にセットされる。ブロック２５８から、フローはブロ
ック２６０に進み、そこでマイクロコンビ１−夕は所定
のパターンが現在検出されていないことを表示するなめ
外部出力信号を発生する。ブＩ７ツク２６０から、フロ
ーはブロック２１０に戻る。

順を示すフローチャートである。

１０：ビット同期装置、 １６　：　ＥＸＯＲゲート、 １８：サンプルカウンタ、 ２０　１２２：シフトレジスタ、 ２３．１２５，１２７：ＡＮＤゲート、２４．１４０＋
インバータ、 ２４．１２６：カウンタ、 ２８．１３０．１３６：加算器、 ３８：マルチプレクサ。

【図面の簡単な説明】

第１図は、本発明に係わるデジタルパターンデコーダの
第１の実施例を示すブロンク回路図、そして

Claims (1)

1. 【特許請求の範囲】 １、データストリーム内からの所定の２進パターンをデ
   コードするためのデコーダであって、該パターンは２進
   デジットの反復的数列を含みかつ各デジットの数列は２
   Ｎビットで構成され、Ｎは１より大きい正の整数であり
   、そして最初のＮビットは該数列の第２のＮビットの補
   数であり、前記デコーダは、 前記パターンのビットにビット同期するための第１の手
   段、 前記第１の手段に応答してクロック信号を発生するため
   の第２の手段、 Ｎ個の経路を発生するように交替でデータストリームを
   解析し、各経路は前記データストリームのＮ番目ごとの
   それぞれのビットを受信する、第３の手段、 前記クロック信号および各々のデータ経路に応答して、
   前記クロック信号を各々のデータ経路と比較するための
   第４の手段、そして 前記第４の手段に応答して、前記パターンが前記データ
   ストリームの中に包含されているか否かを決定するため
   の手段、 を具備することを特徴とするデコーダ。 ２、データストリーム中の所定の２進パターンをデコー
   ドするためのデコーダであって、前記パターンは２進デ
   ジットの反復的数列を含みかつ各々のデジットの数列は
   ２Ｎビットで構成され、Ｎは１より大きい正の整数であ
   り、そして最初のＮビットは数列の第２のＮビットの補
   数であり、前記デコーダは、 前記パターンのビットにビット同期するための第１の手
   段、 該第１の手段に応答して、クロック信号を発生するため
   の第２の手段、 前記クロック信号に応答して、前記クロック信号をデー
   タストリームのビットと比較し比較出力信号を発生する
   ための第３の手段、 前記第３の手段に応答して、前記比較出力信号をＮ個の
   経路で解析するための第４の手段、各々の経路内におけ
   る各比較出力信号を累算するためのメモリ手段、そして 前記メモリ手段に応答して、前記パターンがデータスト
   リーム内に包含されているか否かを決定するための手段
   、 を具備することを特徴とするデコーダ。 ３、データストリーム内からの所定の２進パターンをデ
   コードするためのデコード方法であつて、前記パターン
   は２進デジットの反復的数列を含みかつ各々のデジット
   の数列は２Ｎビットで構成され、Ｎは１より大きい正の
   整数であり、そして最初のＮビットは数列の第２のＮビ
   ットの補数であり、前記方法は、 前記パターンのビットにビット同期する段階、前記ビッ
   ト同期の段階に応答してクロック信号を発生する段階、 Ｎ個の経路を発生するように代わる代わる前記データス
   トリームを解析し、各経路は前記データストリームのＮ
   番目ごとのそれぞれのビットを受信する段階、 前記クロック信号にかつ各それぞれのデータ経路に応答
   し、前記クロック信号を各々のデータ経路と比較する段
   階、そして 前記パターンが前記データストリーム内に包含されてい
   るか否かを決定する段階、 を具備することを特徴とするデコード方法。