JPH02136945A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮肛欠１ 本発明はメモリ制御装置に関し、特に演算処理装置や入
出力処理装置からのメモリアクセスを受け、主メモリ装
置をアクセスするメモリ制御装置に関する。

藍米及韮 一般に、新しく開発された情報処理システムのｔｉ能出
荷前に十分に評価することは、実使用環境において問題
を発生させないため必須なことである。しかし、高速化
等のため複雑な機能をもったシステムにおいては、各種
ダイミングなどの組合せを網羅した機能評価を個々のタ
イミング組合せに着目して評価することは容易ではない
。

すなわち、高速演算処理装置においてはパイプライン制
御、各種バッファリング制御等が行われており、ある１
つの命令の評価においても前後の命令との関係、キャツ
シュヒツト／ミスの関係など様々なタイミング組合せに
よる評価が必要となっている。

また、入出力処理装置においても各チャネル動作の競合
、メモリアクセス待時間との競合、オーバラン発生のタ
イミング等の様々なタイミング組合せによる評価が必要
となっている。このため従来のシステムにおいては、こ
の種の評価を行うための大規模な評価システムを組上げ
、各種ジョブを高負荷状態にして長時間走行させていた
。

しかし、上述した従来の評価システムにおいても、演算
処理装置や入出力処理装置からのメモリアクセスとその
待時間及び各処理装置の内部状態組合せ評価の網羅率を
上げることは容易でなかった。そのため、長時間の評価
を必要とし、また実使用の環境下でトラブルか生じるこ
とか避けられないどう欠点かあった。

発明の目的 本発明の目的は、メモリアクセスとその待時間の各種タ
イミング組合せを高負荷状態で発生させて評価を加速的
に効率よく行デことを可能とするメモリ制御装置を提供
することである。

発明の構成 本発明のメモリ制御装置は、複数のバンクを有するメモ
リと、前記バンクの１つが使用状態であることを示ずビ
ジー信号の入力に応答して該バンクへのアクセスを抑止
するアクセス抑止手段と、前記ビジー信号と同等の信号
である擬似とり一信号を所定時間毎に送出する擬似ビジ
ー信号送出手段とを含むことを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるメモリ制御装置の一実施例の構成
を示すブロツク図である。図において、本発明の一実施
例によるメモリ制御装置３は、演算処理装置１１及び１
２、入出力処理装置２１及び２２からのメモリアクセス
を受取り、メモリアクセス３１を主メモリ装置４に対し
て行うものである。

また、メモリ制御装置３はメモリアクセス受（４回１５
１〜５４と、主メモリアクセス回路６と、メモリアクセ
ス選択制御回路７と、バンクビジー制御回路８と、擬似
バンクビジー信号発生回路３０とを含んで構成されるも
のである。

ビジー信号発生口ｒｌ＠　３０はカウンタ１０と、初期
設定回路１３と、擬似バンクビジーメモリ９とを含んで
構成されている。

かかる構成において、演算処理装置１１．１２や入出力
処理装Ｕ２１．２２からメモリアクセスがメモリ制御装
置３に送出されると、メモリ制御装置３ではこのメモリ
アクセスを各処理装置に対応して設けられたメモリアク
セス受付回路５１〜５４により受収る。各メモリアクセ
ス受付回路５１）−５Ｊ１は、処理すべきメモリアクセ
スがあるとメモリアクセス制御情報５０１〜５０４をメ
モリアクセス選択制排口１１８７に送出する。

そのメモリアクセス制御情報５０１〜５０４にはメモリ
アクセスの右前を示すビット、メモリアクセスの種類を
示すビット、メモリアクセスアドレスの一部である主メ
モリのバンク番号ビ・ソト等が含まれている。

一般に、主メモリ装置４の内部は独立動作可能な複数の
バンクに分けられている。本実施例においてはバンク１
〜４の４バンク楢成とする。このバンク構成は、各処ｆ
ｊｌｊ装置の処理速度に比較して処理速度か遅い主メモ
リ素子の性能を補い、メモリスループントの強化を行う
目的で設けられている。

つまり、メモリアクセス処理中のバンクと同じバンクに
アクセスする後続のメモリアクセスは先の処理が終わる
まで待たされることになるが、別のバンクへのアクセス
であれば同時処理を可能とすることにより、メモリスル
ープントを向上させ主メモリ装置４の処理ビジーによる
待時間を短縮する構成である。

また、メモリアドレスと各バンクとの対応は、４バンク
ＮＭ成の場合にはメモリアドレスの特定の２ビツトをバ
ンク番号とすることにより行っている。

メモリアクセス選択制御回路７では、各メモリアクセス
受付回路５１〜５４から送られてきたメモリアクセス制
御情報５０１〜５０４により、各メモリアクセスに対す
る主メモリ装置４のビジー状態を判断する。主メモリ装
置４のビジー状態は主メモリの各バンクのバンクヒジー
信号８０としてバンクビジー制排口ｌＲ１８から受取る
のである。

ある処理装置からのメモリアクセスに対応するバンクが
ビジーでなく、かつ他に同様なメモリアクセスか存在し
ていなければ、メモリアクセス選択制御回路７から主メ
モリアクセス回路６に対し、メモリアクセス選択指示信
号７２が送出される。

このメモリアクセス選択指示信号７２により、主メモリ
アクセス回路６は指定されたメモリアクセス受付回路か
らのメモリアクセス’ｈ’？？６５００を引取り、主メ
モリ装置４へのメモリアクセス３１を行つ。

メモリアクセス選択制御回路７では、バンクビジーでな
いメモリアクセスが複数個あったときには、所定の優先
度にしたがって１つのメモリアクセスを選択しメモリア
クセス選択指示信号７２を発生する。

一方、ビジー信号発生回路３０内の擬似バンクビジーメ
モリ９はＮワード×Ｍビットで構成されている。本実施
例ではＭ＝４であり、各ビットが各バンク１〜４に対応
している。この擬似バンクビジーメモリ９の出力は擬似
バンクビジー信号３００としてバンクビジー制御回路８
に送られ、本来のバンクビジー信号と論理和かとられた
あとバンクビジー信号８０としてメモリアクセス選択制
両回ＩＮ７に送られる。

カウンタ１０の内容はマシンサイクル毎に＋１（加算）
され、その出力は擬似バンクビジーメモリ９の読出しア
ドレスとして使用される。擬似バンクビジーメモリ９の
内容は初期設定回路１３により指定した値に設定される
。つまり、この内容にしたがって各バンクに対応する擬
似バンクビジー信号３００がＮマシンサイクル毎に繰返
しパターンで発生されることになる。

よって、システムの評価に必要なバンクビジー状態が実
現できるように予め擬似バンクビジーメモリ９を設定し
ておけば、メモリアクセスの待時間の各種タイミング組
合せを発生させることができるのである。

なお、擬似バンクビジー信号３００をまったく発生させ
ない通常の使用環境下では擬似バンクビジーメモリ９の
内容をすべて「０」に設定しておけば良い。

また、カウンタ１０はマシンサイクル毎に−１されるも
のでも良い。

次に、第２図を用いてメモリアクセス選択制御回路７と
バンクビジー制御回路８との具体例について詳細に説明
する０図において、バンクビジー制御回路８は各バンク
に対応して設けられた同じ構成のバンク制御回路８１〜
８４により構成されている。なお、バンク制御回路８１
〜８４は夫々バンク１〜４を制御するものとする。

メモリアクセス選択制両回Ｉ？８７は、バンクビジーチ
エツク回路２４１〜２４４と、優先度判定回路２５とを
含んで構成されている。

バンクビジーカウンタ８５は対応するバンクビジー設定
信号７１により、バンクビジー時間相当のカウント値が
設定されるものである。そのバンクビジーカウンタ８５
の内容はマシンサイクル毎に一１カウント（減算）され
る。そして、ナントゲートからなる　Ａ１１０判定ゲー
ト８６でカウント値の＾ＬＬＯが検出されると、そのカ
ウント動作は停止する。

つまり、バンクビジーカウンタ８５の内容が＾［［０で
ないときにはバンク１がビジー状態であることが示され
る。　　Ａ１１０判定ゲート８６からのバンクビジー信
号はオアゲートからなる擬似バンクビジー合成ゲート２
３で擬似バンクビジー信号３００と論理和がとられバン
クビジー信号８０としてメモリアクセス選択制御回路７
に送られる。

メモリアクセス選択制御回路７内では、メモリアクセス
制御情報５０１〜５０４とバンクビジー１８号８０とに
よりバンクビジーチエツク回路２４１〜２４４で各メモ
リアクセスに対応するバンクビジーのチエツクが行われ
る。そのチエツク結果は優先度判定回路２５に送られ、
ここで各メモリアクセスの優先度が判定されてその結果
がメモリアクセス選択指示信号７２として主メモリアク
セス回路６に送られる。

このとき選択されたメモリアクセスのバンク番号に対応
するバンクビジー設定信号７１が同時にバンクビジー制
御回路８に送られてバンクビジーカウンタにバンクビジ
ー時間相当のカウント値が設定され、そのバンクがビジ
ー状態となる。

発明の詳細 な説明したように本発明は、本来の主メモリのバンクビ
ジー状態以外に、擬似的に所定の時間バンクビジー状態
を発生させる手段を設けることにより、システムの評価
においてメモリアクセスの待時間の各種タイミンク組合
せを高負荷状態で発生させることが可能となり、評価を
加速的に効率よく行うことかできるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリ制御装置の構成を
示すブロック図、第２図は第１図のメモリアクセス選択
制御回路及びバンクビジー制御回路の具体例の内部構成
を示すブロフク図である。 主要部分の符号の説明 ４・・・・・・主メモリ装置 ６・・・・・・主メモリアクセス回路 ７・・・・・・メモリアクセス；π駅制御回路８・・・
・・・バンクビジー制御回路 ９・・・・・擬似バンクビジーメモリ １０・・・・・・カウンタ １３・・・・・・初期設定回路

Claims (1)

【特許請求の範囲】
1. （１）複数のバンクを有するメモリと、前記バンクの１
   つが使用状態であることを示すビジー信号の入力に応答
   して該バンクへのアクセスを抑止するアクセス抑止手段
   と、前記ビジー信号と同等の信号である擬似ビジー信号
   を所定時間毎に送出する擬似ビジー信号送出手段とを含
   むことを特徴とするメモリ制御装置。