JPH02159118A - 出力回路 - Google Patents
出力回路Info
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- JPH02159118A JPH02159118A JP63314124A JP31412488A JPH02159118A JP H02159118 A JPH02159118 A JP H02159118A JP 63314124 A JP63314124 A JP 63314124A JP 31412488 A JP31412488 A JP 31412488A JP H02159118 A JPH02159118 A JP H02159118A
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- transistor
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- clock pulse
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- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 230000003213 activating effect Effects 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910001374 Invar Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力段が０ＭＯ８型になっている出力回路に関
する。
する。
（従来の技術）
第４図はこの種の出力回路の従来例を示す構成図、第５
図は第４図の従来例の動作を示すタイムチャートである
。
図は第４図の従来例の動作を示すタイムチャートである
。
制御部１４はクロック端子２のクロックパルスＣ１，Ｋ
に同期して、入力端子１の入力信号Ｓ１の論理レベルを
検出し、その結果を出力信号Ｓ２として出りする。出力
段はＰ型ＭＯＳトランジスタＱｐ （以降トランジス
タＱｐと記す）とＮ をＭ ＯＳトランジスタＱＮ
（以降トランジスタＱＮと記す）とからなるＣＭＯＳイ
ンバータであって、制御部１４の出力信号Ｓ２の論理レ
ベルを反転して出力信号Ｓ３として出力端子３に出力す
る。
に同期して、入力端子１の入力信号Ｓ１の論理レベルを
検出し、その結果を出力信号Ｓ２として出りする。出力
段はＰ型ＭＯＳトランジスタＱｐ （以降トランジス
タＱｐと記す）とＮ をＭ ＯＳトランジスタＱＮ
（以降トランジスタＱＮと記す）とからなるＣＭＯＳイ
ンバータであって、制御部１４の出力信号Ｓ２の論理レ
ベルを反転して出力信号Ｓ３として出力端子３に出力す
る。
次に第４図の従来例の動作について第５図を参照して説
明する。
明する。
時刻ｔ１に入力信号８１が論理レベルロウ（以降“Ｌ”
と配す）から論理レベルハイ（以降１１８ Ｎと記す）
に変化する。制御部１４はクロックパルスＣＬ Ｋのダ
ウンエッチに同期して入力信号Ｓ１をとり込むので、時
刻ｔ２に出力信号ｓ２をＩＩ ＨＩＩから゛シ″にする
。出力信号Ｓ２が°Ｌ′。
と配す）から論理レベルハイ（以降１１８ Ｎと記す）
に変化する。制御部１４はクロックパルスＣＬ Ｋのダ
ウンエッチに同期して入力信号Ｓ１をとり込むので、時
刻ｔ２に出力信号ｓ２をＩＩ ＨＩＩから゛シ″にする
。出力信号Ｓ２が°Ｌ′。
になるとトランジスタＱｐがオン、トランジスタＱＮが
オフとなり、電源子Ｖｏｏより電流が供給され、出力信
号Ｓ３は“Ｉ−１”となる。時刻ｔ３に入力信号Ｓ１が
Ｈ）ｌから１−゛°になると、制御回路１４はクロック
パルスＣＬＫのダウンエッチに同期して、時刻ｔ４に出
力信号＄２を′Ｌ″から１１ ＨＨにする。したがって
時刻ｔ４にトランジスタＱｐはオフ、トランジスタＱＮ
はオンとなり、出力信号Ｓ３は“Ｌ″′となる。つまり
、入力信号Ｓ１の論理レベルの変化は、変化侵のクロッ
クパルスＣＬＫのダウンエッヂに同期して出力端子３に
出力される。
オフとなり、電源子Ｖｏｏより電流が供給され、出力信
号Ｓ３は“Ｉ−１”となる。時刻ｔ３に入力信号Ｓ１が
Ｈ）ｌから１−゛°になると、制御回路１４はクロック
パルスＣＬＫのダウンエッチに同期して、時刻ｔ４に出
力信号＄２を′Ｌ″から１１ ＨＨにする。したがって
時刻ｔ４にトランジスタＱｐはオフ、トランジスタＱＮ
はオンとなり、出力信号Ｓ３は“Ｌ″′となる。つまり
、入力信号Ｓ１の論理レベルの変化は、変化侵のクロッ
クパルスＣＬＫのダウンエッヂに同期して出力端子３に
出力される。
上述した従来の出力回路は、入力信号＄１が１１ Ｈｎ
の場合、出力端子３の出力信＠Ｓ３は“Ｈ”であり、ト
ランジスタＱＮがオフでトランジスタＱＰがオンの状態
を続ける。この際、出力端子３が短絡ないし短絡に近い
状態にされるとトランジスタＱｐに電源＋Ｖｏｏから大
電流が流れつづけ、消費電力が増大してトランジスタＱ
ｐが劣化してしまうとしう欠点がある。
の場合、出力端子３の出力信＠Ｓ３は“Ｈ”であり、ト
ランジスタＱＮがオフでトランジスタＱＰがオンの状態
を続ける。この際、出力端子３が短絡ないし短絡に近い
状態にされるとトランジスタＱｐに電源＋Ｖｏｏから大
電流が流れつづけ、消費電力が増大してトランジスタＱ
ｐが劣化してしまうとしう欠点がある。
（課題を解決するための手段）
本発明の出力回路は、
チャネルの一端が電源に、チャネルの他端が出力端子に
それぞれ接続された第１のトランジスタと、 チャネルの一端が出力端子に、チャネルの他端がアース
にそれぞれ接続された第２のトランジスタと、 一端が出力端子に、他端がアースにそれぞれ接続された
コンデンサと、 入力信号の論理レベルをクロックパルスに同期して検出
し、入力信号が第１の論理レベルから第２の論理レベル
になったときは、第１のトランジスタを１クロツクパル
ス間アクティブに、第２のトランジスタをインアクティ
ブにさせ、入力信号が第２の論理レベルから第１の論理
レベルになったときは、第１のトランジスタをインアク
ティブに、第２のトランジスタをアクティブにさせる論
理制御部とをｈする。
それぞれ接続された第１のトランジスタと、 チャネルの一端が出力端子に、チャネルの他端がアース
にそれぞれ接続された第２のトランジスタと、 一端が出力端子に、他端がアースにそれぞれ接続された
コンデンサと、 入力信号の論理レベルをクロックパルスに同期して検出
し、入力信号が第１の論理レベルから第２の論理レベル
になったときは、第１のトランジスタを１クロツクパル
ス間アクティブに、第２のトランジスタをインアクティ
ブにさせ、入力信号が第２の論理レベルから第１の論理
レベルになったときは、第１のトランジスタをインアク
ティブに、第２のトランジスタをアクティブにさせる論
理制御部とをｈする。
（作用）
出力端子の論理レベルを電源側の論理レベルにざぜる場
合には、第２のトランジスタをインアクティブに、第１
のトランジスタを１クロツクパルスの間のみアクティブ
にしてコンデン（Ｊをチャージ、アース側の論理レベル
にさせる場合には、第１のトランジスタをインアクティ
ブに、第２のトランジスタをアクティブにしてコンデン
サをディスチャージさせる。
合には、第２のトランジスタをインアクティブに、第１
のトランジスタを１クロツクパルスの間のみアクティブ
にしてコンデン（Ｊをチャージ、アース側の論理レベル
にさせる場合には、第１のトランジスタをインアクティ
ブに、第２のトランジスタをアクティブにしてコンデン
サをディスチャージさせる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の出力回路の一実施例を示す構成図、第
２図は第１図の実施例をより具体的に実現したものを示
す構成図、第３図は第１図の実施例の動作を示すタイム
チャートである。
２図は第１図の実施例をより具体的に実現したものを示
す構成図、第３図は第１図の実施例の動作を示すタイム
チャートである。
本実施例は第４図の従来例の出力端子３とアース間にコ
ンデンサＣを接続し、トランジスタＱｐ。
ンデンサＣを接続し、トランジスタＱｐ。
ＱＮのゲートに別個の制御信号Ｓａ 、Ｓｂを印加する
制御回路４を用いたものである。
制御回路４を用いたものである。
制御部４は入力信＠Ｓ１が″Ｌ”から゛（」”になると
、Ｈ１１になった後の最初のり０ツクパルスＣＬＫに同
期して、制御部ＱＳａを１クロツクパルスＣＩ Ｋの間
゛Ｌ”に、制御信号Ｓｂを°Ｌ″にする。この１クロツ
クパルスＣＬＫ間にコンデンサＣは電源子Ｖ■によりチ
ャージされ、出力信号Ｓ３をＨ１１に保つ。また、入力
信号Ｓ１が“Ｈ１１からＬ″になると、１１ Ｌ ＄１
になった後の最初のクロックパルスＣＬＫに同期して制
御信号Ｓａ 、Ｓｂをそれぞれ“Ｈ″にする。そこで、
トランジスタＱｐ 、ＱＮはそれぞれオン、オフとなり
、コンデンサＣはディスチャージされ、出力信号Ｓ３は
“Ｌ ＩＩとなる。
、Ｈ１１になった後の最初のり０ツクパルスＣＬＫに同
期して、制御部ＱＳａを１クロツクパルスＣＩ Ｋの間
゛Ｌ”に、制御信号Ｓｂを°Ｌ″にする。この１クロツ
クパルスＣＬＫ間にコンデンサＣは電源子Ｖ■によりチ
ャージされ、出力信号Ｓ３をＨ１１に保つ。また、入力
信号Ｓ１が“Ｈ１１からＬ″になると、１１ Ｌ ＄１
になった後の最初のクロックパルスＣＬＫに同期して制
御信号Ｓａ 、Ｓｂをそれぞれ“Ｈ″にする。そこで、
トランジスタＱｐ 、ＱＮはそれぞれオン、オフとなり
、コンデンサＣはディスチャージされ、出力信号Ｓ３は
“Ｌ ＩＩとなる。
具体例の制御部について第２図を参照して説明する。
制御部は、Ｄ型フリップフロップ４＋ 、４２（以降Ｏ
Ｆ／Ｆ ４１，４２と記す）と、インバータ４３．４２
と、オア回路４５とがらなっている。
Ｆ／Ｆ ４１，４２と記す）と、インバータ４３．４２
と、オア回路４５とがらなっている。
インバータ４３は入力端がクロック端子２に接続されて
いる。（：）Ｆ／Ｆ４１は、入力端りが入力端子１に、
クロック端Ｃ１がインバータ４２の出力端に、電源端Ｖ
Ｄが電源＋ＶＤＤに、電源端Ｖｓがアースにそれぞれ接
続されている。ＤＦ／Ｆ４２は、入力端りが［］Ｆ／Ｆ
４ｔの非反転出力端Ｑに、り０ツクＩ ＣＬ、がりＯツ
ク端子２に、電源端Ｖｏｔｆｉ電源＋Ｖｏｏに、電源端
Ｖｓがアースにそれぞれ接続されている。インバー１）
４４は、入力端がＤ Ｆ／Ｆ４１の非反転出力端Ｑに、
出力端がトランジスタＱＮのゲートにそれぞれ接続され
、制御信号Ｓｂを出力する。オア回路４５は、ＯＦ／Ｆ
４２と非反転出力端Ｑの出力とインバータ４４の出力と
のオアをとり、結果を制御信号Ｓａとしてトランジスタ
Ｑｐのゲートに出ツノする。
いる。（：）Ｆ／Ｆ４１は、入力端りが入力端子１に、
クロック端Ｃ１がインバータ４２の出力端に、電源端Ｖ
Ｄが電源＋ＶＤＤに、電源端Ｖｓがアースにそれぞれ接
続されている。ＤＦ／Ｆ４２は、入力端りが［］Ｆ／Ｆ
４ｔの非反転出力端Ｑに、り０ツクＩ ＣＬ、がりＯツ
ク端子２に、電源端Ｖｏｔｆｉ電源＋Ｖｏｏに、電源端
Ｖｓがアースにそれぞれ接続されている。インバー１）
４４は、入力端がＤ Ｆ／Ｆ４１の非反転出力端Ｑに、
出力端がトランジスタＱＮのゲートにそれぞれ接続され
、制御信号Ｓｂを出力する。オア回路４５は、ＯＦ／Ｆ
４２と非反転出力端Ｑの出力とインバータ４４の出力と
のオアをとり、結果を制御信号Ｓａとしてトランジスタ
Ｑｐのゲートに出ツノする。
次に具体例の動作について第３図を参照して説明する。
時刻ｔ１に入力信号Ｓ１がＩＪ Ｌ“から“Ｈ”になる
。時刻ｔ２にクロックパルスＣＬ ＫはＬ ＩＩから“
°Ｈ”になるので、インバータ４３の出力はＩＩ ＨＩ
Ｉから１−″になり、このダウンエラＪに同期してＤＦ
／Ｆ４１の出力Ｒ１は″“Ｌ′から°Ｈ″になる。した
がって、インバータ４４の出力である制御信号Ｓｂは“
Ｌパとなる。時刻ｔ３にクロックパルスＣｔ−Ｋは立下
るので、ＯＦ／Ｆ ４２はこのダウンエッチに同期して
出力Ｒ１をとり込み、出力Ｒ２をＨ１１とする。時刻ｔ
２ 、ｔ３間において、出力Ｒ２と制御信号Ｓｂは“Ｌ
゛′なので、オア回路４５の出力である制御信号Ｓａは
Ｌ゛′となる。時刻ｔ２．ｔ３の間、トランジスタＱｐ
はオン、トランジスタＱＮはオフとなるので、コンデン
サＣは電源）ＶＤＤによりチャージされ、出力信号Ｓ３
はＨ″にされる。時刻ｔ３から時刻ｔ４では、制御信号
Ｓａ 、Ｓｂはそれぞれ″“［」ＩＩ Ｌ ＩＴに保た
れているので、トランジスタＱｐ。
。時刻ｔ２にクロックパルスＣＬ ＫはＬ ＩＩから“
°Ｈ”になるので、インバータ４３の出力はＩＩ ＨＩ
Ｉから１−″になり、このダウンエラＪに同期してＤＦ
／Ｆ４１の出力Ｒ１は″“Ｌ′から°Ｈ″になる。した
がって、インバータ４４の出力である制御信号Ｓｂは“
Ｌパとなる。時刻ｔ３にクロックパルスＣｔ−Ｋは立下
るので、ＯＦ／Ｆ ４２はこのダウンエッチに同期して
出力Ｒ１をとり込み、出力Ｒ２をＨ１１とする。時刻ｔ
２ 、ｔ３間において、出力Ｒ２と制御信号Ｓｂは“Ｌ
゛′なので、オア回路４５の出力である制御信号Ｓａは
Ｌ゛′となる。時刻ｔ２．ｔ３の間、トランジスタＱｐ
はオン、トランジスタＱＮはオフとなるので、コンデン
サＣは電源）ＶＤＤによりチャージされ、出力信号Ｓ３
はＨ″にされる。時刻ｔ３から時刻ｔ４では、制御信号
Ｓａ 、Ｓｂはそれぞれ″“［」ＩＩ Ｌ ＩＴに保た
れているので、トランジスタＱｐ。
ＯＮはともにオフであり、コンデンサＣは出力信号８３
を′Ｈ″に保つ。時刻ｔ４に人力信Ｎ Ｓ ２がＬ Ｉ
Ｉになり、時刻ｔ５にクロックパルスＣしＫは立上り、
インバータ４３の出力は立下るので、出力Ｒ１は“Ｈ１
１から“Ｌ′′になり、ＤＩ御信号ＳｂはＨ”になる。
を′Ｈ″に保つ。時刻ｔ４に人力信Ｎ Ｓ ２がＬ Ｉ
Ｉになり、時刻ｔ５にクロックパルスＣしＫは立上り、
インバータ４３の出力は立下るので、出力Ｒ１は“Ｈ１
１から“Ｌ′′になり、ＤＩ御信号ＳｂはＨ”になる。
時刻ｔ５にクロックパルスＣＩ Ｋが立下るのでＤＦ／
Ｆ４２は出力Ｒ１をとり込み出力Ｒ２と“Ｈ１１から“
Ｌ ＩＩにする。時刻ｔ５．ｔ８の聞出力Ｒ２と制御信
号Ｓｂとがともに“Ｌ ＩＩになることがないので、制
御部ＳＳａはパｌ」“のままである。
Ｆ４２は出力Ｒ１をとり込み出力Ｒ２と“Ｈ１１から“
Ｌ ＩＩにする。時刻ｔ５．ｔ８の聞出力Ｒ２と制御信
号Ｓｂとがともに“Ｌ ＩＩになることがないので、制
御部ＳＳａはパｌ」“のままである。
したがって、時刻ｔ５．ｔ６の間では、トランジスタＱ
ｐ 、ＱＮはそれぞれオフ、オンであり、コンデンサＣ
の電荷はディスチャージされ、出力信号＄３はＬ ＋ｔ
となる。時刻ｔ６より時刻ｔｙまでは制御信号Ｓａ 、
Ｓｂの論理レベルは変らないので出力信号Ｓ３も“Ｌ
＋ｔのままである。時刻ｔ７からの変化は時刻ｔ２から
の変化と同様である。
ｐ 、ＱＮはそれぞれオフ、オンであり、コンデンサＣ
の電荷はディスチャージされ、出力信号＄３はＬ ＋ｔ
となる。時刻ｔ６より時刻ｔｙまでは制御信号Ｓａ 、
Ｓｂの論理レベルは変らないので出力信号Ｓ３も“Ｌ
＋ｔのままである。時刻ｔ７からの変化は時刻ｔ２から
の変化と同様である。
本具体例ではＤ型フリップ７０ツブはエッヂトガ−タイ
プのものを使用したがレベルで動作するものでもよいし
、制御信号Ｓｂはインバータ４４を使用せずＯＦ／Ｆ４
＋の反転出力端Ｑの出力を用いてもよい。また、トラン
ジスタＱｐが及びＮ型の場合は制ｔＩｌ信号Ｓａの論理
を反転して用いればよいことも明らかである。又？を源
が貞操性の場合でち論理を反転して考えれば同様に実現
できることは容易に分ろう。
プのものを使用したがレベルで動作するものでもよいし
、制御信号Ｓｂはインバータ４４を使用せずＯＦ／Ｆ４
＋の反転出力端Ｑの出力を用いてもよい。また、トラン
ジスタＱｐが及びＮ型の場合は制ｔＩｌ信号Ｓａの論理
を反転して用いればよいことも明らかである。又？を源
が貞操性の場合でち論理を反転して考えれば同様に実現
できることは容易に分ろう。
（発明の効果）
以上説明したように本発明は、出力端子の論理レベルを
電源側の論理レベルにするのに、１クロックパルス間で
第１のトランジスタをアクティブにしてコンデンυをチ
ャージさせることにより、出力端子が短絡状態になって
も第１のトランジスタに電源からＮ流が流れ続けること
はなく、第１のトランジスタを劣化させない効果がある
。
電源側の論理レベルにするのに、１クロックパルス間で
第１のトランジスタをアクティブにしてコンデンυをチ
ャージさせることにより、出力端子が短絡状態になって
も第１のトランジスタに電源からＮ流が流れ続けること
はなく、第１のトランジスタを劣化させない効果がある
。
第１図は本発明の出力回路−実施例を示す構成図、第２
図は第１図の実施例をより具体的に実現したものを示す
構成図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図はこの種の出力回路の従来例を示す構成
図、第５図は第４図の従来例の動作を示すタイムヂャー
トである。 １・・・入力端子、 ２・・・クロック端子、
３・・・出力端子、 ４・・・制御部、４１．
４２・・・ＤＦ／Ｆ。 ４３．４４・・・インバータ、 ４５・・・オア回路、 Ｑｐ・・・Ｐ型ＭＯＳトランジスタ、 ＱＮ・・・Ｎ型ＭＯＳトランジスタ、 Ｃ・・・コンデンサ。 代 理 人 弁理士 内 原 晋
図は第１図の実施例をより具体的に実現したものを示す
構成図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図はこの種の出力回路の従来例を示す構成
図、第５図は第４図の従来例の動作を示すタイムヂャー
トである。 １・・・入力端子、 ２・・・クロック端子、
３・・・出力端子、 ４・・・制御部、４１．
４２・・・ＤＦ／Ｆ。 ４３．４４・・・インバータ、 ４５・・・オア回路、 Ｑｐ・・・Ｐ型ＭＯＳトランジスタ、 ＱＮ・・・Ｎ型ＭＯＳトランジスタ、 Ｃ・・・コンデンサ。 代 理 人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、チャネルの一端が電源に、チャネルの他端が出力端
子にそれぞれ接続されていた第１のトランジスタと、 チャネルの一端が出力端子に、チャネルの他端がアース
にそれぞれ接続された第２のトランジスタと、 一端が出力端子に、他端がアースにそれぞれ接続された
コンデンサと、 入力信号の論理レベルをクロックパルスに同期して検出
し、入力信号が第１の論理レベルから第２の論理レベル
になったときは、第１のトランジスタを１クロックパル
ス間アクティブに、第２のトランジスタをインアクティ
ブにさせ、入力信号が第２の論理レベルから第１の論理
レベルになったときは、第１のトランジスタをインアク
ティブに、第２のトランジスタをアクティブにさせる論
理制御部とを有する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314124A JP3033584B2 (ja) | 1988-12-12 | 1988-12-12 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314124A JP3033584B2 (ja) | 1988-12-12 | 1988-12-12 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159118A true JPH02159118A (ja) | 1990-06-19 |
| JP3033584B2 JP3033584B2 (ja) | 2000-04-17 |
Family
ID=18049535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314124A Expired - Fee Related JP3033584B2 (ja) | 1988-12-12 | 1988-12-12 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033584B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148300A (en) * | 1988-06-01 | 1992-09-15 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US6985031B2 (en) | 2002-09-19 | 2006-01-10 | Seiko Epson Corporation | Semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225026A (ja) * | 1986-03-26 | 1987-10-03 | Mitsubishi Electric Corp | 出力バツフア回路 |
-
1988
- 1988-12-12 JP JP63314124A patent/JP3033584B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225026A (ja) * | 1986-03-26 | 1987-10-03 | Mitsubishi Electric Corp | 出力バツフア回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148300A (en) * | 1988-06-01 | 1992-09-15 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US6985031B2 (en) | 2002-09-19 | 2006-01-10 | Seiko Epson Corporation | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3033584B2 (ja) | 2000-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |