JPH02162457A

JPH02162457A - マルチプロセッサシステム

Info

Publication number: JPH02162457A
Application number: JP63317386A
Authority: JP
Inventors: Koji Maeda; 幸二前田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-15
Filing date: 1988-12-15
Publication date: 1990-06-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明はマルチプロセッサシステムに関し、特に複数個
のプロセッサが同一のメモリを共通に使用するマルチプ
ロセッサシステムに関する。

〔従来の技術〕

この種のマルチプロセッサシステムとしては、第２図に
示すようにプロセッサ１４．１５をバス信号制御回路２
２を介在させて共通メモリ２３に接続し、プロセッサ１
４．１５から同一アドレスへのアクセス要求が為された
場合、バス信号制御回路２２において所定の優先順序ア
ルゴリズムに基づいて一方のプロセッサからのアクセス
のみ許容し、他方のプロセッサに対してはウェイト（Ｗ
ＡＩＴ）をかけるといったｉＩＩｌｌｆｇを行うことに
より、共通メモリ２３に対するアクセス競合を解消し、
共通メモリ２３を介したデータの授受等を可能ならしめ
る構成のものが、現在最も普及している。

なお、同図において、１６．１７．２５はアドレスバス
信号、１Ｂ、１９．２４はデータバス信号、２０．２１
．２６はコントロール信号である。

第２図に示したマルチプロセッサシステムは性能面では
優れているが、その反面、複雑な機能を有するバス信号
制御回路２２を必要とする為システム規模が太き（なる
という欠点がある。そこで、複数プロセンサによる分散
処理を必要とするが、個々のプロセッサで処理すべき仕
事量が少ないシステムでは、簡便な回路構成で済む第３
図に示すような構成を採ることがある。同図において、
プロセッサ２８．２９はバス信号線３１を介して共通メ
モリ３０に接続されており、第２図に示した如きバス信
号制御回路２２は設けられていない。

その代わりに、プロセッサ２８．２９が同時にバス信号
線３１をアクティブにするのを防止する為に一方のプロ
セッサにバス信号１９３１を使用させている間は他方の
プロセッサにバス信号線３１を解放する、即ちバス信号
線３１電気的に切り離すように指示するタイミング発生
回路２７を設けている。なお、同図において、３２．３
４はハス解放要求、３３．３５はバス解放要求に対する
確認出力であり、自身へのバス解放要求が活性化された
プロセッサ２８．２９では自プロセッサからバス信号線
３１を完全に解放し、確認出力３３．３５によってその
旨をタイミング発生回路２７に伝達し、バス解放要求が
非活性化状態になると、バス信号線３１の解放を止めバ
ス信号線３１を介して共通メモリ３０をアクセスする動
作を再開するものである。バス信号線３１を解放してい
るプロセッサは、自プロセッサに割り当てられた仕事を
することができず、このため各々のプロセッサ２８．２
９の処理速度あるいは処理量は第２図に比べ約半分に低
下するが、回路規模は小さくなるメリントがある。

〔発明が解決しようとする課題〕

上述したように、システム中の個々のプロセッサで処理
すべき仕事量が少ない場合には第３図に示した如き構成
を採用することにより、分散処理方式のマルチプロセッ
サシステムの回路規模を小さくすることが可能であった
が、システムの消費電力の面では第２図と第３図とでは
大差はない。

換言すれば、第３図のマルチプロセッサシステムは処理
性能が低い割には消費電力が大きいという問題点があっ
た。

そこで本発明は第３図に示したマルチプロセッサシステ
ムに改善を加え、その消費電力を低減させることを目的
とする。

［課題を解決するための手段］本発明は上記の目的を達成するために、複数個のプロセ
ッサとこれら複数個のプロセッサにバス信号線を介して
接続された共通メモリとを含み、特定のプロセッサを除
く他のプロセッサから前記バス信号線を解放させ前記特
定のプロセッサのみによる前記共通メモリへのアクセス
を可能とする制御を、前記特定のプロセッサを順次変更
しつつ繰り返し行うことにより、前記共通メモリを前記
複数個のプロセッサで共通に使用するようにしたマルチ
プロセッサシステムにおいて、前記各プロセッサを、動
作モードとこの動作モードより消費電力が少なくて済む
スタンバイモードとの２つのモードを持つプロセッサで
構成し、且つ、前記特定のプロセッサを除く他のプロセ
ッサはスタンバイモードで待機するように構成している
。

〔作用〕

本発明のマルチプロセンサシステムにおいては、各々が
動作モードとこの動作モードより消費電力の少ないスタ
ンバイモードとの２つのモードを持つ複数のプロセッサ
のうち特定のプロセッサを除く他のプロセッサがスタン
バイモードとなって且つバス信号線を解放することによ
り前記特定のプロセッサのみによる共通メモリへのアク
セスを可能とする状態が、特定のプロセッサを順次変更
しつつ繰り返し行われる。

（実施例）次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例のブロック図である。

この実施例のマルチプロセッサシステムは、マイクロプ
ロセッサの如き２個のプロセッサ２．３と、このプロセ
ッサ２，３で共通に使用される共通メモリ４と、プロセ
ッサ２．３の状態を制ｉＴｊするタイミング発生回路１
とを含んでおり、共通メモリ４はバス信号線５によりプ
ロセッサ２．３に並列に接続されている。

プロセッサ２，３は、動作モードとこの動作モードより
消費電力が少なくて済むスタンバイモードとの２つのモ
ードを持つプロセッサであり、マスク不可の外部割込み
入力端子２ａ、３ａ、状態出力端子２ｂ、３ｂ、バス解
放要求入力端子２ｃ。

３ｃ、および確認出力端子２ｄ、３ｄを存し、タイミン
グ発生回路１から加わる信号に応じて次のような動作を
行う機能を持つ。

■　外部割込み入力端子２ａ、３ａへの割込み要求６．
１０の入力時マスク不可の割込みプログラムの実行により、自プロセ
ッサのモードを反転する。即ち、現状態が動作モードで
あればスタンバイモードに変更し、スタンバイモードで
あれば動作モードに変更する。また、変更後の状態を示
す状態用カフ、１１を状態出力端子２ｂ、３ｂから出力
する。

■　バス解放要求入力端子２ｃ、３ｃに加わるバス解放
要求の活性化時自プロセッサからバス信号線５を解放する。

また、バスの解放を行った旨の確認出力９１３を確認出
力端子２ｄ、３ｄから出力する。

■　バス解放要求入力端子２ｃ、３ｃに加わるバス解放
要求の非活性化時自プロセッサからのバス信号線５の解放を解除する。ま
た、その旨の確認出力９．１３を確認出力端子２ｄ、３
ｄから出力する。

他方、タイミング発生回路ｌは、次のようなシーケンス
を実１テする。

（１）動作モードにあるプロセンサに対し割込み要求を
出し、そのプロセッサの状態をスタンバイモードに切り
替える。

（２）そのプロセッサからの状態出力によりスタンバイ
モードになったことを確認した後、そのプロセッサに対
するバス解放要求を活性化し、そのプロセッサにバス信
号線５を解放させる。

（３）　　そのプロセッサからの確認出力によりそのプ
ロセッサがバスの解放を行ったことを確認した後、スタ
ンバイモードにある他方のプロセッサに対するバス解放
要求を非活性化し、そのプロセッサにバス信号＆？１５
の解放を解除させる。

（４）そのプロセッサからの確認出力によりそのプロセ
ッサがバスの解放を解除したことを確認した後、そのプ
ロセンサに対し割込み要求を出し、そのプロセッサの状
態を動作モードに切り替える。

（５）そのプロセンサからの状態出力により動作モード
になったことを確認した後、所定時間の計測を開始し、
所定時間経過すると、（１）に戻る。

次に、このように構成された本実施例のマルチプロセン
サシステムの動作を説明する。なお、初期の状況として
、プロセッサ２が動作モードにあってバス信号線５を介
して共通メモリ４をアクセスすることにより自プロセッ
サに割り当てられた仕事を実行しており、プロセッサ３
がスタンバイモードであってバス信号線５を解放してい
るものとする。

タイミング発生回路ｌは、プロセンサ２．３の状態を切
り替える契機になると、先ず動作モードにあるプロセッ
サ２の外部割込み入力端子２ａに割込み要求６を加え、
プロセッサ２に強制的に割込みをかける。これによって
プロセッサ２は自フ。

ロセッサの状態を動作モードからスタンバイモードに切
り替え、その旨を示す状態用カフを状態出力端子２ｂか
らタイミング発生回路１に出力する。

状態用カフによってプロセッサ２がスタンバイモードに
なったことを６１１認すると、タイミング発生回路１は
プロセッサ２のバス解放要求入力端子２Ｃに入力してい
るバス解放要求８を活性化する。

これによってプロセッサ２はバス信号線５を解放し、＆
ｆｉ認出力出力端子２ｄその旨の確認出力９を出力する
０以上の処理で動作モードにあったブロモ、、す２がバ
ス信号線５を解放し低消費電流状態で動作を停止するこ
とになる。

次にタイミング発生回路ｌは確認出力９によりプロセン
サ２がバスの解放を行ったことを確認すると、スタンバ
イモードにある他方のプロセッサ３のバス解放要求入力
端子３Ｃに入力しているバス解放要求１２を非活性化す
る。プロセンサ３はこれに応じてバス信号線５の解放を
解除し、その旨を示す確認出力１３を確認出力端子３ｄ
から出力する。タイミング発生回路ｌはこの確認出力１
３によってプロセッサ３がバスの解放を解除したことを
確認すると、プロセッサ３の外部割込み入力端子３ａに
割込み要求１０を加える。これに応答してプロセッサ３
は自プロセンサの状態をスタンバイモードから動作モー
ドに切り替え、その旨を示す状態出力１１を状態出力端
子３ｂから出力する０以上でスタンバイモードにあった
プロセッサ３が動作モードとなり、バス信号線５を介し
て共通メモリ４をアクセスすることにより自プロセッサ
に割り当てられた仕事を実行する。

その後タイミング発生回路ｌは所定時間の計測を開始し
、所定時間経過すると、上述したと同様な方法により、
今度はプロセッサ３を動作モードからスタンバイモード
に切り替え、プロセンサ２をスタンバイモードから動作
モードに切り替える。

これによりプロセッサ３はバスを解放し低消費電流状態
で動作を停止し、プロセッサ２は共通メモリ４に対する
アクセスが可能となって自プロセッサに割り当てられた
仕事を再開する。以後、タイミング発生回路ｌは上述し
た動作を繰り返す。

以上のように、本実施例のマルチプロセッサシステムで
は、プロセッサ２とプロセッサ３は同時には動作状態に
ならず必ず一方がバス信号線５を解放しているので、共
通メモリ４はバス信号線５でプロセッサ２．３に並列接
続するだけで良い。

また、バスを解放しているプロセッサはスタンバイモー
ドになるので、その分消費電力が低減される。なお、プ
ロセッサ２とプロセンサ３との間のデータの受は渡しは
共通メモリ４を介して可能であり、完全な分散処理方式
が実現できる。

［発明の効果］以上説明したように、本発明のマルチプロセッサシステ
ムにおいては、特定のプロセンサを除く他のプロセッサ
からバス信号線を解放させて特定のプロセッサのみによ
る共通メモリへのアクセスを可能とする制御を、特定の
プロセッサを順次変更しつつ繰り返し行うことにより、
共通メモリを複数個のプロセッサで共通に使用し得るよ
うにしたマルチプロセッサシステムにおいて、各プロセ
ッサを、動作モードとこの動作モードより消費電力が少
なくて済むスタンバイモードとの２つのモードを持つプ
ロセッサで構成し、特定のプロセンサを除く他のプロセ
ッサがスタンバイモードで待機するように構成したので
、回路構成が節単になるという第３図の従来のマルチプ
ロセッサシステムの利点を損なわずに、システム全体の
消費電力を低減することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図および
第３図は従来のマルチプロセッサシステムのブロック図
である。図において、ｌ・・・タイミング発生回路２．３・・・プロセッサ２ａ、３ａ・・・外部割込み入力端子２ｂ、３ｂ・・・状態出力端子２ｃ、３ｃ・・・バス解放要求入力端子２ｄ。３ｄ・・
・確認出力端子４・・・共通メモリ５・・・バス信号線６．１０・・・割込み要求７．１１・・・状態出力８．１２・・・バス解放要求９．１３・・・確認出力

Claims

【特許請求の範囲】複数個のプロセッサと該複数個のプロセッサにバス信号
線を介して接続された共通メモリとを含み、特定のプロ
セッサを除く他のプロセッサから前記バス信号線を解放
させ前記特定のプロセッサのみによる前記共通メモリへ
のアクセスを可能とする制御を、前記特定のプロセッサ
を順次変更しつつ繰り返し行うことにより、前記共通メ
モリを前記複数個のプロセッサで共通に使用するように
したマルチプロセッサシステムにおいて、前記各プロセッサは、動作モードと該動作モードより消
費電力が少なくて済むスタンバイモードとの２つのモー
ドを持つプロセッサで構成され、且つ、前記特定のプロ
セッサを除く他のプロセッサはスタンバイモードで待機
するように構成されたことを特徴とするマルチプロセッ
サシステム。