JPH02177097A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有するＭＯＳトラ
ンジスタ構造のメモリセルを用いて構成された電気的書
替え可能な不揮発性半導体メモリ装置（Ｅ２　ＦＲＯＭ
）に関する。

（従来の技術） Ｅ２　ＦＲＯＭの分野で、浮遊ゲートと制御ゲートを持
つＭＯＳトランジスタ構造のメモリセルが広く知られて
いる。このＥ２　ＦＲＯＭのメモリアレイは、互いに交
差する行線と列線の各交点位置にメモリセルを配置して
構成される。実際のパターン上では、二つのメモリセル
のドレインを共通にしてここに列線が接続されるように
してセル占有面積をできる限り小さいものとしている。

しかしこれでも、二つのメモリセルの共通ドレイン毎に
列線とのコンタクト部を必要とし、このコンタクト部が
セル占有面積の大きい部分を占めている。

これを解決する有望なものとして本出願人は、先にＮＡ
ＮＤセル構成のＥ２　ＦＲＯＭを提案している（特願昭
６２−２３３９４４号）　このＮＡＮＤセルは、浮遊ゲ
ートと制御ゲートを有するメモリセルを、ソース、ドレ
インを共用する形で複数個直接接続して構成される。Ｎ
ＡＮＤセルはマトリクス配列されて、その一端側のドレ
インはビット線に接続され、各メモリセルの制御ゲート
はワード線に接続される。このＮＡＮＤセルのデータ消
去および書込み動作は、浮遊ゲートとドレイン層または
基板間の電子のトンネリングを利用する。具体的に消去
／書込みの動作を説明する。

データ消去は、全メモリセルのワード線に２０Ｖ程度の
“Ｈ″レベル電位与え、ビット線に“Ｌ″レベル電位え
ばＯＶを与える。これにより全てのメモリセルは導通し
、その基板から浮遊ゲートに電子がトンネリングにより
注入されてしきい値が正方向に移動した消去状態（例え
ばしきい値２Ｖ）となる。これが−括消去である。デー
タ書込みは、ＮＡＮＤセルのうちビット線から遠い方の
メモリセルから順に行なう。このとき、ビット線には例
えば２３Ｖの“Ｈ″レベル電位与えられ、選択されたメ
モリセルにつながるワード線に０■が与えられ、非選択
ワード線には２゛３Ｖの“Ｈ″レベル電位与えられる。

既に書込みが行イっれたメモリセルにつながるワード線
は、Ｏｖとする。これにより、ビット線の“Ｈ″　レベ
ル電位は選択されたメモリセルのドレインまで伝達され
、このメモリセルでは浮遊ゲートの電子がドレインに放
出されてしきい値が負方向に移動した状態“１”　（例
えばしきい値−２Ｖ）のデータ書込みが行われる。この
とき、選択メモリセルよりビ・ノド線側のメモリセルで
は制御ゲートと基板間に電界がかからず、消去状態を保
つ。“０”書込みの場合は、ビット線に中間電位例えば
、１１．５Ｖを与える。このとき選択メモリセルよりビ
・ノド線側のメモリセルでは弱い消去モードになるが、
これらは未だデータ書込みがなされていなし、また電界
が弱いため過剰消去になることはない。データ読出しは
、選択ワード線に０■、その他のワード線に例えば５Ｖ
を与え、電流の釘無を検出することにより行なう。“］
“ならば電流が流れ、０”ならば電流が流れない。

この様な先に提案したＮＡＮＤセル構成のＥ２ＦＲＯＭ
には、次のような問題があった。一つは、電子を浮遊ゲ
ートに注入してしきい値を正方向に高くした状態を消去
状態としているため、データ書込み時、ビット線の電位
が選択メモリセルに伝達するまでに、メモリセルのしき
い値電圧による電位降下を生じることである。特に、Ｎ
ＡＮＤセルを構成するメモリセル数が多い場合であって
、ビット線から離れたメモリセルに書込みを行なう際に
、このビット線に与えられた電位の降下が大きく、書込
み効率が悪いものとなる。

また、“１″書込み／消去を繰返し行なった場合、その
選択メモリセルよりビット線側にある非選択メモリセル
では消去後のしきい値が高くなっていくことである。こ
れは、非選択メモリセルでは消去モードのみが繰返され
ることに起因する。これにより、非選択メモリセルのし
きい値が読出し電位よりも高くなると、誤読出しが発生
する。また、書込みの際のビット線電位の伝達が一層悪
くなり、やがて書込みができなくなる。また、ドレイン
にプログラム・パルスを印加して浮遊ブーイトの電子放
出動作を行なう際には比較的大きい電流が流れる。この
ため、このプログラム・パルスを内部昇圧回路により形
成することは、チップの消費電力増大や大型化を招くの
で難しく、チップ外部より供給しなければならない。

（発明が解決しようとする課題） 以上のように先に提案したＮＡＮＤセル構成のＥ２　Ｆ
ＲＯＭでは、浮遊ゲートに電子を注入してしきい値を高
くした状態を消去状態とするため、書込み時ビット線に
与えるプログラム・パルス電位の選択メモリセルへの伝
達効率が悪く、また書込み／消去の繰返しによりこれよ
りビット線側にある消去状態の非選択メモリセルのしき
い値はますます高くなって誤動作を生じる、更にデータ
書込み時にビット線に与えるプログラム・パルスを内部
昇圧回路により形成することが難しい、といった問題が
あった。

本発明は、この様な問題を解決したＮＡＮＤセルｆＭ成
のＥ２　ＦＲＯＭを提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明は、浮遊ゲートと制御ゲートの積層構造を有する
複数のメモリセルを直列接続してなるＮＡＮＤセルが複
数個マトリクス配列され、ＮＡＮＤセルの一端側のドレ
インがビット線に接続され、各メモリセルの制御ゲート
がワード線に接続されて構成されるＥ２　ＦＲＯＭであ
って、選択メモリセルのドレインにプログラム・パルス
を印加して浮遊ゲートの電子を基板またはドレインに放
出させるデータ消去モードと、選択メモリセルの制御ゲ
ートにプログラム・パルスを印加してドレイン層または
基板から浮遊ゲートに電子を注入するデータ書込みモー
ドとを有し、且つデータ書込みモードでのプログラム・
パルスは内部昇圧回路により生成し、データ消去モード
でのプログラム・パルスはチップ外部から供給するよう
にしたことを特徴とする。

（作用） 本発明においては、“データ消去”と“データ書込み”
の概念が先に本出願人が提案した内容と逆になっている
。即ち浮遊ゲートの電子を放出したしきい値の小さい状
態を消去状態とし、またそのようにする動作をデータ消
去動作とし、浮遊ゲートに電子を注入してしきい値を高
くした状態を書込み状態とし、そのようにする動作をデ
ータ書込み動作とする。この結果データ書込みに際して
、非選択メモリセルのしきい値電圧による電位降下のた
めにビット線から離れた選択メモリセルの書込みが困難
になる、といった事態がなくなる。

また消去時も、ビット線側から順に消去する方法を採用
すると、選択メモリセルへのビット線からの″Ｈ２レベ
ル電位の伝達がしきい値による電位降下なしに行われる
。そして消費電流が小さくて済むデータ書込み時のプロ
グラム・パルスは内部昇圧回路により生成し、消費電流
が比較的大きいデータ消去時のプログラム・パルスは外
部から供給することによって、全体として消費電力の小
さい信頼性の高いＥｅｌ　ＦＲＯＭが得られる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の一実施例のＥ２　ＦＲＯＭの要部構
成を示す。１１はメモリアレイ、１２はワード線選択を
行なうロウ・デコーダ、１３はビット線選択を行なうカ
ラム・デコーダである。チップ内部には内部昇圧回路１
４が形成されており、この昇圧回路１４はデータ書込み
時にワード線に印加される高電圧プログラム・パルス■
、、８を生成する。データ消去時にビット線に印加され
る高電圧プログラム・パルスＶＰＰＡは、チップ外部か
ら供給されるようになっている。

第４図は、メモリアレイ１１の一つのＮＡＮＤセルを示
す平面図であり、第５図（ａ）（ｂ）はそのＡ−Ａ”、
　　Ｂ−Ｂ−断面図である。一つのＮＡＮＤセルに着目
してその構成を説明する。

ｐ−型シリコン基板１の素子分離絶縁膜２で区画された
領域に、この実施例では８個のメモリセルＭ１〜Ｍ８と
２個の選択トランジスタＳ、、Ｓ３が形成されている。

各メモリセルは、基板１上に熱酸化膜からなる第１ゲー
ト絶縁膜３を介して第１層多結晶シリコン膜による浮遊
ゲート４（４１〜４８）が形成され、この上に第２ゲー
ト絶縁膜５を介して第２層多結晶シリコン膜による制御
ゲ−）６（６ｚ〜６８）を形成して構成されている。

各メモリセルの制御ゲート６はそれぞれワード線Ｗ　Ｌ
　（Ｗ　Ｌ　１〜ＷＬ８）を構成している。メモリセル
のソース、ドレインとなるｎ十型層９は隣接するもの同
士で共用する形で８個のメモリセルが直列接続されてい
る。そしてこの実施例では、ドレイン側、ソース側に選
択トランジスタ５１８３が接続されて一つのＮ　Ａ　Ｎ
　Ｄセルを構成している。選択トランジスタｓ、、ｓ３
のゲート電極４９＋６９および４１０．６１０はメモリ
セルの浮遊ゲートおよび制御ゲートを構成する第１層。

第２層多結晶シリコン膜を同時にバターニングして得ら
れ、　７１ｆ極４９と６９の間および電極４１０と６１
０の間はワード線方向の所定間隔でコンタクトしている
。全体はＣＶＤ絶縁膜７で覆われ、メモリセルに対して
選択トランジスタＳ１のドレインであるｎ十型届にコン
タクトするビット線ＢＬとしてのＡ［配線８が配設され
ている。このコンタクト部には、第５図（ａ）に破線で
示したように重ねてｎ型不純物がドープされている。

各メモリセルでの浮遊ゲート４と基板１間の結合容ｆｆ
ｉ　Ｃ１は、浮遊ゲート４と制御ゲート６間の結合容Ｑ
　Ｃ２に比べて小さく設定されている。具体的な形状寸
法を説明すれば、浮遊ゲート４および制御ゲート６は共
にパターン幅１μｍ１従ってメモリセルのチャネル長が
１μｍであり、浮遊ゲート４は第５図（ｂ）に示すよう
にフィールド領域上両側にそれぞれ１μｍずつ延在させ
ている。

第１ゲート絶縁膜３は１１０人の熱酸化膜であり、第２
ゲート絶縁膜５は３５０人の熱酸化膜である。

選択トランジスタｓ１．ｓ３については、ドレイン側（
即ちビット線側）の選択ト・ランジスタＳ１のチャネル
長をソース側の選択トランジスタＳ３のそれより長く設
定した。これは、選択トランジスタＳ１のバンチスルー
防止のためである。

また、接地電位が印加されるソース拡散゛層はワード線
方向に共通に形成されている。

この様なＮＡＮＤセルは、ビット線コンタクトソース拡
散層を共用しながらビット線方向に折返しつつ繰返し配
列されてメモリアレイが構成される。

この様に構成されたＥ：＋ｐＲｏｈｘの動作を次に、第
２図および第３図を参照して説明する。この実施例では
、データ消去はビット線に外部からのプログラム・パル
スＶＰＰＡを与え、ビット線に近い方のメモリセルから
順に浮遊ゲートの電子を放出させる。これにより、全メ
モリセルをしきい値の低いデータ“１″状態とする。デ
ータ書込みモードでは１選択されたメモリセルについて
制御ゲートに内部昇圧回路により生成したプログラム・
パルスｖＰＰ　Ｂを印加し、浮遊ゲートに電子注入を行
なうことにより、そのデータを“Ｏ″とする。

これらの動作をより具体的に一つのＮＡＮＤセルに着目
して第３図により説明する。

先ず、メモリセルＮ１．〜Ｎ１８のデータ消去を行なう
。このデータ消去は、メモリセルの浮遊ゲートの電子を
基板またはドレインに放出して、しきい値を負方向に移
動させるもの、換言すれば全てのメモリセルのデータを
１″とするものである。

この消去動作はこの実施例では、ビット線ＢＬに近い方
のメモリセルＭ　、から順に行なう。先ずメモリセルＭ
１の消去は、ビット線側の選択ｌ・ランジスタＳ１の制
御線ＳＤＩに″Ｈ＃レベル（例えば２０Ｖ）を印加し、
ビット線ＢＬに外部からのプログラム・パルスｖｐｐ＾
　（例えば２０ｖ）を印加し、ソース側の選択トランジ
スタの制御線ＳＳ、およびワード線ＷＬ２〜ＷＬ８に”
Ｌ”Ｌ−ベル電位（−０Ｖ）を印加する。このとき、ビ
ット線ＢＬに与えられた“Ｈｌ−レベル電位は選択トラ
ンジスタＳ１を通ってメモリセルＭ１のドレインまで伝
達され、メモリセルＭ、ではｆｆｉ制御ゲートと基板間
に高電界がかかる。この結果浮遊ゲートの電子は基板お
よびドレインに放出され、しきい値が負方向に移動して
、例えばしきい値電圧−２ｙの消去状態となる。次にメ
モリセルＭ１のデータ消去は、第３図（ａ）に示すよう
にそのメモリセルのゲートにつながるワード線ＷＬ１に
“Ｈ”レベル電位を与える。このとき、ビット線ＢＬに
与えられたプログラム中パルスｖＰＰ　Ａはメモリセル
Ｍ２のドレインまで伝達され、このメモリセルＭ２で同
様に浮遊ゲートから電子が放出されてそのしきい値が負
方向に移動する。以下同様にして順次ビット線ＢＬの“
Ｈ”レベル電位をメモリセルのドレインに伝達して行く
ことにより。

Ｍ３〜Ｍ８までの消去を行なう。

データ書込みは、しきい値が小さくなったメモリセルに
対して、ビット線ＢＬから遠い方から順にｌり遊ゲート
に電子注入を行なってしきい値を正方向に移動させるこ
とにより行なう。先ずメモリセルＭ８への書込みは、ワ
ード線ＷＬ１〜ＷＬ７に中間電位（−９Ｖ）を与え、ビ
ット線側の選択トランジスタＳ１の制御線と選択メモリ
セルＭ８の制御ゲートにつながるワード線ＷＬ８に内部
昇圧回路によるプログラム・パルスｖＰＰ　Ｂ（−１８
Ｖ）を与え、ソース側の選択トランジスタＳ３の制御線
ＳＳ、は“Ｌ″レベル電位−０Ｖ）とする。このときビ
ット線ＢＬに“Ｌ”レベル電位（−０Ｖ）が与えられる
と、メモリセルＭ８の基板およびドレインと浮遊ゲート
間に高電界がかかり、トンネル電流により浮遊ゲートに
電子が注入される。この結果メモリセルＭ８は、しきい
値が正方向に移動して例えばしきい値２ｖの“０“書込
み状態となる。このとき他のメモリセルＭ１〜Ｍ７では
、制御ゲートと基板間は中間電位による弱い電界しかか
からず、消去状態を保つ。“１″データ書込みは、ビッ
ト線ＢＬに中間電位を与えて浮遊ゲートへの電子注入を
防止すること、即ち消去状態を保つことにより行われる
。

次にメモリセルＭ７への書込みは、第３図（ｂ）に示す
ように、内部昇圧回路からのプログラム・パルス■ＰＰ
Ｂを選択メモリセルＭ７の制御ゲートにつながるワード
線ＷＬ７に与え、これよりビット線側のメモリセルにつ
ながるワード線ＷＬ。

〜Ｗ　Ｌ　６は中間電位とし、既書込みメモリセル八、
１８の制御ゲートにつながるワード線ＷＬ８はＬ”レベ
ル電位（−０Ｖ　）または中間電位とする。これにより
、ビット線ＢＬに“Ｌ″　レベル電位を与えた時にはメ
モリセルＭ７て同様にｔ＄遊ゲトに電子注入か行われ、
“Ｏ″書込が行われる。以下同様にして順次メモリセル
Ｍ６．Ｍ６、・・・に書込ろを行なう。

なお、ビット線ＢＬ、につながるメモリセルＭ、〜〜工
８へのデータ書込みの間、同じワード線ＷＬ、〜ＷＬ８
で制御される他のビット線のメモリセルに対しても、同
様にデータに応じたビット線電位を与えることにより書
込みを行なうことができる。

第３図（ｃ）は、読出し動作時の電位関係を示している
。この例はメモリセルＭ７のデータ読出しを行なう場合
である。選択メモリセルＭ７につながるワード線ＷＬ３
に“Ｌ″　レベル電位（−０Ｖ）を与え、選択トランジ
スタｓ、、ｓ３の制御線および残りの全てのワード線に
読出し電圧（−５Ｖ）を与え、ビット線ＢＬにＩＶを与
える。これにより、メモリセルＭ３がしきい値の高い“
０“状態では電流が流れず、しきい値の低い“１″状態
では電流が流れる。

以上のようにこの実施例においては、データ消去時に全
メモリセルのしきい値が負、即ちＤタイプ状態になって
いる。そして消去時、ビット線側のメモリセルから順次
消去動作を行なうため、選択メモリセルよりビット線側
のメモリセルは全てＤタイプ状態であって、ビット線に
与えられた“Ｈルベルのプログラム・パルスＶＰＰＡの
電位はしきい値電圧による電位降下なしに選択メモリセ
ルのドレインまで伝達される。従って消去動作に用いる
プログラム・パルスＶＰＰＡの電位をそれ程高いものと
する必要がない。データ書込み時にも、“１″書込みの
場合のビット線の中間電位は、選択メモリセルよりビッ
ト線側にある非選択メモリセルでしきい値電圧分の電位
降下を受けることなく選択メモリセルまで伝達される。

そこで例えば、書込み時のプログラム・パルス■ＰＰＢ
を下げて１５Ｖ程度とすれば、中間電位として電源電位
Ｖｃｃ＝５Ｖを用いることもでき、昇圧電位の揮類を減
らすことも可能になる。これは周辺回路の簡単化につな
がる。そして消去モードでのワード線に印加される高電
圧プログラム・パルスにのみ内部昇圧回路の出力を用い
、書込みモートでのビット線に印加される高電圧プログ
ラム・パルスはチップ外部から供給しているから、効果
的にチップの消費電力低減と小型化が図られ、書込みお
よび読出しの通常動作は外部電ｗ、Ｖｃｃのみで行なう
ことを可能としたＥ２　ＦＲＯＭか得られる。

第１図の実施例では、データ消去時、外部からのプログ
ラム・パルスＶＰＰＡをカラム・デコーダ１３を介して
メモリアレイのビット線に供給すると同時に、ロウ・デ
コーダ１２を介して既に消去されたメモリセルのワード
線にも、メモリセルを導通状態に保つ“Ｈ″レベル信号
して与えるようにしている。このワード線に与える“Ｈ
”レベル信号は、メモリセルの制御ゲートに印加される
ので大きい電流を消費することはないから、内部昇圧回
路の出力を利用することができる。その場合の実施例の
構成を第１図に対応させて第６図に示し、その動作タイ
ミング図を第７図に示した。

この実施例によっても、先の実施例と同様の効果が得ら
れる。

［発明の効果］ 以上述べたように本発明によれば、浮遊ゲートからの電
子放出をデータ消去モードとし、浮遊ゲートへの電子注
入をデータ書込みモードとして利用することにより、ビ
ット線電位の選択メモリセルへの伝達を確実にすること
ができ、また高電圧プログラム−パルスの一部をチップ
内部で生成するようにして効果的に消費電力低減を図っ
たＮＡＮＤセル構造のＥ２　ＦＲＯＭを実現することが
できる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＥ２　ＰＲＯＭの要部構
成を示す図、第２図はその動作を説明するだめのタイミ
ング図、第３図（ａ）〜（Ｃ）は各動作モードでのＮＡ
ＮＤセル内の電位関係を示す図、第４図は一つのＮＡＮ
Ｄセル部分の構成を示す平面図、第５図（ａ）（ｂ）は
第４゛図のＡ−Ａ−およびＢ−Ｂ＝断面図、第６図は他
の実施例のｃ２ｐＲｏｂ工の要部構成を示す図、第７図
はその動作を説明するためのタイミング図である。 １１・・・メモリアレイ、１２・・・ロウ・デコーダ、
１３・・カラム・デコーダ、１４・・・内部昇圧回路、
１・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３゜５・・・ゲート絶縁膜、４（４１〜４８）・・・浮
遊ゲート、６（６１〜６８）・・・制御ゲート、７・・
・ＣＶＤ絶縁膜、８・・・Ａｇ配線（ビット線）、ＢＬ
・・・ビット線、ＷＬ・・・ワード線、８１〜Ｓ４・・
・選択トランジスタ。 ＶＰＰＡ　＝　２０Ｖ ｖ ｖ 出願人代理人　　弁理士　鈴江武彦 第３図 ｎ４″ヒーＡ。 第 図 （ａ） （ｂ） 第 図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に、ゲート絶縁膜を介して浮遊ゲー
   トと制御ゲートが積層され、前記浮遊ゲートと基板また
   はドレイン層との間の電荷の授受により電気的書替えを
   可能としたメモリセルが複数個直列接続されて構成され
   たＮＡＮＤセルが複数個マトリクス状に配列され、ＮＡ
   ＮＤセルの一端側のドレインがビット線に接続され、各
   メモリセルの制御ゲートがワード線に接続されて構成さ
   れた不揮発性半導体メモリ装置において、選択メモリセ
   ルの制御ゲートに“Ｌ”レベル電位を与え、ドレインに
   プログラム・パルスを印加して浮遊ゲートの電子をドレ
   イン層または基板に放出させるデータ消去モードと、選
   択メモリセルのドレインに“Ｌ”レベル電位を与え、制
   御ゲートにプログラム・パルスを印加して浮遊ゲートに
   電子を注入するデータ書込みモードとを有し、前記デー
   タ消去モードのプログラム・パルスは外部回路から供給
   し、前記データ書込みモードのプログラム・パルスは内
   部昇圧回路により発生させるようにしたことを特徴とす
   る不揮発性半導体メモリ装置。
2. （２）前記データ消去モードは、ビット線にプログラム
   、パルスを印加し、ビット線側のワード線から順に“Ｌ
   ”レベル電位を与え、“Ｌ”レベル電位の与えられたワ
   ード線よりビット線側の残りのワード線には“Ｈ”レベ
   ル電位、ソース側の残りのワード線には“Ｌ”レベル電
   位を与えることにより、ビット線側のメモリセルから順
   に浮遊ゲートの電子を基板に放出させるものであり、前
   記データ書込みモードは、ビット線に“Ｌ”レベル電位
   を与え、選択ワード線にプログラム・パルスを印加し、
   これよりビット線側のワード線には中間電位を与え、ビ
   ット線から遠い方のメモリセルから順に浮遊ゲートに電
   子を注入するものである請求項１記載の不揮発性半導体
   メモリ装置。