JPH02192218A

JPH02192218A - Ｃｍｏｓ型集積回路

Info

Publication number: JPH02192218A
Application number: JP1010498A
Authority: JP
Inventors: Takeshi Mizusawa; 水沢　武
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1989-01-19
Filing date: 1989-01-19
Publication date: 1990-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、・トランスファゲートを内蔵するＣＭＯＳ型
集積回路に関する。

［従来の技術］まず、従来のＣＭＯＳ型集積回路において使用されてい
るトランスファゲートについて説明する。

第５図は、トランスファゲートを含む従来のＣＭＯＳ型
集積回路の一部分を示す回路図である。

トランスファゲート１は、ＮチャネルＭＯＳトランジス
タとＰチャネルＭＯＳ）ランジスタとで構成され、入力
ノード２と出力ノード３とを有し、出力ノード３は、次
段の入力ゲートに接続されている。第５図に示す従来例
において、次段のゲートはインバータ回路４である。ま
た、トランスフアゲートｌをオン、オフするクロック入
力端子６と、ＶＤＤの電源ライン７と、ＶＳＳの電源ラ
イン８とが設けられ、クロック入力端子６がｒＨＪのと
きにトランスファゲートｌがオン状態になり、ｒＬＪの
ときにオフ状態になる。

ところで、トランスファゲート１のオフ状態が短いと、
出力ノード３は一定電位を保持できるので、クロック入
力端子６にクロック信号が連続的に入力されれば、出力
ノード３は正常な「Ｈ」レベルかまたはｒＬＪレベルに
なっている。しかし、１秒〜ｌＯ秒以上の時間、トラン
スファゲートｌがオフ状態になると、出力ノード３の電
位は、出力ノード３のリーク電流で変化し、正常なレベ
ルからずれる。

つまり、出力ノード３の電位が、以下の（１ａ）式また
は（１ｂ）式の範囲であれば、正常であるが、出力ノー
ド３の電位が以下の（２）式の範囲に入ると、ＣＭＯＳ
インバータ回路４のＰチャネルＭＯ５）ランジスタ、Ｎ
チャネルＭＯ３）ランジスタが同時にオン状態になり、
このインバータ回路４のＶＤＤ、　ＶＳＳ間に電流が流
れる。

０≦Ｖ３≦ＶｔｈＮ・・・（Ｌａ）式Ｗｏｏ　−Ｉ　Ｖｔｈｐ　　ｌ　≦Ｖ３≦Ｗｏｏ　　　
・・・（ｌｂ）式ＶｔｈＮ＜Ｖ３　＜ＶＤＤ−Ｉ　Ｖｔ
ｈｐ　ｌ　　”（２）式ｖ３　：出力ノード３の電位、ＶｔｈＮ　　：インバータ４のＮチャネルＭＯ３）ラン
ジスタの閾値電圧ＶｔｈＰ　　：インバータ４のＰチャネルＭＯ３）ラン
ジスタの閾値電圧Ｗｏｏ　：　Ｗｏｏ端子の電源電圧である。

［発明が解決しようとする課題］上記従来例において、上記のようなトランスファゲート
が集積回路内に多数存在すると、過大な電源電流が流れ
、集積回路内部の配線等にストレスを与えるので、信頼
性上好ましくないという問題がある。

本発明は、トランスファゲートが集積回路内に多数存在
しても、過大な電源電流が流れず、集積回路内部の配線
等にストレスを与えない集積回路を提供することを目的
とするものである。

［課題を解決する手段］本発明は、低速の内部クロックを発生する内部クロック
発生回路を集積回路に内蔵し、外部クロックが入力され
ているときには、その外部クロックを集積回路本体に供
給し、上記外部クロックが入力されていないときには、
上記内部クロックを上記集積回路本体に供給するもので
ある。

［作用］本発明は、外部クロックが入力されているときには、そ
の外部クロックを集積回路本体に供給し、上記外部クロ
ックが入力されていないときには、上記内部クロックを
上記集積回路本体に供給するので、トランスファゲート
の出力ノードのレベルを正常な「Ｌ」レベルかｒＨＪレ
ベルに保持することができ、これによって過大な電流が
配線等に流れるのを防止し、集積回路内部の配線等にス
トレスを与えない。

［実施例１第１図は、本発明を示すブロック図である。

第１図において、ＣＭＯ５型集積回路ｌは、内部クロッ
ク発生回路２０と、クロック切換回路３０と、集積回路
本体４０とを有する。

内部クロック発生回路２０は、低速の内部クロック、つ
まり、０．００１〜１０秒の周期を有する内部クロック
を発生する回路である。

クロック切換回路３Ｇは、外部クロック入力端子ｌＯか
ら外部クロックが入力されているときにはその外部クロ
ックを集積回路本体４０に供給し、外部クロックが入力
されていないときには内部クロックを集積回路本体４０
に供給する切換回路である。

なお、集積回路本体４０は、従来の集積回路部分であっ
て、第５図に示すトランスフアゲ−）１を多数含み、内
部クロック発生回路２０とクロック切換回路３０とを有
しないような集積回路部分である。

第２図は、本発明の一実施例を示すブロック図である。

なお、第２図に示す実施例は、外部クロックが「Ｌ」の
ときに集積回路本体４０が非能動状態であり、外部クロ
ックがｒＨＪのときに集積回路本体４０が能動状態であ
る場合の例である。

内部クロック発生回路２０は、リング発振等の発振回路
２１と、周波数を下げるバイナリカウンタ２２と、パル
ス幅の狭いクロックパルスを作るシングルショット回路
２３とで構成されている。

クロック切換回路３０は、バイナリカウンタ２２をリセ
ットさせるリセット制御回路３１と、ＯＲ回路３２とを
有する。リセット制御回路３１は、ｒＨＪレベルを入力
したときに、バイナリカウンタ２２をリセットするもの
である。

したがって、外部クロックを入力すると、その外部クロ
ックが集積回路本体４０へ供給され、外部クロックが停
止すると、内部クロック発生回路２０が動作し、集積回
路本体４０へ内部クロックを供給する。このように、外
部クロックの入力／停止に応じて、集積回路本体４０に
供給されるクロックが外部クロック／内部クロックと自
動的に切換わるようになっている。

次に、上記実施例の動作について説明する。

まず、外部クロックが能動状態（「Ｈ」レベル）である
と、その外部クロックがＯＲ回路３２を介して集積回路
本体４０に供給される。このときに、リセット制御回路
３１がバイナリカウンタ２２をリセットするので、シン
グルショット回路２３がｒＬＪを出力し続け、したがっ
て、外部クロックのみが集積回路本体４０に供給される
。

一方、外部クロックが非能動状ｌ　（ｒＬＪレベル）で
あると、発振回路２１から出力されるパルスの周波数が
バイナリカウンタ２２でカウントダウンされ、デユーテ
ィ比５０％であって周期ｔｌのパルスが作られる。この
パルスをシングルショット回路２３に送ると、パルス幅
が狭く周期ｔｒを有する内部クロック（第３図（２）に
示すクロック）を発生する。この内部クロックが、ＯＲ
回路３２を介して、従来の集積回路部分である集積回路
本体４０に供給される。

上記のようにして、外部クロックの入力／停止によって
、集積回路本体４０に供給されるクロックが外部クロッ
ク／内部クロックと自動的に切換わる。

上記のようにすることによって、集積回路本体４０内の
トランスファゲートｌの出力ノード３のレベルを正常な
「Ｌ」レベルかｒＨＪレベルに保持することができ、こ
れによって過大な電流が配線等に流れることを防止し、
集積回路本体４０の内部の配線等にストレスを与えない
、したがって、配線の信頼性が向上され、また、無駄な
消費電力を低減することができる。

ところで、外部クロックが能動状ｓ（「Ｈ」レベル）で
ある場合、バイナリカウンタ２２かリセットされ、内部
クロックのタイミングは、第３図（２）に示すＰ点に戻
される。もし、Ｐ点から内部クロック周期ｔ！が経過す
る迄に外部クロックが能動状態にならなければ、内部ク
ロック周期ｔ！が経過した後に、内部クロックが能動状
態（「Ｈ」レベル）になる、そして、第３図（１）にボ
す外部クロック周期ｔ〔が経過した後に、外部クロック
が能動状態になれば、内部クロックのタイミングは再び
Ｐ点に戻される。すなわち、ｔＥ　＜ｔｔ　　　　　　
　　　　・・・（３）式を満たす条件で外部クロックが
連続的に入力されると、内部クロックは発生しないこと
になる。

ここで５内部クロック周期ｔ！の長さは、出力ノード３
の電位ｖ３がリーク電流で変化して（ｌａ）式または（
ｌｂ）式の条件を維持できなくなる時間よりも短く設定
する必要がある。つまり、電位ｖ３が（Ｉａ）式または
（ｌｂ）式から（２）式へ変化する臨界時間をｔｃ　と
すると、内部クロック周期ｔ１は、ｔｌ＜ｔＣ−・・（
０式％式％（３）式、（４）式から、ｔｔ　＜ｔｒ　＜ｔｃ　　　　　　　・・・（５）式な
お、外部クロック周期ｔＥは集積回路本体４０の種類、
使い方によって異なり、臨界時間ｔｃは集積回路本体４
０の構成によって異なる。

通常、外部クロック周期ｔＥは、１０−６秒以下であり
、臨界時間ｔｃは少なくとも０．０５秒以上であるので
、内部クロック周期ｔｌの設定可能範囲は広い。

第４図は、本発明の他の実施例を示すブロック図である
。

第４図に示すＣＭＯ５型Ｏ５回路１ａは、ＣＭＯＳ型集
積回路１に発振停止制御回路５０を付加したものであり
、集積回路本体４０を検査する場合に待機時電源電流を
測定できる実施例である。

発振停止制御回路５０は、外部クロック入力端子１０と
発振回路２１との間に設けられ、外部クロックが「Ｈ」
のときに、発振回路２１の発振を停止させるものである
。

トランスファゲートを内蔵する従来のＣＭＯＳ型集積回
路では、待機時に、トランスファゲートの次段の回路に
過大電源電流が流れ、待機時電源電流を測定することが
できない、８２図に示す実施例では、上記過大電源電流
を防止できるものの、発振回路２１が常に発振状態にあ
るので、この発振回路２１とバイナリカウンタ２２とが
パルス的に動作し、常に電源電流が流れる。

ところで、第４図に示す実施例の場合、外部クロックが
ｒＨＪのときに、発振停止制御回路５０が発振回路２１
の発振を停止させるので、待機時電流を次のようにして
測定可能になる。

つまり、外部クロックをｒＨＪにしてから、０．０５秒
〜１０秒以上の時間が経過すると、出力ノード３の電位
は（１ａ）式または（ｌｂ）式の状態から（２）式の状
態に変化し、トランスファゲートの次段のゲートに電流
が流れるので、０．０５秒以内の時間に待機時電源電流
を測定することができる０通常の集積回路の自動測定器
において、待機時電源電流を測定するに必要な時間は、
０．０５秒以内であり、測定時間としては充分な時間で
ある。集積回路内に他の発振回路が存在すれば、その発
振回路についても発振停止制御回路５０を上記と同様に
設置すればよい。

第４図に示す実施例においては、クロックが「Ｈ」のと
きに能動状態となる集積回路本体４゜について説明した
が、逆に、クロックが「Ｌ」のときに能動状態となる集
積回路本体を使用する場合は、第４図を以下のように変
更すればよい、つまり、ＯＲ回路３２をＡＮＤ回路に変
更し、リセット制御回路３１の代りに、外部クロックが
「Ｌ」レベルのときにバイナリカウンタ２２をリセット
するリセット制御回路を使用し、発振停止＃御回路５０
の代りに、外部クロックがｒｌＪレベルのときに発振回
路２１をリセットする発振停止制御回路を使用すればよ
い。

［発明の効果］請求項（１）の発明によれば、トランスファゲートの出
力ノードのレベルを正常なｒＬＪレベルか「Ｈ」レベル
に保持することができ、これによって過大な電流が配線
等に流れることを防止し、集積回路内部の配線等にスト
レスを与えないという効果を奏する。

請求項（２）の発明によれば、過大な電流が配線等に流
れることを防止できると七もに、待機時電源電流を測定
することができるという効果を奏する。

【図面の簡単な説明】

第１図は、本発明を示すブロック図である。第２図は、本発明の一実施例を示すブロック図である。第３図（１）、（２）は、上記実施例の信号波形を示す
図である。第４図は１本発明の他の実施例を示すブロック図である
。第５図は、従来の集積回路の説明図である。、ｌａ・・・ＣＭＯ９型Ｏ９回路、０川内部クロック発生回路、ｌ・・・発振回路、２・・・バイナリカウンタ、０・・・クロック切換回路。１・・・リセット制御回路、４０・・・集積回路本体、５０・・・発振停止制御回路。

Claims

【特許請求の範囲】

（１）トランスファゲートを含む集積回路本体を有する
ＣＭＯＳ型集積回路において、０．００１〜１０秒の周期の内部クロックを発生する内
部クロック発生回路と；外部クロックが入力されているときには上記外部クロッ
クを上記集積回路本体に供給し、上記外部クロックが入
力されていないときには上記内部クロックを上記集積回
路本体に供給するクロック切換回路と；を有することを特徴とするＣＭＯＳ型集積回路。
（２）請求項（１）において、上記外部クロックが能動状態になったときに、上記内部
クロック発生回路内に設けられた発振回路の発振を停止
させる発振停止制御回路を有することを特徴とするＣＭ
ＯＳ型集積回路。