JPH02203497A - センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、センスアンプに関し、例えば半導体不揮発
性記憶装置に用いられる電流検出型のセンスアンプに利
用して有効な技術に関するものである。

〔従来の技術〕

ＭＮＯＳ　（メタル・ナイトライド・オキサイド・セミ
コンダクタ）のような電気的に書き換え可能な半導体不
揮発性記憶素子から構成されるＥＥＦＲＯＭ　（エレク
トリカリ・イレーザブル＆プログラマプル・リード・オ
ンリー・メモリ）においては、そのメモリセルの書き込
みと消去は次のようにして行われる。書き込み時には、
ＭＮＯＳトランジスタのゲートに正の高電圧を印加する
とともに基板側を接地すると、トンネル効果によって電
子がゲート絶縁膜のトラップ部分に注入されて、そのし
きい値電圧が正の比較的大きな値にされる。

一方、消去時には、基板に正の高電圧を印加するととと
もにゲートに接地電位を供給して、上記とは逆にそのト
ラップ部分に正札を注入してしきい値電圧を小さな値に
する。

このようにしてプログラムされたメモリセルから記憶情
報を読み出すときは、ＭＮＯ３トランジスタに直列形態
に接続されたアドレス選択用ＭＯＳＦＥＴをオン状態に
させるとともに、ＭＮＯＳトランジスタのゲート電極に
接地電位を供給する。

そうすると、書き込みプログラムがなされているメモリ
セルに対してはドレイン電流が流れず、消去プログラム
がなされているメモリセルに対してはドレイン電流が流
れる。したがって、上記メモリセルのドレイン電流の有
無に応じてプログラム状態、言い換えるならば、記憶情
報の読み出しが判別できる。このようなＭＮＯ３Ｉ−ラ
ンジスタに関しては、例えば昭和６０年１２月２５日−
オーム社発行ｒマイクロコンピュータハンドブックｊ頁
２６６がある。

〔発明が解決しようとする課題〕

上記のようなメモリセルの読み出し動作のために、本願
発明者等は先に第７図に示したようなセンスアンプを開
発した。同図において、ＰチャンネルＭＯＳＦＥＴは、
そのチャンネル（バックゲート）に矢印を付加すること
によってＮチャンネルＭＯＳＦＥＴと区別される。

データ線は、多数のメモリセルが接続されるため比較的
大きな寄生容量を持つ、したがって、プリチャージＭＯ
ＳＦＥＴＱ２０を設けてデータ線を所望のレベルに高速
する。また、読み出し電流は、ゲート接地ソース入力の
増幅ＭＯＳＦＥＴＱ１５を介して行う。上記プリチャー
ジＭＯＳＦＥＴＱ２０と、増幅ＭＯＳＦＥＴＱＩ　４の
ゲートニは、上記選択されたデータ線がカラムスイッチ
回路を介して接続される共通データ線ＣＤの電位を受け
る増幅ＭＯＳＦＥＴＱＩ　７と、負荷ＭＯＳＦＥＴＱ１
８からなる反転増幅回路の出力信号がバイアス電圧とし
て供給される。これにより、共通データ線（データ線）
の電位が所望の電位になると、上記電流供給を停止する
ように作用するので共通データ線（データ線）の信号振
幅を小さく制限することができる。上記プリチャージＭ
ＯＳＦＥＴＱ２０には、そのドレイン側に抵抗素子とし
て作用するＰチャンネルＭＯＳＦＥＴＱ２５が設けられ
、増幅ＭＯＳＦＥＴＱＩ　５のドレインには負荷ＭＯＳ
ＦＥＴＱ１６が設けられる。これらのＭＯＳＦＥＴＱ２
０．Ｑ２５とＱ１５．Ｑ１６のコンダクタンスを適当に
設定することによって、消去状態のメモリセルの読み出
しのとき、所望の電流が増幅ＭＯＳＦＥＴＱ１５、Ｑ１
６側により多（流れるようにされる。

しかしながら、ＭＮＯ３トランジスタの情報保持特性は
、第５図に示すように書き換え回数をパラメータとした
とき、書き換え回数の増加に伴いしきい値電圧が正の電
位（ＯＶ）側にシフトするものであるため、センスアン
プの論理“ｌ”　（ロウレベルＶＬ）の判定レベルに対
するマージンが無くなるという問題が生じる。すなわち
、消去状態でのしきい値電圧が上記のように接地電位側
にシフトすると、それに伴いドレイン電流が低下する。

したがって、読み出しの高速化のために上記のようなプ
リチャージＭＯＳ　Ｆ　ＥＴを設けた構成では、メモリ
セルに流れるドレイン電流が上記プリチャージ電流も吸
収して流さなければならないものであるため、その分増
幅ＭＯＳＦＥＴＱＩ　５に流れる読み出し電流が減少す
る。これにより、メモリセルに流れる電流が上記のよう
に低下するとセンス感度が低下して、ついには論理“１
”と論理“０”との判定が不能となる不感帯になってし
まうからである。

この発明の目的は、高速化と高感度化を実現したセンス
アンプを提供することにある。

この発明の他の目的は、ＥＥＦＲＯＭに適したセンスア
ンプを提供することなある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、記憶情報に従って比較的高いしきい値電圧か
比較的低いしきい値電圧かを持つようにされたメモリセ
ルが結合されたデータ線にプリチャージ電流を流すプリ
チャージ用ＭＯＳＦＥＴ及び読み出し電流を流す増幅Ｍ
ＯＳＦＥＴのゲートに供給されるバイアス電圧として、
上記両ＭＯＳＦＥＴのソース電位を受ける反転増幅回路
の出力にレベル差を設けて供給する。

〔作　用〕

上記した手段によれば、上記レベル差に従い低しきい値
電圧側の記憶情報の読み出しのとき、プリチャージＭＯ
Ｓ　Ｆ　ＥＴがオフ状態にされるためと、その分実質的
な読み出し電流が増加して感度向上が図られる。

〔実施例〕

第３図には、この発明が適用されるＥＥＰＲＯＭの一実
施例の要部回路図が示されている。

この実施例のＥＥＦＲＯＭ装置は、図示しないアドレス
バッファやＸデコーダＸ−ＤＣＲ及びＹデコーダＹ−Ｄ
ＣＲからなるアドレス選択回路と、このアドレス選択回
路の出力信号や制御信号に応答して書き込み／消去動作
のための電圧を形成する回路、及び上記制御信号を形成
する制御回路Ｃ０ＮＴを含んでいる。

ＥＥＰＲＯＭ装置は、特に制限されないが、外部から供
給される＋５■のような比較的低い電源電圧Ｖｃｃと、
−１２ｖのような負の高電圧−ＶｐＩ）とによって動作
される。上記選択回路を構成するＸアドレスデコーダＸ
−ＤＣＲ等は、０Ｍ０３回路により構成される。０Ｍ０
３回路は、＋５Ｖのような比較的低い電源電圧Ｖｃｃが
供給されることによって、その動作を行う。したがって
、アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲにより形
成される選択／非選択信号のレベルは、はｓ’　＋　５
　’Ｊとされ、ロウレベルは、はゾ回路の接地電位のＯ
Ｖにされる。

図示のＥＥＦＲＯＭを構成する素子構造それ自体は、本
発明に直接関係が無いので図示しないけれども、その概
要は次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコンか
ら成るような半導体基板上に形成される。

ＭＮＯ３Ｉ−ランジスタは、Ｎチャンネル型とされ、そ
れは、上記半導体基板の表面に形成されたＰ型ウェル領
域もしくはＰ型半導体領域上に形成される。Ｎチャンネ
ル型ＭＯＳＦＥＴは、同様にＰ型半導体領域上に形成さ
れる。

Ｐチャンネル型ＭＯＳ　Ｆ　ＥＴは、上記半導体基板上
に形成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳトランジスタと、それに直列接続された２つのＭＯ
Ｓ　Ｆ　ＥＴとから構成される。１つのメモリセルにお
いて、１つのＭＮＯＳトランジスタと２つのＭＯＳ　Ｆ
　ＥＴは、例えばＭＮＯＳトランジスタのゲート電極に
対してそれぞれ２つのＭＯＳ　Ｆ　ＥＴのゲート電極の
一部がオーバーラツプされるようないわゆるスタックド
ゲート構造とされる。これによって、メモリセルのサイ
ズは、それを構成する１つのＭＮＯＳトランジスタと２
つのＭＯＳＦＥＴとが実質的に一体構造にされることに
なり、小型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、Ｙデコーダのような０Ｍ
０３回路を構成するためのＮチャンネルＭＯＳＦＥＴは
、各メモリセルのための共通のＰ型ウェル領域に対して
独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯＳ　Ｆ　ＥＴに対する共通
の基体ゲートを構成し、回路の電源電圧Ｖｃｃレベルに
される。０Ｍ０３回路を構成するためのＮチャンネルＭ
ＯＳＦＥＴの基体ゲートとしてのウェル領域は、回路の
接地電位０ボルトに維持される。

メモリアレイＭ−ＡＲＹは、マトリックス配置された複
数のメモリセルを含んでいる。１つのメモリセルは、Ｍ
ＮＯＳトランジスタＱ２と、そのドレインとデータ線（
ビット線もしくはデイジット線）Ｄｌとの間に設けられ
たアドレス選択用Ｍ○Ｓ　Ｆ　ＥＴＱ　１と、特に制限
されないが、上記ＭＮＯ３トランジスタＱ２のソースと
共通ソース線との間に設けられた分離用ＭＯＳＦＥＴＱ
３とから構成される。なお、前述のようなスタックドゲ
ート構造が採用される場合、ＭＮＯＳトランジスタＱ２
のチャンネル形成領域にＭＯＳＦＥＴＱＩ、Ｑ３のチャ
ンネル形成領域が直接的に隣接されることになる。それ
故に、ＭＮＯＳトランジスタＱ２のドレイン、ソースは
、便宜上の用語であると理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯＳＦＥＴＱ１等のゲートは、第１ワードｖＡ
Ｗ１１に共通接続され、それに対応されたＭＮＯＳトラ
ンジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通
接続されている。同様に他の同一の行に配置されたメモ
リセルアドレス選択用ＭＯＳ　Ｆ　ＥＴ及びＭＮＯＳト
ランジスタのゲートは、それぞれ第１ワード線Ｗ２１．
Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
ＳＦＥＴＱ１等のドレインは、データ線線Ｄ１に共通接
続されている。同様に他の同一の列に配置されたメモリ
セルのアドレス選択用ＭＯＳＦＥＴのドレインは、それ
ぞれデータ線Ｄ２に共通接続されている。

各メモリセルにおける分離用ＭＯＳＦＥＴＱ３のソース
は共通にされ、共通ソース線Ｃ３を構成している。

この実施例のメモリアレイＭ−ＡＲＹは、はソ゛次のよ
うな電位によって動作される。

まず、読み出し動作において、ウェル領域ＷＥＬＬの電
位Ｖｗは、はり回路の接地電位０ボルトに等しいロウレ
ベルにされる。共通ソース線Ｃ８は、接地電位と実質的
に等しいロウレベルにされる０分離用ＭＯＳＦＥＴＱ３
のゲートに結合された制ｍ線は、これらのＭＯＳＦＥＴ
Ｑ３をオン状態にさせるように、はゾ電源電圧Ｖｃｃに
等しいようなハイレベルにされる。それぞれＭＮＯ３Ｉ
−ランジスタのゲート電極に結合された第２ワード線Ｗ
１２ないしＷ２２は、はＶ′接地電位に等しいような電
位、すなわちＭＮＯＳ　トランジスタの高しきい値電圧
と低しきい値電圧との間の電圧とされる。第１ワード線
ＷｌｌないしＷ２１のうちの選択されるべきワード線は
、はゾ電源電圧Ｖｃｃに等しいような選択レベルもしく
はハイレベルされ、残りのワード線すなわち非選択ワー
ド線は、はり接地電位に等しいような非選択レベルもし
くはロウレベルにされる。データ線ＤＩないしＤ２のう
ちの選択されるべきデータ線には、センス電流が供給さ
れる。第１ワード線によって選択されたメモリセルにお
けるＭＮＯＳトランジスタが低しきい値電圧を持ってい
るなら、そのメモリセルは、それが結合されたデータ線
に対して電流通路を形成する０選択されたメモリセルに
おけるＭＮＯＳトランジスタが高しきい値電圧を持って
いるなら、そのメモリセルは、実質的に電流通路を形成
しない。従ってメモリセルのデータの読み出しは、セン
ス電流の検出によって行われる。

書き込み動作において、ウェル領域ＷＥＬＬは、はｓ’
　−Ｖｐｐに等しいような負の高電圧にされ、分離用Ｍ
ＯＳＦＥＴＱ３のゲート電極に結合された制′４Ｂ線は
、それらのＭＯＳＦＥＴＱ３をオフ状態にさせるように
負の高電位にされる。第１ワード線ＷｌｌないしＷ２１
のうち１つのワード線ははソ′電源電圧Ｖｃｃに等しい
ような選択レベルにされ、残りの第１ワード線ははソ゛
接地電位に等しいような非選択レベルもしくはロウレベ
ルにされる。第２ワード線Ｗ１２ないしＷ２２のうち選
択されたワード線は、はゾ電源電圧Ｖｃｃに等しいよう
な選択レベルにされ、残りの第２ワード線は、電圧−Ｖ
ｌ）Ｐに近い負の高電圧にされる。データ線は、メモリ
セルに書き込まれるべきデータに応じて、は奮“電源電
圧Ｖｃｃに等しいようなハイレベルもしくは負電圧−ｖ
ｐｐに近い負の高電圧を持つロウレベルにされる。

消去動作において、ウェル領域ＷＥＬＬ及び共通ソース
ｖＡＣ８は、はゾ電源電圧Ｖｃｃに等しいような消去レ
ベルもしくはハイレベルにされる。第１ワード＆’１Ｗ
１１ないしＷ２１は及び第２ワード線Ｗ１２ないしＷ２
２は、消去のために、基本的にはそれぞれ回路の電源電
圧Ｖｃｃにほり等しいレベル及び電圧−ｖｐｐに実質的
に等しいレベルされる。しかしながら、この実施例に従
うと、特に制限されないが、各メモリ行毎のメモリセル
の消去が可能となるように、第１、第２ワード線のレベ
ルが決定される。第１ワード線ＷｌｌないしＷ２１のう
ちの消去が必要とされるメモリ行に対応された第１ワー
ド線は、はソ゛電源電圧Ｖｃｃに等しいような消去レベ
ルにされ、消去が必要とされないメモリ行に対応された
第１ワード線は、はｙ°回路の接地電位のような非消去
レベルにされる。第２ワード線Ｗ１２ないしＷ２２のう
ちの上記消去レベルにされる第１ワード線と対応する第
２ワード線は、はゾ負電圧−ｖｐｐに等しいような消去
レベルにされ、上記非消去レベルにされる第１ワード線
と対応する第２ワード線は、はソ゛電源電圧Ｖｃｃに等
しいような非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すなわ
ちＭＮＯＳトランジスタの基体ゲートに電源電圧Ｖｃｃ
を印加することによって各ＭＮＯ３トランジスタの記憶
情報を消去する構成がとられる。

他方、０Ｍ０３回路を構成するＮチャンネルＭＯＳＦＥ
Ｔの基体ゲートは、ＭＮＯＳトランジスタの基体ゲート
とは独立に、例えば０ボルトのような電位にされること
が必要とされる。それ故に、前述のように各メモリセル
の基体ゲート、すなわち、メモリアレイＭ−ＡＲＹが形
成された半導体領域ＷＥＬＬは、Ｘデコーダ、Ｙデコー
ダ等の周辺回路を構成するＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔが形成される半導体領域（ウェル領域）と電気的に分
離される。

なお、メモリアレイＭ−ＡＲＹの部分的な消去を可能と
したいなら、個々のメモリセルをそれぞれ独立のウェル
領域に形成したり、同じ行もしくは列に配置されるメモ
リセルを共通のウェル領域に形成したりすることができ
る。この実施例では、前述のようにメモリセルの全体す
なわちメモリアレイＭ−ＡＲＹは１つの共通なウェル領
域ＷＥＬＬに形成される。

上記第１、第２ワード線ＷｌｌないしＷ２１及びＷ１２
ないしＷ２２は、それぞれＸデコーダＸＤＣＲによって
駆動される。ＸデコーダＸ−ＤＣＲは、特に制限されな
いが、メモリアレイＭ−ＡＲＹのメモリ行に一対一対応
された複数の単位デコーダ回路から成る。１つの単位デ
コーダ回路は、例えば図示のような、アドレス信号を受
けるノア（ＮＯＲ）ゲート回路Ｎ０ＲＩ、ゲート回路Ｇ
及びレベル変換回路ＬＶＣから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達させるように
構成される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をはソ゛電源電
圧Ｖｃｃに等しい選択レベルにさせ、ノアゲート回路の
出力がロウレベルの非選択レベルならそれに応じて第２
ワード線をは一゛負電圧−ｖｐｐに等しい非選択レベル
にさせる。レベル変換回路ＬＶＣは、また消去動作時に
おいて、それに対応されたノアゲート回路の出力がハイ
レベルの選択レベルならそれに応じて第２ワード線をは
ゾ負電圧−ｖｐｐに等しい消去選択レベルにさせ、ノア
ゲート回路の出力がロウレベルの非選択レベルならそれ
に応じて第２ワード線をはゾ電源電圧Ｖｃｃに等しい消
去非選択レベルにさせる。

分離用ＭＯＳ　Ｆ　ＥＴＱ　３等のゲートは、制御電圧
発生回路Ｖｔｇ−Ｇにより形成される制御電圧Ｖｉｇが
供給される制御線に共通結合されている。これら分離用
ＭＯＳＦＥＴＱ３等のソースは、それぞれ共通化されて
共通ソース線ＣＳを構成する。

上記分離用ＭＯＳＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳトランジスタべ後述するような書き込み
動作において、第２ワ〒ド線Ｗ２１ないしＷ２２のうち
の選択されるべきメモリセルが結合されたワード線がハ
イレベル（５■）とされ、基体ゲートとしてのウェル領
域ＷＥＬＬが約−１２■とされるとともに、データ線例
えばＤＩが約１０ｖにされたとき、上記ＭＯＳＦＥＴＱ
３をオフ状態にさせるように約−１０Ｖのような低い電
位にされる。これにより、例えデータ線Ｄ２が＋５Ｖの
ようなハイレベルにされていても、データ線Ｄ２から上
記書き込みを行うべきメモリセル側に電流が流れ込むの
が防止される。

共通ソース線ＣＳは、共通ソース線駆動回路ＤＶＲの出
力端子に結合されている。

駆動回路ＤＶＲは、基本的には、消去動作時に共通ソー
ス線Ｃ８をはソ゛電源電圧Ｖｃｃレベルに駆動すること
ができ、また読み出し動作時に共通ソース綿ＣＳをはソ
゛回路の接地電位にまで駆動することができる出力特性
を持てば良い、これによって、消去動作において、ウェ
ル領域ＷＥＬＬが電源電圧Ｖｃｃレベルにされたとき、
ＭＯＳＦＥＴＱ３の共通ソース線Ｃ８に結合された電極
とウェル領域ＷＥＬＬとの間の接合が順方向にバイアス
されてしまうことを防ぐことができる。また、読み出し
動作に必要とされる電流経路を、共通ソースｗａＣＳと
回路の接地点との間に形成させることができる。

駆動回路ＤＶＲは、特に制限されないが、第３図に示さ
れているように、回路の電源端子Ｖｃｃと共通ソース線
Ｃ８との間に設けられたＭＯＳＦＥＴＱ６、共通ソース
線ＣＳと回路の接地点との間に並列接続されたＭＯＳＦ
ＥＴＱ７及びＱＢ、及びＣＭＯＳインバータ回路１■か
ら成る。

上記ＭＯＳＦＥＴＱ７．Ｑ８のゲートには、制御信号ｅ
ｒが供給され、ＭＯＳＦＥＴＱ６のゲートには、上記制
御信号ｅｒがインバータ回路ＩＶによって反転されて供
給される。これにより、上記ＭＯＳＦＥＴＱ７．Ｑ８と
ＱＢは、上記制御信号ｅｒのレベルに応じて相補的にオ
ン／オフ状態にされる。制御信号ｅｒは、基本的には、
消去動作時においてＭＯＳＦＥＴＱ６をオン状態にさせ
、かつＭＯＳＦＥＴＱ？及びＱＢをオフ状態にさせるよ
うにはソ′電源電圧Ｖｃｃに等しいようなハイレベルに
され、読み出し及び書き込み動作時において、はＶＱボ
ルトに等しいようなロウレベルにされる。この実施例に
従うと、制御信号ｅｒは、ウェル領域ＷＥＬＬに形成さ
れたＭＯＳＦＥＴ等によって形成されたＰＮ接合が順方
向バイアス状態にされてしまうことを防ぐように、ウェ
ル領域の電位の変化タイミングに対応してその出力タイ
ミングが制御される。

この実施例に従うと、第２ワード線Ｗ１２．Ｗ２２と共
通ソース線Ｃ８との間に、それぞれＭＯＳＦＥＴＱ４．
Ｑ５が設けられている。これらのＭＯＳＦＥＴＱ４．Ｑ
５は、制御信号ｅｒ／ｗｅによってスイッチ制御される
。特に制限されないが、制御信号ｅｒ／ｗｅは、そのハ
イレベルがはｙ電源電圧Ｖｃｃに等しいレベルにされ、
そのロウレベルかはソ゛接地電位に等しいレベルにされ
る。

ＭＯＳＦＥＴＱ４．Ｑ５は、第２ワード線Ｗ１２゜Ｗ２
２に負電位が与えられたときでも良好にオフ状態にされ
るように、Ｐチャンネル型にされる。

スイッチＭＯＳＦＥＴＱ４．Ｑ５等は、読み出し動作の
ときに、ＭＮＯＳトランジスタＱ２等のゲートと共通ソ
ース線ＣＳを短絡して両者を同電位にするようにオン状
態にされる。これらのスイッチＭＯＳＦＥＴＱ４．Ｑ５
は、次の理由によって各第２ワード線と共通ソース線Ｃ
８との間に設けられている。

すなわち、駆動回路ＤＶＲにおけるＭＯＳＦＥＴＱ７．
ＱＢは、読み出し動作時に制御信号ｅｒがはＶＱボルト
に等しいロウレベルにされることによってオン状態にさ
れる。この場合、ＭＯＳＦＥＴＱ７．ＱＢは、それらが
図示のように並列接続されているけれども、無視し得な
いオン抵抗を持つ。その結果、共通ソース線Ｃ８は、読
み出し時にそれに流れる電流によってその電位が上昇す
る。特に、ＭＯＳＦＥＴＱ７．Ｑ８がＰチャンネル型か
ら成る場合、これらのＭＯＳＦＥＴＱ？。

Ｑ８は、共通ソース線ＣＳを回路の接地電位にまで変化
させるような駆動能力を持たないので、共通ソース線Ｃ
８の電位の浮き上がり量が大きくなる。すなわち、ＭＯ
ＳＦＥＴＱ？、Ｑ８は、それにおける共通ソース線Ｃ８
に結合された電流転送電極が、メモリアレイＭ−ＡＲＹ
及び共通ソース線Ｃ８を介して与えられる正電位に対し
てソース電極として作用することになるので、共通ソー
ス線Ｃ８がそれぞれのしきい値電圧以下の電位になると
実質的にオフ状態になる。このような共通ソース線Ｃ８
の電位の上昇は、ＭＮＯ３トランジスタの基板効果によ
る実効的なしきい値電圧の増大をもたらし、低しきい値
電圧を持つべきＭＮＯＳトランジスタのコンダクタンス
を減少させる。言い換えると、低いしきい値電圧持つＭ
ＮＯ３トランジスタを介して流れる読み出し電流が減少
される。上記短絡ＭＯＳＦＥＴＱ４．Ｑ５は、読み出し
動作時に各第２ワード線Ｗ１２．Ｗ２２の電位を共通ソ
ース′４１ＡＣ８の電位と実質的に等しくさせ、これに
よってＭＮＯ３トランジスタの実効しきい値電圧の増大
を防止する。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬには、制御電圧発生回路Ｖｗ−Ｇにより形成され
た制御電圧Ｖｗ−Ｇが供給される。

この電圧Ｖｗは、書き込み動作のときに約−１２■のよ
うな負の高電圧にされ、消去動作のときに約＋５ｖの電
位にされ、それ以外において約Ｏ■にされる。

この実施例では、読み出し動作の高速化を図るために、
メモリアレイＭ−ＡＲＹの各データ線Ｄ１、Ｄ２には、
データ線Ｄ１．Ｄ２をカラムスイッチＭＯＳＦＥＴＱ９
．ＱＩＯと電気的に分離させるＮチャンネルＭＯＳＦＥ
ＴＱＩ　１．Ｑｌ　２が設けられる。すなわち、上記各
データ線ＤＩ、Ｄ２等と共通データ＆ＩＣＤとの間には
、上記ＭＯＳＦＥＴＱＩ　１．Ｑｌ　２等とＹゲート　
（カラムスイッチ）回路Ｃ−５ＷとしてのＮチャンネル
ＭＯＳＦＥＴＱＱ９．ＱＩＯ等がそれぞれ直列形態に設
けられる。上記データ線分離用のＭＯＳ　Ｆ　ＥＴＱｌ
ｌ、Ｑｌ２は、上記ＭＮＯ３トランジスタと同じＰ型の
ウェル領域ＷＥＬＬに形成される。これらのＭＯＳＦＥ
ＴＱＩ　１．Ｑｌ　２のゲートには、制御電圧発生回路
Ｖｃ−Ｇにより形成される制御電圧Ｖｃが供給される。

この制御電圧Ｖｃは、書き込み動作状態のときのみ、−
１２Ｖのような負の高電圧にされ、それ以外の読み出し
及び消去動作状態のときには、電源電圧Ｖｃｃのような
ハイレベルにされる。これによって、上記ＭＯＳＦＥＴ
Ｑｌｌ、Ｑ１２は、書き込み動作状態のときにオフ状態
にされる。また、上記ＭＯＳＦＥＴＱＩ　１゜Ｑｌ２は
、消去動作状態のとき上記ウェル領域ＷＥＬＬが電源電
圧Ｖｃｃのようなハイレベルにされることによってオフ
状態にされる。それ故、上記ＭＯＳＦＥＴＱＩ　１．Ｑ
ｌ　２は、読み出し動作状態のときにのみオン状態にさ
れる。したがって、書き込み動作の時に、上記ＭＯＳＦ
ＥＴＱＩ　１゜Ｑｌ２等がオフ状態にされるから、デー
タ線の電位が負の高電圧にされても後述するカラムスイ
ッチＭＯＳＦＥＴＱ９．ＱＩＯとの接続点がフローティ
ング状態にされる。これにより、上記相互接続点に結合
されるスイッチＭＯＳＦＥＴＱ９．Ｑ１０のソース、ド
レインとそれが形成されるウェル領域とが順バイアスさ
れてしまうことを防止できる。

上記カラムスイッチ回路Ｃ−５Ｗを構成するＭＯＳＦＥ
ＴＱ９．ＱＩＯのゲートには、ＹデコーダＹ−ＯＣＲの
出力信号が供給される。ＹデコーダＹ−ＤＣＲの各出力
は、読み出し動作時においてはｙ′電源電圧Ｖｃｃに等
しいような選択レベル又ははＶＱボルトに等しいような
非選択レベルにされる。

上記共通データ′ａＣＤは、入出力回路を構成するデー
タ入力回路ＤＩＢの出力端子と、センスアンプＳＡと出
力バッファ回路ＯＢＣとからなるデータ出力回路ＤＯＢ
の入力端子に結合されている。

このデータ入力回路ＤＩＢの入力端子とデータ出力回路
ＤＯＢの出力端子は、外部端子Ｉ１０に結合される。

この実施例に従うと、各データ線Ｄｉ、Ｄ２には、消去
／書き込みに先立って前の記憶情報を保持（退避）する
ためのラッチ回路ＦＦが設けられるとともに、書き込み
動作時においてラッチ回路ＦＦの記憶情報に従って選択
的にデータ線の電位を負の高電圧−ｖｐｐにさせるレベ
ル変換回路ＬＶＣが設けられる。これらによって、後述
するような自動書き換え動作や１つの選択ワード線に結
合された複数のメモリセルへのデータの同時書き込み（
ページプログラム）が可能とされる。

制御回路Ｃ０ＮＴは、外部端子ＣＥ、ＷＥ、ＯＥに供給
されるチップイネーブル信号、ライトイネーブル信号、
アウトプットイネーブル信号及びチップ内で形成された
電圧（内部昇圧電位）Ｖｐｐが供給される。これらの各
信号にもとづいて、上記制御回路Ｃ０ＮＴは、種々の動
作モードを判別し、ゲート回路Ｇ、レベル変換回路ＬＶ
Ｃ１制御電圧発生回路Ｖｉｇ−Ｇ、駆動回路ＤＶＲ、デ
ータ入力回路ＤＩＢ、データ出力回路ＤＯＢ等の回路の
動作を制御するための種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、外部端子
ＧＥ、ＷＥ及びＯＥの信号（以下、信号ＣＥ、ＷＥ、Ｏ
Ｅのように記す）のロウレベル、ハイレベル及びロウレ
ベルによって指示され、スタンバイ動作モードは、信号
ＣＥのハイレベルによって指示される。第３図のラッチ
回路ＦＦにデータを書き込ませるための第１書き込み動
作モードは、信号ＣＥ、ＷＥ、ＯＥのそれぞれの電位が
ロウレベル、ロウレベル、ハイレベルにされることによ
り指示され、メモリセルにデータを書き込ませるための
第２書き込み動作モードは、信号ＣＥ、ＷＥ、ＯＥのロ
ウレベル、ハイレベル、ハイレベルによって指示される
。消去動作モードは、第２書き込み動作モードが指示さ
れたとき所定期間だけ指示される。なお、上記書き換え
電圧Ｖｌ）Ｉｌ＋は、第２書き込み動作モードのとき内
部昇圧回路（図示せず）が動作して発生される。このと
き、内部昇圧回路は、例えば−２０Ｖを形成し、ツェナ
ーダイオードによって例えば−１２ＶのＶｐｌ）にされ
る。

なお、外部端子ｖｐｐは、信鯨性評価用に設けられたも
のであって、例えばこの端子にツェナーダイオード等が
接続され、上記電圧ＶＰＩ）を−１２Ｖから一１１Ｖに
変えるために使用される。

次に、第４図に示したタイミング図に従って、この実施
例におけるＥＥＰＲＯＭの第２書き込み動作モードを説
明する。

データの書き換えを行う場合、第２書き込みモードに先
立って、図示しない第１書き込みモードが実施される。

すなわち、第１書き込みモードでは、アドレス指示され
たワード線に結合された全てのメモリセルの記憶情報が
一旦読み出されて第３図に示した各ラッチ回路ＦＦに保
持される。そして、外部端子から供給されたデータ信号
が書き込むべきメモリセルのデータ線に対応されたラッ
チ回路に取り込まれる。例えば、ワード線に結合された
メモリセルに対して全ビットの書き替えを行う場合、Ｙ
アドレスが順次に切り換えられるごとによって、外部端
子から供給された複数ビットからなる書き込み信号がそ
れぞれ対応されたラッチ回路に順次に取り込まれる。

この後、同図に示すような第２書き込みモードが実施さ
れる。上記ワード線に結合されたＭＮＯＳトランジスタ
の消去動作が実施され、その後に上記ラッチ回路ＦＦの
情報に従って１ワ一ド線分のメモリセルに対して一斉に
書き込み動作が実施される。以上の動作により、外部か
らはスタティック型ＲＡＭと同様な書き込み動作を行う
ことができる。

図示しない外部信号ＣＥ、ＷＥ及びＯＥのロウレベル、
ハイレベル及びハイレベルによって指示される第２書き
込みモードにおいては、制御信号ＥＷがロウレベルから
ハイレベルにされる。この信号ＥＷのハイレベルへの立
ち上がりから所定の時間差をもって内部信号富、ｅｒｔ
、ｅｒｔｓがそれぞれハイレベルからロウレベルに変化
される。上記内部信号ｅｒのロウレベル（ｅｒのハイレ
ベル）によって、第２図の駆動回路ＤＶＲにおけるＭＯ
ＳＦＥＴＱ６がオン状態にされるので、メモリアレイＭ
−ＡＲＹの共通ソース線Ｃ８は＋５ｖのようなハイレベ
ルにされる。上記内部信号ｉとｅｒｔの時間差によって
リセット信号口が一時的に＋５■から一４ｖのようなロ
ウレベルにされる。これによって、レベル変換回路ＬＶ
Ｃの出力端子（ワード線Ｗ１２等）が接地電位にリセッ
トされた後、フローティング状態でロウレベル（ＯＶ）
にされる。また、上記内部信号口とｅｒｔｓの時間差に
よってリセット信号乙が一時的に＋５Ｖから一４■のよ
なロウレベルにされる。これにより、ウェルＷＥＬＬや
分離用ＭＯＳＦＥＴ等比較的大きな寄生容量を持つ負荷
に対する上記同様なりセント動作が実施される。

上記内部信号ｅｒｔのロウレベルによって、Ｘデコーダ
Ｘ−ＤＣＲがそのレベル変化動作を開始する。例えば、
選択された第２ワード線、言い換えるならば消去を実施
すべきＭＮＯＳトランジスタのゲート電位は前記説明し
たように約−１０Ｖのような負の高電圧に低下される。

なお、非選択とされるべきワード線、言い換えれば消去
動作が禁止ささるＭＮＯＳトランジスタのゲート電圧は
、図示しないが前記動作説明から明らかなように＋５■
のようなハイレベルにされる。

この後、内部信号ｅｒｔｓＯロウレベルによってメモリ
アレイＭ−ＡＲＹの基体ゲート、言い換えるなば、ウェ
ル領域ＷＥＬＬの駆動電圧を形成する制御電圧発生回路
Ｖｗ−Ｇは、その電圧Ｖｗを＋５ｖのようなハイレベル
にする。

これにより、選択されたワード線に結合されるＭＮＯＳ
　トランジスタのゲートと基体ゲート間には負の高電圧
が供給される結果、そのフローティグゲートに取り込ま
れた情報電荷は、上記高電界によるトンネル効果によっ
て基体ゲートに戻される。なお、非選択のワード線に結
合されたＭＮＯＳトランジスタのゲートと基体ゲートと
は同電位にされるから、その消去は行われない。

その消去終了においては各内部信号ｅｒｔｓ、「７ゴ及
びｉのように上記消去開始とは逆の順序でそれぞれが時
間差をもってロウレベルからハイレベルにされる。これ
に応じて、ウェル領域ＷＥＬＬ、第２ワード線及びデー
タ線の順序でもとの状態に復旧する。また、上記内部信
号により各リセット信号ｖ７、こτ及び「マが形成され
る。

以上の動作タイミングにおいては、消去開始においては
Ｐ型のウェル領域ＷＥＬＬを最後に電源電圧Ｖｃｃのよ
うなハイレベルに持ち上げるものであり、その終了にあ
たっては最初に低下させるものであるので、ウェル領域
ＷＥＬＬ内に形成されたアドレス選択用ＭＯＳＦＥＴや
分離用ＭＯＳＦＥＴのＮ型のドレイン、ソースとウェル
領域ＷＥＬＬとのＰＮ接合を逆バイアス状態に維持させ
ることができる。

上記消去動作の後に引き続いて書き込み動作が行われる
。

内部信号ｗｅ’　、ｗｅｔｓが順に時間差をもってハイ
レベルからロウレベルにされる。

上記内部信号７］゛のロウレベルにより、制御電圧発生
回路Ｖｗ−Ｇは、その電圧Ｖｗを一１２■のような負の
高電圧−Ｖｌ）りにさせる。これによって、まずメモリ
アレイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬが負
の高電圧−ｖｐｐに低下される。これと同期して、制御
電圧発生回路Ｖｉｇ−Ｇも、その電圧Ｖｉｇを約−１２
Ｖのような負の高電圧にさせる。これによって、メモリ
セルの各分離用ＭＯＳ　Ｆ　ＥＴがオフ状態にされる。

同様に電圧Ｖｃも上記のような一１２Ｖのような負の高
電圧にされる。これによって、データ線分離用のスイッ
チＭＯＳＦＥＴＱＩ　１、Ｑ１２等がオフ状態にされる
。また、上記内部信号ｗｅ’　のロウレベルによって、
ＸデコーダＸ−ＤＣＨのゲート回路Ｇが開いて、選択さ
れたメモリセルの第１ワード線はハイレベル（＋　５　
Ｖ）にされ、非選択のワード線は回路の接地電位（０■
）にされる（図示せず）。

次に、内部信号ｗｅｔｓのロウレベルに同期して、Ｘデ
コーダＸ−ＤＣＲは、選択された第２ワード線をハイレ
ベル（＋　５　Ｖ）に、非選択のものをロウレベルにす
る。このハイレベルとロウレベルを受けて、レベル変換
回路ＬＶＣは、上記ハイレベルの選択信号ならその第２
ワード線を＋５ｖのようなハイレベルに、ロウレベルの
非選択信号なら、図示しないがその第２ワード線を一１
０Ｖのような負の高電圧にする。また、各データ線に結
合されたレベル変換回路ＬＶＣが動作状態にされ、それ
に対応したラッチ回路ＦＦの記憶情報に従って、例えば
論理“１”を書き込みのものは約−１０Ｖのような負の
高電圧にされ、論理“０”を書き込むもの（書き込み禁
止）のものは約＋５■のようなハイレベルにされる。し
たがって、論理″１″が書き込まれるＭＮＯＳトランジ
スタのゲート電圧が約＋５■、その基体ゲート（ウェリ
領域ＷＥ　Ｌ　Ｌ）の電圧が約−１２Ｖ、及びドレイン
（データ線）電圧が約−１０Ｖとなるから、その基体ゲ
ートにおけるチャンネルとゲート電極間に約１５Ｖのよ
うな高電界が作用して、トンネル効果による電子の注入
が行われる。これに対して、論理“０”が書き込まれる
ＭＮＯＳトランジスタは、そのドレイン電圧が約＋５■
にされるため、ゲートとチャンネル間に高電圧が印加さ
れないため上記電子の注入が行われない。

書き込み動作の終了においては、各内部信号Ｗｅｔｓ、
宜゛のように上記開始時とは逆の順序でそれぞれが時間
差をもってロウレベルからハイレベルにされる。これに
応じて、データ線及び第２ワード線、ウェル領域の順序
でもとの状態に復旧する。また、上記内部信号により各
リセット信号コ、５及びこｉが形成される。以上の動作
タイミングにおいては、その開始においてはＰ型のウェ
ル領域ＷＥＬＬを最初に負の高電圧に低下させるもので
あり、その終了にあたっては最後に復旧させるものであ
るので、ウェル領域ＷＥＬＬ内に形成されたアドレス選
択用ＭＯＳ　Ｆ　ＥＴや分離用ＭＯＳ　Ｆ　ＥＴのＮ型
のドレイン、ソースとウェル領域ＷＥＬＬとのＰＮ接合
を逆バイアス状態に維持させることができる。

第１図には、この発明に係るセンスアンプの一実施例の
回路図が示されている。このセンスアンプは、上述のよ
うなＥＰ、ＦＲＯＭのセンスアンプとして用いられる。

共通データ線ＣＤは、特に制限されないが、並列形態に
接続されたＰチャンネル間ＯＳ　Ｆ　ＥＴＱ１３とＮチ
ャンネルＭＯＳＦＥＴＱ１４とを介してセンスアンプＳ
Ａの入力端子に結合される。上記ＰチャンネルＭＯＳＦ
ＥＴＱＩ　３のゲートには回路の接地電位が、Ｎチャン
ネルＭＯＳＦＥＴＱ１４のゲートには電源電圧Ｖｃｃが
それぞれ定常的に供給される。これにより、ＭＯＳＦＥ
ＴＱ１３とＱ１４は抵抗素子として作用する。

この実施例では、上記ＭＯＳＦＥＴＱ２０はプリチャー
ジ用のＭＯＳＦＥＴであり、そのソースが上記センスア
ンプの入力端子に結合され、ドレインが電源電圧ＶＣＣ
に接続される。メモリセルにセンス電流を供給する増幅
ＭＯＳＦＥＴＱＩ　５は、そのソースが上記入力端子に
接続され、ドレインにＰチャンネル型負荷ＭＯＳＦＥＴ
ＱＩ　６が設けられる。このＰチャンネルＭＯ３ＦＢＴ
Ｑ１６のゲートには、定常的に接地電位が供給されるこ
とによって抵抗素子として作用する。

上記増幅ＭＯＳＦＥＴＱＩ　５のゲート及びプリチャー
ジＭＯＳＦＥＴＱ２０のゲートには、次のような反転増
幅回路により形成されたバイアス電圧ＶＡとＶＢが供給
される。反転増幅回路は、上記入力端子にゲートが結合
これた増幅ＭＯＳＦＥＴＱ１７と、そのドレインに設け
られたレベルシフト用ＭＯＳＦＥＴＱ１９及び負荷用Ｍ
ＯＳＦＥＴＱ１８とから構成される。上記ＭＯＳＦＥＴ
Ｑ１９は、ＰチャンネルＭＯＳＦＥＴからなり、そのゲ
ートには定常的に接地電位点に接続されることによって
抵抗素子として作用する。ＭＯＳＦＥＴＱ１８は、Ｐチ
ャンネルＭＯ５ＦＥＴからなり、そのゲートには内部信
号ｉが供給されることによって、ＥＥＦＲＯＭがメモリ
アクセスされたときオン状態になって負荷素子として作
用する。そし故、ＭＯＳＦＥＴＱ１　Ｂはスイッチ機能
を持つ負荷素子とされる。この実施例では、ＥＥＰＲＯ
Ｍが非選択状態のとき、センスアンプに無駄な電流消費
が生じるのを防ぐために、上記増幅ＭＯＳＦＥＴＱ１５
のゲートと回路の接地電位点との間にＭＯ５ＦＥＴＱ２
１が設けられる。このＭＯＳＦＥＴＱ２１はＮチャンネ
ルＭＯＳ　Ｆ　ＥＴからなり、上記内部信号四が供給さ
れることによって、チップ非選択状態のときにオン状態
になって上記増幅ＭＯＳＦＥＴＱＩ　５及びＱ２０をオ
フ状態にする。

増幅ＭＯＳＦＥＴＱＩ　５のドレイン出力は、Ｎチャン
ネルＭＯＳＦＥＴＱ２１とＰチャンネルＭＯＳＦＥＴＱ
２２からなるＣＭＯＳインバータ回路により増幅される
。そして、同様なＮチャンネルＭＯＳＦＥＴＱ２３とＰ
チャンネルＭＯＳＦＥＴＱ２４からなるＣＭＯＳイン八
′−へ回路により波形整形して、出カバソファＯＢＣの
入力に伝えるものである。なお、上記波形整形用のＣＭ
ＯＳインバータ回路を省略してもよい。

この実施例のセンスアンプＳＡは、上記のように増幅Ｍ
ＯＳＦＥＴＱ１５のゲートとプリチャージＭＯＳＦＥＴ
Ｑ２０のゲートに伝えるられるバイアス電圧ＶＡとＶＢ
は、ＭＯＳＦＥＴＱ１９における電圧降下分だけレベル
差が生じる。すなわち、増幅ＭＯＳＦＥＴＱ１５のゲー
トに供給されるバイアス電圧ＶＡは、プリチャージＭＯ
ＳＦＥＴＱ２０のゲートに供給されるバイアス電圧ＶＢ
に比べて上記電圧降下分だけ高くされる。

選択されたメモリセルのＭＮＯＳトランジスタに書き込
みプログラムがなされていることによってそのしきい値
電圧が高い場合には、メモリセルに電流が流れない。し
たがって、センスアンプは、プリチャージＭＯＳＦＥＴ
Ｑ２０と増幅ＭＯＳＦＥＴＱ１５を通して共通データ線
ＣＤ及び選択データ線をチャージアップする。このチャ
ージアンプにより、センスアンプＳＡの入力電圧が高く
されると、反転増幅回路はその出力レベルＶＡとＶＢを
低くする。これにより、上記センスアンプＳＡの入力電
位が一定値に達すると上記のようなバイアス電圧ＶＡと
ＶＢの差に従いプリチャージＭＯＳＦＥＴＱ２０が先に
オフ状態になり、続いて増幅ＭＯＳＦＥＴＱＩ　５がオ
フ状態になる。このような動作により、選択されたデー
タ′１ＩＡＤ及び共通データ線ＣＤの電位のハイレベル
側の振幅制限が行われる。

選択されたメモリセルのＭＮＯＳトランジスタに消去プ
ログラムがなされていることによってそのしきい値電圧
が低い場合には、メモリセルに電流通路が形成される。

したがって、センスアンプは、プリチャージＭＯＳＦＥ
ＴＱ２Ｑと増幅ＭＯＳＦＥＴＱ１５を通して共通データ
線ＣＤ及び選択データ線をチャージアップする。例えば
データ線や共通データ線ＣＤの電位が接地電位のような
低いレベルのときには、反転増幅回路はその出力レベル
ＶＡとＶＢを高くするので、上記ＭＯＳＦＥＴＱ２０と
Ｑｌ５のコンダクタンスを大きくしてセンスアンプＳＡ
から比較的大きな電流を供給するので選択データ線及び
共通データ線ＣＤの電位を一定の電位までは高速に立ち
５上げる。そして、その入力電位が一定レベルまで上昇
すると、それに逆比例的にバイアス電圧ＶＡとＶＢが低
下するので、選択データ線及び共通データ線ＣＤの電位
は上記選択されたメモリセル、データ線、カラムスイッ
チＭＯＳＦＥＴ、共通データ線及び入力用のＭＯＳＦＥ
ＴＱＩ　３．Ｑｌ　４からなる合成インピーダンスと、
ＭＯＳＦＥＴＱ２０及びＱｌ５とＱｌ６からなる合成イ
ンピーダンスとの比に従った一定レベルで安定する。ま
た、データ線や共通データ線ＣＤが前のメモリサイクル
においてＡイレベルにされているときには、センスアン
プから電流が供給されなく、メモリセルに流れる電流に
よってデータ線や共通データ線ＣＤの電位が低下し、こ
の低下に応じてセンスアンプから電流が流れるようにさ
れる。

上記のような低しきい値電圧を持つメモリセルの読み出
し動作のとき、増幅ＭＯＳＦＥＴＱ１５とプリチャージ
ＭＯＳＦＥＴＱ２０との間には、上記バイア電圧ＶＡと
ＶＢのように電圧差が設けられるものであるため、メモ
リセルに流れる電流のうち増幅ＭＯ５ＦＥＴＱＩ　５か
ら供給された電流を大きくできる。

このことは、第５図に示したようなデータ保持特性図か
ら明らかなように、書き換え回数の増加に伴い、消去状
態のしきい値電圧は回路の接地電位側にむかってシフト
する。この理由は、第６図に示すように、基板表面とゲ
ート絶縁膜Ｓ　１０　ｚに捕獲された電子により、電界
が作用してシリコン・ナイトライド膜Ｓｉ３Ｎ４で同図
に矢印で示したようなバックトンネルが生じることに起
因している。

したがって、ＭＮＯＳトランジスタの書き換え回数に伴
うデータ保持特性劣化は、第５図に示すように消去状態
（低しきい値電圧）のときに影響が大きく、書き込み状
態ではその影響が少ない。

このことに着目し、この実施例のセンスアンプでは、上
記のように増幅ＭＯＳＦＥＴＱＩ　５とプリチャージＭ
ＯＳＦＥＴＱ２０のゲートに供給されるバイアス電圧に
ＶＡとＶＢのような差を持たせるものである。この構成
においては、メモリ電流の低下しても、上記のようにゲ
ート電圧にＶＡとＶＢのような差が存在するため、メモ
リ電流の減少に伴い先にプリチャージＭＯＳＦＥＴＱ２
０がオフ状態になり、メモリ電流の全部が読み出し電流
として増幅ＭＯＳＦＥＴＱＩ　５に流れるようになる。

これによって、センスアンプの読み出しロウレベルは第
５図の電圧ＶＬ’　のように高くできる。したがって、
上記のような判定レベルＶＬ’の上昇に伴いセンスアン
プの不感帯が狭くなり、感度向上が可能になる。同図の
特性図に従えば、書き換え回数が１０”である場合でも
、そのデータ保持時間を１０”秒程度まで長くすること
ができる。なお、第５図は、単体のＭＮＯＳトランジス
タを８５℃の温度条件下で調べたものであり、ＥＥＰＲ
ＯＭ製品の保証上限温度、例えば７０℃の温度条件下で
は同図より１桁はどデータ保持時間が長くなる。

また、プリチャージＭＯＳＦＥＴＱ２０のドレインは、
直接電源電圧Ｖｃｃに結合されている。これにより、入
力電位が回路の接地電位に近いようなロウレベルのとき
、ＭＯＳＦＥＴＱ２０のゲート、ソース間に比較的大き
な振り込み電圧が供給される。これにより、ＭＯＳＦＥ
ＴＱ２０のコンダクタンスが比較的大きくなって大きな
プリチャージ電流を形成する。すなわち、第７図のセン
スアンプのようにプリチャージ電流設定用のＰチャンネ
ルＭＯＳ　Ｆ　ＥＴが設けられていないから、素子数の
増加を防ぐとともに、プリチャージ動作を効率良く行う
ようにすることができる。

第２図には、上記センスアンプの他の一実施例の回路図
が示されている。

この実施例では、反転増幅回路を構成する増幅ＭＯＳＦ
ＥＴＱＩ　７と負？７７Ｍ０５ＦＥＴＱ１８との間に順
方向ダイオードＤが直列に設けられる。

これによって、上記の増幅ＭＯＳＦＥＴＱＩ　５のゲー
トとプリチャージＭＯＳＦＥＴＱ２０のゲートに供給さ
れるバイアス電圧ＶＡとＶＢとは、ダイオードＤの順方
向電圧分だけ差が持たせられる。

上記ダイオードは、ダイオード形態のＭＯＳＦＥＴとし
てもよい。このようにダイオードＤやダイオード形態の
ＭＯＳ　Ｆ　ＥＴを用いる場合には、そのしきい値電圧
によりレベルシフト量が決められてしまう。これに対し
て第１図の構成では、主に負荷ＭＯＳＦＥＴＱＩ　８の
オン電流と、ＭＯＳＦＥＴＱ１９のコンダクタンスに従
って任意のレベル差を得ることができる。このように、
増幅ＭＯ５ＦＥＴＱ１５のゲートとプリチャージＭＯ５
ＦＥＴＱ２０のゲートに供給されるバイアス電圧ＶＡと
ＶＢに差を持たせる手段として種々の実施形態を採るこ
とができる。

また、センスアンプの素子数に制限がなければ、反転増
幅回路の出力ノード（ＶＡ）に抵抗素子又は一方向性素
子と定電流源を接続して、バイアス電圧ＶＢを形成する
ようにしてもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１）メモリセルが結合されたデータにプリチャージ電
流を流すプリチャージＭＯＳ　Ｆ　ＥＴのゲートと読み
出し電流を流す増幅ＭＯＳ　Ｆ　ＥＴのゲートに供給さ
れるバイアス電圧として、上記両ＭＯＳＦＥＴのソース
電位（入力電位）を受ける反転増幅回路の出力にレベル
シフト手段を設けて電位差を生じさせる。この構成にお
いては、メモリセルに流れる電流の減少に伴う入力レベ
ルの上昇に対応して、上記レベル差に従い入力レベルの
上昇に伴いプリチャージＭＯＳ　Ｆ　ＥＴが先にオフ状
態になるため、メモリセルに流れる電流の全部を増幅Ｍ
Ｏ５ＦＥＴから供給させるようにできるため、ロウレベ
ル側の感度向上が可能になるという効果が得られる。

（２）上記（１１により、書き換え回数に伴い消去状態
でのデータ保持特性が劣化するＭＮＯ３Ｉ−ランジスタ
を持ちたいＥＥＰＲＯＭのデータ保持特性の改善を図る
ことができるという効果が得られる。

（３）上記増幅ＭＯＳ　Ｆ　ＥＴとプリチャージＭＯＳ
ＦＥＴとのバイアス電圧に差電圧を持たせる構成として
、定常的にオン状態にされるＭＯＳＦＥＴを用いること
によって、素子数の増加させることなくセンスアンプの
高速化と高感度化を実現できるという効果が得られる。

（４）プリチャージＭＯＳ　Ｆ　ＥＴのドレインを電源
電圧に接続することによって、入力レベルが低いときに
はそのゲート、ソース間電圧に従った大きなコンダクタ
ンスによりプリチャージ電流を形成することができるか
ら、センスアンプ高感度化を犠牲にすることなくプリチ
ャージ動作の高速化が可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
２図のセンスアンプにおいて、ＭＯＳＦＥＴＱ１３．Ｑ
１４を省略するものとしてもよい。センスアンプを活性
化させる制御信号としては、内部チップ選択信号ｃｅの
他、センスアンプ用の活性化パルスを形成するものとし
てもよい。

また、ＥＥＦＲＯＭに対する動作モードを設定する信号
は、上記のような組み合わせの他、第１書き込み動作と
第２凹き込み動作とが、制御回路Ｃ０ＮＴ内に設けられ
る適当なシーケンス回路によって連続的かつ自動的に実
行されるようにされてもよい、また、各メモリセルの分
離用ＭＯＳＦＥＴＱ３を省略して、ＭＮＯＳトランジス
タのソースを基準電位線に接続させるものであってもよ
い、この場合、基準電位線は、書き込み動作の時にフロ
ーティング状態にされ、読み出し及び消去動作の時に回
路の接地電位が与えられるようにされる。

さらに、電気的に書き込み／消去が可能とされる記憶素
子は、ＦＬＯＴＯＸ　（フローティングゲート・トンネ
ルオキサイド）型であってもよい。

メモリセルとしては、書き込み情報に従い比較的高いし
きい値電圧か低いしきい値電圧を持つものであれば何で
あってもよい。例えば、チャンネル領域に不純物が選択
的に導入されることによって書き込みが行われるマスク
型ＲＯＭでもよい。

この発明は、メモリセルの読み出しを行うセンスアンプ
として上記のような各種半導体記憶装置に広く利用でき
るものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリセルが結合されたデータにプリチャ
ージ電流を流すプリチャージＭＯＳ　Ｆ　ＥＴのゲート
と読み出し電流を流す増幅ＭＯＳＦＥＴのゲートに供給
されるバイアス電圧として、上記両ＭＯＳＦＥＴのソー
ス電位（入力電位）を受ける反転増幅回路の出力にレベ
ルシフト手段を設けて電位差を住しさせることにより、
メモリセルに流れる電流の減少に伴う入力レベルの上昇
に対応して、上記レベル差に従い入力レベルの上昇に伴
いプリチャージＭＯＳＦＥＴが先にオフ状態になるため
、メモリセルに流れる電流の全部を増幅ＭＯＳ　Ｆ　Ｅ
Ｔから供給させるようにできるため、ロウレベル側の感
度向上を図ることができる。

【図面の簡単な説明】

第１図は、この発明に係るセンスアンプの一実施例の示
す回路図、 第２図は、この発明に係るセンスアンプの他の一実施例
を示す回路図、 第３図は、この発明に係るセンスアンプが用いられるＥ
ＥＰＲＯＭの一実施例を示す回路図、第４図は、その消
去及び書き込み動作の一例を示すタイミング図、 第５図は、ＭＮＯ３Ｉ−ランジスタのデータ保持特性を
説明するための特性図、 第６図は、ＭＮＯＳトランジスタの特性劣化を説明する
ための原理図、 第７図は、この発明に先立って開発されたセンスアンプ
の一例を示す回路図である。 ＶＡ、ＶＢ・・バイアス電圧、ＣＤ・・共通データ線、
Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣＲ・・Ｘデコー
ダ、Ｙ−ＤＣＲ・・Ｙデコーダ、ＤＲＶ・・駆動回路、
ＬＶＣ・・レベル変換回路、ＦＦ・・ランチ回路、Ｖｉ
ｇ−Ｇ、Ｖｗ−Ｑ・・制御電圧発生回路、ＤＩＢ・・デ
ータ人力バッファ、ＤＯＢ・・データ出カバソファ、Ｓ
Ａ・・センスアンプ、ＯＢＣ・・出力バッファ、ＷＥＬ
Ｌ・・ウヱル領域、Ｃ０ＮＴ・・制御回路、ＯＢＣ・・
発振回路

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従って比較的高いしきい値電圧か比較的
   低いしきい値電圧かを持つようにされたメモリセルが結
   合されたデータ線にプリチャージ電流を流すプリチャー
   ジ用ＭＯＳＦＥＴ及び読み出し電流を流す増幅ＭＯＳＦ
   ＥＴと、上記両ＭＯＳＦＥＴのソース電位を受けて上記
   増幅ＭＯＳＦＥＴのゲートに供給するバイアス電圧を形
   成する反転増幅回路と、上記増幅ＭＯＳＦＥＴのゲート
   電圧に対してレベルシフトされた電圧を形成して上記プ
   リチャージＭＯＳＦＥＴのゲートに伝えるレベルシフト
   手段とを含むことを特徴とするセンスアンプ。 ２、上記レベルシフト手段は、そのゲートに定常的に動
   作電圧が供給されることによって抵抗素子として作用さ
   せられるＭＯＳＦＥＴであり、上記反転増幅回路を構成
   する負荷手段に直列に接続されるものであることを特徴
   とする特許請求の範囲第１項記載のセンスアンプ。 ３、上記データ線には、ＭＮＯＳトランジスタを記憶素
   子とするメモリセルが接続され、カラム選択回路を介し
   て共通データ線に接続されるものであり、この共通デー
   タ線に上記センスアンプの入力端子が接続されるもので
   あることを特徴とする特許請求の範囲第１又は第２項記
   載のセンスアンプ。