JPH02243975A - Integrated circuit - Google Patents
Integrated circuitInfo
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- JPH02243975A JPH02243975A JP1063688A JP6368889A JPH02243975A JP H02243975 A JPH02243975 A JP H02243975A JP 1063688 A JP1063688 A JP 1063688A JP 6368889 A JP6368889 A JP 6368889A JP H02243975 A JPH02243975 A JP H02243975A
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- JP
- Japan
- Prior art keywords
- flip
- scan
- flop
- address
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スキャン機能を備えたブリップフロップを含
む集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit including a flip-flop with a scanning function.
従来の集積回路の診断では、スキャンアドレスを、１カ
所のデコーダでデコードし、そのデコーダの出力を各フ
リップフロップに接続している。In conventional integrated circuit diagnosis, a scan address is decoded by a decoder at one location, and the output of the decoder is connected to each flip-flop.
なお、この種の装置として関連するものには、例えば、
特開昭６１−１００６７１号が挙げられる。Note that related devices of this type include, for example,
JP-A-61-100671 is mentioned.
〔発明が解決しようとするｉｌｌ！ｇ）上記従来技術は
、上記デコーダとフリップフロップ間の配線本数や配線
長について配慮されておらず、フリップフロップが増加
するにつれて、上記配線が使用する配線チャネルが増大
してしまい、一般信号用に使用できる配線チャネルが少
なくなってしまうという問題があった。[ill the invention tries to solve! g) The above conventional technology does not take into account the number of wires or the length of the wires between the decoder and the flip-flops, and as the number of flip-flops increases, the number of wiring channels used by the wires increases, making it difficult to use for general signals. There was a problem in that the number of usable wiring channels was reduced.
本発明は、上記配線が使用する配線チャネルを減少させ
ることを目的とする。The present invention aims to reduce the number of wiring channels used by the wiring.
上記目的を連成するために、スキャンアドレスをデコー
ドしていない状態でフリップフロップまで配線し、フリ
ップフロップで、上記スキャンアドレスをデコードした
ものである。In order to achieve the above object, the scan address is wired to the flip-flop in an undecoded state, and the scan address is decoded by the flip-flop.
第１図のように、スキャンアドレスは、デコードせずそ
のままフリップフロップに配線される。As shown in FIG. 1, the scan address is directly wired to the flip-flop without being decoded.
フリップフロップＦＦＩ〜ＦＦηの各々のスキャンデコ
ダーは、スキャンアドレスによって一意にフリップフロ
ップを選択する。これにより、スキャン論理に使われる
配線を少なくすることができる。The scan decoder of each flip-flop FFI to FFη uniquely selects a flip-flop based on the scan address. This allows the number of wires used for scan logic to be reduced.
以下、本発明の一実施例を図により説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
１−１から１−３はスキャンアドレス線であり、１−１
が最下位ビット、１−３が最上位ビットである。このア
ドレスは、スキャンアドレスデコーダ２−１から２−７
１に接続されており、ある特定のアドレスで、アクティ
ブとなる。上記デコーダは、フリっプフロップ３−１か
ら３−九のスキャン回路をアクティブにするため、スキ
ャンアドレに対応したフリップフロップのスキャン回路
を選択することができる。1-1 to 1-3 are scan address lines, 1-1
is the least significant bit, and 1-3 are the most significant bits. This address is sent to scan address decoders 2-1 to 2-7.
1 and becomes active at a certain address. The decoder activates the scan circuits of flip-flops 3-1 to 3-9, so it can select the scan circuit of the flip-flops corresponding to the scan address.
まず、スキャンアドレスを（０００）、とする。First, let the scan address be (000).
この場合、全てのデコード用ゲート２−１から２−７１
の出力は非アクティブとなり、どのフリップフロップの
スキャン回路も働かない６次にアドレスを（００１）、
とすると２−１の出力だけがアクティブとなりフリップ
フロップ３−１のスキャン回路だけが、動作可となる。In this case, all decoding gates 2-1 to 2-71
The output of will be inactive and the scan circuit of any flip-flop will not work.6th address (001),
Then, only the output of flip-flop 3-1 becomes active, and only the scan circuit of flip-flop 3-1 becomes operable.
同様のことが他のフリップフロップにも言えるため、ス
キャンアドレスとフリップフロップは１対１の対応がつ
けられる。The same thing can be said about other flip-flops, so there is a one-to-one correspondence between scan addresses and flip-flops.
本実施例によれば、スキャンアドレスの配線を（２’−
１）本から３本にすることができ、４本の配線を減らす
ことができる。According to this embodiment, the scan address wiring is (2'-
1) It is possible to reduce the number of wires from one to three, reducing the number of wires to four.
本発明によれば、スキャンアドレスのビット数をｍと仮
定するなら、スキャン論理の配線本数を最大（２”−１
）本からｍ本に減少させる効果がある。そして、この減
少分を一般論理の配線に利用することができる。According to the present invention, if the number of bits of the scan address is assumed to be m, the number of wires of the scan logic can be set to the maximum (2"-1
) books to m books. This reduced amount can be used for general logic wiring.
第１図は本発明の詳細な説明図、第２図は一実施例を示
す構成図である。
１−１から１−３・・・スキャンアドレス線、２−１か
ら２−７１・・・スキャンデコーダ、３−１から３−η
・・・スキャン回路付フリップフロップ第１目
スキャンアドレス
第２目FIG. 1 is a detailed explanatory diagram of the present invention, and FIG. 2 is a configuration diagram showing one embodiment. 1-1 to 1-3...Scan address line, 2-1 to 2-71...Scan decoder, 3-1 to 3-η
...Flip-flop with scan circuit 1st scan address 2nd
Claims (1)
フリップフロップを選択するデコーダからなる集積回路
において、前記デューダ論理を前記フリップフロップに
持たせたことを特徴とする集積回路。1. An integrated circuit comprising a flip-flop having a scan function and a decoder for selecting an arbitrary flip-flop, characterized in that the flip-flop has the duder logic.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063688A JPH02243975A (en) | 1989-03-17 | 1989-03-17 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063688A JPH02243975A (en) | 1989-03-17 | 1989-03-17 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02243975A true JPH02243975A (en) | 1990-09-28 |
Family
ID=13236567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063688A Pending JPH02243975A (en) | 1989-03-17 | 1989-03-17 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02243975A (en) |
-
1989
- 1989-03-17 JP JP1063688A patent/JPH02243975A/en active Pending
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