JPH02284468A - ゲートアレイ型半導体集積回路 - Google Patents
ゲートアレイ型半導体集積回路Info
- Publication number
- JPH02284468A JPH02284468A JP10626989A JP10626989A JPH02284468A JP H02284468 A JPH02284468 A JP H02284468A JP 10626989 A JP10626989 A JP 10626989A JP 10626989 A JP10626989 A JP 10626989A JP H02284468 A JPH02284468 A JP H02284468A
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- JP
- Japan
- Prior art keywords
- cells
- wiring
- driving capability
- cell
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 7
- 239000000872 buffer Substances 0.000 abstract 2
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ型半導体集積回路に利用され、特
に、チップ面積が大きくなる数千〜敵方ゲートを有する
ＧａＡｓ集積回路においても、動作速度を犠牲にするこ
となしに低消費電力化が達成できるゲートアレイ型半導
体集積回路に関する。
に、チップ面積が大きくなる数千〜敵方ゲートを有する
ＧａＡｓ集積回路においても、動作速度を犠牲にするこ
となしに低消費電力化が達成できるゲートアレイ型半導
体集積回路に関する。
本発明は、アレイ状に配列された複数の基本セルを備え
たゲートアレイ型半導体集積回路において、 前記基本セルは、定められた形式により所定の位置に配
列された、セルを構成するトランジスタの駆動能力を高
くした複数の高起動能力セルを含み、配線長がある長さ
以上になった場合この高駆動能力セルを用いて機能ブロ
ックを構成できるようにすることにより、 セルザイズおよび消費電力の増大なしに、高速で大規模
なゲートアレイ半導体集積回路が得られるようにしたも
のである。
たゲートアレイ型半導体集積回路において、 前記基本セルは、定められた形式により所定の位置に配
列された、セルを構成するトランジスタの駆動能力を高
くした複数の高起動能力セルを含み、配線長がある長さ
以上になった場合この高駆動能力セルを用いて機能ブロ
ックを構成できるようにすることにより、 セルザイズおよび消費電力の増大なしに、高速で大規模
なゲートアレイ半導体集積回路が得られるようにしたも
のである。
ＧａＡｓ半導体はＳｌに比べ電子の移動度が数倍速く、
さらに半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減でき、高速論理
動作が可能である。現在ＧａＡｓ素子の集積化はショッ
トキ接合を用いたＭＥＳＦｆＥＴが主流であり量産化を
目指して各所で精力的な研究がなされてきている。Ｇａ
Ａｓ半導体集積回路は一部市販が開始されているが、そ
の品種は主としてＳＳＩ ＸＭＳＩクラスであり、次期
開発品種としてＩＫビットから４にビットのメモリや数
千ゲート規模のメモリに期待が集まっている。特に、ゲ
ートアレイ型半導体集積回路はエンジニアリングサンプ
ルが完成するまでの期間を短くてきることからユーザ側
からの要望が高い。
さらに半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減でき、高速論理
動作が可能である。現在ＧａＡｓ素子の集積化はショッ
トキ接合を用いたＭＥＳＦｆＥＴが主流であり量産化を
目指して各所で精力的な研究がなされてきている。Ｇａ
Ａｓ半導体集積回路は一部市販が開始されているが、そ
の品種は主としてＳＳＩ ＸＭＳＩクラスであり、次期
開発品種としてＩＫビットから４にビットのメモリや数
千ゲート規模のメモリに期待が集まっている。特に、ゲ
ートアレイ型半導体集積回路はエンジニアリングサンプ
ルが完成するまでの期間を短くてきることからユーザ側
からの要望が高い。
ＧａＡｓ素子においてもゲートアレイの構成は、Ｓｉと
同様に第４図に示すように、周辺に入出力ハッファ２が
配置され、チップの中央部には基本セル１が規則正しく
配置され、配線チャネル３が格子状に走っている。基本
セル１はゲートアレイの機能を作るための基本領域で、
トランジスタおよび抵抗などの基本素子から構成され、
基本セル１単独または基本セル１の集合によって有用な
機能をもつ機能ブｏ ツク５が形成される。通常、機能
ブロック５は、単純なゲートからマルチプレクサ、デニ
ータ、フリップフロップおよびΔＬＵの一部など複雑な
機能のものまで各種用意されている。
同様に第４図に示すように、周辺に入出力ハッファ２が
配置され、チップの中央部には基本セル１が規則正しく
配置され、配線チャネル３が格子状に走っている。基本
セル１はゲートアレイの機能を作るための基本領域で、
トランジスタおよび抵抗などの基本素子から構成され、
基本セル１単独または基本セル１の集合によって有用な
機能をもつ機能ブｏ ツク５が形成される。通常、機能
ブロック５は、単純なゲートからマルチプレクサ、デニ
ータ、フリップフロップおよびΔＬＵの一部など複雑な
機能のものまで各種用意されている。
前述した従来のゲートアレイ型半導体集積回路において
は、格子状に走る配線チャネル部だけに配線が限定され
るため、ゲート規模の増大に伴いセル間を接続する配線
長が長くなる結果、配線遅延が増大する。また、ゲート
アレイ型半導体集積回路の設３１当初から配線を十分高
速に駆動させるために、基本セル１を構成するＦＥＴの
ゲート幅を大きくする等の対策では、セルザイズそのも
のが大きくなり、やはり全体の配線長が長くなる結果と
なり、さらに消費電力が増大してしまう欠点がある。Ｇ
ａＡｓ素子では、単体の動作速度はＳｌに比べ十分に高
速であるが、第３図に示すように、駆動能力が８１バイ
ポーラデバイスに比べ劣っていることから、ゲートアレ
イ型半導体集積回路をＧａＡｓＭＥＳＦＢＴで構成する
場合、前述した欠点が特に顕著に現れる。
は、格子状に走る配線チャネル部だけに配線が限定され
るため、ゲート規模の増大に伴いセル間を接続する配線
長が長くなる結果、配線遅延が増大する。また、ゲート
アレイ型半導体集積回路の設３１当初から配線を十分高
速に駆動させるために、基本セル１を構成するＦＥＴの
ゲート幅を大きくする等の対策では、セルザイズそのも
のが大きくなり、やはり全体の配線長が長くなる結果と
なり、さらに消費電力が増大してしまう欠点がある。Ｇ
ａＡｓ素子では、単体の動作速度はＳｌに比べ十分に高
速であるが、第３図に示すように、駆動能力が８１バイ
ポーラデバイスに比べ劣っていることから、ゲートアレ
イ型半導体集積回路をＧａＡｓＭＥＳＦＢＴで構成する
場合、前述した欠点が特に顕著に現れる。
本発明の目的は、前記の欠点を除去することにより、数
千〜致方ゲートを有するＧａＡｓゲートアレイ型半導体
集積回路においても、動作速度を犠牲にすることなしに
低消費電力化が図れるゲートアレイ型半導体集積回路を
提供することにある。
千〜致方ゲートを有するＧａＡｓゲートアレイ型半導体
集積回路においても、動作速度を犠牲にすることなしに
低消費電力化が図れるゲートアレイ型半導体集積回路を
提供することにある。
本発明は、アレイ状に配列された複数の基本セルを備え
たゲートアレイ型半導体集積回路において、前記基本セ
ルは、定められた形式により所定の位置に配列された、
セルを構成するトランジスタの駆動能力を高くした複数
の高駆動能力セルを含むことを特徴とする。
たゲートアレイ型半導体集積回路において、前記基本セ
ルは、定められた形式により所定の位置に配列された、
セルを構成するトランジスタの駆動能力を高くした複数
の高駆動能力セルを含むことを特徴とする。
機能ブロックを構成する際に、配線長がある長さ以下の
場合は低消費電力の通常の基本セルを用い、配線長があ
る長さより大となり配線遅延が問題になる場合には高駆
動能力セルを用いる。そして、セルを通常の基本セルか
ら高駆動能力セルへ切り替える配線長は、機能ブロック
全体の消費電力と配線遅延との増大が押さえられよう、
高駆動能力セルの配列も含めて定められる。
場合は低消費電力の通常の基本セルを用い、配線長があ
る長さより大となり配線遅延が問題になる場合には高駆
動能力セルを用いる。そして、セルを通常の基本セルか
ら高駆動能力セルへ切り替える配線長は、機能ブロック
全体の消費電力と配線遅延との増大が押さえられよう、
高駆動能力セルの配列も含めて定められる。
従って、より低消費電力でより高速な大規模のゲートア
レイ型半導体集積回路を実現することが可能となる。
レイ型半導体集積回路を実現することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示すパターンレイアウト
図である。
図である。
第１図において、入出カバソファ２はゲートアレイの周
辺部に配置され、さらに、その外側にポンディングパッ
ド４が配置され、基本セル１は中央部にアレイ状に配列
される。配線チャネル３は基本セル１間に設けられ、必
要に応じてセル間の人力または出力をこのチャネルを通
して接続することで機能ブロックを構成することができ
る。そして、本発明の特徴とするところの、セルを構成
するＦＥＴのゲート幅を大きく設計し配線駆動能力を高
めた高駆動能力セル６は、基本セル配列の中に格子状に
配列される。
辺部に配置され、さらに、その外側にポンディングパッ
ド４が配置され、基本セル１は中央部にアレイ状に配列
される。配線チャネル３は基本セル１間に設けられ、必
要に応じてセル間の人力または出力をこのチャネルを通
して接続することで機能ブロックを構成することができ
る。そして、本発明の特徴とするところの、セルを構成
するＦＥＴのゲート幅を大きく設計し配線駆動能力を高
めた高駆動能力セル６は、基本セル配列の中に格子状に
配列される。
ここて、ＧａＡｓＭＥＳＦＢＴてゲートアレイを構成す
る場合を考える。第３図に示すように、配線長が短い場
合においてはＳｉバイポーラトランジスタに比較して十
分高速であるが、配線が長くなるにつれて伝搬遅延が大
きくなり、Ｓｉバイポーラトランジスタの速度より遅く
なることを考慮する必要がある。また、基本セルのＦＥ
Ｔのゲート幅を大きくするなどして配線駆動能力を高め
た高駆動能力セルをゲートアレイの基本セルとした場合
には、第３図の一点鎖線が示すように、駆動能力は向上
するが、セルザイズが大きくなり、また、消費電力も大
きくなってしまう。以上の点から配線の長さに応じてセ
ルの駆動能力の切替えが有効な手段であるとわかる。例
えば、第３図に示すように、配線長の比較的長いＡ点お
よび３点でのみセルの駆動能力の切替えを行うと全体の
セルザイズの増大や消費電力の増大を回避することが可
能となる。
る場合を考える。第３図に示すように、配線長が短い場
合においてはＳｉバイポーラトランジスタに比較して十
分高速であるが、配線が長くなるにつれて伝搬遅延が大
きくなり、Ｓｉバイポーラトランジスタの速度より遅く
なることを考慮する必要がある。また、基本セルのＦＥ
Ｔのゲート幅を大きくするなどして配線駆動能力を高め
た高駆動能力セルをゲートアレイの基本セルとした場合
には、第３図の一点鎖線が示すように、駆動能力は向上
するが、セルザイズが大きくなり、また、消費電力も大
きくなってしまう。以上の点から配線の長さに応じてセ
ルの駆動能力の切替えが有効な手段であるとわかる。例
えば、第３図に示すように、配線長の比較的長いＡ点お
よび３点でのみセルの駆動能力の切替えを行うと全体の
セルザイズの増大や消費電力の増大を回避することが可
能となる。
具体的には第１図に示すように、高駆動能力セル６を通
常の低消費電力の基本セル１の配列の中に格子状に配置
し、格子の間隔は、第３図に示すように、Ｓ１バイポー
ラトランジスタ等の従来デバイスと比較してＧａＡｓＭ
ＥＳＦＥＴの配線遅延があまり変わらなくなるような長
さに設定する。
常の低消費電力の基本セル１の配列の中に格子状に配置
し、格子の間隔は、第３図に示すように、Ｓ１バイポー
ラトランジスタ等の従来デバイスと比較してＧａＡｓＭ
ＥＳＦＥＴの配線遅延があまり変わらなくなるような長
さに設定する。
第２図は本発明の第二実施例を示すパターンレイアウト
図である。
図である。
本第二実施例は、高駆動能力セル６を縞状に配置したも
のである。縞状の間隔は、第一実施例で説明したように
配線伝搬遅延が大きくなる点に設定する。この場合でも
第一実施例とほぼ同様の効果が期待でき、さらにチップ
サイズをやや小さくできる利点がある。
のである。縞状の間隔は、第一実施例で説明したように
配線伝搬遅延が大きくなる点に設定する。この場合でも
第一実施例とほぼ同様の効果が期待でき、さらにチップ
サイズをやや小さくできる利点がある。
以上説明したように、本発明は、基本セルの配列の中に
配線駆動能力を高めた高駆動能力セルを例えば、格子状
または縞状に配置し、配線長に応じて接続を変えること
で、全体としてのセルザイズおよび消費電力の増大を押
さえて、高速で大規模なゲートアレイ型半導体集積回路
を得ることができる効果がある。
配線駆動能力を高めた高駆動能力セルを例えば、格子状
または縞状に配置し、配線長に応じて接続を変えること
で、全体としてのセルザイズおよび消費電力の増大を押
さえて、高速で大規模なゲートアレイ型半導体集積回路
を得ることができる効果がある。
第１図は本発明の第一実施例を示すパターンレイアウト
図。 第２図は本発明の第二実施例を示すパターンレイアウト
図。 第３図はＳ１バイポーラトランジスタとＧａＡｓＭεＳ
Ｆ［ＥＴの配線長対伝搬遅延特性図。 第４図は従来例を示すパターンレイアウト図。 ■・・基本セル、２・・・人出カバソファ、３・・・配
線チャネル、４・・・ボンディングパント、５・・機能
ブロック、６・・・高駆動能力セル。
図。 第２図は本発明の第二実施例を示すパターンレイアウト
図。 第３図はＳ１バイポーラトランジスタとＧａＡｓＭεＳ
Ｆ［ＥＴの配線長対伝搬遅延特性図。 第４図は従来例を示すパターンレイアウト図。 ■・・基本セル、２・・・人出カバソファ、３・・・配
線チャネル、４・・・ボンディングパント、５・・機能
ブロック、６・・・高駆動能力セル。
Claims (1)
- 【特許請求の範囲】 １、アレイ状に配列された複数の基本セルを備えたゲー
トアレイ型半導体集積回路において、前記基本セルは、
定められた形式により所定の位置に配列された、セルを
構成するトランジスタの駆動能力を高くした複数の高駆
動能力セルを含む ことを特徴とするゲートアレイ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626989A JPH02284468A (ja) | 1989-04-26 | 1989-04-26 | ゲートアレイ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626989A JPH02284468A (ja) | 1989-04-26 | 1989-04-26 | ゲートアレイ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284468A true JPH02284468A (ja) | 1990-11-21 |
Family
ID=14429366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10626989A Pending JPH02284468A (ja) | 1989-04-26 | 1989-04-26 | ゲートアレイ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02284468A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992022924A1 (en) * | 1991-06-18 | 1992-12-23 | Siarc | Basic cell architecture for mask programmable gate array |
| US5341041A (en) * | 1990-05-15 | 1994-08-23 | Siarc | Basic cell for BiCMOS gate array |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
-
1989
- 1989-04-26 JP JP10626989A patent/JPH02284468A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289021A (en) * | 1990-05-15 | 1994-02-22 | Siarc | Basic cell architecture for mask programmable gate array with 3 or more size transistors |
| US5341041A (en) * | 1990-05-15 | 1994-08-23 | Siarc | Basic cell for BiCMOS gate array |
| WO1992022924A1 (en) * | 1991-06-18 | 1992-12-23 | Siarc | Basic cell architecture for mask programmable gate array |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
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