JPH0230036B2 - - Google Patents
Info
- Publication number
- JPH0230036B2 JPH0230036B2 JP60081452A JP8145285A JPH0230036B2 JP H0230036 B2 JPH0230036 B2 JP H0230036B2 JP 60081452 A JP60081452 A JP 60081452A JP 8145285 A JP8145285 A JP 8145285A JP H0230036 B2 JPH0230036 B2 JP H0230036B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- latch
- bits
- output
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 description 86
- 238000012545 processing Methods 0.000 description 46
- 101150080661 Ear1 gene Proteins 0.000 description 21
- 101150081376 NR1D1 gene Proteins 0.000 description 21
- 102100023170 Nuclear receptor subfamily 1 group D member 1 Human genes 0.000 description 21
- 238000000034 method Methods 0.000 description 14
- 101100420776 Arabidopsis thaliana SYN1 gene Proteins 0.000 description 12
- VUDQSRFCCHQIIU-UHFFFAOYSA-N DIF1 Natural products CCCCCC(=O)C1=C(O)C(Cl)=C(OC)C(Cl)=C1O VUDQSRFCCHQIIU-UHFFFAOYSA-N 0.000 description 12
- 101150001108 DIF1 gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 101000633516 Homo sapiens Nuclear receptor subfamily 2 group F member 6 Proteins 0.000 description 9
- 102100029528 Nuclear receptor subfamily 2 group F member 6 Human genes 0.000 description 9
- 238000012546 transfer Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000003825 pressing Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 235000021419 vinegar Nutrition 0.000 description 3
- 239000000052 vinegar Substances 0.000 description 3
- 101100462298 Arabidopsis thaliana ORG3 gene Proteins 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005316 response function Methods 0.000 description 2
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 description 1
- 241001501536 Alethe Species 0.000 description 1
- 241001155433 Centrarchus macropterus Species 0.000 description 1
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 238000009527 percussion Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Electrophonic Musical Instruments (AREA)
Description
（産業上の利用分野）
本発明は電子楽器に係り、特りノートクロツク
発生に関するものである。 （従来の技術） 近年、電子楽器はデイジタル信号処理技術の導
入により高度な音づくりが行われている。従来の
電子楽器におけるノートクロツクの発生方法を第
３図により説明する。 第３図において、３−１は分周器であり端子
CKに入力されているマスタクロツクを分周し、
８ビツトの分周出力をＱより出力する。３−２は
比較器で、Ａ入力及Ｂ入力の比較を行い、Ａ＝Ｂ
となつた時にＱより“１”を出力する。３−３は
フリツプフロツプであり、CK入力の立上りでＤ
入力に与えられた信号をとり込みＱより出力す
る。３−４は加算器であり、Ａ入力とＢ入力の和
をＣより出力する。３−５は加算器３−４のＢ入
力に対して定数Ｍを入力する定数回路である。３
−６はRSラツチであり、Ｓ入力に正のパルスが
入るとＱ＝１となり、Ｒ入力に正のパルスが入る
とＱ＝０となる。３−７はデイレイ回路であり、
入力信号を遅延させて出力する。３−８はAND
ゲートである。 次に第３図の動作を説明する。まず。RSラツ
チ３−６のＱ出力が“０”であるとすると、
ANDゲート３−８の出力は常時“０”であるの
でフリツプフロツプ３−３のＱ出力は一定であ
る。一方分周器はマスタクロツクの分周より、
00016から3FF16をくり返す８ビツトのＱを出力す
る。仮にフリツプフロツプ３−３の出力がＮであ
つたとすると、当然 00016≦Ｎ≦3FF16であるので必ずいつか分周器３
−１のＱ出力＝Ｎとなる瞬間が存在し、この時は
比較器３−２のＱ出力より一致パルスが出力され
る。すると、この一致パルスRSラツチ３−６の
Ｓ入力に入つているためにRSラツチ３−６のＱ
出力は“１”となり書き込みパルスがANDゲー
ト３−８より出力される。フリツプフロツプ３−
３のＤ入力には加算器３−４のＣ出力が与えられ
ているのでＮ＋Ｍの値が書き込まれる。と同時
に、書き込みパルスはデイレイ回路３−７で遅延
された後RSラツチ３−６のＱ出力を“０”にす
る。このため、再びフリツプフロツプ３−３のＱ
出力は一定となるが、値はＮからＮ＋Ｍに変化し
ている。故に次は分周器３−１のＱ出力がＮ＋Ｍ
になつた時に一致パルスを発生することになる。
これをくり返すことにより、比較器３−２は分周
器３−１の出力値がＮ，Ｎ＋Ｍ，Ｎ＋2M……と
なつた時にパルスを発生する。つまり分周器３−
１がマスタクロツクをＭ回カウントするごとに一
致パルスを発生することになる。また、 Ｎ＋nM＞3FF16となる場合においては、加算器
３−４の出力はオーバーフローの後のＮ＋nM−
3FF16となるためにやはりマスタクロツクをＭ回
カウントした時に一致パルスが発生されることは
言うまでもない。つまり、この比較器３−２の一
致パルスをノートクロツクとし、定数Ｍを変化さ
せれば種々の周期のノートクロツクが得られるこ
とになり、その周波数は（マスタクロツクの周波
数）÷Ｍとなる（例えば特願昭57−83450号）。 （発明が解決しようとする問題点） しかしながら上記のような構成ではノートクロ
ツクのピツチ分解能を上げるには、システム全体
のビツト数を増し、マスタクロツクの周波数を高
くしなければならなず、システム全体に高速動作
が要求される。 本発明は、上記問題点に鑑み、マスタクロツク
の周波数を上げることなく、従つてシステムの動
作速度を上げることなく、より分解能の高いノー
トクロツクを発生しようとするものである。 （問題点を解決するための手段） 上記問題点を解決するために本発明の電子楽器
は、クロツク信号を発生する手段と、前記クロツ
ク信号を分周し、分周出力を発生する手段と、レ
ジスタと、前記分周出力と前記レジスタの内容の
一致を検出し、一致信号を発生する手段と、前記
一致信号が発生される度に前記レジスタの内容に
一定数を加算する手段を備え、前記一致信号を用
いてノートクロツク信号を得るようにした電子楽
器において、前記一致信号を発生する手段が前記
レジスタの少なくとも下位１ビツトを一致検出の
対象から除外するようにしたものである。 （作用） 本発明は上記した構成により、例えばレジスタ
が10ビツトで、上位８ビツトと分周出力との一致
を検出しており、一致検出ごとにレジスタに加算
される一定数が10116であるとすれば、レジスタ
が00016，10116，20216，30316，00416，10516，…
…となるので、分周出力が0016，4016，8016，
C016，0116，4116，……となり、微視的に見れば
マスタクロツクのカウント数が64回，64回，64
回，65回，64回，64回……ごとに一致信号が出力
されるが、巨視的に見れば64.25回に１回の割合
で一致信号が出力されることになり、ピツチ分解
能が0.25きざみになる。また分周比が64から65へ
かわる周期が一定であるのでジツタは発生しな
い。 （実施例） 以下図面に基づき本発明の一実施例を説明す
る。 第１図は本発明による情報処理装置を電子楽器
に用いた場合のブロツク図である。この第１図を
説明すると、１−１は鍵盤である。１−２はタブ
レツトであり、本電子楽器より出力される楽音の
音色の選択を指示する操作部である。１−３は効
果スイツチであり、楽音に対する各種の効果の制
御、例えばヴイブラート、トレモロ等の効果のオ
ン・オフを指示するスイツチである。１−４はマ
イコン（マイクロコンピユータ）であり、例えば
インテル社のマイコン8049等が相当する。１−５
は楽音発生部であり、マイコン１−４より与えら
れた制御信号に基づいて波形演算、周波数演算を
行う。１−６はデータバンクであり、楽音発生部
１−５にて使用する波形データやエンベロープデ
ータが格納されているROM（読出専用メモリ）
である。１−７はフイルタであり、楽音発生部１
−５より出力される楽音信号の折り返しノイズを
除去する。１−８はスピーカである。 次に第１図イに示す電子楽器の動作を説明す
る。マイコン１−４は内部に予め書き込まれた命
令に従つて、鍵盤１−１、タブレツト１−２、効
果スイツチ１−３の状態を順次検索する。またマ
イコン１−４は鍵盤１−１における鍵のON／
OFFの状態に基づいて押圧されている鍵のコー
ドを楽音発生部１−５の複数のチヤンネルに割り
当てる割り当て信号を送出するとともに、タブレ
ツト１−２、効果スイツチ１−３の状態に応じて
制御データを送出する。楽音発生部１−５におい
ては、マイコン１−４より送出される割り当て信
号及びその他の制御信号を内部のレジスタに取り
込み、これらの信号に基づいてデータバンク１−
６より必要な波形データ、エンベロープデータを
読み出しながら楽音信号の合成を行う。この楽音
発生部１−５において合成された楽音信号は、フ
イルタ１−７を通してスピーカ１−８へと送られ
楽音を発生する。 第１図ロにマイコン１−４より楽音発生部１−
５へデータを転送する場合のタイミング図を示
す。また、第１表にマイコン１−４より楽音発生
部１−５へ送出するデータの内容を示す。第１表
において、NODはノートオクターブデータであ
り、ノートデータNDとオクターブデータOCT及
びキーオンデータKonより成つている。その具体
的な内容は第２表にNODのビツト構成が示して
あり、第３表にノートデータNDと音名との対応
が示してあり、第４表にオクターブデータOCT
と音域との対応が示してある。即ち仮に楽音発生
部１−５に対しＧ＃というノートの第６オクター
ブの音（以下Ｇ＃６と略す）をチヤンネル１より
出力したい時には第１図ロにおけるアドレスとし
て00000001，データとして10011110をマイコン１
−４より送出することになる。次に、PDDはピ
ツチデチユーンデータであり調律をずらすための
8bitのデータである。PDDは２の補数表示にて表
されており、可変範囲は−128〜＋127の256通り
である。VLDはリリースデータで、キーオフ後
の減衰特性を制御する4bitのデータである。LOL
はボリユームフラグであり、このビツトを“１”
にすると後述のボリユームデータVLDに応じて
楽音発生部１−５からの楽音信号の出力レベル制
御を可能にするものである。DMPはダンパフラ
グであり、ピアノタイプエンベロープの場合のキ
ーオフ後の減衰を急速な減衰にせしめるフラグで
あり、DMP＝１の時に機能する。SOLはソロフ
ラグであり、他のチヤンネルと同音名の楽音がア
サインされた時にそのチヤンネルの発生している
楽音とこれから発生しようとしている楽音の位相
特性を合わすか否かを選択するフラグであり、
SOL＝１の時には位相合わせをキヤンセルする。
TABはタブレツトデータであり、第１図におけ
るタブレツト１−２により指定されるデータがこ
の5bitに入る。PEはピツチエクステンドフラグ
で、このビツトを“１”にしたチヤンネルにはピ
ツチエクステンドがかかる。VLDはボリユーム
データであり、前述のボリユームフラグVOLと
ともにチヤンネルから出力される楽音のレベルを
8bitの細かさで制御する。なお、これら一連のデ
ータはすべてチヤンネルごとに独立に設定できる
ものである。 次に、楽音発生部１−５における演算シーケン
スについて説明する。 第５表及び第６表に楽音発生部１−５の演算シ
ーケンスを示す。本楽音発生部１−５において
は、短い演算サイクルでより多くのデータ処理を
行うために演算シーケンスがイニシヤルモード、
ノーマルモードの２つのモードを有し、更に上記
両モードがそれぞれロングシーケンス、シヨート
シーケンスに分かれている。また、イニシヤルモ
ードシヨートシーケンス及びノーマルモードロン
グシーケンスはそれぞれEVEN，ODDの２つの
状態を有している。 イニシヤルモードはマイコン１−４が楽音発生
部１−５に対して新たな楽音の発生を命令した際
に楽音発生部１−５におけるマイコン１−４より
指定されたチヤンネルについて種々のレジスタ等
の初期設定を行うモードでありロングシーケンス
より開始され、シヨートシーケンスを２回行つた
後ノーマルモードに入る。このイニシヤルモード
における２回のシヨートシーケンスについて１回
目がODD、２回目がEVENのシヨートシーケン
スとなる。このイニシヤルモード終了後、ノーマ
ルモードに移るが、シヨートシーケンス６回の後
ロングシーケンス１回がくることになる。 本実施例では各チヤンネル毎に、独立した２系
統の波形と独立した２系統のエンベロープとを掛
け合わせるようになつており、更にピツチの細か
な調整機能をも有しているが、これらの演算処理
を時分割で８チヤンネル分行うためには多大な演
算ステツプが必要となる。そこで短いサイクルで
演算しないといけないものをシヨートシーケンス
とし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとす
る。そしてシヨートシーケンスの間にロングシー
ケンスを挿入することにより演算の効率化を図つ
ている。 第１図ハにシヨートシーケンス、ロングシーケ
ンスのタイミング図を示す。第１図ハに示すとお
り、シヨートシーケンス（０）〜(10)の11のタイム
スロツトより成つており、ロングシーケンスは(11)
〜（19）の９のタイムスロツトより成つている。
個々のタイムスロツトは250nsであり、４分割さ
れてψ1，ψ3のノンオーバーラツプの２相クロツ
クとともに全体のシステムが動作している。シヨ
ートシーケンスとロングシーケンスの関係は、シ
ヨートシーケンスがチヤンネル０からチヤンネル
７まで８回くり返されるごとに１チヤンネル分の
ロングシーケンスが入る。故に、例えばチヤンネ
ル３のシヨートシーケンスは11×８＋９の97タイ
ムスロツトごとに１回、ロングシーケンスは97×
８の776タイムスロツトごとに１回の割で現われ
ることになる。更に、ノーマルモードのロングシ
ーケンスにはEVENとODDの２つの状態がある
ため、776×２の1552タイムスロツトを周期とし
てシステムが動作しているものである。 次に、第５表及び第６表に基づいて個々の演算
シーケンスについて説明する。前述のように、楽
音発生部１−５は新たな押鍵によりイニシヤルモ
ードロングシーケンスより開始するようになつて
いるのでイニシヤルモードロングシーケンスより
タイムスロツト別に説明を行う。 加算部 (13) PDD＋PED→PDR (15) ０→TR1 (16) ０→TR2 (17) ０→ZR1 (18) ０→ZR2 タイムスロツト（13）の意味するところは、
PDDというレジスタの内容とPEDというレジス
タの内容を加算してPDRというレジスタに格納
するということである。タイムスロツト（15）〜
（18）は、TR1，TR2，ZR1，ZR2というレジス
タに０を書き込むということである。 データバンク読み出し部 (12) WTD→HAD→HAD (14) HAD→CONT→CONT，DIF1 (16)〜(17) HAD→STE→EAR1 これらの意味するところは、左端にあるデータ
（例えばタイムスロツト（14）ならばHADという
データ）をアドレスとしてデータバンク１−６よ
り中央に記載のCONTというデータを読み出し、
右端にある名前のレジスタCONT及びDIF1に格
納するということである。 イニシヤルモードシーケンス 加算部 (1) PDR＋JD Ｌ・Ｂ・；０→ER2／１ (3) ORG＋OCT＋１→WE2→ΔWAR (4) D.B.＋EAR1→EAR2 (6) ０→WR1 (8) ０→ER1 (9) ０→WE2 (10) ０→WE1，WR2 タイムスロツト(1)における０→ER2／１はシヨ
ートシーケンス１回目即ちODD時にはER2，２
回目即ちEVEN時にはER1というレジスタに０を
書き込むことを意味する。またL.B.とは、PDR
＋JDの演算結果をレジスタに格納せずに、Ｌバ
ス（後述）を介して乗算部（後述）に送出するこ
とを意味する。タイムスロツト(3)においては、演
算結果を一度WE2というレジスタに格納した後
デコードしてΔWARに格納することを意味する。
タイムスロツト(4)におけるD.B.は、後述のデー
タバンクを読み出し部によつて得られる値をレジ
スタ等を介さずＤバス（後述）を介して加算器に
送出することを意味する。 乗算部 (4)〜(6) C.B.×CN1→FR 上記のC.B.は、加算部にて得られた結果をレジ
スタを介さずに乗算部に直接入力することを意味
しこの場合においてはタイムスロツト(1)にて得ら
れたPDR＋JDの演算結果を意味する。 データバンク読み出し部 (1) HAD→ΔSTE→A.B. (3)〜(4) EAR1／２→E1／２→ΔT1／２，ΔE1／
２，ΔZ1／２ (6)〜(7) HAD→STW／ΔSTW→STW／WAR ここでタイムスロツト(1)のA.B.は、データバ
ンク読み出しによつて得られた値をレジスタ等を
介さずに直接加算部のＡ入力へ入力することを意
味する。また、タイムスロツト(6)〜(7)の STW／ΔSTW→STW／WARは、シヨートシ
ーケンス１回目即ちODD時にはSTWというデー
タを読み出してSTWというレジスタに格納し、
２回目即ちEVEN時にはΔSTWというデータを
読み出してWARというレジスタに格納すること
を意味する。 次にノーマルモードについて説明する。 ノーマルモードシヨートシーケンス 第６表において＊印のついている箇所は、ノー
トクロツクが発生した後の最初のシヨートシーケ
ンスのみでその演算が行われるものであり、この
動作を制御するフラグを計算要求フラグCLRQと
呼ぶことにする。 加算部 (1) WE2＋WE1→L.B. (2) STW＋WAR→D.B.，B.B. (3) ZR1＋ΔZ1→ZR1 (4) DIF1＋C.B.→D.B. (5) ER1＋ΔE1＋Ci→ER1 (6) ZR2＋ΔZ2→ZR2 (7) WAR＋ΔWAR→WAR＊ (8) ER2＋ΔE2＋Ci→ER2 (9) FR＋CDR→CDR＊ ここで、タイムスロツト(1)のL.B.は、演算結果
をレジスタを介さず直接乗算部へ入力することを
意味する。タイムスロツト(2)のD.B.，B.B.は同
様に演算結果を直接データバンク読み出し部及び
加算部のＢ入力へ入力することを意味する。タイ
ムスロツト(4)におけるC.B.は、加算部の演算結果
をレジスタを介さずに直接入力することを意味
し、この場合はタイムスロツト(2)における STW＋WARの演算結果が入力される。また、
D.B.はその演算結果を直接データバンク読み出
し部へ入力することを意味する。タイムスロツト
(5)及び(8)のCiは、それぞれタイムスロツト(3)及び
(6)における演算のくり上り（キヤリー）を加える
という意味である。 乗算部 (1)〜(3) WR2＋ER2→WE2＊ (4)〜(6) C.B.×CN→（DAC） (7)〜(9) WR1×ER1→WE1＊ ここで、タイムスロツト(4)〜(6)のC.B.とは加算
部の出力をレジスタ等を介さず直接乗算部へ入力
することを意味する。この場合は、タイムスロツ
ト(1)のWE2＋WE1の演算結果に相当する。また
（DAC）とあるのは、この演算結果をDAC（DA
コンバータ；後述）に入力することを表す。 データバンク読み出し部 (4)〜(5) C.B.→W1→WR1＊ (7)〜(8) C.B.→W1←WR2＊ ここで、タイムスロツト(4)〜(5)のC.B.は加算部
の演算結果を直接データバンク読み出し部へ入力
してデータバンク１−６のアドレスとすることを
意味し、この場合は加算部におけるタイムスロツ
ト(2)のSTW＋WARの演算結果に相当する。タ
イムスロツト(7)〜(8)のC.B.も同様にタイムスロツ
ト(4)のDIF1＋（STW＋WAR）の演算結果に相当
する。 ロングシーケンス 加算部 (13) ΔT1／２＋TR1／２→TR1／２ (14) PDR＋JD→L.B. (15) ΔEAR1／２＋EAR1／２＋Ci→EAR1／２ (16) PDD＋PED→PDR ここで、タイムスロツト（14）のL.B.は、加算部
の演算結果即ちPDR＋JDの値をレジスタを介さ
ず直接乗算部へ入力することを意味する。タイム
スロツト（15）のCiはタイムスロツト（13）の演
算を行つた結果生じるくり上り（キヤリー）を意
味する。 乗算部 (16)〜(18) CN＋C.B.→FR ここで、C.B.は加算部における演算結果をレジ
スタを介さず直接乗算部へ入力することを意味
し、この場合は加算部タイムスロツト（14）にお
けるPDR＋JDの演算結果が入力される。 データバンク読み出し部 (14)〜(15) EAR2／１→E2／１→ΔT2／１，
ΔE2／１，ΔZ2／１ ここで、2/1というのは、奇数回目、即ちODD
時には２（例えばE2／１ならばE2）、偶数回目、
即ちEVEN時には１（同E1）となることを意味
し、EVEN、ODDで別のデータを読み出し、別
のレジスタへ格納することを意味する。 第２図は第１図イにおける楽音発生部１−５の
詳細な図である。まずこの図を用いて各ブロツク
の機能の概略を説明すると、２−１はマスタクロ
ツクであり、ここではｆ＝8.00096MHzのものを
用いている。２−２はシーケンサ（以下SEQと
称す）であり、マスタクロツク２−１によるクロ
ツク信号を分周し、楽音発生部１−５全体におけ
るシーケンス信号（以下SQ信号と称す）及び各
種制御信号を発生する。２−３はマイコンインタ
ーフエース部（以下UCIFと称す）であり、第１
表にて示される各種データをマイコン１−４が楽
音発生部１−５とは非同期で送出しているが、こ
のデータを取り込み、SEQにより発生されるSQ
信号との同期をとる回路である。更にフラグKon
によりイニシヤルモード、ノーマルモードのモー
ド切りかえを指示するフラグINIを発生する。２
−４は比較レジスタ部（以下CDRと称す）であ
り、前記演算シーケンスで示したレジスタCDR8
チヤンネル分とマスタクロツクを順次分周して得
た10ビツトの分周信号とを比較し、８チヤンネル
分のノートクロツクと計算要求フラグCLRQを発
生する。２−５はランダムアクセスメモリ部（以
下メモリと称す）で、楽音発生部１−５内で行わ
れる種々の演算結果を記憶する。２−６はフルア
ダー部（以下FAと称す）であり、各種データの
加算を行う16ビツトのフルアダーを内蔵してい
る。２−７は乗算部（以下MPLYと称す）であ
り、 （２の補数の12bit）×（絶対値10bit） の演算を行う乗算器を有している。２−８はデジ
タルアナログコンバータ（以下DACと称す）で
あり、MPLY２−７より出力されるデジタルの
楽音データをアナログの楽音データに変換する。
２−９はアナログバツフアメモリ部（以下ABM
と称す）で、DAC２−８よりマシンサイクル周
期で発生される楽音データをCDR２−４により
発生されるノートクロツクによる音程同期への変
換を行う。ABM２−９の機能及び構成は特開昭
59−214091号公報に示されているアナログバツフ
アメモリと同様のものである。２−１０は入出力
回路部（以下Ｉ／Ｏと称す）であり、データバン
ク１−６へアドレス信号を送出し、そのアドレス
信号に対応した波形データ、エンベロープデータ
の読み出しを行い、必要に応じて読み出したデー
タのデータ変換を行う。２−１１はマトリツクス
スイツチ部（以下MSWと称す）であり、UCIF
２−３、CDR２−４、メモリ２−５に接続され
た横方向のバスライン（HA，HB，HC，HD，
HE，HLの各バス）とFA２−６、MPLY２−
７、Ｉ／Ｏ２−１０へ接続されている縦方向のバ
スライン（Ａ，Ｂ，Ｃ，Ｄ，Ｌの各バス）とを、
SQ信号に応じて接続する回路である。これらの
回路により第５表及び第６表に示す演算シーケン
スを実行するものである。 次に個々のブロツクについて説明する。 第４図は第２図におけるSEQ２−２の詳細図
である。４−１はカウンタであり、マスタクロツ
クを分周し、第１図ハに示す種々のタイミング信
号を発生する。TSは第１図ハにおけるタイムス
ロツトを表す信号であり、CECはチヤンネルコ
ードであり、第１図ハにおけるチヤンネルの番号
を表わす信号である。EVは演算シーケンスにお
けるODD，EVENを表わす信号であり、EV＝０
はODD、EV＝１はEVENを意味する。４−２は
SQROM（シーケンスROM）である。SQROM４
−２のアドレス入力にはタイムスロツトを表す信
号TSとフラグINIが入力されており、これらの
入力に基づいて各々のタイムスロツトにおける各
種制御命令を発生している。４−３は論理ゲート
であり、SQROM４−２による出力を各種フラグ
及び計算要求フラグCLRQ等で更に制御して、
SQ信号（演奏情報、効果スイツチ１−３等の指
示に従つて、各機能ブロツクが各タイムスロツト
毎にどのように動作すべきかを指示する信号；図
中ではSQと略記）を発生する。 第５図はUCIF２−３の詳細図である。第５図
において、５−１はラツチであり、第１図におけ
るマイコン１−４より与えられるＡ／D0〜７を
ALEによりラツチする。Ａ／D0〜７とALEの関
係は第１図ロに示すとおりであるので、ラツチ５
−１には第１表に示すところのアドレスがラツチ
される。５−２はラツチであり、マイコン１−４
より与えられるＡ／D0〜７をによりラツチ
する。Ａ／D0〜７との関係は第１図ロに示
すとおりであるのでラツチ５−２には第１表に示
すところのデータがラツチされる。５−３はラツ
チであり、によつて制御されラツチ５−１の
出力をラツチする。このようにアドレスを２段で
ラツチするのは、ALEがに無関係に周期的に
“１”になるからであり、このようにアドレスを
２段でラツチすることによりによる新たなデ
ータの書き込みを行うまでラツチ５−３、ラツチ
５−２にはそれぞれアドレス及びデータが格納さ
れることになる。５−４は１ワード８ビツトの
RAMであり、Ａはアドレス入力、OEは出力制
御端子であり、データ端子ＤはHEバスに接続さ
れている。ここで、OE＝１となるとＡ入力で与
えられたアドレスのデータをＤ端子より出力す
る。またWEは書き込み制御端子で、WE＝１の
時にＤ端子に与えられているデータをＡ入力で与
えられたアドレスに書き込む。OE、WEはSQ信
号により制御されている。RAM５−４には第１
表にて示した各種データ（NOD，PDD.RLD・
VOL・DMP・SOL，TAB・PE，VLD）及びコ
ントロールデータCONT（データバンクより書き
込む。詳細は後述）、ピツチデータレジスタのデ
ータPDRがそれぞれ８チヤンネル分格納されて
いる。５−５はセレクタであり、マイコン１−４
の指定するアドレスと、SQ信号で指定するアド
レスを、別のSQ信号を用いて選択出力し、RAM
５−４のＡ入力に与えるものである。５−６は信
号処理器であり、HEバスに接続され、バス上の
データを取り込み各種フラグ信号を発生する。ま
た、マイコン１−４より送出されたリリースデー
タRLD4ビツトに応じた16とおりのリリース用エ
ンベロープデータを発生してHEバスに送出す
る。５−７はゲートであり、SQ信号に応じてラ
ツチ５−２の出力、つまりマイコン１−４からの
データをHEバス上に送出する。 次にUCIF２−３の動作を説明する。 第１表に示すようなデータが第１図ロに示すタ
イミングでマイコン１−４より与えられたとし、
仮にアドレスが0516、データが8916即ちチヤンネ
ル５にＦ＃１の押鍵を指示したとすると、先ず
ALE信号によりラツチ５−１にアドレスがラツ
チされ、次いで信号によりラツチ５−２にデ
ータがラツチされると同時に、ラツチ５−３にア
ドレスがラツチされる。次いで所定のタイミング
でセレクタ５−５がラツチ５−３の出力をセレク
トし、同時にゲート５−７が開き、RAM５−４
のWEに書き込み信号が与えられる。この書き込
み信号によりHEバスにはラツチ５−２にラツチ
されたデータ即ちマイコン１−４が書き込もうと
したデータ即ち8916が与えられ、RAM５−４の
Ａ入力にはラツチ５−３の出力である0516が与え
られるので、RAM５−４のアドレス0516番地に
8916というデータが書き込まれる。このようにし
て第１表に示した各種データがRAM５−４に書
き込まれる。第１表に示すとおり、RAM５−４
にはVOLフラグ、PEフラグ等のフラグ類が書き
込まれているが、これらのフラグ類はHEバスを
介して信号処理器５−６へ送出し、ここで一旦ラ
ツチした後使用している。 第６図はCDR２−４の詳細図である。６−１
はマスタクロツクを入力とした10ビツトの分周器
である。６−２は比較器付RAM（以下CDRAM
と称す。）であり、１ワード13ビツトで８ワード
を有する。各ワードのうち上位10ビツトには比較
器が設けてあり、端子Ｔより入力される分周器６
−１による分周データとの比較が行われ、10ビツ
トすべてが一致すると端子Ｃより一致パルスが出
力される。OE，WE，Ａ，Ｄの機能は前述の
RAM５−４と同じである。６−３はデコーダで
あり、Ａ入力、EN入力とＤ出力の関係は第８表
に示すとおりである。６−４〜６−１１はRSラ
ツチであり、Ｓ入力に正のパルスが加わるとＱ出
力が“１”に、Ｒ入力に正のパルスが加わるとＱ
出力が“０”になる。RSラツチ６−４はチヤン
ネル０、RSラツチ６−５はチヤンネル１、……
の一致パルスがＳに与えられる。６−１２はセレ
クタであり、Ａ入力に与えられた８信号からチヤ
ンネルコードCHC3ビツトによりそのうちの１信
号を選択してＤより出力する。６−１３はラツチ
であり、SQ信号に従つてセレクタ６−１２の出
力をラツチする。６−１４はANDゲートである。 次に第６図に示すCDR２−４の動作について
説明する。分周器６−１がマスタクロツクを分周
して10ビツトの分周出力をCDRAM６−２のＴ
入力へ与える。CDRAM６−２の各ワードには
任意の値が入つているが、これらの値の上位10ビ
ツトが分周器６−１の出力値と一致するごとに一
致パルスをＣ端子より出力する。CDRAM６−
２のＡ入力にはCHC即ちチヤンネルを表す信号
が入力してあるので、各ワードはそれぞれのチヤ
ンネルに対応しているので、チヤンネルごとに一
致パルスを発生する。この一致パルスはそれぞれ
RSラツチ６−４〜６−１１へ入力されているの
で、一致パルスが発生したチヤンネルに対応する
RSラツチのＱ出力が“１”にセツトされる。RS
ラツチ６−４〜６−１１のＱ出力のうちの１つが
チヤンネルコードCHCに応じてセレクタ６−１
２により順次選択されラツチ６−１３にラツチさ
れる。ラツチ６−１３の出力はANDゲート６−
１４に与えられているので、現在セレクタ６−１
２が選択しているRSラツチのＱ出力が“１”な
らば、ANDゲート６−１４に加えられたSQ信号
によつてデコーダ６−３のＤ出力の該当チヤンネ
ルが“１”になり上記のRSラツチのＱ出力は
“０”にリセツトされる。 第７図はメモリ２−５の詳細図である。第７図
において、７−１〜７−４はRAMであり、OE，
WE，Ａ，Ｄの各機能は前述のRAM５−４と同
じである。ここで、RAM７−１にはWAR，
EAR1，ΔZ1，ΔE1，WE1，EAR2，ΔZ2，ΔE2
の各レジスタが、RAM７−２にはWR2，ZR1，
ΔT1，FR，ΔWAR，ZR2，ΔT2の各レジスタ
が、RAM７−３にはER1，TR1，DIF1，DW1，
ER2，TR2，STW，TAB′，HADの各レジスタ
が、RAM７−４にはNOD′、WE2，VLD′の各レ
ジスタがそれぞれを８チヤンネル分格納されてい
る。なお、NOD′，TAB′，VLD′は前述のRAM
５−４におけるNOD，TAB，VLDのデータを
書き込んだものである。７−５は１ワード10ビツ
ト13ワードのROMであり、第５表、第６表で示
した演算シーケンスにおけるノート係数CNが記
憶されている。ここでＱは出力、Ａはアドレス入
力、OEは出力制御端子であり、OE＝１でＱに
ROMの内容が出力され、OE＝０の時はＱ＝ハ
イ・インピーダンスである。ノート係数CNの値
は第７表に示すとおりである。なお、ROM７−
５の10ビツトの出力はHDバスの下位10ビツトに
接続されている。７−６は信号処理器であり、
RAM７−４に格納されたNOD′よりND（ノート
データ）とOCT（オクターブデータ）を読み出し
これらのデータ及びPEフラグに基づいてピツチ
デチユーンデータPEDを発生する回路、並びに
レジスタWE2のデータを読み出してデコードす
るデコード回路が備えてある。 第８図はFA２−６の詳細図である。第８図に
おいて、８−１〜８−８はラツチであり、SEQ
２−２が発生するψ1，ψ3の信号で動作している。
８−９は加算器であり、Ａ入力に与えられた値と
Ｂ入力に与えられた値（共に16ビツト）とキヤリ
ー入力Ciに与えられた値の加算を行い、Ｃ及び
Coより出力する。Coは演算の結果生じるキヤリ
ー出力である。８−１０，８−１１はビツト処理
回路であり、ラツチ８−１，ラツチ８−２による
出力のビツト操作を行う回路である。８−１２は
論理ゲートであり、SQ信号に応じてラツチ８−
６の出力を強制的に“１”または“０”にする。
或いはそのまま出力するといつた動作を行う。８
−１３はRAMであり、そのサイズは１ワード９
ビツトで12ワードのものである。Ａ，Ｄ，WE，
OEの各機能は前述のRAM５−４と同じである。
Ｄ出力９ビツトはＣバスの下位９ビツトに接続さ
れている。 RAM８−１３は位相合わせ（後述）用の位相
レジスタで、12音のノートの個々の波形データ読
み出し用アドレス（WAR）の位相管理を行う。 第９図イはMPLY２−７の詳細図である。第
９図において９−１〜９−９はラツチである。こ
こでラツチ９−３にはＬバスのビツト０〜ビツト
９が、ラツチ９−５にはＬバスのビツト９〜ビツ
ト12が接続されている。９−１０はエンコーダで
ある。入出力の関係は第９表に示すとおりであ
る。９−１１はシフタであり、Ｉから入力される
16ビツトの信号をＣに入力された制御信号に従つ
てシフトし０より出力する。シフトの内容は第10
表に示すとおりである。９−１２はビツト処理回
路でありSQ信号に応じてラツチ９−３が出力す
る信号のビツト処理を行う。９−１３はデコーダ
であり入力Ａと出力Ｄとし関係は第11表に示すと
おりである。９−１４はセレクタであり、Ｃに入
力されているSQ信号に応じてＣ＝１ならばＡ、
Ｃ＝０ならばＢに入力されている16本の信号を選
択してＹより出力する。なお、Ａ入力の下位11ビ
ツトはGND（接地電位）に接続されている（即ち
“０”が与えられている）。９−１５はシフタでＩ
から入力される14ビツトの信号をＣに入力された
制御信号に従つてシフトし０より出力する。シフ
トの内容は第12表に示すとおりである。９−１６
は乗算器であり、Ａ入力がこの補数表示による12
ビツト、Ｂ入力が絶対値の10ビツトで出力が２の
補数表示による14ビツトである。通常12ビツト×
10ビツトの演算を行うと22ビツトの結果が得られ
るが、無論乗算器９−１６の出力14ビツトは22ビ
ツトのうちの上位14ビツトである。故に、乗算器
９−１６における入出力の関係は、次式のとおり
になる。 Ｃ＝Ａ×Ｂ／256 なお、MPLY２−７における乗算器９−１６
は、回路をより簡略化するために以下の手法を用
いている。 通常乗算器を構成する際に、２の補数値12ビツ
ト×絶対値10ビツトの乗算器は116個の加算器セ
ルにより22ビツトの正確な演算結果が得られる。
しかし、本システムにおいては本来得られる22ビ
ツトのうちの上位14ビツトのみを使用する。即ち
下位８ビツトの出力は使用しないので本実施例で
は加算器セル省略による演算誤差が上位14ビツト
のLSBに影響しない下位７ビツト演算用の加算
器セルを全部省略している。そこで、本乗算器９
−１６では、下位ビツト演算用の加算器セル28セ
ルを省略し第９図ロに示すような構成になつてい
る。第９図ロにおいて、破線内は同様のセルを略
記した。また、各ブロツクはすべて全加算器であ
り、入力がＡ，Ｂ，Ci（キヤリー入力）、出力が和
Ｓ及びキヤリーCoである。 第１０図はＩ／Ｏ２−１０の詳細図である。第
１０図において１０−１〜１０−８はラツチであ
る。ここで、ラツチ１０−３はセツト付のラツチ
でラツチの入力はＤバスのビツト７〜ビツト９に
接続されている。１０−９はシフタセレクタで、
Ｃ入力によりＡ入力とＢ入力の切換及びＡ入力の
１ビツトシフトを行う。 １０−１０はビツト処理回路であり、SQ信号
に応じて下位３ビツトを強制的に“１”或いは
“０”にする回路である。１０−１１はデコーダ
であり、入力Ｉと出力Ｄの関係は第13表に示すと
おりである。デコーダ１０−１１のＡ入力にはラ
ツチ１０−７の出力のビツト12〜ビツト15が与え
られている。１０−１２はセレクタであり、Ｃ入
力に応じてＡ又はＢに与えられている信号のいず
れかを選択してＹより出力する。１０−１３はシ
フタであり、制御端子Ｃの入力に応じてＩからの
入力をシフトして０より出力する。１０−１４は
ノイズ回路であり、ノイズフラグNAに応じて入
力データにノイズを混入する。 第１１図イはMSW２−１１の詳細図である。
円で囲つた部分がスイツチであり、具体的には第
１１図ロに示すようにNchのMOSFETで構成さ
れており、SQ信号が“１”になるとMOSFETが
オンして縦方向のラインと横方向のラインが導通
しデータが転送される。このMSW２−１１にお
いては高速化のためにデータの転送の直前にすべ
てのバスラインに各タイムスロツト毎にψ1信号
によりプリチヤージを行つた後データの転送を行
なつている。これはスイツチがNch MOSFETで
構成されているので、転送されたデータの“１”
のレベルがMOSFETのしきい値電圧分だけ降下
するのを防ぐためである。第１１図ハ〜第１１図
リはMSW２−１１にて使用されているスイツチ
パターンの例であり、円で囲つた交点の箇所がス
イツチを介して接続されている。この例では便宜
上各バスが８ビツトのものについて説明する。第
１１図ハは、スイツチによつてbnとan（ｎ＝０〜
７）とを接続したものである。第１１図ニはb0
〜b3の４本の値と“０”をスイツチによつて縦
方向のバスに書き込むようにしたものである。第
１１図ホはb0〜b3をa0〜a3へ、c4〜c7をa4〜a7
へ書き込むようにしたものであり、これにより、
２組のバスに別々に表れているデータを混合して
他のバスに転送することができるようにしたもの
である。第１１図ヘはビツト位置を変換してバス
からバスへ転送するようにしたもので、このよう
にスイツチを配することにより横方向のバスのデ
ータの上下各４ビツトを位置を変更して縦方向の
バスに転送する。第１１図ト〜第１１図リは定数
をバスに設定するための回路例であり、第１１図
トはバスにオール“０”を設定する回路、第１１
図チはバスに10101010即ちAA16を設定する回路
である。これは、スイツチのない部分であるa7，
a5，a3，a1はこのスイツチが開く直前にプリチ
ヤージによつて“１”が書き込まれたものがその
まま保持されることによる。第１１図リはフラグ
TOによつて定数の値を変えるようにしたもの
で、TO＝０ならば0016がバスに書き込まれ、TO
＝１ならばEB16がバスに書き込まれる。第１１
図ハ〜第１１図リに示すスイツチをMSW２−１
１に用途に応じて配して選択的に開閉することに
より、任意のバスから他の任意のバスへのデータ
転送が必要なビツト処理を含めて可能となる。例
えば、HAバスからＡバスへ、HBバスからＢバ
スヘ、ＣバスからHCバスへ同時にデータを転送
したい時にはSW1，SW7，SW13を同時にオンす
ればよい。また、ＣバスのデータをＬバスとＤバ
スに転送したい時にはSW28，SW29，SW30をオ
ンすれば、Ｃバス→HLバス→Ｌバス及びＤバス
の経路でデータが転送される。 なお、MSW２−１１において、データの転送
は第１１図ヌに示すタイミングで行われている。
即ち、ψ1＝１の区間で縦方向、横方向のバスラ
インのプリチヤージを行い、ψ1の立ち下りより
ψ3の立ち下りまでの区間でデータの転送を行い、
ψ3の立ち下りでラツチする。ここで、ψ3の立ち
下りからψ1の立ち上りまでの区間はラツチ動作
を安定に行うための余裕である。 次にデータバンク１−６について説明する。デ
ータバンク１−６には４種類のデータが格納され
ている。それは、(1)ヘツダアドレスデータ、(2)ヘ
ツダデータ、(3)波形データ、(4)エンベロープデー
タである。ここで、ヘツダアドレスデータはヘツ
ダデータがどのアドレスに格納してあるかを示す
８ビツトのデータであり、ヘツダデータは波形デ
ータ、エンベロープデータの格納してあるアドレ
ス及びそれらの属性を表わした８バイトのデータ
である。次に上記４種類のデータを更に詳しく説
明する。 (1) ヘツダアドレスデータ（HAD） このデータは各タブレツト、各オクターブ、各
３鍵ごとに割り当てられたノートデータをアドレ
スとしてヘツダデータのアドレスを示すデータで
ある。ヘツダアドレスデータの格納場所は第14表
に示すとおりであり、ビツト９〜ビツト５にタブ
レツトデータTAB、ビツト４〜ビツト２にオク
ターブデータOCT、ビツト１〜ビツト０にノー
トデータNDの上位２ビツト、残りのビツトには
すべて“１”が入つている。ここでTAB、
OCT、NDで構成される10ビツトをWTDと呼び、
その各々は第１表に示したものであることは言う
までもない。ヘツダアドレスデータによるヘツダ
データのアドレスは第15表のように示され、ビツ
ト10〜ビツト３にヘツダアドレスデータが入り、
上位ビツトはすべて“１”である。また、下位３
ビツトには000〜111のデータを入れる。 (2) ヘツダデータ ヘツダデータは第15表に示されるアドレスに格
納されている１ワード８ビツトで８ワードのデー
タであり、８ワードの各内容は第16表に示すとお
りである。第16表において、CONTはコントロ
ールデータであり、このヘツダデータにて示され
る波形データ、エンベロープデータの属性を表
す。E1′は２種類あるエンベロープデータのうち
の一方である。他方のエンベロープデータE2′の
スタートアドレスはSTE＋ΔSTEで与えられる。
W1，W2は２種類ある波形データであり、W1の
スタートアドレスはSTW＋ΔSTWで与えられ
る。 なおCONTは第17表に示すとおりの構成にな
つており、その意味するところは次のとおりであ
る。 Ｐ／Ｏ：このヘツダデータによる楽音がピアノ
型エンベロープを有するかオルガン型エ
ンベロープを有するかを示すフラグであ
り、Ｐ／Ｏ＝１ならばピアノ型であるこ
とを意味する。 ORG：当該の楽音データが本来どの音域に属
していたかを示す３ビツトの情報であ
り、ORGと音域の対応は第18表に示す
とおりである。故に波形データが実際に
一周期分として有するサンプル数がいく
つであるかを示す情報でもある。 W8 ：波形データが12ビツト精度であるか８
ビツト精度であるかを示す。W8＝１な
らば８ビツト精度である。W8＝１の時
には波形データの下位に４ビツトの
“０”が追加され、波形の振幅レベルは
保たれるようになつている。 PCM：PCM＝１で波形データW1の立ち上り
部がPCMであることを示す。 NA ：ノイズ信号を楽音信号に重畳する場合
に使用する２ビツトの信号である。 (3) 波形データ（W1，W2） 前述ように、楽音発生部１−５においては波形
データとして12ビツトのものと８ビツトのものと
２種類を使いわけている。ここで市販されている
ROMについて考えるとそのほとんどが１ワード
８ビツト或いはそれ以外のものであり、１ワード
12ビツトのものは希である。そこで本発明におい
ては次のように波形をROMに格納している。即
ち、８ビツトの場合には、STW及びΔSTWによ
つて定まるアドレスより順次１ワードずつ格納し
ているが、１ワード12ビツトの波形データの場合
は第１２図に示すとおり、上位８ビツトはSTW
＋ΔSTWによつて示されるアドレスから順次格
納しているが、下位４ビツトはSTW＋ΔSTWの
値を１ビツト右シフトしてMSBに１を入れたア
ドレスより下位４ビツト上位４ビツトに２ワード
分ずつ順次格納してある。例えば、仮にアドレス
044416にある波形データの上位８ビツトの下位４
ビツトの場所は、アドレス122216の上位４ビツト
ということになり、アドレス044516についてはア
ドレス122216の下位４ビツトということになる。 (4) エンベロープデータ（E1′，E2′） エンベロープデータは16ビツトで１ワードを構
成し、そのデータフオーマツトは第19表に示すと
おりである。ΔTはエンベロープアドレスの更新
間隔を決めるデータである。Ｓはエンベロープの
傾き（増加または減少）を示すフラグである。Ｚ
はエンベロープの傾きの大小を示すフラグであ
り、DATAはその大きさである。第19表に示す
データが第16表に示すSTE、ΔSTEによつて定め
られたアドレスに従つてデータバンクに格納され
ている。 以上のようにデータバンクが構成されているの
で、となり合つた３鍵ごとに音色の変化を与える
ことができる一方、逆に同一オクターブ内にては
同じヘツダアドレスデータを有するようにすれば
波形データ、エンベロープデータ、ヘツダデータ
を増すことなく同じ音色の楽音が得られる。ま
た、各ヘツダデータにおいて任意の波形データ、
エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであつてもその
組み合わせ方で様々な楽音を発生することも可能
である。 次に楽音発生部１−５における押鍵時のイニシ
ヤル処理、ノートクロツクの発生方法、エンベロ
ープ発生方法波形の発生方法について述べる。 (1) イニシヤル処理 イニシヤル処理においては、押鍵により楽音が
発生される際の各種レジスタの初期設定が行われ
る。押鍵により、演算シーケンスはイニシヤルモ
ードのロングシーケンスより開始されるので、加
算部において、タイムスロツト１３でPDRが初
期設定される。この演算を更に詳しく述べると、
第５図RAM５−４よりPDDが読み出されてHE
バスにデータが乗る。同時に第７図信号処理器７
−６よりHDバスに対してPEDが与えられ、第１
１図イにおいてSW21とS17がオンしてPDDがＡ
バス、PEDがＢバスに乗る。このデータが第８
図に示すところのFA２−６にて加算されてＣバ
スに演算結果が乗る。この演算結果がSW23を介
してHEバスに乗り、RAM５−４にあるレジス
タPDRに格納される。なお、この演算において、
PDD、PEDをFA２−６への転送は実際にPDD
＋PEDの演算が行われるタイムスロツトの１タ
イムスロツト前に、また演算結果のPDRへの格
納はPDD＋PED演算が行われる１タイムスロツ
ト後に行われる。以下加算演算についてはすべて
同様である。次いで、タイムスロツト（15）〜
（18）にてTR1，TR2，ZR1，ZR2に“０”が書
き込まれる。この動作は、TR1に“０”を書き
込む場合について述べると、タイムスロツト
（15）にて第１１図イのMSW２−１１において
SW33及びSW13がオンする。ST33は第１１図ト
のような構成になつており、Ｃバスに“０”が与
えられる。同時にSW13がオンしているので、Ｃ
バスのデータがHCバスに与えられ、第７図に示
すRAM７−３におけるレジスタTR1に“０”が
書き込まれる。 一方データバンク読み出し部においては、次の
ような動作をする。以下第１０図を中心に説明す
る。TAB，ND，OCTで構成されたWRDによつ
てヘツダアドレスデータHADが読み出される。
なお、このイニシヤル処理を行うイニシヤルモー
ドにおいては、ラツチ１０−３はSQ信号により
１１１にセツトされている。このデータはＩ／Ｏ
２−１０におけるシフタ１０−１３によつて第15
表に示されるフオーマツトにデータが変換されＤ
バスSW15、HCバスを介してRAM７−３のレジ
スタHADに格納される。この動作と同時に、デ
ータバンクより読み出されたヘツダアドレスデー
タHADは、ラツチ１０−８、ラツチ１０−６で
次々とラツチされ、シフタセレクタ１０−９にて
第15表に示すとおりのフオーマツトにデータが変
換されてラツチ１０−４にラツチされる。ラツチ
１０−４の出力に対し、先ずビツト処理回路１０
−１０で下位３ビツトに対して000が与えられて
コントロールデータCONTがデータバンク１−
６より読み出されラツチ１０−８を介してラツチ
１０−７の上位８ビツトにラツチされる。コント
ロールデータCONTはセレクタ１０−１２、シ
フタ１０−１３、ノイズ回路１０−１４、ラツチ
１０−２を介し、ＤバスよりRAM５−４のレジ
スタCONTに格納される。一方、ラツチ１０−
７の上位４ビツトはデコーダ１０−１１に接続さ
れているので第14表に示す真理値表に従つて16ビ
ツトのデータが得られる。但し、この時にデコー
ダ１０−１１のＣ入力は“１”となつている。セ
レクタ１０−１２がこのデコーダ出力をセレクト
し、シフタ１０−１３が６ビツト右シフトして出
力する。ここで、このシフタ１０−１３の出力に
ついて考えると、ラツチ１０−７よりデコーダ１
０−１１へ入力されているデータはＰ／Ｏ及び
ORG3ビツトである。今デコーダ１０−１１のＣ
入力は“１”であるので、デコーダ１０−１１の
出力はORG3ビツトのみによつて定まる。故にデ
コーダ１０−１１の出力をシフタ１０−１３で６
ビツト右シフトした値は第18表に示した値とな
る。この値がノイズ回路１０−１４、ラツチ１０
−２を介してＤバスに与えられ、MSW２−１１
においてSW１５を介してRAM７−３のレジス
タDIF1に格納される。 次にラツチ１０−４の出力に対し、ビツト処理
回路１０−１０が下位３ビツトに対し、001、次
いで010を与え、ヘツダデータのSTEの上位、下
位の各８ビツトを読み出す。このSTEの値がセ
レクタ１０−１２、シフタ１０−１３、ノイズ回
路１０−１４、ラツチ１０−２を介してＤバスに
与えられ、MSW２−１１においてSW５を介し
てRAM７−１のレジスタEAR1へ格納される。 次にシヨートシーケンスに入る。シヨートシー
ケンスは２回実行される。タイムスロツト(1)で
PDRとJDが加算されるが、ここでJDは定数であ
りMSW２−１１においてSW３２をオンするこ
とにより得られる。SW３２は第１１図チに示す
ような構成になつており、JD＝45B16となつてい
る。この加算結果に対してノート係数CNを掛け
合わせてFRを得る。この一連の円算を詳しく述
べると、PDR＋JDがタイムスロツト(1)で演算さ
れ、その結果が前述のとおりタイムスロツト(2)に
てＣバスに与えられる。ここでMSW２−１１に
おいてSW２８、SW２９がオンし、Ｃバス→HL
バス→Ｌバスの順でデータが転送され、第９図イ
におけるMPLY２−７のラツチ９−１にラツチ
される。次のタイムスロツト(3)において、第７図
のROM７−５よりノートデータNDに応じたCN
の値が読み出され、HDバスに与えられる。この
値がMSW２−１１におけるSW１９を介してＬ
バスに与えられ、MPLY２−７のラツチ９−３
にラツチされる。ラツチ９−１の出力はシフタ９
−１１を介してラツチ９−２へ、ラツチ９−３の
出力はビツト処理回路を介してラツチ９−４へ送
られラツチされる。故にラツチ９−２にはPDR
＋JDの値が、ラツチ９−４には、CNの値がラツ
チされている。次いで乗算器９−１６が（PDR
＋JD）とCNの積を算出し、シフタ９−１５を介
してラツチ９−８へ送出されラツチされる。なお
これらの一連の動作において、シフタ９−１１、
ビツト処理回路９−１２、シフタ９−１５はデー
タをスルーさせるように動作する。即ちエンコー
ダ９−１０のＣ入力には“１”が与えられてい
る。ラツチ９−８の値がＬバスよりMSW２−１
１のSW９を介してRAM７−２のレジスタFRに
格納される。故に、タイムスロツト(2)において、
ORG＋OCT＋１が演算される。この演算におい
て、＋１の動作は第８図にFA２−６における論理
ゲート８−１２によつて行われる。即ち該当のタ
イムスロツトで論理ゲート８−１２が強制的に
“１”を出力すればラツチ８−５が“１”をラツ
チし、加算器のCi入力に“１”を与えるものであ
る。この演算の意味するところは次のとおりであ
る。即ち、ORGは波形データが本来どの音域に
属するかを示す値（これを仮にＮとする）をオク
ターブデータOCTの逆論理をとつた形で示すも
のである。OCTとORGと、波形サンプル数の関
係を第18表と第22表に示す。故にORG＋１は−
Ｎを表わすことになる。つまり、 ORG＋OCT＋１＝OCT−Ｎ ということであり、これは、現在発生しようとし
といる楽音信号の音域と実際に使用しようとして
いる波形データの本来の音域との差、即ちオクタ
ーブシフトの量を示す値である。つまり、原波形
を何オクターブ高い音域の音として読み出すかを
示す。この値は一旦RAM７−４のレジスタWE
２に格納され、次いで、信号処理器７−６でデコ
ードされてRAM７−２のレジスタΔWARに格納
される。ORG＋OCT＋１の値に対するΔWARの
値は第20表に示すとおりである。 以下、タイムスロツト(4)でEAR2，同(6)，(8)，
(9)，(10)でWR1，ER1，WE2，WE1，WR2の各レ
ジスタの初期設定を行つている。 一方データバンク読み出し部においては、前述
のロングシーケンスでRAM７−３に格納したヘ
ツダアドレスデータHADを読み出し、Ｄバス→
ラツチ１０−１→シフタセレクタ１０−９を介し
てラツチ１０−４にラツチし、ビツト処理回路１
０−１０で下位３ビツトに001を入力してデータ
バンクよりヘツダデータのΔSTEを読み出す。こ
の値はラツチ１０−７→セレクタ１０−１２→シ
フタ１０−１３→ノイズ回路１０−１４→ラツチ
１０−２を介してＤバスへ与えられ、MSW２−
１１においてSW２６，SW３０を介してＡバス
へ入力されてFA２−６にてEAR1と加算される。
次いでRAM７−１のレジスタEAR1に格納して
あるSTE（エンベロープデータH1′のスタートア
ドレス）が読み出され、Ｄバス→ラツチ１０−１
→シフタセレクタ１０−９を介してラツチ１０−
４にラツチされる。ラツチ１０−４の出力はビツ
ト処理回路１０−１０によつてLSBに“０”次
いで“１”が入力されて、第19表に示されている
とおりの２バイトのエンベロープデータを読み出
す。この値16ビツトがラツチ１０−７にラツチさ
れる。ラツチ１０−７の出力に従つて、初回のシ
ヨートシーケンスでΔT1，ΔE1，ΔZ1，２回目の
シヨートシーケンスでΔT2，ΔE2，ΔZ2，の値を
発生する。先ず、デコーダ１０−１１にはラツチ
１０−７の上位４ビツトが入力されているが、ラ
ツチ１０−７の上位４ビツトには第19表に示すと
ころのΔTの値が入つている。故にデコーダ１０
−１１はΔTを第13表に従つてデコードし、セレ
クタ１０−１２へ出力する。セレクタ１０−１２
においては、この時Ｃ＝１となつてＢ入力を選択
しシフタ１０−１３へ出力する。このセレクタ１
０−１２出力はシフタ１０−１３、ノイズ回路１
０−１４においては何らビツト操作が行われるこ
となくラツチ１０−２を介してＤバスに与えら
れ、MSW２−１１においてSW10，HBバスを介
してRAM７−２のレジスタΔT1に格納される。 ΔE1，ΔZ1，ΔE2，ΔZ2は、第19表に示される
ところのＺ，Ｓ，DATAに応じてシフタ１０−
１３にてビツト操作が行われて各レジスタへ格納
される。どのようなビツト操作が行われるかにつ
いては第１３図に示すとおりである。第19表にお
けるＺの値に応じて、データフオーマツトが異な
る事を示している。 次に、データバンク１−６よりΔSTEを読み出
す時と同様にRAM７−３よりレジスタHADの
値を読み出してラツチ１０−４にラツチし、ビツ
ト処理回路１０−１０にてヘツダアドレスデータ
HADの下位３ビツトに対し初回のイニシヤルモ
ードでは100，次いで101，２回目のイニシヤルモ
ードでは110，次いで111を与えることによりデー
タバンク１−６よりSTW，ΔSTWを読み出し、
STWをRAM７−３のレジスタSTW，ΔSTWを
RAM７−１のレジスタWARに格納する。 以上により、すべてのレジスタの初期設定が完
了する。 (2) ノートクロツクの発生方法 先ず楽音発生部１−５で用いているノートクロ
ツク発生法の原理は第３図に示すものと同様であ
る。第３図と対比させながら、第１図に示す楽音
発生部１−５におけるノートクロツクの発生の演
算シーケンスの詳細について説明する。 鍵盤１−１にて鍵が押圧され、マイコン１−４
が楽音発生部１−５に対して楽音の発生を指示す
ると、前述のように演算シーケンスがイニシヤル
モードロングシーケンスより開始する。先ずタイ
ムスロツト（13）で、 PDD＋PED→PDR ……（２−１） 次いで、シヨートシーケンスに入りタイムスロツ
ト(1)…(6)で PDR＋JD→L.B. ……（２−２） C.B.×CN→FR ……（２−３） の演算が行われる。次いでノーマルモードにな
り、シヨートシーケンスのタイムスロツト(9)で FR＋CDR→FR ……（２−４） ロングシーケンスのタイムスロツト（14）〜
（18）で PDR＋JD→L.B. ……（２−５） C.B.×CN→FR ……（２−６） PDD＋PED→PDR ……（２−７） の演算が行われる。ここで、PDDは第１表に示
したPDD即ちピツチデチユーンデータであり、
PEDは前述のピツチエクステンドデータである。
JDは定数であり111510（16進数では45B）という
値がセツトしてある。ノート係数CNはアサイン
された音名により定まる値であり、音名とCNの
関係は第７表に示してある。第５表、第６表の説
明にて述べたとおり、演算（２−２），（２−３）
及び演算（２−５），（２−６）は下式のとおりに
表せる。 （PDR＋JD）×CN→FR ……（２−８） ここで、PDRはPDD＋PEDであるので演算
（２−８）は、 （PDD＋PED＋JD）×CN→FR
……（２−９） となる。このFRの値を演算（２−４）で示すよ
うにCDRに累算する。前述のようにこの累算は
ノートクロツクが発生するごとに一回行われる。
故にCDRの初期値をＮとすると、CDRの値はＮ，
Ｎ＋FR，Ｎ＋２×FR，……と変化する。ここ
で、CDRは第６図に示すとおり13ビツトのデー
タであるが、その下位３ビツトを一致検出の対象
から除外し、上位10ビツトの値とマスタクロツク
を順次分周して得た10ビツトの分周信号とを比較
し、一致パルスを発生するようにしているので、
実際には、 Ｎ／８，Ｎ＋FR／８，Ｎ＋２×FR／８，……との比較 を行うことになり、CDRの上位10ビツトが第３
図のフリツプフロツプ３−３に相当し、FR／８が第 ３図の定数回路３−５の値Ｍに相当する。故に上
記（２−１）〜（２−７）の演算を行えば一定周
期のノートクロツクが得られ、その周波数は （マスタクロツク周波数）÷FR／８となる。 また、第３図RSラツチ３−６の出力がCLRQ
に相当する。 このように、10ビツトの比較器、8MHzのマス
タクロツクを用いていながら、13ビツト相当の分
解能を有することができる。 (3) 波形発生方法 第１図楽音発生部１−５に示すところの波形発
生方法は大別して次の５ステツプに分けられる。
即ち： アドレス発生 データバンク１−６より波形データを読み出す
際のアドレスを発生させる。 波形読し出し 上記のアドレスで指定された波形データをデー
タバンク１−６より読み出し、コントロールデー
タCONTに応じたビツト処理を行う。 エンベロープ乗算 ２波混合 CN乗算 以下各ステツプを詳しく説明する。 アドレス発生 押鍵によるイニシヤル設定にてヘツダーデータ
のSTW（W2のスタートアドレス）、ΔSTW（W1
のワード数）、DIF1（１波形に含まれるサンプル
数）がレジスタSTW，WAR，DIF1に格納され、
また演算によつてレジスタΔWARが定まる。こ
れらのデータに基づきノーマルモードにてアドレ
ス発生を行うわけであるが、以下の処理において
波形データにPCM部がある場合（PCM＝１）と
ない場合（PCM＝０）でアドレス発生が異なる
のでPCM部がある場合とPCMがない場合に分け
て説明する。 PCM部がない場合 第６表に示すとおり、タイムスロツト(2)にて、
STWとWARの和を求め、この和でもつてデー
タバンク１−６から波形１の読み出しを行い、タ
イムスロツト(4)にて上記の和に更にDIF1を加え
たもの即ちSTW＋WAR＋DIF1の値でデータバ
ンク１−６から波形２の読み出しを行つている。
ここで、STWは波形２の先頭アドレスであり、
レジスタWARには初期値としてΔSTW即ち波形
１に含まれるワード数の負数が入つており、タイ
ムスロツト(7)にてΔWARを累算していく。故に
STW＋WARの値は、波形１の先頭アドレスよ
り順次ΔWARの値ごとに増加する値となる。ま
た、ST＋WAR＋DIF1の値はこの値にDIF1を加
えたものであるので、波形２の先頭アドレスより
ΔWARおきに増加する値となる。ここで、
ΔWARは、波形の読みとばしを表わす値である
ので、以上のようにして波形１及び波形２に対す
るアドレスを発生することができる。 また、本楽音発生部１−５においては、PCM
部が無しで、且つソロフラグSOL＝０で且つオ
クターブシフトが行われない場合に位相合わせを
行う。位相合わせの方法は、演算シーケンスがイ
ニシヤルモードからノーマルモードに転じた時の
初回のタイムスロツト(7)に演算結果としてRAM
８−１３における同音名をアドレスとするデータ
９ビツトをレジスタWARに格納する。RAM８
−１３の出力は９ビツトであるが、Ｃバスはプリ
チヤージされているので全16ビツトの前述の９ビ
ツトより上位７ビツトには“１”が入る。２回目
以降のタイムスロツト(7)の演算結果は、第６表に
示すとおりレジスタWARに格納されるとともに
RAM８−１３における同音名をアドレスとする
レジスタ（位相レジスタ）に更新される。このよ
うにすることにより、他のチヤンネルで同音名の
楽音を既に発生している場合であつても、そのチ
ヤンネルにおけるレジスタWARの値がRAM８
−１３を介してこれから楽音を発生しようとして
いるチヤンネルのレジスタWARに与えられるた
めにこれら２チヤンネル間での位相を合わせるこ
とが可能となる。 ここで、タイムスロツト７の演算WAR＋
ΔWARについて述べる。 WAR＋ΔWAR≧０となると音域とは無関係に
演算結果としてＣバスには−51210（FF0016）が与
えられる。オクターブシフトが無い場合は
ΔWAR＝１であるの、レジスタWARの値は512
を周知としてくり返すことになる。 以上により同じノートを発生する複数チヤンネ
ルの各々のレジスタWARは常に同一となるの
で、異なる複数のチヤンネルの発生する同じノー
トの波形の位相が完全に一致することとなり、位
相合わせが実現される。 次にタイムスロツト(2)における演算STW＋
WARを更に新しく説明する。 RAM７−３のレジスタSTWよりデータが読
み出され、MSW２−１１に示すところのHCバ
ス、SW11、Ａバスを介しクロツクψ3によりFA
２−６のラツチ８−１にラツチされる。同時に
RAM７−１のレジスタWARの値がHAバス、
SW2、Ｂバスを介しクロツクψ3によりFA２−６
のラツチ８−２にラツチされる。ラツチ８−１の
出力は、ビツト処理回路８−１０では何らのビツ
ト処理を受けずにクロツクψ1によつてラツチ８
−３にラツチされる。一方、ラツチ８−２の出力
は、ビツト処理回路８−１１においてORGを入
力として第21表に示すとおりのビツト処理が行わ
れた後クロツクψ1でクラツチ８−４にラツチさ
れる。加算器８−９がラツチ８−３、ラツチ８−
４の出力を加算し、ラツチ８−７、ラツチ８−８
を介してＣバスへ与えられる。ビツト処理回路８
−１１において上記のようなビツト処理を行うこ
とにより、レジスタWARが512を周期として変
化しているにもかかわらず、各オクターブに応じ
た周期で変化していくことになる。例えば、
ORG＝５、OCT＝２の場合はオクターブシフト
はなくイニシヤル処理の項で述べたとおり
ΔWAR＝１である。また第21表より、レジスタ
WARのビツト７，８が常に１になるので、タイ
ムスロツト(2)の演算結果はSTW′＝０とすると −10，−９，…−１，−128，−127，…−１，−
128… となつて128の周期でくり返すことになる。また、
ORG＝４、OCT＝５の場合は２オクターブシフ
トとなりΔWAR＝４となる。また第21表により
レジスタWARのビツト６，７，８が常に１にな
るので同様に −40，…−８，−４，−64，−60，−56…−４，
−64，… となつて16の周期でくり返すことになる。 OCT＝２の時くり返し周期が128であり、 OCT＝５の時くり返し周期が16であることは、
第22表により所望の波形ポイントが得られている
ことを示している。 またORG＝４，OCT＝５の際、レジスタ
WARが４ずつ歩進していることは、第18表に示
される通り波形サンプル数64のデータを４サンプ
ルに１点ずつ得ることにより本来の波形データの
オクターブを２オクターブ上げることができるこ
とを示している。 PCM部がある場合 PCM部がある場合のアドレス発生はPCM部が
ない場合と比較してタイムスロツト(2)における演
算が異なり、他は同様である。 タイムスロツト(2)においてはSTR＋WARの演
算が行われる。即ち： RAM７−３のレジスタSTWよりデータが読
み出され、HCバス、SW11、Ａバスを介してク
ロツクψ3によりFA２−６のラツチ８−１にラツ
チされる。同時に、RAM７−１のレジスタ
WARの値がHAバス、SW2、Ｂバスを介してFA
２−６のラツチ８−２にラツチされる。ここで、
ラツチ８−１の出力はビツト処理回路８−１０、
ラツチ８−２の出力はビツト処理回路８−１１に
入力されるが双方の出力ともビツト処理を行われ
ることなくラツチ８−３、ラツチ８−４へ送ら
れ、加算器８−９にて加算される。 ここで、レジスタWARの値について考える
と、PCM部がない場合にはレジスタWARには初
期値として波形一周期に含まれるサンプル数の負
数が書き込まれるが、PCM部がある場合には、
レジスタWARの初期値としてPCM部として用い
る波形のすべてのサンプル数の負数が書き込まれ
る。故に、タイムスロツト(2)の演算結果はデータ
バンク１−６における波形１のPCM部先頭アド
レスから順次ΔWARずつ増加した値となる。
PCM部終了の検出はタイムスロツト(7)における
演算において WAR＋ΔWAR≧０となることを検出して行
い、PCM部終了後のアドレス発生はPCM部がな
い場合と全く同じであり、ビツト処理回路８−１
１によるビツト処理が行われる。 なお、楽音発生部１−５におけるアドレス演算
は16ビツトであるが、16ビツトのアドレス信号で
は充分でない場合が当然考えられる。そこで、本
楽音発生部１−５においては、タブレツトデータ
TABの上位３ビツトを用いてアドレス空間が拡
張できるようになつている。Ｉ／Ｏ２−１０にお
けるラツチ１０−３がアドレス空間拡張用のラツ
チであり、ラツチ１０−３にタブレツトデータ
TABの上位３ビツトがラツチされる。即ち： 押鍵によりイニシヤルモードになると、RAM
５−４に格納されたタブレツトデータがMSW２
−１１を介してRAM７−３のレジスタTAB′に
格納される。次いでノーマルモードに入ると、
RAM７−３のレジスタTAB′の値が読み出され、
MSW２−１１を介してＩ／Ｏ２−１０における
ラツチ１０−３にラツチされる。このようにして
内部演算は16ビツトでありながら19ビツトのアド
レス空間をアクセスすることができる。 波形読み出し 波形読み出しはタイムスロツト(2)，(4)にて行わ
れたアドレスに基づいて行われる。タイムスロツ
ト(2)による演算結果はＣバス、SW28、HLバス、
SW30、Ｄバスを介してＩ／Ｏ２−１０のラツチ
１０−１にラツチされる。まず、ラツチ１０−１
の出力がシフタセレクタ１０−９、ラツチ１０−
４、ビツト処理回路１０−１０を介してラツチ１
０−５にラツチされてラツチ１０−３によるデー
タとともにデータバンク１−６を読み出し、デー
タバンク１−６の出力がラツチ１０−８にラツチ
される。次いで、ラツチ１０−１の出力がシフタ
セレクタ１０−９にて１ビツト右シフトされ、
MSBに“１”が加えられてラツチ１０−４でラ
ツチされる。ラツチ１０−４の出力がビツト処理
回路１０−１０を介してラツチ１０−５にラツチ
され、ラツチ１０−３によるデータとともにデー
タバンク１−６を読み出し、データバンク１−６
の出力がラツチ１０−７にラツチされる。この時
ラツチ１０−７の上位８ビツトにはラツチ１０−
８の出力が与えられているので、前回のデータバ
ンク１−６の値とともにラツチされる。ここで、
ラツチ１０−７の下位８ビツトにラツチされたデ
ータは、データバンクの項で述べたとおり12ビツ
ト波形の下位４ビツト２ワード分に相当する。ラ
ツチ１０−７の出力はセレクタ１０−１２を介し
てシフタ１０−１３に与えられ、上位８ビツトは
４ビツト右にシフトされ、ラツチ１０−１の出力
のLSB＝０ならば下位８ビツトも４ビツト右シ
フトされ、LSB＝１ならば下位４ビツトがシフ
トされずにシフタ１０−１３より出力される。こ
こで、コントロールデータCONTにおいてW8＝
１即ち８ビツト波形の指定がある場合には、シフ
タ１０−１３は下位４ビツトを“０”にして出力
する。シフタ１０−１３の出力はノイズ回路１０
−１４、ラツチ１０−２を介してＤバスに与えら
れ、MSW２−１１を介してRAM７−３のレジ
スタWR１に格納される。この値が波形１の波形
データである。 タイムスロツト(4)によつて得られたアドレスに
ついても同様の処理が行われる。ただし、コント
ロールデータCONTにおいてNA＝00でない場合
にはノイズ回路１０−１４においてノイズ信号が
加えられる。AN＝01の時にはビツト９が、NA
＝10の時にはビツト10が、NA＝11の時にはビツ
ト９及び10がノイズ信号におきかえられる。この
ようにして、加算器を用いずにノイズ信号を重畳
している。これが波形２の波形データとして
RAM７−２のレジスタWR２に格納される。 エンベロープ乗算 上記のようにして波形１、波形２の２種類の波
形データが得られたが、この波形データに対して
エンベロープの乗算を行う。波形１に対するエン
ベロープはRAM７−３のレジスタER１に、波
形２に対するエンベロープはRAM７−３のレジ
スタER２に入つている。ここで、エンベロープ
について述べると、エンベロープは指数部４ビツ
ト仮数部９ビツトの13ビツト浮動小数点表示にな
つている。エンベロープ乗算は各チヤンネル２回
行われるがそれぞれの動作は同様であるので、タ
イムスロツト(7)〜(9)におけるWR1×ER1の演算
について説明する。 RAM７−３のレジスタER１のデータがMSW
２−１１を介してMPLY２−７のラツチ９−３
及びラツチ９−５にラツチされる。ここで、ラツ
チ９−３にはレジスタER１の下位10ビツトが、
ラツチ９−５にはレジスタER１のビツト９−１
２がラツチされる。次いでRAM７−３のレジス
タWR１のデータがMSW２−１１を介して
MPLY２−７のラツチ９−１にラツチされる。
ラツチ９−３の出力はビツト処理回路９−１２に
おいてそのMSBが“１”にされてラツチ９−４
にラツチされる。即ち、ラツチ９−４にはエンベ
ロープの仮定部がラツチされる。ラツチ９−１の
出力はシフタ９−１１を介してラツチ９−２にラ
ツチされる。この際エンコーダ９−１０のＣ入力
にはSQ信号によつて１が与えられており、シフ
タ９−１１のＣ入力には00001が与えられる。故
にシフタ９−１１はラツチ９−１の下位12ビツト
即ちデータバンク１−６より読み出した波形１の
波形データ12ビツトをラツチ９−２へ送出する。
乗算器９−１６がラツチ９−２及びラツチ９−４
のデータの乗算を行い、積14ビツトがラツチ９−
７にラツチされ、シフタ９−１５へ送出される。 一方、ラツチ９−５にはエンベロープの指数部
がラツチされており、ラツチ９−６を介してデコ
ーダ９−１３にてデコードされ、セレクタ９−１
４を介してシフタ９−１５に制御信号として与え
られる。故に、ラツチ９−７の出力はエンベロー
プの指数部によつてシフトされ、ラツチ９−８に
てラツチされる。このようにして、固定小数点の
波形データと浮動小数点のエンベロープの乗算が
行われる。ラツチ９−８の出力はＬバスより
MSW２−１１を介してRAM７−１のレジスタ
WE１に格納される。波形２の波形データとエン
ベロープの乗算も同様にして行われRAM７−４
のレジスタWE２に格納される。 ２波混合 上記のようにして、レジスタWE1，WE2に波
形が格納された。このステツプではWE1とWE2
の和を求める。タイムスロツト(1)における演算が
これに相当する。 CN乗算 タイムスロツト(1)で２波混合を行うが、本楽音
発生部１−５においては、ABM２−９及びフイ
ルタ１−７の特性によつては音名に応じて発生さ
れる音圧レベルが異なる場合がある。このための
補正を行うのがCN乗算である。ここでは補正の
為の係数としてノート係数CNをそのまま用いて
いる。タイムスロツト(1)におけるWE2＋WE1の
演算結果が、ＣバスよりSW28、HLバス、
SW29、Ｌバスを介してMPLY２−７のラツチ９
−１にラツチされる。一方メモリ２−５のROM
７−５よりノートデータNDに応じてノート係数
CNが読み出され、HDバス、SW24、Ｌバスを介
してMPLY２−７のラツチ９−３にラツチされ
る。 ここで、WE1＋WE2は16ビツトのデータであ
るが乗算器９−１６のＡ入力は12ビツトであるの
でMPLY２−７では次のような処理を行つてい
る。即ち、ラツチ９−１の上位５ビツトがエンコ
ーダ９−１０に入力され、エンコーダ９−１０が
第９表に示すおりのデータをＡ，Ｂ両端子より出
力する。つまり、ラツチ９−１におけるデータが
実質何ビツトであるかを求め、この結果に応じて
シフタ９−１１によつてラツチ９−１より12ビツ
トをとり出す。例えば、ラツチ９−１の値が
3A2616の場合は、このデータは実質15ビツトの
データであるのでシフタ９−１１はラツチ９−１
のビツト14以下の12ビツトをとり出し、シフタ９
−11の出力は74416となる。このようにしてWE2
＋WE1の実質の部分とノート係数との乗算を行
い、シフタ９−１５によつて元のビツト数にもど
し、ラツチ９−９でラツチする。 以上のようにして少ないビツト数の乗算器を用
いて大きなビツト数のデータの乗算を行つてい
る。このようにして得られた値をDAC２−８へ
出力し、ABM２−９で所定の周期に補正されて
楽音信号として出力される。 ところで、本楽音発生部１−５においては、先
に述べたようにマイコンの指示により第１表のフ
ラグVOLにより、CN乗算をVLD乗算に切換え
ることができる。即ち、ロングシーケンスにおい
て、RAM５−６のレジスタVLD8ビツトが、
MSW２−１１を介してRAM７−４のレジスタ
LVD′に送られる。送出の際にMSW２−１１に
おいてビツトシフトがなされ、８ビツトのデータ
の２ビツト左シフトし更に下位２ビツトに“０”
を追加し、10ビツトのデータに変換される。この
ことによりVLDのビツト数はCNのビツト数と同
一となる。WE2＋WE1の値にROM７−５の値を
掛けるか、レジスタVLD′の値を掛け合わせるか
は第１表におけるフラグVOLで決まり、VOL＝
０ならばROM７−５がHDバスにデータを送出
し、VOL＝１ならばRAM７−４がHDバスにデ
ータを送出する。 上記のように構成することにより、マイコン１
−４によつて楽音発生部１−５の出力する楽音信
号のレベルを変えることが可能となり、第１表の
VLDの値を順次変えることにより振幅変調をか
けることが可能となる。 鍵盤を押下する速さと圧力の少なくとも一方に
基づきVLDを作成すると、タツチレスポンス機
能が実現する。 タツチレスポンス機能とは鍵盤の操作の速さ・
強さ等によつて音量・音色等が変化することであ
る。例えばピアノは、強く打鍵すると音量が大き
いだけでなく音色も華やかなものになり、弱く打
鍵すると音量が小さいだけでなく音色もこもつた
ものとなる。打鍵の強さに応じて音量も音色も自
在に変化するが、ピアノの場合は打鍵の後、鍵盤
を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピ
アノは打鍵の強さのみがタツチレスポンス機能と
なつていて、このような機能を特にイニシヤルタ
ツチコントロールと呼ぶ。一般に打楽器がこれに
属する。 一方、トランペツトは息の強さにより持続して
いる音質をも変化することができるので、この音
を模倣して電子楽器の鍵盤操作で演奏する場合
も、押鍵によりトランペツト音を発生中に押鍵の
強さを増減することで音量・音色に変化を与える
ことが必要となる。このような機能を特にアフタ
ータツチコントロールと呼ぶ。一般に、弦楽器と
管楽器がこれに属する。 本発明の実施例では先に述べたように、VOL
フラグによりVLD乗算を行うことにより、各チ
ヤンネル独立に音量を制御することができる。 応用例として、打鍵の強さを計測して、強さに
応じてVLDの値を作成してマイコンから転送す
ることにより、打鍵毎に転送された異なるVLD
に応じて各音の音量が変化することになる。 マイコンがVLDを転送する際、VLDの値に応
じてタブレツトデータを切換えて転送すると、本
実施例の楽音発生部はVLDの値に応じて音量と
共に音色をも変化させられることは、先に掲げた
機能説明で明らかである。 この音色の切換について、VLDが８ビツトの
例で説明する。 第23表に、VLDの値の範囲と、それに対応す
る強弱名とタブレツト名の一例を示す。 VLDが１ビツト小さくなる毎に、音量は1/2つ
まり6dB小さくなり、これを音楽用語の強弱名の
各々に割当ててある。またffの強さには華やかな
音色が必要なので高調波の豊富な波形データをタ
ブレツト０に割当て、mpより小さい音量ではこ
もつた音色が必要なので正弦波に近い波形データ
をタブレツト３に割当てるように、複数種類の波
形データをデータバンクに準備しておく。 このようにすると、打鍵の強さによつてVLD
の数値範囲で音色が４通り切換えられると同時に
８ビツトのVLDに応じて256通りの音量が指定で
きる。 以上はイニシヤルタツチコントロールであつた
が、同様に打鍵後の押鍵圧の大小に応じて、刻々
と変化するVLDと、VLDの値に応じて刻々と変
化するタブレツトデータとをマイコンが送出する
と、本実施例の楽音発生部は打鍵後の押鍵圧の変
化に応じて刻々と、音色と音量とを変化させるこ
とができる。 以上がアフタータツチコントロールである。 (4) エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生
方法は次の３ステツプに分けられる。即ち、 アドレス発生 エンベロープデータの読み出し エンベロープ計算 以下各ステツプを詳しく説明する。 アドレス発生 押鍵によるイニシヤル設定にて、ヘツダデータ
のSTE（エンベロープデータE1′のスタートアド
レス）、ΔSTE（エンベロープデータE1′のワード
数）に基づいてレジスタEAR1，EAR2，TR1，
TR2，ΔT1，ΔT2が初期設定されている。これ
らのデータをもとにアドレスの演算が行われる。
アドレスの演算は演算頻度が少くてもよいので演
算シーケンスのロングシーケンスにて行つてい
る。更に、ロングシーケンスの奇数回目でエンベ
ロープデータE1′のアドレス演算を、偶数回目で
エンベロープデータE2′のアドレス演算を行つて
いる。 奇数回目のロングシーケンスにおいて、タイム
スロツト（13）で ΔT1＋TR1→TR1 ……（４−１） タイムスロツト（15）で ΔEAR1＋EAR1＋Ci→EAR1 ……（４−２） の演算が行われEAR1の値を用いてデータバンク
１−６の読み出しを行う。タイムスロツト（15）
のCiはタイムスロツト（13）にて行われるΔT1
の累算によつて生じたオーバーフローに当る。こ
こで演算（４−１）を詳しく説明する。 先ず、RAM７−２のレジスタΔT1の値がHB
バス、MSW２−１１を介してFA２−６のラツ
チ８−１にラツチされる。同時に、RAM７−３
のレジスタTR1の値がHCバス、MSW２−１１
を介してFA２−６のラツチ８−２にラツチされ
る。ラツチ８−１の出力はビツト処理回路８−１
０によつてビツト３が強制的に“０”にされ（ビ
ツト３を“０”にする理由は後で述べる。）、ラツ
チ８−３でラツチされる。ラツチ８−２の出力は
ビツト処理回路８−１１を介してラツチ８−４で
ラツチされる。ここでビツト処理回路８−１１に
おいてはビツトの変換等の処理は施されない。ラ
ツチ８−３及びラツチ８−４の出力を加算器８−
９にて加算し、ラツチ８−７、ラツチ８−８を介
してＣバスに与え、MSW２−１１を介して
RAM７−３のレジスタTR1に加算結果を格納す
る。ここで加算結果にオーバーフローが生じた場
合は、加算器８−９のCoより“１”が出力され
る。この出力をラツチ８−６にてラツチし、タイ
ムスロツト１５の演算の際に使用する。但し、こ
れは波形データにPCM部がない場合についてで
あり、波形データにPCM部がある場合（フラグ
PCM＝１）にはPCM部を読み終えるまでレジス
タTR1に対し演算結果として強制的に“０”が
入力される。故にΔT1の累算によるオーバーフ
ローが生じることがない為PCMを読み終えるま
ではEAR1の値が更新されることはない。ΔT1は
イニシヤル処理の項で述べたとおり第13表におけ
るＣ＝０時にＤ出力の値であり、レジスタTR1
は16ビツトのレジスタであるので、例えばΔT1
＝400016であれば演算（４−１）は４回行われる
とレジスタTR1はオーバーフローし、演算（４
−２）のCi＝１となりアドレスの更新が行われ
る。ここで、演算（４−１），（４−２）はロング
シーケンスの２回に１回行われる。第１図ハで示
すとおり、同じチヤンネルのロングシーケンスは
388タイムスロツトの周期、即ち１タイムスロツ
トは250nsであるので97μsの周期に現われる。故
に演算（４−１），（４−２）は194μs毎に行われ、
ΔT1＝400016である場合には776μsでアドレスの
更新が行われることになる。 ところで、エンベロープデータは２バイトで構
成されているので、アドレスの更新の際は２ずつ
更新されなければならない。タイムスロツト
（15）においては次のようにしてアドレスの更新
を行つている。 先ず、ΔEAR1はΔT1によつて定まる値であ
り、ΔT1≠000816の時にはΔEAR1＝000016であ
り、ΔT1＝000816の時にはΔEAR1＝FFEB16＝−
2110である。この操作はMSW２−１１における
SW31にて行われる。SW31は第１１図リに示す
ようになつており、ΔT1のビツト３の値を示す
フラグT0によつて制御している。今仮にΔT1≠
000816とすると、SW31によりＡバスに000016が、
RAM７−１のレジスタEAR1よりHAバス、
MSW２−１１のSW2を介してＢバスにEAR1の
値が与えられる。これらの値がFA２−６のラツ
チ８−１，ラツチ８−２にラツチされる。ラツチ
８−１の出力はビツト処理回路８−１０を介して
ラツチ８−３へ送られる。ここで、ビツト処理回
路８−１０ではデータの変換は行われないように
なつている。同時に、ラツチ８−２の出力はビツ
ト処理回路８−１１に与えられ、データのLSB
が強制的に“１”にされてラツチ８−４へ送られ
る。即ちビツト処理回路８−１１にて予め１が加
えられる。また、先に述べたラツチ８−６に格納
されている演算（４−１）によるオーバーフロー
がラツチ８−５にラツチされる。故にラツチ８−
３，ラツチ８−４及びラツチ８−５の値の加算を
行うと、ラツチ８−５の値が“１”であれば
EAR1の値に“２”が加えられることになる。一
方、ラツチ８−５の値が“０”の場合はEAR1の
値は１増加されたままとなるが、イニシヤル処理
の項で述べたように、Ｉ／Ｏ２−１０において
LSBに強制的に“０”，“１”を与えるので不都
合は生じない。 ところでΔT1＝000816の場合には、ΔEAR1が
FFEB16（−2110）となる。故にEAR1の値から
2110引かれることになり、10ワード前のエンベロ
ープデータが読まれることになる。これにより、
エンベロープデータのアドレスがループすること
になり、マンドリンのようなくり返しエンベロー
プを発生することができる。先に演算（４−１）
にて、ビツト処理回路８−１０にてビツト３を
“０”にすると述べたが、その理由はビツト３が
ΔEAR1＝FFEB16とするビツトであり、この演
算を行う際にレジスタTR1に000816を加えないよ
うにする為である。 ロングシーケンスの偶数回目のおけるΔT2，
TR2，ΔEAR2，EAR2の演算も同様にして行わ
れる。 なお、EAR1，EAR2に関する演算は全く独立
に行われる為、波形１，波形２に対して全く異な
つたエンベロープ信号を発生させることができる
のは言うまでもない。また、EAR1又はEAR2の
くり返しについてもくり返しの周期を異ならしめ
ることが容易であるので種々の効果を得ることが
できる。 エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケ
ンスにおいて行い、偶数回目に波形１のエンベロ
ープデータを、奇数回目に波形２のエンベロープ
データの読み出しを行う。 レジスタEAR1，EAR2の値に基づいて行うエ
ンベロープデータの読み出し方についてはイニシ
ヤル処理の項で述べたものと全く同じであり、
Ｉ／Ｏ２−１０にてデータバンク１−６より読み
とつたデータのフオーマツト変換を行いながらレ
ジスタΔT1，ΔT2，ΔZ1，ΔZ2，ΔE1，ΔE2に格
納していく。 エンベロープ計算 エンベロープデータの読み出しにより、ΔZ1，
ΔZ2，ΔE1，ΔE2にデータが格納されており、ま
たイニシヤル処理によりER1，ER2，ZR1，ZR2
に初期値が与えられている。これらの値に応じて
エンベロープ計算を行う。 エンベロープ計算の基本は加算部のタイムスロ
ツト(3)，(5)，(6)，(8)である。タイムスロツト(3)，
(5)によつて波形１のエンベロープを計算し、タイ
ムスロツト(6)，(8)によつて波形２のエンベロープ
を計算する。ここで、タイムスロツト(5)，(8)のCi
はタイムスロツト(3)，(6)による演算で生じたオー
バーフローであるが、タイムスロツト(3)，(6)にて
生じたオーバーフローがどようにしてタイムスロ
ツト(5)，(8)で加えられるかについては、アドレス
発生のタイムスロツト（13），（15）で述べたもの
と同様である。このようにして得られたER1，
ER2の値がエンベロープデータである。 なお、“(3)波形発生方法”の“エンベロープ
乗算”の項で述べたとおり、ER1，ER2とも13ビ
ツトのデータで上位４ビツトが指数部、下位９ビ
ツトが仮数部となつている。故に本楽音発生部１
−５にて得られるエンベロープは次に示される形
となる。 エンベロープ１＝1.（ER1の下位９ビツト）×２
（ER1の上位４ビツト） エンベロープ２＝1.（ER2の下位９ビツト）×２
（ER2の上位４ビツト） このように示されるため、エンベロープのレベ
ルとは無関係に常に９ビツトの分解能を有するこ
とになる。 ところで、エンベロープ計算は各種モードによ
つて異なる。各種モードとは、 １ ３波形がPCMを有する場合と有しない場合。
（PCM＝１／Ｏ） ２ ピアノ型エンベロープの場合とオルガン型エ
ンベロープの場合。（Ｐ／Ｏ＝１／Ｏ） ３ ダンパフラグをオンした場合とオフした場
合。（DMP＝１／Ｏ） の３種である。以下個々の場合について説明す
る。 PCM＝０かつＰ／Ｏ＝０ 初期設定はER1，ER2，ZR1，ZR2とも“０”
であり、鍵が押圧されている時はレジスタΔE1，
ΔE2，ΔZ1，ΔZ2の値に従つてエンベロープの演
算を行う。鍵が離されると、タイムスロツト(3)，
(5)，(6)，(8)のΔZ1，ΔE1，ΔZ2，ΔE2の値とし
て、UCIF２−３の信号処理器５−６よりリリー
スデータが発生され、レジスタΔZ1，ΔE1，
ΔZ2，ΔE2の値のかわりに用いられる。 なお、このモードにおいてはダンパフラグ
DMPによつて演算は何ら影響はされない。 PCM＝０かつＰ／Ｏ＝１ 初期設定はER1，ER2，ZR1，ZR2とも“０”
であり、鍵が押圧されている時はレジスタΔE1，
ΔE2，ΔZ1，ΔZ2の値に従つてエンベロープの演
算を行う。鍵が離されると、ダンパフラグDMP
＝１の場合は引き続きレジスタΔE1，ΔE2，
ΔZ1，ΔZ2の値に従つてエンベロープの演算を行
い、ダンパフラグDMP＝０の時はPCM＝０かつ
Ｐ／Ｏ＝０の場合と同じである。 PCM＝１かつＰ／Ｏ＝０ 初期設定は、EA1＝1FFF16，ER2＝０，ZR1
＝０，ZR2＝０である。鍵が押圧されており、波
形１がPCM部を読み出している時は初期値が保
持され、PCM部を読み終えると、レジスタΔE1，
ΔE2，ΔZ1，ΔZ2の値に従つてエンベロープの演
算を行う。鍵が離されると、波形１がPCM部を
読み出しているいないに関係なくUCIF２−３の
信号処理器５−６によるリリースデータに基づい
て演算が行われる。即ちPCM＝０かつＰ／Ｏ＝
０の場合に帰着する。 なお、このモードにおいてはダンパフラグ
DMPによつて演算は何ら影響を受けない。 PCM＝１かつＰ／Ｏ＝１ 初期設定は、ER1＝1FFF16，ER2＝０，ZR1
＝０，ZR2＝０である。ダンパフラグDMP＝０
の場合は、１度鍵が押圧されると離鍵のタイミン
グには無関係に演算が行われる。即ち、波形１が
PCM部を読み出している時にはレジスタER1，
ER2，ZR1，ZR2は初期値が保持され、PCM部
を読み終えるとレジスタΔE1，ΔE2，ΔZ1，ΔZ2
の値に従つて演算が開始される。ダンパフラグ
DMP＝１の場合は、PCM＝１かつＰ／Ｏ＝０の
場合と全く同じである。 以上述べたように、種々のモードに応じて自由
にエンベロープ信号を発生することができる。ま
た、ΔE1，ΔZ1とΔE2，ΔZ2は全く独立に設定で
き、そのデータはアドレス発生の項にて明らかな
とおりΔT1，ΔT2によつて定まる時間で更新さ
れるので前述の２種類の波形データと相俟つて
種々の楽音が発生できる。 （発明の効果） 以上に詳述したように、本発明は、クロツク信
号を発生する手段と、前記クロツク信号を分周
し、分周出力を発生する手段と、レジスタと、前
記分周出力と前記レジスタの内容の一致を検出
し、一致信号を発生する手段と、前記一致信号が
発生される度に前記レジスタの内容に一定数を加
算する手段を備え、前記一致信号を用いてノート
クロツク信号を得るようにした電子楽器におい
て、前記一致信号を発生する手段が前記レジスタ
の少なくとも下位１ビツトを一致検出の対象から
除外したことにより、マスタクロツクの周波数を
上げることなく、またシステムの動作速度を上げ
ることなくより分解能の高いノートクロツクを得
ることができるものである。
発生に関するものである。 （従来の技術） 近年、電子楽器はデイジタル信号処理技術の導
入により高度な音づくりが行われている。従来の
電子楽器におけるノートクロツクの発生方法を第
３図により説明する。 第３図において、３−１は分周器であり端子
CKに入力されているマスタクロツクを分周し、
８ビツトの分周出力をＱより出力する。３−２は
比較器で、Ａ入力及Ｂ入力の比較を行い、Ａ＝Ｂ
となつた時にＱより“１”を出力する。３−３は
フリツプフロツプであり、CK入力の立上りでＤ
入力に与えられた信号をとり込みＱより出力す
る。３−４は加算器であり、Ａ入力とＢ入力の和
をＣより出力する。３−５は加算器３−４のＢ入
力に対して定数Ｍを入力する定数回路である。３
−６はRSラツチであり、Ｓ入力に正のパルスが
入るとＱ＝１となり、Ｒ入力に正のパルスが入る
とＱ＝０となる。３−７はデイレイ回路であり、
入力信号を遅延させて出力する。３−８はAND
ゲートである。 次に第３図の動作を説明する。まず。RSラツ
チ３−６のＱ出力が“０”であるとすると、
ANDゲート３−８の出力は常時“０”であるの
でフリツプフロツプ３−３のＱ出力は一定であ
る。一方分周器はマスタクロツクの分周より、
00016から3FF16をくり返す８ビツトのＱを出力す
る。仮にフリツプフロツプ３−３の出力がＮであ
つたとすると、当然 00016≦Ｎ≦3FF16であるので必ずいつか分周器３
−１のＱ出力＝Ｎとなる瞬間が存在し、この時は
比較器３−２のＱ出力より一致パルスが出力され
る。すると、この一致パルスRSラツチ３−６の
Ｓ入力に入つているためにRSラツチ３−６のＱ
出力は“１”となり書き込みパルスがANDゲー
ト３−８より出力される。フリツプフロツプ３−
３のＤ入力には加算器３−４のＣ出力が与えられ
ているのでＮ＋Ｍの値が書き込まれる。と同時
に、書き込みパルスはデイレイ回路３−７で遅延
された後RSラツチ３−６のＱ出力を“０”にす
る。このため、再びフリツプフロツプ３−３のＱ
出力は一定となるが、値はＮからＮ＋Ｍに変化し
ている。故に次は分周器３−１のＱ出力がＮ＋Ｍ
になつた時に一致パルスを発生することになる。
これをくり返すことにより、比較器３−２は分周
器３−１の出力値がＮ，Ｎ＋Ｍ，Ｎ＋2M……と
なつた時にパルスを発生する。つまり分周器３−
１がマスタクロツクをＭ回カウントするごとに一
致パルスを発生することになる。また、 Ｎ＋nM＞3FF16となる場合においては、加算器
３−４の出力はオーバーフローの後のＮ＋nM−
3FF16となるためにやはりマスタクロツクをＭ回
カウントした時に一致パルスが発生されることは
言うまでもない。つまり、この比較器３−２の一
致パルスをノートクロツクとし、定数Ｍを変化さ
せれば種々の周期のノートクロツクが得られるこ
とになり、その周波数は（マスタクロツクの周波
数）÷Ｍとなる（例えば特願昭57−83450号）。 （発明が解決しようとする問題点） しかしながら上記のような構成ではノートクロ
ツクのピツチ分解能を上げるには、システム全体
のビツト数を増し、マスタクロツクの周波数を高
くしなければならなず、システム全体に高速動作
が要求される。 本発明は、上記問題点に鑑み、マスタクロツク
の周波数を上げることなく、従つてシステムの動
作速度を上げることなく、より分解能の高いノー
トクロツクを発生しようとするものである。 （問題点を解決するための手段） 上記問題点を解決するために本発明の電子楽器
は、クロツク信号を発生する手段と、前記クロツ
ク信号を分周し、分周出力を発生する手段と、レ
ジスタと、前記分周出力と前記レジスタの内容の
一致を検出し、一致信号を発生する手段と、前記
一致信号が発生される度に前記レジスタの内容に
一定数を加算する手段を備え、前記一致信号を用
いてノートクロツク信号を得るようにした電子楽
器において、前記一致信号を発生する手段が前記
レジスタの少なくとも下位１ビツトを一致検出の
対象から除外するようにしたものである。 （作用） 本発明は上記した構成により、例えばレジスタ
が10ビツトで、上位８ビツトと分周出力との一致
を検出しており、一致検出ごとにレジスタに加算
される一定数が10116であるとすれば、レジスタ
が00016，10116，20216，30316，00416，10516，…
…となるので、分周出力が0016，4016，8016，
C016，0116，4116，……となり、微視的に見れば
マスタクロツクのカウント数が64回，64回，64
回，65回，64回，64回……ごとに一致信号が出力
されるが、巨視的に見れば64.25回に１回の割合
で一致信号が出力されることになり、ピツチ分解
能が0.25きざみになる。また分周比が64から65へ
かわる周期が一定であるのでジツタは発生しな
い。 （実施例） 以下図面に基づき本発明の一実施例を説明す
る。 第１図は本発明による情報処理装置を電子楽器
に用いた場合のブロツク図である。この第１図を
説明すると、１−１は鍵盤である。１−２はタブ
レツトであり、本電子楽器より出力される楽音の
音色の選択を指示する操作部である。１−３は効
果スイツチであり、楽音に対する各種の効果の制
御、例えばヴイブラート、トレモロ等の効果のオ
ン・オフを指示するスイツチである。１−４はマ
イコン（マイクロコンピユータ）であり、例えば
インテル社のマイコン8049等が相当する。１−５
は楽音発生部であり、マイコン１−４より与えら
れた制御信号に基づいて波形演算、周波数演算を
行う。１−６はデータバンクであり、楽音発生部
１−５にて使用する波形データやエンベロープデ
ータが格納されているROM（読出専用メモリ）
である。１−７はフイルタであり、楽音発生部１
−５より出力される楽音信号の折り返しノイズを
除去する。１−８はスピーカである。 次に第１図イに示す電子楽器の動作を説明す
る。マイコン１−４は内部に予め書き込まれた命
令に従つて、鍵盤１−１、タブレツト１−２、効
果スイツチ１−３の状態を順次検索する。またマ
イコン１−４は鍵盤１−１における鍵のON／
OFFの状態に基づいて押圧されている鍵のコー
ドを楽音発生部１−５の複数のチヤンネルに割り
当てる割り当て信号を送出するとともに、タブレ
ツト１−２、効果スイツチ１−３の状態に応じて
制御データを送出する。楽音発生部１−５におい
ては、マイコン１−４より送出される割り当て信
号及びその他の制御信号を内部のレジスタに取り
込み、これらの信号に基づいてデータバンク１−
６より必要な波形データ、エンベロープデータを
読み出しながら楽音信号の合成を行う。この楽音
発生部１−５において合成された楽音信号は、フ
イルタ１−７を通してスピーカ１−８へと送られ
楽音を発生する。 第１図ロにマイコン１−４より楽音発生部１−
５へデータを転送する場合のタイミング図を示
す。また、第１表にマイコン１−４より楽音発生
部１−５へ送出するデータの内容を示す。第１表
において、NODはノートオクターブデータであ
り、ノートデータNDとオクターブデータOCT及
びキーオンデータKonより成つている。その具体
的な内容は第２表にNODのビツト構成が示して
あり、第３表にノートデータNDと音名との対応
が示してあり、第４表にオクターブデータOCT
と音域との対応が示してある。即ち仮に楽音発生
部１−５に対しＧ＃というノートの第６オクター
ブの音（以下Ｇ＃６と略す）をチヤンネル１より
出力したい時には第１図ロにおけるアドレスとし
て00000001，データとして10011110をマイコン１
−４より送出することになる。次に、PDDはピ
ツチデチユーンデータであり調律をずらすための
8bitのデータである。PDDは２の補数表示にて表
されており、可変範囲は−128〜＋127の256通り
である。VLDはリリースデータで、キーオフ後
の減衰特性を制御する4bitのデータである。LOL
はボリユームフラグであり、このビツトを“１”
にすると後述のボリユームデータVLDに応じて
楽音発生部１−５からの楽音信号の出力レベル制
御を可能にするものである。DMPはダンパフラ
グであり、ピアノタイプエンベロープの場合のキ
ーオフ後の減衰を急速な減衰にせしめるフラグで
あり、DMP＝１の時に機能する。SOLはソロフ
ラグであり、他のチヤンネルと同音名の楽音がア
サインされた時にそのチヤンネルの発生している
楽音とこれから発生しようとしている楽音の位相
特性を合わすか否かを選択するフラグであり、
SOL＝１の時には位相合わせをキヤンセルする。
TABはタブレツトデータであり、第１図におけ
るタブレツト１−２により指定されるデータがこ
の5bitに入る。PEはピツチエクステンドフラグ
で、このビツトを“１”にしたチヤンネルにはピ
ツチエクステンドがかかる。VLDはボリユーム
データであり、前述のボリユームフラグVOLと
ともにチヤンネルから出力される楽音のレベルを
8bitの細かさで制御する。なお、これら一連のデ
ータはすべてチヤンネルごとに独立に設定できる
ものである。 次に、楽音発生部１−５における演算シーケン
スについて説明する。 第５表及び第６表に楽音発生部１−５の演算シ
ーケンスを示す。本楽音発生部１−５において
は、短い演算サイクルでより多くのデータ処理を
行うために演算シーケンスがイニシヤルモード、
ノーマルモードの２つのモードを有し、更に上記
両モードがそれぞれロングシーケンス、シヨート
シーケンスに分かれている。また、イニシヤルモ
ードシヨートシーケンス及びノーマルモードロン
グシーケンスはそれぞれEVEN，ODDの２つの
状態を有している。 イニシヤルモードはマイコン１−４が楽音発生
部１−５に対して新たな楽音の発生を命令した際
に楽音発生部１−５におけるマイコン１−４より
指定されたチヤンネルについて種々のレジスタ等
の初期設定を行うモードでありロングシーケンス
より開始され、シヨートシーケンスを２回行つた
後ノーマルモードに入る。このイニシヤルモード
における２回のシヨートシーケンスについて１回
目がODD、２回目がEVENのシヨートシーケン
スとなる。このイニシヤルモード終了後、ノーマ
ルモードに移るが、シヨートシーケンス６回の後
ロングシーケンス１回がくることになる。 本実施例では各チヤンネル毎に、独立した２系
統の波形と独立した２系統のエンベロープとを掛
け合わせるようになつており、更にピツチの細か
な調整機能をも有しているが、これらの演算処理
を時分割で８チヤンネル分行うためには多大な演
算ステツプが必要となる。そこで短いサイクルで
演算しないといけないものをシヨートシーケンス
とし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとす
る。そしてシヨートシーケンスの間にロングシー
ケンスを挿入することにより演算の効率化を図つ
ている。 第１図ハにシヨートシーケンス、ロングシーケ
ンスのタイミング図を示す。第１図ハに示すとお
り、シヨートシーケンス（０）〜(10)の11のタイム
スロツトより成つており、ロングシーケンスは(11)
〜（19）の９のタイムスロツトより成つている。
個々のタイムスロツトは250nsであり、４分割さ
れてψ1，ψ3のノンオーバーラツプの２相クロツ
クとともに全体のシステムが動作している。シヨ
ートシーケンスとロングシーケンスの関係は、シ
ヨートシーケンスがチヤンネル０からチヤンネル
７まで８回くり返されるごとに１チヤンネル分の
ロングシーケンスが入る。故に、例えばチヤンネ
ル３のシヨートシーケンスは11×８＋９の97タイ
ムスロツトごとに１回、ロングシーケンスは97×
８の776タイムスロツトごとに１回の割で現われ
ることになる。更に、ノーマルモードのロングシ
ーケンスにはEVENとODDの２つの状態がある
ため、776×２の1552タイムスロツトを周期とし
てシステムが動作しているものである。 次に、第５表及び第６表に基づいて個々の演算
シーケンスについて説明する。前述のように、楽
音発生部１−５は新たな押鍵によりイニシヤルモ
ードロングシーケンスより開始するようになつて
いるのでイニシヤルモードロングシーケンスより
タイムスロツト別に説明を行う。 加算部 (13) PDD＋PED→PDR (15) ０→TR1 (16) ０→TR2 (17) ０→ZR1 (18) ０→ZR2 タイムスロツト（13）の意味するところは、
PDDというレジスタの内容とPEDというレジス
タの内容を加算してPDRというレジスタに格納
するということである。タイムスロツト（15）〜
（18）は、TR1，TR2，ZR1，ZR2というレジス
タに０を書き込むということである。 データバンク読み出し部 (12) WTD→HAD→HAD (14) HAD→CONT→CONT，DIF1 (16)〜(17) HAD→STE→EAR1 これらの意味するところは、左端にあるデータ
（例えばタイムスロツト（14）ならばHADという
データ）をアドレスとしてデータバンク１−６よ
り中央に記載のCONTというデータを読み出し、
右端にある名前のレジスタCONT及びDIF1に格
納するということである。 イニシヤルモードシーケンス 加算部 (1) PDR＋JD Ｌ・Ｂ・；０→ER2／１ (3) ORG＋OCT＋１→WE2→ΔWAR (4) D.B.＋EAR1→EAR2 (6) ０→WR1 (8) ０→ER1 (9) ０→WE2 (10) ０→WE1，WR2 タイムスロツト(1)における０→ER2／１はシヨ
ートシーケンス１回目即ちODD時にはER2，２
回目即ちEVEN時にはER1というレジスタに０を
書き込むことを意味する。またL.B.とは、PDR
＋JDの演算結果をレジスタに格納せずに、Ｌバ
ス（後述）を介して乗算部（後述）に送出するこ
とを意味する。タイムスロツト(3)においては、演
算結果を一度WE2というレジスタに格納した後
デコードしてΔWARに格納することを意味する。
タイムスロツト(4)におけるD.B.は、後述のデー
タバンクを読み出し部によつて得られる値をレジ
スタ等を介さずＤバス（後述）を介して加算器に
送出することを意味する。 乗算部 (4)〜(6) C.B.×CN1→FR 上記のC.B.は、加算部にて得られた結果をレジ
スタを介さずに乗算部に直接入力することを意味
しこの場合においてはタイムスロツト(1)にて得ら
れたPDR＋JDの演算結果を意味する。 データバンク読み出し部 (1) HAD→ΔSTE→A.B. (3)〜(4) EAR1／２→E1／２→ΔT1／２，ΔE1／
２，ΔZ1／２ (6)〜(7) HAD→STW／ΔSTW→STW／WAR ここでタイムスロツト(1)のA.B.は、データバ
ンク読み出しによつて得られた値をレジスタ等を
介さずに直接加算部のＡ入力へ入力することを意
味する。また、タイムスロツト(6)〜(7)の STW／ΔSTW→STW／WARは、シヨートシ
ーケンス１回目即ちODD時にはSTWというデー
タを読み出してSTWというレジスタに格納し、
２回目即ちEVEN時にはΔSTWというデータを
読み出してWARというレジスタに格納すること
を意味する。 次にノーマルモードについて説明する。 ノーマルモードシヨートシーケンス 第６表において＊印のついている箇所は、ノー
トクロツクが発生した後の最初のシヨートシーケ
ンスのみでその演算が行われるものであり、この
動作を制御するフラグを計算要求フラグCLRQと
呼ぶことにする。 加算部 (1) WE2＋WE1→L.B. (2) STW＋WAR→D.B.，B.B. (3) ZR1＋ΔZ1→ZR1 (4) DIF1＋C.B.→D.B. (5) ER1＋ΔE1＋Ci→ER1 (6) ZR2＋ΔZ2→ZR2 (7) WAR＋ΔWAR→WAR＊ (8) ER2＋ΔE2＋Ci→ER2 (9) FR＋CDR→CDR＊ ここで、タイムスロツト(1)のL.B.は、演算結果
をレジスタを介さず直接乗算部へ入力することを
意味する。タイムスロツト(2)のD.B.，B.B.は同
様に演算結果を直接データバンク読み出し部及び
加算部のＢ入力へ入力することを意味する。タイ
ムスロツト(4)におけるC.B.は、加算部の演算結果
をレジスタを介さずに直接入力することを意味
し、この場合はタイムスロツト(2)における STW＋WARの演算結果が入力される。また、
D.B.はその演算結果を直接データバンク読み出
し部へ入力することを意味する。タイムスロツト
(5)及び(8)のCiは、それぞれタイムスロツト(3)及び
(6)における演算のくり上り（キヤリー）を加える
という意味である。 乗算部 (1)〜(3) WR2＋ER2→WE2＊ (4)〜(6) C.B.×CN→（DAC） (7)〜(9) WR1×ER1→WE1＊ ここで、タイムスロツト(4)〜(6)のC.B.とは加算
部の出力をレジスタ等を介さず直接乗算部へ入力
することを意味する。この場合は、タイムスロツ
ト(1)のWE2＋WE1の演算結果に相当する。また
（DAC）とあるのは、この演算結果をDAC（DA
コンバータ；後述）に入力することを表す。 データバンク読み出し部 (4)〜(5) C.B.→W1→WR1＊ (7)〜(8) C.B.→W1←WR2＊ ここで、タイムスロツト(4)〜(5)のC.B.は加算部
の演算結果を直接データバンク読み出し部へ入力
してデータバンク１−６のアドレスとすることを
意味し、この場合は加算部におけるタイムスロツ
ト(2)のSTW＋WARの演算結果に相当する。タ
イムスロツト(7)〜(8)のC.B.も同様にタイムスロツ
ト(4)のDIF1＋（STW＋WAR）の演算結果に相当
する。 ロングシーケンス 加算部 (13) ΔT1／２＋TR1／２→TR1／２ (14) PDR＋JD→L.B. (15) ΔEAR1／２＋EAR1／２＋Ci→EAR1／２ (16) PDD＋PED→PDR ここで、タイムスロツト（14）のL.B.は、加算部
の演算結果即ちPDR＋JDの値をレジスタを介さ
ず直接乗算部へ入力することを意味する。タイム
スロツト（15）のCiはタイムスロツト（13）の演
算を行つた結果生じるくり上り（キヤリー）を意
味する。 乗算部 (16)〜(18) CN＋C.B.→FR ここで、C.B.は加算部における演算結果をレジ
スタを介さず直接乗算部へ入力することを意味
し、この場合は加算部タイムスロツト（14）にお
けるPDR＋JDの演算結果が入力される。 データバンク読み出し部 (14)〜(15) EAR2／１→E2／１→ΔT2／１，
ΔE2／１，ΔZ2／１ ここで、2/1というのは、奇数回目、即ちODD
時には２（例えばE2／１ならばE2）、偶数回目、
即ちEVEN時には１（同E1）となることを意味
し、EVEN、ODDで別のデータを読み出し、別
のレジスタへ格納することを意味する。 第２図は第１図イにおける楽音発生部１−５の
詳細な図である。まずこの図を用いて各ブロツク
の機能の概略を説明すると、２−１はマスタクロ
ツクであり、ここではｆ＝8.00096MHzのものを
用いている。２−２はシーケンサ（以下SEQと
称す）であり、マスタクロツク２−１によるクロ
ツク信号を分周し、楽音発生部１−５全体におけ
るシーケンス信号（以下SQ信号と称す）及び各
種制御信号を発生する。２−３はマイコンインタ
ーフエース部（以下UCIFと称す）であり、第１
表にて示される各種データをマイコン１−４が楽
音発生部１−５とは非同期で送出しているが、こ
のデータを取り込み、SEQにより発生されるSQ
信号との同期をとる回路である。更にフラグKon
によりイニシヤルモード、ノーマルモードのモー
ド切りかえを指示するフラグINIを発生する。２
−４は比較レジスタ部（以下CDRと称す）であ
り、前記演算シーケンスで示したレジスタCDR8
チヤンネル分とマスタクロツクを順次分周して得
た10ビツトの分周信号とを比較し、８チヤンネル
分のノートクロツクと計算要求フラグCLRQを発
生する。２−５はランダムアクセスメモリ部（以
下メモリと称す）で、楽音発生部１−５内で行わ
れる種々の演算結果を記憶する。２−６はフルア
ダー部（以下FAと称す）であり、各種データの
加算を行う16ビツトのフルアダーを内蔵してい
る。２−７は乗算部（以下MPLYと称す）であ
り、 （２の補数の12bit）×（絶対値10bit） の演算を行う乗算器を有している。２−８はデジ
タルアナログコンバータ（以下DACと称す）で
あり、MPLY２−７より出力されるデジタルの
楽音データをアナログの楽音データに変換する。
２−９はアナログバツフアメモリ部（以下ABM
と称す）で、DAC２−８よりマシンサイクル周
期で発生される楽音データをCDR２−４により
発生されるノートクロツクによる音程同期への変
換を行う。ABM２−９の機能及び構成は特開昭
59−214091号公報に示されているアナログバツフ
アメモリと同様のものである。２−１０は入出力
回路部（以下Ｉ／Ｏと称す）であり、データバン
ク１−６へアドレス信号を送出し、そのアドレス
信号に対応した波形データ、エンベロープデータ
の読み出しを行い、必要に応じて読み出したデー
タのデータ変換を行う。２−１１はマトリツクス
スイツチ部（以下MSWと称す）であり、UCIF
２−３、CDR２−４、メモリ２−５に接続され
た横方向のバスライン（HA，HB，HC，HD，
HE，HLの各バス）とFA２−６、MPLY２−
７、Ｉ／Ｏ２−１０へ接続されている縦方向のバ
スライン（Ａ，Ｂ，Ｃ，Ｄ，Ｌの各バス）とを、
SQ信号に応じて接続する回路である。これらの
回路により第５表及び第６表に示す演算シーケン
スを実行するものである。 次に個々のブロツクについて説明する。 第４図は第２図におけるSEQ２−２の詳細図
である。４−１はカウンタであり、マスタクロツ
クを分周し、第１図ハに示す種々のタイミング信
号を発生する。TSは第１図ハにおけるタイムス
ロツトを表す信号であり、CECはチヤンネルコ
ードであり、第１図ハにおけるチヤンネルの番号
を表わす信号である。EVは演算シーケンスにお
けるODD，EVENを表わす信号であり、EV＝０
はODD、EV＝１はEVENを意味する。４−２は
SQROM（シーケンスROM）である。SQROM４
−２のアドレス入力にはタイムスロツトを表す信
号TSとフラグINIが入力されており、これらの
入力に基づいて各々のタイムスロツトにおける各
種制御命令を発生している。４−３は論理ゲート
であり、SQROM４−２による出力を各種フラグ
及び計算要求フラグCLRQ等で更に制御して、
SQ信号（演奏情報、効果スイツチ１−３等の指
示に従つて、各機能ブロツクが各タイムスロツト
毎にどのように動作すべきかを指示する信号；図
中ではSQと略記）を発生する。 第５図はUCIF２−３の詳細図である。第５図
において、５−１はラツチであり、第１図におけ
るマイコン１−４より与えられるＡ／D0〜７を
ALEによりラツチする。Ａ／D0〜７とALEの関
係は第１図ロに示すとおりであるので、ラツチ５
−１には第１表に示すところのアドレスがラツチ
される。５−２はラツチであり、マイコン１−４
より与えられるＡ／D0〜７をによりラツチ
する。Ａ／D0〜７との関係は第１図ロに示
すとおりであるのでラツチ５−２には第１表に示
すところのデータがラツチされる。５−３はラツ
チであり、によつて制御されラツチ５−１の
出力をラツチする。このようにアドレスを２段で
ラツチするのは、ALEがに無関係に周期的に
“１”になるからであり、このようにアドレスを
２段でラツチすることによりによる新たなデ
ータの書き込みを行うまでラツチ５−３、ラツチ
５−２にはそれぞれアドレス及びデータが格納さ
れることになる。５−４は１ワード８ビツトの
RAMであり、Ａはアドレス入力、OEは出力制
御端子であり、データ端子ＤはHEバスに接続さ
れている。ここで、OE＝１となるとＡ入力で与
えられたアドレスのデータをＤ端子より出力す
る。またWEは書き込み制御端子で、WE＝１の
時にＤ端子に与えられているデータをＡ入力で与
えられたアドレスに書き込む。OE、WEはSQ信
号により制御されている。RAM５−４には第１
表にて示した各種データ（NOD，PDD.RLD・
VOL・DMP・SOL，TAB・PE，VLD）及びコ
ントロールデータCONT（データバンクより書き
込む。詳細は後述）、ピツチデータレジスタのデ
ータPDRがそれぞれ８チヤンネル分格納されて
いる。５−５はセレクタであり、マイコン１−４
の指定するアドレスと、SQ信号で指定するアド
レスを、別のSQ信号を用いて選択出力し、RAM
５−４のＡ入力に与えるものである。５−６は信
号処理器であり、HEバスに接続され、バス上の
データを取り込み各種フラグ信号を発生する。ま
た、マイコン１−４より送出されたリリースデー
タRLD4ビツトに応じた16とおりのリリース用エ
ンベロープデータを発生してHEバスに送出す
る。５−７はゲートであり、SQ信号に応じてラ
ツチ５−２の出力、つまりマイコン１−４からの
データをHEバス上に送出する。 次にUCIF２−３の動作を説明する。 第１表に示すようなデータが第１図ロに示すタ
イミングでマイコン１−４より与えられたとし、
仮にアドレスが0516、データが8916即ちチヤンネ
ル５にＦ＃１の押鍵を指示したとすると、先ず
ALE信号によりラツチ５−１にアドレスがラツ
チされ、次いで信号によりラツチ５−２にデ
ータがラツチされると同時に、ラツチ５−３にア
ドレスがラツチされる。次いで所定のタイミング
でセレクタ５−５がラツチ５−３の出力をセレク
トし、同時にゲート５−７が開き、RAM５−４
のWEに書き込み信号が与えられる。この書き込
み信号によりHEバスにはラツチ５−２にラツチ
されたデータ即ちマイコン１−４が書き込もうと
したデータ即ち8916が与えられ、RAM５−４の
Ａ入力にはラツチ５−３の出力である0516が与え
られるので、RAM５−４のアドレス0516番地に
8916というデータが書き込まれる。このようにし
て第１表に示した各種データがRAM５−４に書
き込まれる。第１表に示すとおり、RAM５−４
にはVOLフラグ、PEフラグ等のフラグ類が書き
込まれているが、これらのフラグ類はHEバスを
介して信号処理器５−６へ送出し、ここで一旦ラ
ツチした後使用している。 第６図はCDR２−４の詳細図である。６−１
はマスタクロツクを入力とした10ビツトの分周器
である。６−２は比較器付RAM（以下CDRAM
と称す。）であり、１ワード13ビツトで８ワード
を有する。各ワードのうち上位10ビツトには比較
器が設けてあり、端子Ｔより入力される分周器６
−１による分周データとの比較が行われ、10ビツ
トすべてが一致すると端子Ｃより一致パルスが出
力される。OE，WE，Ａ，Ｄの機能は前述の
RAM５−４と同じである。６−３はデコーダで
あり、Ａ入力、EN入力とＤ出力の関係は第８表
に示すとおりである。６−４〜６−１１はRSラ
ツチであり、Ｓ入力に正のパルスが加わるとＱ出
力が“１”に、Ｒ入力に正のパルスが加わるとＱ
出力が“０”になる。RSラツチ６−４はチヤン
ネル０、RSラツチ６−５はチヤンネル１、……
の一致パルスがＳに与えられる。６−１２はセレ
クタであり、Ａ入力に与えられた８信号からチヤ
ンネルコードCHC3ビツトによりそのうちの１信
号を選択してＤより出力する。６−１３はラツチ
であり、SQ信号に従つてセレクタ６−１２の出
力をラツチする。６−１４はANDゲートである。 次に第６図に示すCDR２−４の動作について
説明する。分周器６−１がマスタクロツクを分周
して10ビツトの分周出力をCDRAM６−２のＴ
入力へ与える。CDRAM６−２の各ワードには
任意の値が入つているが、これらの値の上位10ビ
ツトが分周器６−１の出力値と一致するごとに一
致パルスをＣ端子より出力する。CDRAM６−
２のＡ入力にはCHC即ちチヤンネルを表す信号
が入力してあるので、各ワードはそれぞれのチヤ
ンネルに対応しているので、チヤンネルごとに一
致パルスを発生する。この一致パルスはそれぞれ
RSラツチ６−４〜６−１１へ入力されているの
で、一致パルスが発生したチヤンネルに対応する
RSラツチのＱ出力が“１”にセツトされる。RS
ラツチ６−４〜６−１１のＱ出力のうちの１つが
チヤンネルコードCHCに応じてセレクタ６−１
２により順次選択されラツチ６−１３にラツチさ
れる。ラツチ６−１３の出力はANDゲート６−
１４に与えられているので、現在セレクタ６−１
２が選択しているRSラツチのＱ出力が“１”な
らば、ANDゲート６−１４に加えられたSQ信号
によつてデコーダ６−３のＤ出力の該当チヤンネ
ルが“１”になり上記のRSラツチのＱ出力は
“０”にリセツトされる。 第７図はメモリ２−５の詳細図である。第７図
において、７−１〜７−４はRAMであり、OE，
WE，Ａ，Ｄの各機能は前述のRAM５−４と同
じである。ここで、RAM７−１にはWAR，
EAR1，ΔZ1，ΔE1，WE1，EAR2，ΔZ2，ΔE2
の各レジスタが、RAM７−２にはWR2，ZR1，
ΔT1，FR，ΔWAR，ZR2，ΔT2の各レジスタ
が、RAM７−３にはER1，TR1，DIF1，DW1，
ER2，TR2，STW，TAB′，HADの各レジスタ
が、RAM７−４にはNOD′、WE2，VLD′の各レ
ジスタがそれぞれを８チヤンネル分格納されてい
る。なお、NOD′，TAB′，VLD′は前述のRAM
５−４におけるNOD，TAB，VLDのデータを
書き込んだものである。７−５は１ワード10ビツ
ト13ワードのROMであり、第５表、第６表で示
した演算シーケンスにおけるノート係数CNが記
憶されている。ここでＱは出力、Ａはアドレス入
力、OEは出力制御端子であり、OE＝１でＱに
ROMの内容が出力され、OE＝０の時はＱ＝ハ
イ・インピーダンスである。ノート係数CNの値
は第７表に示すとおりである。なお、ROM７−
５の10ビツトの出力はHDバスの下位10ビツトに
接続されている。７−６は信号処理器であり、
RAM７−４に格納されたNOD′よりND（ノート
データ）とOCT（オクターブデータ）を読み出し
これらのデータ及びPEフラグに基づいてピツチ
デチユーンデータPEDを発生する回路、並びに
レジスタWE2のデータを読み出してデコードす
るデコード回路が備えてある。 第８図はFA２−６の詳細図である。第８図に
おいて、８−１〜８−８はラツチであり、SEQ
２−２が発生するψ1，ψ3の信号で動作している。
８−９は加算器であり、Ａ入力に与えられた値と
Ｂ入力に与えられた値（共に16ビツト）とキヤリ
ー入力Ciに与えられた値の加算を行い、Ｃ及び
Coより出力する。Coは演算の結果生じるキヤリ
ー出力である。８−１０，８−１１はビツト処理
回路であり、ラツチ８−１，ラツチ８−２による
出力のビツト操作を行う回路である。８−１２は
論理ゲートであり、SQ信号に応じてラツチ８−
６の出力を強制的に“１”または“０”にする。
或いはそのまま出力するといつた動作を行う。８
−１３はRAMであり、そのサイズは１ワード９
ビツトで12ワードのものである。Ａ，Ｄ，WE，
OEの各機能は前述のRAM５−４と同じである。
Ｄ出力９ビツトはＣバスの下位９ビツトに接続さ
れている。 RAM８−１３は位相合わせ（後述）用の位相
レジスタで、12音のノートの個々の波形データ読
み出し用アドレス（WAR）の位相管理を行う。 第９図イはMPLY２−７の詳細図である。第
９図において９−１〜９−９はラツチである。こ
こでラツチ９−３にはＬバスのビツト０〜ビツト
９が、ラツチ９−５にはＬバスのビツト９〜ビツ
ト12が接続されている。９−１０はエンコーダで
ある。入出力の関係は第９表に示すとおりであ
る。９−１１はシフタであり、Ｉから入力される
16ビツトの信号をＣに入力された制御信号に従つ
てシフトし０より出力する。シフトの内容は第10
表に示すとおりである。９−１２はビツト処理回
路でありSQ信号に応じてラツチ９−３が出力す
る信号のビツト処理を行う。９−１３はデコーダ
であり入力Ａと出力Ｄとし関係は第11表に示すと
おりである。９−１４はセレクタであり、Ｃに入
力されているSQ信号に応じてＣ＝１ならばＡ、
Ｃ＝０ならばＢに入力されている16本の信号を選
択してＹより出力する。なお、Ａ入力の下位11ビ
ツトはGND（接地電位）に接続されている（即ち
“０”が与えられている）。９−１５はシフタでＩ
から入力される14ビツトの信号をＣに入力された
制御信号に従つてシフトし０より出力する。シフ
トの内容は第12表に示すとおりである。９−１６
は乗算器であり、Ａ入力がこの補数表示による12
ビツト、Ｂ入力が絶対値の10ビツトで出力が２の
補数表示による14ビツトである。通常12ビツト×
10ビツトの演算を行うと22ビツトの結果が得られ
るが、無論乗算器９−１６の出力14ビツトは22ビ
ツトのうちの上位14ビツトである。故に、乗算器
９−１６における入出力の関係は、次式のとおり
になる。 Ｃ＝Ａ×Ｂ／256 なお、MPLY２−７における乗算器９−１６
は、回路をより簡略化するために以下の手法を用
いている。 通常乗算器を構成する際に、２の補数値12ビツ
ト×絶対値10ビツトの乗算器は116個の加算器セ
ルにより22ビツトの正確な演算結果が得られる。
しかし、本システムにおいては本来得られる22ビ
ツトのうちの上位14ビツトのみを使用する。即ち
下位８ビツトの出力は使用しないので本実施例で
は加算器セル省略による演算誤差が上位14ビツト
のLSBに影響しない下位７ビツト演算用の加算
器セルを全部省略している。そこで、本乗算器９
−１６では、下位ビツト演算用の加算器セル28セ
ルを省略し第９図ロに示すような構成になつてい
る。第９図ロにおいて、破線内は同様のセルを略
記した。また、各ブロツクはすべて全加算器であ
り、入力がＡ，Ｂ，Ci（キヤリー入力）、出力が和
Ｓ及びキヤリーCoである。 第１０図はＩ／Ｏ２−１０の詳細図である。第
１０図において１０−１〜１０−８はラツチであ
る。ここで、ラツチ１０−３はセツト付のラツチ
でラツチの入力はＤバスのビツト７〜ビツト９に
接続されている。１０−９はシフタセレクタで、
Ｃ入力によりＡ入力とＢ入力の切換及びＡ入力の
１ビツトシフトを行う。 １０−１０はビツト処理回路であり、SQ信号
に応じて下位３ビツトを強制的に“１”或いは
“０”にする回路である。１０−１１はデコーダ
であり、入力Ｉと出力Ｄの関係は第13表に示すと
おりである。デコーダ１０−１１のＡ入力にはラ
ツチ１０−７の出力のビツト12〜ビツト15が与え
られている。１０−１２はセレクタであり、Ｃ入
力に応じてＡ又はＢに与えられている信号のいず
れかを選択してＹより出力する。１０−１３はシ
フタであり、制御端子Ｃの入力に応じてＩからの
入力をシフトして０より出力する。１０−１４は
ノイズ回路であり、ノイズフラグNAに応じて入
力データにノイズを混入する。 第１１図イはMSW２−１１の詳細図である。
円で囲つた部分がスイツチであり、具体的には第
１１図ロに示すようにNchのMOSFETで構成さ
れており、SQ信号が“１”になるとMOSFETが
オンして縦方向のラインと横方向のラインが導通
しデータが転送される。このMSW２−１１にお
いては高速化のためにデータの転送の直前にすべ
てのバスラインに各タイムスロツト毎にψ1信号
によりプリチヤージを行つた後データの転送を行
なつている。これはスイツチがNch MOSFETで
構成されているので、転送されたデータの“１”
のレベルがMOSFETのしきい値電圧分だけ降下
するのを防ぐためである。第１１図ハ〜第１１図
リはMSW２−１１にて使用されているスイツチ
パターンの例であり、円で囲つた交点の箇所がス
イツチを介して接続されている。この例では便宜
上各バスが８ビツトのものについて説明する。第
１１図ハは、スイツチによつてbnとan（ｎ＝０〜
７）とを接続したものである。第１１図ニはb0
〜b3の４本の値と“０”をスイツチによつて縦
方向のバスに書き込むようにしたものである。第
１１図ホはb0〜b3をa0〜a3へ、c4〜c7をa4〜a7
へ書き込むようにしたものであり、これにより、
２組のバスに別々に表れているデータを混合して
他のバスに転送することができるようにしたもの
である。第１１図ヘはビツト位置を変換してバス
からバスへ転送するようにしたもので、このよう
にスイツチを配することにより横方向のバスのデ
ータの上下各４ビツトを位置を変更して縦方向の
バスに転送する。第１１図ト〜第１１図リは定数
をバスに設定するための回路例であり、第１１図
トはバスにオール“０”を設定する回路、第１１
図チはバスに10101010即ちAA16を設定する回路
である。これは、スイツチのない部分であるa7，
a5，a3，a1はこのスイツチが開く直前にプリチ
ヤージによつて“１”が書き込まれたものがその
まま保持されることによる。第１１図リはフラグ
TOによつて定数の値を変えるようにしたもの
で、TO＝０ならば0016がバスに書き込まれ、TO
＝１ならばEB16がバスに書き込まれる。第１１
図ハ〜第１１図リに示すスイツチをMSW２−１
１に用途に応じて配して選択的に開閉することに
より、任意のバスから他の任意のバスへのデータ
転送が必要なビツト処理を含めて可能となる。例
えば、HAバスからＡバスへ、HBバスからＢバ
スヘ、ＣバスからHCバスへ同時にデータを転送
したい時にはSW1，SW7，SW13を同時にオンす
ればよい。また、ＣバスのデータをＬバスとＤバ
スに転送したい時にはSW28，SW29，SW30をオ
ンすれば、Ｃバス→HLバス→Ｌバス及びＤバス
の経路でデータが転送される。 なお、MSW２−１１において、データの転送
は第１１図ヌに示すタイミングで行われている。
即ち、ψ1＝１の区間で縦方向、横方向のバスラ
インのプリチヤージを行い、ψ1の立ち下りより
ψ3の立ち下りまでの区間でデータの転送を行い、
ψ3の立ち下りでラツチする。ここで、ψ3の立ち
下りからψ1の立ち上りまでの区間はラツチ動作
を安定に行うための余裕である。 次にデータバンク１−６について説明する。デ
ータバンク１−６には４種類のデータが格納され
ている。それは、(1)ヘツダアドレスデータ、(2)ヘ
ツダデータ、(3)波形データ、(4)エンベロープデー
タである。ここで、ヘツダアドレスデータはヘツ
ダデータがどのアドレスに格納してあるかを示す
８ビツトのデータであり、ヘツダデータは波形デ
ータ、エンベロープデータの格納してあるアドレ
ス及びそれらの属性を表わした８バイトのデータ
である。次に上記４種類のデータを更に詳しく説
明する。 (1) ヘツダアドレスデータ（HAD） このデータは各タブレツト、各オクターブ、各
３鍵ごとに割り当てられたノートデータをアドレ
スとしてヘツダデータのアドレスを示すデータで
ある。ヘツダアドレスデータの格納場所は第14表
に示すとおりであり、ビツト９〜ビツト５にタブ
レツトデータTAB、ビツト４〜ビツト２にオク
ターブデータOCT、ビツト１〜ビツト０にノー
トデータNDの上位２ビツト、残りのビツトには
すべて“１”が入つている。ここでTAB、
OCT、NDで構成される10ビツトをWTDと呼び、
その各々は第１表に示したものであることは言う
までもない。ヘツダアドレスデータによるヘツダ
データのアドレスは第15表のように示され、ビツ
ト10〜ビツト３にヘツダアドレスデータが入り、
上位ビツトはすべて“１”である。また、下位３
ビツトには000〜111のデータを入れる。 (2) ヘツダデータ ヘツダデータは第15表に示されるアドレスに格
納されている１ワード８ビツトで８ワードのデー
タであり、８ワードの各内容は第16表に示すとお
りである。第16表において、CONTはコントロ
ールデータであり、このヘツダデータにて示され
る波形データ、エンベロープデータの属性を表
す。E1′は２種類あるエンベロープデータのうち
の一方である。他方のエンベロープデータE2′の
スタートアドレスはSTE＋ΔSTEで与えられる。
W1，W2は２種類ある波形データであり、W1の
スタートアドレスはSTW＋ΔSTWで与えられ
る。 なおCONTは第17表に示すとおりの構成にな
つており、その意味するところは次のとおりであ
る。 Ｐ／Ｏ：このヘツダデータによる楽音がピアノ
型エンベロープを有するかオルガン型エ
ンベロープを有するかを示すフラグであ
り、Ｐ／Ｏ＝１ならばピアノ型であるこ
とを意味する。 ORG：当該の楽音データが本来どの音域に属
していたかを示す３ビツトの情報であ
り、ORGと音域の対応は第18表に示す
とおりである。故に波形データが実際に
一周期分として有するサンプル数がいく
つであるかを示す情報でもある。 W8 ：波形データが12ビツト精度であるか８
ビツト精度であるかを示す。W8＝１な
らば８ビツト精度である。W8＝１の時
には波形データの下位に４ビツトの
“０”が追加され、波形の振幅レベルは
保たれるようになつている。 PCM：PCM＝１で波形データW1の立ち上り
部がPCMであることを示す。 NA ：ノイズ信号を楽音信号に重畳する場合
に使用する２ビツトの信号である。 (3) 波形データ（W1，W2） 前述ように、楽音発生部１−５においては波形
データとして12ビツトのものと８ビツトのものと
２種類を使いわけている。ここで市販されている
ROMについて考えるとそのほとんどが１ワード
８ビツト或いはそれ以外のものであり、１ワード
12ビツトのものは希である。そこで本発明におい
ては次のように波形をROMに格納している。即
ち、８ビツトの場合には、STW及びΔSTWによ
つて定まるアドレスより順次１ワードずつ格納し
ているが、１ワード12ビツトの波形データの場合
は第１２図に示すとおり、上位８ビツトはSTW
＋ΔSTWによつて示されるアドレスから順次格
納しているが、下位４ビツトはSTW＋ΔSTWの
値を１ビツト右シフトしてMSBに１を入れたア
ドレスより下位４ビツト上位４ビツトに２ワード
分ずつ順次格納してある。例えば、仮にアドレス
044416にある波形データの上位８ビツトの下位４
ビツトの場所は、アドレス122216の上位４ビツト
ということになり、アドレス044516についてはア
ドレス122216の下位４ビツトということになる。 (4) エンベロープデータ（E1′，E2′） エンベロープデータは16ビツトで１ワードを構
成し、そのデータフオーマツトは第19表に示すと
おりである。ΔTはエンベロープアドレスの更新
間隔を決めるデータである。Ｓはエンベロープの
傾き（増加または減少）を示すフラグである。Ｚ
はエンベロープの傾きの大小を示すフラグであ
り、DATAはその大きさである。第19表に示す
データが第16表に示すSTE、ΔSTEによつて定め
られたアドレスに従つてデータバンクに格納され
ている。 以上のようにデータバンクが構成されているの
で、となり合つた３鍵ごとに音色の変化を与える
ことができる一方、逆に同一オクターブ内にては
同じヘツダアドレスデータを有するようにすれば
波形データ、エンベロープデータ、ヘツダデータ
を増すことなく同じ音色の楽音が得られる。ま
た、各ヘツダデータにおいて任意の波形データ、
エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであつてもその
組み合わせ方で様々な楽音を発生することも可能
である。 次に楽音発生部１−５における押鍵時のイニシ
ヤル処理、ノートクロツクの発生方法、エンベロ
ープ発生方法波形の発生方法について述べる。 (1) イニシヤル処理 イニシヤル処理においては、押鍵により楽音が
発生される際の各種レジスタの初期設定が行われ
る。押鍵により、演算シーケンスはイニシヤルモ
ードのロングシーケンスより開始されるので、加
算部において、タイムスロツト１３でPDRが初
期設定される。この演算を更に詳しく述べると、
第５図RAM５−４よりPDDが読み出されてHE
バスにデータが乗る。同時に第７図信号処理器７
−６よりHDバスに対してPEDが与えられ、第１
１図イにおいてSW21とS17がオンしてPDDがＡ
バス、PEDがＢバスに乗る。このデータが第８
図に示すところのFA２−６にて加算されてＣバ
スに演算結果が乗る。この演算結果がSW23を介
してHEバスに乗り、RAM５−４にあるレジス
タPDRに格納される。なお、この演算において、
PDD、PEDをFA２−６への転送は実際にPDD
＋PEDの演算が行われるタイムスロツトの１タ
イムスロツト前に、また演算結果のPDRへの格
納はPDD＋PED演算が行われる１タイムスロツ
ト後に行われる。以下加算演算についてはすべて
同様である。次いで、タイムスロツト（15）〜
（18）にてTR1，TR2，ZR1，ZR2に“０”が書
き込まれる。この動作は、TR1に“０”を書き
込む場合について述べると、タイムスロツト
（15）にて第１１図イのMSW２−１１において
SW33及びSW13がオンする。ST33は第１１図ト
のような構成になつており、Ｃバスに“０”が与
えられる。同時にSW13がオンしているので、Ｃ
バスのデータがHCバスに与えられ、第７図に示
すRAM７−３におけるレジスタTR1に“０”が
書き込まれる。 一方データバンク読み出し部においては、次の
ような動作をする。以下第１０図を中心に説明す
る。TAB，ND，OCTで構成されたWRDによつ
てヘツダアドレスデータHADが読み出される。
なお、このイニシヤル処理を行うイニシヤルモー
ドにおいては、ラツチ１０−３はSQ信号により
１１１にセツトされている。このデータはＩ／Ｏ
２−１０におけるシフタ１０−１３によつて第15
表に示されるフオーマツトにデータが変換されＤ
バスSW15、HCバスを介してRAM７−３のレジ
スタHADに格納される。この動作と同時に、デ
ータバンクより読み出されたヘツダアドレスデー
タHADは、ラツチ１０−８、ラツチ１０−６で
次々とラツチされ、シフタセレクタ１０−９にて
第15表に示すとおりのフオーマツトにデータが変
換されてラツチ１０−４にラツチされる。ラツチ
１０−４の出力に対し、先ずビツト処理回路１０
−１０で下位３ビツトに対して000が与えられて
コントロールデータCONTがデータバンク１−
６より読み出されラツチ１０−８を介してラツチ
１０−７の上位８ビツトにラツチされる。コント
ロールデータCONTはセレクタ１０−１２、シ
フタ１０−１３、ノイズ回路１０−１４、ラツチ
１０−２を介し、ＤバスよりRAM５−４のレジ
スタCONTに格納される。一方、ラツチ１０−
７の上位４ビツトはデコーダ１０−１１に接続さ
れているので第14表に示す真理値表に従つて16ビ
ツトのデータが得られる。但し、この時にデコー
ダ１０−１１のＣ入力は“１”となつている。セ
レクタ１０−１２がこのデコーダ出力をセレクト
し、シフタ１０−１３が６ビツト右シフトして出
力する。ここで、このシフタ１０−１３の出力に
ついて考えると、ラツチ１０−７よりデコーダ１
０−１１へ入力されているデータはＰ／Ｏ及び
ORG3ビツトである。今デコーダ１０−１１のＣ
入力は“１”であるので、デコーダ１０−１１の
出力はORG3ビツトのみによつて定まる。故にデ
コーダ１０−１１の出力をシフタ１０−１３で６
ビツト右シフトした値は第18表に示した値とな
る。この値がノイズ回路１０−１４、ラツチ１０
−２を介してＤバスに与えられ、MSW２−１１
においてSW１５を介してRAM７−３のレジス
タDIF1に格納される。 次にラツチ１０−４の出力に対し、ビツト処理
回路１０−１０が下位３ビツトに対し、001、次
いで010を与え、ヘツダデータのSTEの上位、下
位の各８ビツトを読み出す。このSTEの値がセ
レクタ１０−１２、シフタ１０−１３、ノイズ回
路１０−１４、ラツチ１０−２を介してＤバスに
与えられ、MSW２−１１においてSW５を介し
てRAM７−１のレジスタEAR1へ格納される。 次にシヨートシーケンスに入る。シヨートシー
ケンスは２回実行される。タイムスロツト(1)で
PDRとJDが加算されるが、ここでJDは定数であ
りMSW２−１１においてSW３２をオンするこ
とにより得られる。SW３２は第１１図チに示す
ような構成になつており、JD＝45B16となつてい
る。この加算結果に対してノート係数CNを掛け
合わせてFRを得る。この一連の円算を詳しく述
べると、PDR＋JDがタイムスロツト(1)で演算さ
れ、その結果が前述のとおりタイムスロツト(2)に
てＣバスに与えられる。ここでMSW２−１１に
おいてSW２８、SW２９がオンし、Ｃバス→HL
バス→Ｌバスの順でデータが転送され、第９図イ
におけるMPLY２−７のラツチ９−１にラツチ
される。次のタイムスロツト(3)において、第７図
のROM７−５よりノートデータNDに応じたCN
の値が読み出され、HDバスに与えられる。この
値がMSW２−１１におけるSW１９を介してＬ
バスに与えられ、MPLY２−７のラツチ９−３
にラツチされる。ラツチ９−１の出力はシフタ９
−１１を介してラツチ９−２へ、ラツチ９−３の
出力はビツト処理回路を介してラツチ９−４へ送
られラツチされる。故にラツチ９−２にはPDR
＋JDの値が、ラツチ９−４には、CNの値がラツ
チされている。次いで乗算器９−１６が（PDR
＋JD）とCNの積を算出し、シフタ９−１５を介
してラツチ９−８へ送出されラツチされる。なお
これらの一連の動作において、シフタ９−１１、
ビツト処理回路９−１２、シフタ９−１５はデー
タをスルーさせるように動作する。即ちエンコー
ダ９−１０のＣ入力には“１”が与えられてい
る。ラツチ９−８の値がＬバスよりMSW２−１
１のSW９を介してRAM７−２のレジスタFRに
格納される。故に、タイムスロツト(2)において、
ORG＋OCT＋１が演算される。この演算におい
て、＋１の動作は第８図にFA２−６における論理
ゲート８−１２によつて行われる。即ち該当のタ
イムスロツトで論理ゲート８−１２が強制的に
“１”を出力すればラツチ８−５が“１”をラツ
チし、加算器のCi入力に“１”を与えるものであ
る。この演算の意味するところは次のとおりであ
る。即ち、ORGは波形データが本来どの音域に
属するかを示す値（これを仮にＮとする）をオク
ターブデータOCTの逆論理をとつた形で示すも
のである。OCTとORGと、波形サンプル数の関
係を第18表と第22表に示す。故にORG＋１は−
Ｎを表わすことになる。つまり、 ORG＋OCT＋１＝OCT−Ｎ ということであり、これは、現在発生しようとし
といる楽音信号の音域と実際に使用しようとして
いる波形データの本来の音域との差、即ちオクタ
ーブシフトの量を示す値である。つまり、原波形
を何オクターブ高い音域の音として読み出すかを
示す。この値は一旦RAM７−４のレジスタWE
２に格納され、次いで、信号処理器７−６でデコ
ードされてRAM７−２のレジスタΔWARに格納
される。ORG＋OCT＋１の値に対するΔWARの
値は第20表に示すとおりである。 以下、タイムスロツト(4)でEAR2，同(6)，(8)，
(9)，(10)でWR1，ER1，WE2，WE1，WR2の各レ
ジスタの初期設定を行つている。 一方データバンク読み出し部においては、前述
のロングシーケンスでRAM７−３に格納したヘ
ツダアドレスデータHADを読み出し、Ｄバス→
ラツチ１０−１→シフタセレクタ１０−９を介し
てラツチ１０−４にラツチし、ビツト処理回路１
０−１０で下位３ビツトに001を入力してデータ
バンクよりヘツダデータのΔSTEを読み出す。こ
の値はラツチ１０−７→セレクタ１０−１２→シ
フタ１０−１３→ノイズ回路１０−１４→ラツチ
１０−２を介してＤバスへ与えられ、MSW２−
１１においてSW２６，SW３０を介してＡバス
へ入力されてFA２−６にてEAR1と加算される。
次いでRAM７−１のレジスタEAR1に格納して
あるSTE（エンベロープデータH1′のスタートア
ドレス）が読み出され、Ｄバス→ラツチ１０−１
→シフタセレクタ１０−９を介してラツチ１０−
４にラツチされる。ラツチ１０−４の出力はビツ
ト処理回路１０−１０によつてLSBに“０”次
いで“１”が入力されて、第19表に示されている
とおりの２バイトのエンベロープデータを読み出
す。この値16ビツトがラツチ１０−７にラツチさ
れる。ラツチ１０−７の出力に従つて、初回のシ
ヨートシーケンスでΔT1，ΔE1，ΔZ1，２回目の
シヨートシーケンスでΔT2，ΔE2，ΔZ2，の値を
発生する。先ず、デコーダ１０−１１にはラツチ
１０−７の上位４ビツトが入力されているが、ラ
ツチ１０−７の上位４ビツトには第19表に示すと
ころのΔTの値が入つている。故にデコーダ１０
−１１はΔTを第13表に従つてデコードし、セレ
クタ１０−１２へ出力する。セレクタ１０−１２
においては、この時Ｃ＝１となつてＢ入力を選択
しシフタ１０−１３へ出力する。このセレクタ１
０−１２出力はシフタ１０−１３、ノイズ回路１
０−１４においては何らビツト操作が行われるこ
となくラツチ１０−２を介してＤバスに与えら
れ、MSW２−１１においてSW10，HBバスを介
してRAM７−２のレジスタΔT1に格納される。 ΔE1，ΔZ1，ΔE2，ΔZ2は、第19表に示される
ところのＺ，Ｓ，DATAに応じてシフタ１０−
１３にてビツト操作が行われて各レジスタへ格納
される。どのようなビツト操作が行われるかにつ
いては第１３図に示すとおりである。第19表にお
けるＺの値に応じて、データフオーマツトが異な
る事を示している。 次に、データバンク１−６よりΔSTEを読み出
す時と同様にRAM７−３よりレジスタHADの
値を読み出してラツチ１０−４にラツチし、ビツ
ト処理回路１０−１０にてヘツダアドレスデータ
HADの下位３ビツトに対し初回のイニシヤルモ
ードでは100，次いで101，２回目のイニシヤルモ
ードでは110，次いで111を与えることによりデー
タバンク１−６よりSTW，ΔSTWを読み出し、
STWをRAM７−３のレジスタSTW，ΔSTWを
RAM７−１のレジスタWARに格納する。 以上により、すべてのレジスタの初期設定が完
了する。 (2) ノートクロツクの発生方法 先ず楽音発生部１−５で用いているノートクロ
ツク発生法の原理は第３図に示すものと同様であ
る。第３図と対比させながら、第１図に示す楽音
発生部１−５におけるノートクロツクの発生の演
算シーケンスの詳細について説明する。 鍵盤１−１にて鍵が押圧され、マイコン１−４
が楽音発生部１−５に対して楽音の発生を指示す
ると、前述のように演算シーケンスがイニシヤル
モードロングシーケンスより開始する。先ずタイ
ムスロツト（13）で、 PDD＋PED→PDR ……（２−１） 次いで、シヨートシーケンスに入りタイムスロツ
ト(1)…(6)で PDR＋JD→L.B. ……（２−２） C.B.×CN→FR ……（２−３） の演算が行われる。次いでノーマルモードにな
り、シヨートシーケンスのタイムスロツト(9)で FR＋CDR→FR ……（２−４） ロングシーケンスのタイムスロツト（14）〜
（18）で PDR＋JD→L.B. ……（２−５） C.B.×CN→FR ……（２−６） PDD＋PED→PDR ……（２−７） の演算が行われる。ここで、PDDは第１表に示
したPDD即ちピツチデチユーンデータであり、
PEDは前述のピツチエクステンドデータである。
JDは定数であり111510（16進数では45B）という
値がセツトしてある。ノート係数CNはアサイン
された音名により定まる値であり、音名とCNの
関係は第７表に示してある。第５表、第６表の説
明にて述べたとおり、演算（２−２），（２−３）
及び演算（２−５），（２−６）は下式のとおりに
表せる。 （PDR＋JD）×CN→FR ……（２−８） ここで、PDRはPDD＋PEDであるので演算
（２−８）は、 （PDD＋PED＋JD）×CN→FR
……（２−９） となる。このFRの値を演算（２−４）で示すよ
うにCDRに累算する。前述のようにこの累算は
ノートクロツクが発生するごとに一回行われる。
故にCDRの初期値をＮとすると、CDRの値はＮ，
Ｎ＋FR，Ｎ＋２×FR，……と変化する。ここ
で、CDRは第６図に示すとおり13ビツトのデー
タであるが、その下位３ビツトを一致検出の対象
から除外し、上位10ビツトの値とマスタクロツク
を順次分周して得た10ビツトの分周信号とを比較
し、一致パルスを発生するようにしているので、
実際には、 Ｎ／８，Ｎ＋FR／８，Ｎ＋２×FR／８，……との比較 を行うことになり、CDRの上位10ビツトが第３
図のフリツプフロツプ３−３に相当し、FR／８が第 ３図の定数回路３−５の値Ｍに相当する。故に上
記（２−１）〜（２−７）の演算を行えば一定周
期のノートクロツクが得られ、その周波数は （マスタクロツク周波数）÷FR／８となる。 また、第３図RSラツチ３−６の出力がCLRQ
に相当する。 このように、10ビツトの比較器、8MHzのマス
タクロツクを用いていながら、13ビツト相当の分
解能を有することができる。 (3) 波形発生方法 第１図楽音発生部１−５に示すところの波形発
生方法は大別して次の５ステツプに分けられる。
即ち： アドレス発生 データバンク１−６より波形データを読み出す
際のアドレスを発生させる。 波形読し出し 上記のアドレスで指定された波形データをデー
タバンク１−６より読み出し、コントロールデー
タCONTに応じたビツト処理を行う。 エンベロープ乗算 ２波混合 CN乗算 以下各ステツプを詳しく説明する。 アドレス発生 押鍵によるイニシヤル設定にてヘツダーデータ
のSTW（W2のスタートアドレス）、ΔSTW（W1
のワード数）、DIF1（１波形に含まれるサンプル
数）がレジスタSTW，WAR，DIF1に格納され、
また演算によつてレジスタΔWARが定まる。こ
れらのデータに基づきノーマルモードにてアドレ
ス発生を行うわけであるが、以下の処理において
波形データにPCM部がある場合（PCM＝１）と
ない場合（PCM＝０）でアドレス発生が異なる
のでPCM部がある場合とPCMがない場合に分け
て説明する。 PCM部がない場合 第６表に示すとおり、タイムスロツト(2)にて、
STWとWARの和を求め、この和でもつてデー
タバンク１−６から波形１の読み出しを行い、タ
イムスロツト(4)にて上記の和に更にDIF1を加え
たもの即ちSTW＋WAR＋DIF1の値でデータバ
ンク１−６から波形２の読み出しを行つている。
ここで、STWは波形２の先頭アドレスであり、
レジスタWARには初期値としてΔSTW即ち波形
１に含まれるワード数の負数が入つており、タイ
ムスロツト(7)にてΔWARを累算していく。故に
STW＋WARの値は、波形１の先頭アドレスよ
り順次ΔWARの値ごとに増加する値となる。ま
た、ST＋WAR＋DIF1の値はこの値にDIF1を加
えたものであるので、波形２の先頭アドレスより
ΔWARおきに増加する値となる。ここで、
ΔWARは、波形の読みとばしを表わす値である
ので、以上のようにして波形１及び波形２に対す
るアドレスを発生することができる。 また、本楽音発生部１−５においては、PCM
部が無しで、且つソロフラグSOL＝０で且つオ
クターブシフトが行われない場合に位相合わせを
行う。位相合わせの方法は、演算シーケンスがイ
ニシヤルモードからノーマルモードに転じた時の
初回のタイムスロツト(7)に演算結果としてRAM
８−１３における同音名をアドレスとするデータ
９ビツトをレジスタWARに格納する。RAM８
−１３の出力は９ビツトであるが、Ｃバスはプリ
チヤージされているので全16ビツトの前述の９ビ
ツトより上位７ビツトには“１”が入る。２回目
以降のタイムスロツト(7)の演算結果は、第６表に
示すとおりレジスタWARに格納されるとともに
RAM８−１３における同音名をアドレスとする
レジスタ（位相レジスタ）に更新される。このよ
うにすることにより、他のチヤンネルで同音名の
楽音を既に発生している場合であつても、そのチ
ヤンネルにおけるレジスタWARの値がRAM８
−１３を介してこれから楽音を発生しようとして
いるチヤンネルのレジスタWARに与えられるた
めにこれら２チヤンネル間での位相を合わせるこ
とが可能となる。 ここで、タイムスロツト７の演算WAR＋
ΔWARについて述べる。 WAR＋ΔWAR≧０となると音域とは無関係に
演算結果としてＣバスには−51210（FF0016）が与
えられる。オクターブシフトが無い場合は
ΔWAR＝１であるの、レジスタWARの値は512
を周知としてくり返すことになる。 以上により同じノートを発生する複数チヤンネ
ルの各々のレジスタWARは常に同一となるの
で、異なる複数のチヤンネルの発生する同じノー
トの波形の位相が完全に一致することとなり、位
相合わせが実現される。 次にタイムスロツト(2)における演算STW＋
WARを更に新しく説明する。 RAM７−３のレジスタSTWよりデータが読
み出され、MSW２−１１に示すところのHCバ
ス、SW11、Ａバスを介しクロツクψ3によりFA
２−６のラツチ８−１にラツチされる。同時に
RAM７−１のレジスタWARの値がHAバス、
SW2、Ｂバスを介しクロツクψ3によりFA２−６
のラツチ８−２にラツチされる。ラツチ８−１の
出力は、ビツト処理回路８−１０では何らのビツ
ト処理を受けずにクロツクψ1によつてラツチ８
−３にラツチされる。一方、ラツチ８−２の出力
は、ビツト処理回路８−１１においてORGを入
力として第21表に示すとおりのビツト処理が行わ
れた後クロツクψ1でクラツチ８−４にラツチさ
れる。加算器８−９がラツチ８−３、ラツチ８−
４の出力を加算し、ラツチ８−７、ラツチ８−８
を介してＣバスへ与えられる。ビツト処理回路８
−１１において上記のようなビツト処理を行うこ
とにより、レジスタWARが512を周期として変
化しているにもかかわらず、各オクターブに応じ
た周期で変化していくことになる。例えば、
ORG＝５、OCT＝２の場合はオクターブシフト
はなくイニシヤル処理の項で述べたとおり
ΔWAR＝１である。また第21表より、レジスタ
WARのビツト７，８が常に１になるので、タイ
ムスロツト(2)の演算結果はSTW′＝０とすると −10，−９，…−１，−128，−127，…−１，−
128… となつて128の周期でくり返すことになる。また、
ORG＝４、OCT＝５の場合は２オクターブシフ
トとなりΔWAR＝４となる。また第21表により
レジスタWARのビツト６，７，８が常に１にな
るので同様に −40，…−８，−４，−64，−60，−56…−４，
−64，… となつて16の周期でくり返すことになる。 OCT＝２の時くり返し周期が128であり、 OCT＝５の時くり返し周期が16であることは、
第22表により所望の波形ポイントが得られている
ことを示している。 またORG＝４，OCT＝５の際、レジスタ
WARが４ずつ歩進していることは、第18表に示
される通り波形サンプル数64のデータを４サンプ
ルに１点ずつ得ることにより本来の波形データの
オクターブを２オクターブ上げることができるこ
とを示している。 PCM部がある場合 PCM部がある場合のアドレス発生はPCM部が
ない場合と比較してタイムスロツト(2)における演
算が異なり、他は同様である。 タイムスロツト(2)においてはSTR＋WARの演
算が行われる。即ち： RAM７−３のレジスタSTWよりデータが読
み出され、HCバス、SW11、Ａバスを介してク
ロツクψ3によりFA２−６のラツチ８−１にラツ
チされる。同時に、RAM７−１のレジスタ
WARの値がHAバス、SW2、Ｂバスを介してFA
２−６のラツチ８−２にラツチされる。ここで、
ラツチ８−１の出力はビツト処理回路８−１０、
ラツチ８−２の出力はビツト処理回路８−１１に
入力されるが双方の出力ともビツト処理を行われ
ることなくラツチ８−３、ラツチ８−４へ送ら
れ、加算器８−９にて加算される。 ここで、レジスタWARの値について考える
と、PCM部がない場合にはレジスタWARには初
期値として波形一周期に含まれるサンプル数の負
数が書き込まれるが、PCM部がある場合には、
レジスタWARの初期値としてPCM部として用い
る波形のすべてのサンプル数の負数が書き込まれ
る。故に、タイムスロツト(2)の演算結果はデータ
バンク１−６における波形１のPCM部先頭アド
レスから順次ΔWARずつ増加した値となる。
PCM部終了の検出はタイムスロツト(7)における
演算において WAR＋ΔWAR≧０となることを検出して行
い、PCM部終了後のアドレス発生はPCM部がな
い場合と全く同じであり、ビツト処理回路８−１
１によるビツト処理が行われる。 なお、楽音発生部１−５におけるアドレス演算
は16ビツトであるが、16ビツトのアドレス信号で
は充分でない場合が当然考えられる。そこで、本
楽音発生部１−５においては、タブレツトデータ
TABの上位３ビツトを用いてアドレス空間が拡
張できるようになつている。Ｉ／Ｏ２−１０にお
けるラツチ１０−３がアドレス空間拡張用のラツ
チであり、ラツチ１０−３にタブレツトデータ
TABの上位３ビツトがラツチされる。即ち： 押鍵によりイニシヤルモードになると、RAM
５−４に格納されたタブレツトデータがMSW２
−１１を介してRAM７−３のレジスタTAB′に
格納される。次いでノーマルモードに入ると、
RAM７−３のレジスタTAB′の値が読み出され、
MSW２−１１を介してＩ／Ｏ２−１０における
ラツチ１０−３にラツチされる。このようにして
内部演算は16ビツトでありながら19ビツトのアド
レス空間をアクセスすることができる。 波形読み出し 波形読み出しはタイムスロツト(2)，(4)にて行わ
れたアドレスに基づいて行われる。タイムスロツ
ト(2)による演算結果はＣバス、SW28、HLバス、
SW30、Ｄバスを介してＩ／Ｏ２−１０のラツチ
１０−１にラツチされる。まず、ラツチ１０−１
の出力がシフタセレクタ１０−９、ラツチ１０−
４、ビツト処理回路１０−１０を介してラツチ１
０−５にラツチされてラツチ１０−３によるデー
タとともにデータバンク１−６を読み出し、デー
タバンク１−６の出力がラツチ１０−８にラツチ
される。次いで、ラツチ１０−１の出力がシフタ
セレクタ１０−９にて１ビツト右シフトされ、
MSBに“１”が加えられてラツチ１０−４でラ
ツチされる。ラツチ１０−４の出力がビツト処理
回路１０−１０を介してラツチ１０−５にラツチ
され、ラツチ１０−３によるデータとともにデー
タバンク１−６を読み出し、データバンク１−６
の出力がラツチ１０−７にラツチされる。この時
ラツチ１０−７の上位８ビツトにはラツチ１０−
８の出力が与えられているので、前回のデータバ
ンク１−６の値とともにラツチされる。ここで、
ラツチ１０−７の下位８ビツトにラツチされたデ
ータは、データバンクの項で述べたとおり12ビツ
ト波形の下位４ビツト２ワード分に相当する。ラ
ツチ１０−７の出力はセレクタ１０−１２を介し
てシフタ１０−１３に与えられ、上位８ビツトは
４ビツト右にシフトされ、ラツチ１０−１の出力
のLSB＝０ならば下位８ビツトも４ビツト右シ
フトされ、LSB＝１ならば下位４ビツトがシフ
トされずにシフタ１０−１３より出力される。こ
こで、コントロールデータCONTにおいてW8＝
１即ち８ビツト波形の指定がある場合には、シフ
タ１０−１３は下位４ビツトを“０”にして出力
する。シフタ１０−１３の出力はノイズ回路１０
−１４、ラツチ１０−２を介してＤバスに与えら
れ、MSW２−１１を介してRAM７−３のレジ
スタWR１に格納される。この値が波形１の波形
データである。 タイムスロツト(4)によつて得られたアドレスに
ついても同様の処理が行われる。ただし、コント
ロールデータCONTにおいてNA＝00でない場合
にはノイズ回路１０−１４においてノイズ信号が
加えられる。AN＝01の時にはビツト９が、NA
＝10の時にはビツト10が、NA＝11の時にはビツ
ト９及び10がノイズ信号におきかえられる。この
ようにして、加算器を用いずにノイズ信号を重畳
している。これが波形２の波形データとして
RAM７−２のレジスタWR２に格納される。 エンベロープ乗算 上記のようにして波形１、波形２の２種類の波
形データが得られたが、この波形データに対して
エンベロープの乗算を行う。波形１に対するエン
ベロープはRAM７−３のレジスタER１に、波
形２に対するエンベロープはRAM７−３のレジ
スタER２に入つている。ここで、エンベロープ
について述べると、エンベロープは指数部４ビツ
ト仮数部９ビツトの13ビツト浮動小数点表示にな
つている。エンベロープ乗算は各チヤンネル２回
行われるがそれぞれの動作は同様であるので、タ
イムスロツト(7)〜(9)におけるWR1×ER1の演算
について説明する。 RAM７−３のレジスタER１のデータがMSW
２−１１を介してMPLY２−７のラツチ９−３
及びラツチ９−５にラツチされる。ここで、ラツ
チ９−３にはレジスタER１の下位10ビツトが、
ラツチ９−５にはレジスタER１のビツト９−１
２がラツチされる。次いでRAM７−３のレジス
タWR１のデータがMSW２−１１を介して
MPLY２−７のラツチ９−１にラツチされる。
ラツチ９−３の出力はビツト処理回路９−１２に
おいてそのMSBが“１”にされてラツチ９−４
にラツチされる。即ち、ラツチ９−４にはエンベ
ロープの仮定部がラツチされる。ラツチ９−１の
出力はシフタ９−１１を介してラツチ９−２にラ
ツチされる。この際エンコーダ９−１０のＣ入力
にはSQ信号によつて１が与えられており、シフ
タ９−１１のＣ入力には00001が与えられる。故
にシフタ９−１１はラツチ９−１の下位12ビツト
即ちデータバンク１−６より読み出した波形１の
波形データ12ビツトをラツチ９−２へ送出する。
乗算器９−１６がラツチ９−２及びラツチ９−４
のデータの乗算を行い、積14ビツトがラツチ９−
７にラツチされ、シフタ９−１５へ送出される。 一方、ラツチ９−５にはエンベロープの指数部
がラツチされており、ラツチ９−６を介してデコ
ーダ９−１３にてデコードされ、セレクタ９−１
４を介してシフタ９−１５に制御信号として与え
られる。故に、ラツチ９−７の出力はエンベロー
プの指数部によつてシフトされ、ラツチ９−８に
てラツチされる。このようにして、固定小数点の
波形データと浮動小数点のエンベロープの乗算が
行われる。ラツチ９−８の出力はＬバスより
MSW２−１１を介してRAM７−１のレジスタ
WE１に格納される。波形２の波形データとエン
ベロープの乗算も同様にして行われRAM７−４
のレジスタWE２に格納される。 ２波混合 上記のようにして、レジスタWE1，WE2に波
形が格納された。このステツプではWE1とWE2
の和を求める。タイムスロツト(1)における演算が
これに相当する。 CN乗算 タイムスロツト(1)で２波混合を行うが、本楽音
発生部１−５においては、ABM２−９及びフイ
ルタ１−７の特性によつては音名に応じて発生さ
れる音圧レベルが異なる場合がある。このための
補正を行うのがCN乗算である。ここでは補正の
為の係数としてノート係数CNをそのまま用いて
いる。タイムスロツト(1)におけるWE2＋WE1の
演算結果が、ＣバスよりSW28、HLバス、
SW29、Ｌバスを介してMPLY２−７のラツチ９
−１にラツチされる。一方メモリ２−５のROM
７−５よりノートデータNDに応じてノート係数
CNが読み出され、HDバス、SW24、Ｌバスを介
してMPLY２−７のラツチ９−３にラツチされ
る。 ここで、WE1＋WE2は16ビツトのデータであ
るが乗算器９−１６のＡ入力は12ビツトであるの
でMPLY２−７では次のような処理を行つてい
る。即ち、ラツチ９−１の上位５ビツトがエンコ
ーダ９−１０に入力され、エンコーダ９−１０が
第９表に示すおりのデータをＡ，Ｂ両端子より出
力する。つまり、ラツチ９−１におけるデータが
実質何ビツトであるかを求め、この結果に応じて
シフタ９−１１によつてラツチ９−１より12ビツ
トをとり出す。例えば、ラツチ９−１の値が
3A2616の場合は、このデータは実質15ビツトの
データであるのでシフタ９−１１はラツチ９−１
のビツト14以下の12ビツトをとり出し、シフタ９
−11の出力は74416となる。このようにしてWE2
＋WE1の実質の部分とノート係数との乗算を行
い、シフタ９−１５によつて元のビツト数にもど
し、ラツチ９−９でラツチする。 以上のようにして少ないビツト数の乗算器を用
いて大きなビツト数のデータの乗算を行つてい
る。このようにして得られた値をDAC２−８へ
出力し、ABM２−９で所定の周期に補正されて
楽音信号として出力される。 ところで、本楽音発生部１−５においては、先
に述べたようにマイコンの指示により第１表のフ
ラグVOLにより、CN乗算をVLD乗算に切換え
ることができる。即ち、ロングシーケンスにおい
て、RAM５−６のレジスタVLD8ビツトが、
MSW２−１１を介してRAM７−４のレジスタ
LVD′に送られる。送出の際にMSW２−１１に
おいてビツトシフトがなされ、８ビツトのデータ
の２ビツト左シフトし更に下位２ビツトに“０”
を追加し、10ビツトのデータに変換される。この
ことによりVLDのビツト数はCNのビツト数と同
一となる。WE2＋WE1の値にROM７−５の値を
掛けるか、レジスタVLD′の値を掛け合わせるか
は第１表におけるフラグVOLで決まり、VOL＝
０ならばROM７−５がHDバスにデータを送出
し、VOL＝１ならばRAM７−４がHDバスにデ
ータを送出する。 上記のように構成することにより、マイコン１
−４によつて楽音発生部１−５の出力する楽音信
号のレベルを変えることが可能となり、第１表の
VLDの値を順次変えることにより振幅変調をか
けることが可能となる。 鍵盤を押下する速さと圧力の少なくとも一方に
基づきVLDを作成すると、タツチレスポンス機
能が実現する。 タツチレスポンス機能とは鍵盤の操作の速さ・
強さ等によつて音量・音色等が変化することであ
る。例えばピアノは、強く打鍵すると音量が大き
いだけでなく音色も華やかなものになり、弱く打
鍵すると音量が小さいだけでなく音色もこもつた
ものとなる。打鍵の強さに応じて音量も音色も自
在に変化するが、ピアノの場合は打鍵の後、鍵盤
を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピ
アノは打鍵の強さのみがタツチレスポンス機能と
なつていて、このような機能を特にイニシヤルタ
ツチコントロールと呼ぶ。一般に打楽器がこれに
属する。 一方、トランペツトは息の強さにより持続して
いる音質をも変化することができるので、この音
を模倣して電子楽器の鍵盤操作で演奏する場合
も、押鍵によりトランペツト音を発生中に押鍵の
強さを増減することで音量・音色に変化を与える
ことが必要となる。このような機能を特にアフタ
ータツチコントロールと呼ぶ。一般に、弦楽器と
管楽器がこれに属する。 本発明の実施例では先に述べたように、VOL
フラグによりVLD乗算を行うことにより、各チ
ヤンネル独立に音量を制御することができる。 応用例として、打鍵の強さを計測して、強さに
応じてVLDの値を作成してマイコンから転送す
ることにより、打鍵毎に転送された異なるVLD
に応じて各音の音量が変化することになる。 マイコンがVLDを転送する際、VLDの値に応
じてタブレツトデータを切換えて転送すると、本
実施例の楽音発生部はVLDの値に応じて音量と
共に音色をも変化させられることは、先に掲げた
機能説明で明らかである。 この音色の切換について、VLDが８ビツトの
例で説明する。 第23表に、VLDの値の範囲と、それに対応す
る強弱名とタブレツト名の一例を示す。 VLDが１ビツト小さくなる毎に、音量は1/2つ
まり6dB小さくなり、これを音楽用語の強弱名の
各々に割当ててある。またffの強さには華やかな
音色が必要なので高調波の豊富な波形データをタ
ブレツト０に割当て、mpより小さい音量ではこ
もつた音色が必要なので正弦波に近い波形データ
をタブレツト３に割当てるように、複数種類の波
形データをデータバンクに準備しておく。 このようにすると、打鍵の強さによつてVLD
の数値範囲で音色が４通り切換えられると同時に
８ビツトのVLDに応じて256通りの音量が指定で
きる。 以上はイニシヤルタツチコントロールであつた
が、同様に打鍵後の押鍵圧の大小に応じて、刻々
と変化するVLDと、VLDの値に応じて刻々と変
化するタブレツトデータとをマイコンが送出する
と、本実施例の楽音発生部は打鍵後の押鍵圧の変
化に応じて刻々と、音色と音量とを変化させるこ
とができる。 以上がアフタータツチコントロールである。 (4) エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生
方法は次の３ステツプに分けられる。即ち、 アドレス発生 エンベロープデータの読み出し エンベロープ計算 以下各ステツプを詳しく説明する。 アドレス発生 押鍵によるイニシヤル設定にて、ヘツダデータ
のSTE（エンベロープデータE1′のスタートアド
レス）、ΔSTE（エンベロープデータE1′のワード
数）に基づいてレジスタEAR1，EAR2，TR1，
TR2，ΔT1，ΔT2が初期設定されている。これ
らのデータをもとにアドレスの演算が行われる。
アドレスの演算は演算頻度が少くてもよいので演
算シーケンスのロングシーケンスにて行つてい
る。更に、ロングシーケンスの奇数回目でエンベ
ロープデータE1′のアドレス演算を、偶数回目で
エンベロープデータE2′のアドレス演算を行つて
いる。 奇数回目のロングシーケンスにおいて、タイム
スロツト（13）で ΔT1＋TR1→TR1 ……（４−１） タイムスロツト（15）で ΔEAR1＋EAR1＋Ci→EAR1 ……（４−２） の演算が行われEAR1の値を用いてデータバンク
１−６の読み出しを行う。タイムスロツト（15）
のCiはタイムスロツト（13）にて行われるΔT1
の累算によつて生じたオーバーフローに当る。こ
こで演算（４−１）を詳しく説明する。 先ず、RAM７−２のレジスタΔT1の値がHB
バス、MSW２−１１を介してFA２−６のラツ
チ８−１にラツチされる。同時に、RAM７−３
のレジスタTR1の値がHCバス、MSW２−１１
を介してFA２−６のラツチ８−２にラツチされ
る。ラツチ８−１の出力はビツト処理回路８−１
０によつてビツト３が強制的に“０”にされ（ビ
ツト３を“０”にする理由は後で述べる。）、ラツ
チ８−３でラツチされる。ラツチ８−２の出力は
ビツト処理回路８−１１を介してラツチ８−４で
ラツチされる。ここでビツト処理回路８−１１に
おいてはビツトの変換等の処理は施されない。ラ
ツチ８−３及びラツチ８−４の出力を加算器８−
９にて加算し、ラツチ８−７、ラツチ８−８を介
してＣバスに与え、MSW２−１１を介して
RAM７−３のレジスタTR1に加算結果を格納す
る。ここで加算結果にオーバーフローが生じた場
合は、加算器８−９のCoより“１”が出力され
る。この出力をラツチ８−６にてラツチし、タイ
ムスロツト１５の演算の際に使用する。但し、こ
れは波形データにPCM部がない場合についてで
あり、波形データにPCM部がある場合（フラグ
PCM＝１）にはPCM部を読み終えるまでレジス
タTR1に対し演算結果として強制的に“０”が
入力される。故にΔT1の累算によるオーバーフ
ローが生じることがない為PCMを読み終えるま
ではEAR1の値が更新されることはない。ΔT1は
イニシヤル処理の項で述べたとおり第13表におけ
るＣ＝０時にＤ出力の値であり、レジスタTR1
は16ビツトのレジスタであるので、例えばΔT1
＝400016であれば演算（４−１）は４回行われる
とレジスタTR1はオーバーフローし、演算（４
−２）のCi＝１となりアドレスの更新が行われ
る。ここで、演算（４−１），（４−２）はロング
シーケンスの２回に１回行われる。第１図ハで示
すとおり、同じチヤンネルのロングシーケンスは
388タイムスロツトの周期、即ち１タイムスロツ
トは250nsであるので97μsの周期に現われる。故
に演算（４−１），（４−２）は194μs毎に行われ、
ΔT1＝400016である場合には776μsでアドレスの
更新が行われることになる。 ところで、エンベロープデータは２バイトで構
成されているので、アドレスの更新の際は２ずつ
更新されなければならない。タイムスロツト
（15）においては次のようにしてアドレスの更新
を行つている。 先ず、ΔEAR1はΔT1によつて定まる値であ
り、ΔT1≠000816の時にはΔEAR1＝000016であ
り、ΔT1＝000816の時にはΔEAR1＝FFEB16＝−
2110である。この操作はMSW２−１１における
SW31にて行われる。SW31は第１１図リに示す
ようになつており、ΔT1のビツト３の値を示す
フラグT0によつて制御している。今仮にΔT1≠
000816とすると、SW31によりＡバスに000016が、
RAM７−１のレジスタEAR1よりHAバス、
MSW２−１１のSW2を介してＢバスにEAR1の
値が与えられる。これらの値がFA２−６のラツ
チ８−１，ラツチ８−２にラツチされる。ラツチ
８−１の出力はビツト処理回路８−１０を介して
ラツチ８−３へ送られる。ここで、ビツト処理回
路８−１０ではデータの変換は行われないように
なつている。同時に、ラツチ８−２の出力はビツ
ト処理回路８−１１に与えられ、データのLSB
が強制的に“１”にされてラツチ８−４へ送られ
る。即ちビツト処理回路８−１１にて予め１が加
えられる。また、先に述べたラツチ８−６に格納
されている演算（４−１）によるオーバーフロー
がラツチ８−５にラツチされる。故にラツチ８−
３，ラツチ８−４及びラツチ８−５の値の加算を
行うと、ラツチ８−５の値が“１”であれば
EAR1の値に“２”が加えられることになる。一
方、ラツチ８−５の値が“０”の場合はEAR1の
値は１増加されたままとなるが、イニシヤル処理
の項で述べたように、Ｉ／Ｏ２−１０において
LSBに強制的に“０”，“１”を与えるので不都
合は生じない。 ところでΔT1＝000816の場合には、ΔEAR1が
FFEB16（−2110）となる。故にEAR1の値から
2110引かれることになり、10ワード前のエンベロ
ープデータが読まれることになる。これにより、
エンベロープデータのアドレスがループすること
になり、マンドリンのようなくり返しエンベロー
プを発生することができる。先に演算（４−１）
にて、ビツト処理回路８−１０にてビツト３を
“０”にすると述べたが、その理由はビツト３が
ΔEAR1＝FFEB16とするビツトであり、この演
算を行う際にレジスタTR1に000816を加えないよ
うにする為である。 ロングシーケンスの偶数回目のおけるΔT2，
TR2，ΔEAR2，EAR2の演算も同様にして行わ
れる。 なお、EAR1，EAR2に関する演算は全く独立
に行われる為、波形１，波形２に対して全く異な
つたエンベロープ信号を発生させることができる
のは言うまでもない。また、EAR1又はEAR2の
くり返しについてもくり返しの周期を異ならしめ
ることが容易であるので種々の効果を得ることが
できる。 エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケ
ンスにおいて行い、偶数回目に波形１のエンベロ
ープデータを、奇数回目に波形２のエンベロープ
データの読み出しを行う。 レジスタEAR1，EAR2の値に基づいて行うエ
ンベロープデータの読み出し方についてはイニシ
ヤル処理の項で述べたものと全く同じであり、
Ｉ／Ｏ２−１０にてデータバンク１−６より読み
とつたデータのフオーマツト変換を行いながらレ
ジスタΔT1，ΔT2，ΔZ1，ΔZ2，ΔE1，ΔE2に格
納していく。 エンベロープ計算 エンベロープデータの読み出しにより、ΔZ1，
ΔZ2，ΔE1，ΔE2にデータが格納されており、ま
たイニシヤル処理によりER1，ER2，ZR1，ZR2
に初期値が与えられている。これらの値に応じて
エンベロープ計算を行う。 エンベロープ計算の基本は加算部のタイムスロ
ツト(3)，(5)，(6)，(8)である。タイムスロツト(3)，
(5)によつて波形１のエンベロープを計算し、タイ
ムスロツト(6)，(8)によつて波形２のエンベロープ
を計算する。ここで、タイムスロツト(5)，(8)のCi
はタイムスロツト(3)，(6)による演算で生じたオー
バーフローであるが、タイムスロツト(3)，(6)にて
生じたオーバーフローがどようにしてタイムスロ
ツト(5)，(8)で加えられるかについては、アドレス
発生のタイムスロツト（13），（15）で述べたもの
と同様である。このようにして得られたER1，
ER2の値がエンベロープデータである。 なお、“(3)波形発生方法”の“エンベロープ
乗算”の項で述べたとおり、ER1，ER2とも13ビ
ツトのデータで上位４ビツトが指数部、下位９ビ
ツトが仮数部となつている。故に本楽音発生部１
−５にて得られるエンベロープは次に示される形
となる。 エンベロープ１＝1.（ER1の下位９ビツト）×２
（ER1の上位４ビツト） エンベロープ２＝1.（ER2の下位９ビツト）×２
（ER2の上位４ビツト） このように示されるため、エンベロープのレベ
ルとは無関係に常に９ビツトの分解能を有するこ
とになる。 ところで、エンベロープ計算は各種モードによ
つて異なる。各種モードとは、 １ ３波形がPCMを有する場合と有しない場合。
（PCM＝１／Ｏ） ２ ピアノ型エンベロープの場合とオルガン型エ
ンベロープの場合。（Ｐ／Ｏ＝１／Ｏ） ３ ダンパフラグをオンした場合とオフした場
合。（DMP＝１／Ｏ） の３種である。以下個々の場合について説明す
る。 PCM＝０かつＰ／Ｏ＝０ 初期設定はER1，ER2，ZR1，ZR2とも“０”
であり、鍵が押圧されている時はレジスタΔE1，
ΔE2，ΔZ1，ΔZ2の値に従つてエンベロープの演
算を行う。鍵が離されると、タイムスロツト(3)，
(5)，(6)，(8)のΔZ1，ΔE1，ΔZ2，ΔE2の値とし
て、UCIF２−３の信号処理器５−６よりリリー
スデータが発生され、レジスタΔZ1，ΔE1，
ΔZ2，ΔE2の値のかわりに用いられる。 なお、このモードにおいてはダンパフラグ
DMPによつて演算は何ら影響はされない。 PCM＝０かつＰ／Ｏ＝１ 初期設定はER1，ER2，ZR1，ZR2とも“０”
であり、鍵が押圧されている時はレジスタΔE1，
ΔE2，ΔZ1，ΔZ2の値に従つてエンベロープの演
算を行う。鍵が離されると、ダンパフラグDMP
＝１の場合は引き続きレジスタΔE1，ΔE2，
ΔZ1，ΔZ2の値に従つてエンベロープの演算を行
い、ダンパフラグDMP＝０の時はPCM＝０かつ
Ｐ／Ｏ＝０の場合と同じである。 PCM＝１かつＰ／Ｏ＝０ 初期設定は、EA1＝1FFF16，ER2＝０，ZR1
＝０，ZR2＝０である。鍵が押圧されており、波
形１がPCM部を読み出している時は初期値が保
持され、PCM部を読み終えると、レジスタΔE1，
ΔE2，ΔZ1，ΔZ2の値に従つてエンベロープの演
算を行う。鍵が離されると、波形１がPCM部を
読み出しているいないに関係なくUCIF２−３の
信号処理器５−６によるリリースデータに基づい
て演算が行われる。即ちPCM＝０かつＰ／Ｏ＝
０の場合に帰着する。 なお、このモードにおいてはダンパフラグ
DMPによつて演算は何ら影響を受けない。 PCM＝１かつＰ／Ｏ＝１ 初期設定は、ER1＝1FFF16，ER2＝０，ZR1
＝０，ZR2＝０である。ダンパフラグDMP＝０
の場合は、１度鍵が押圧されると離鍵のタイミン
グには無関係に演算が行われる。即ち、波形１が
PCM部を読み出している時にはレジスタER1，
ER2，ZR1，ZR2は初期値が保持され、PCM部
を読み終えるとレジスタΔE1，ΔE2，ΔZ1，ΔZ2
の値に従つて演算が開始される。ダンパフラグ
DMP＝１の場合は、PCM＝１かつＰ／Ｏ＝０の
場合と全く同じである。 以上述べたように、種々のモードに応じて自由
にエンベロープ信号を発生することができる。ま
た、ΔE1，ΔZ1とΔE2，ΔZ2は全く独立に設定で
き、そのデータはアドレス発生の項にて明らかな
とおりΔT1，ΔT2によつて定まる時間で更新さ
れるので前述の２種類の波形データと相俟つて
種々の楽音が発生できる。 （発明の効果） 以上に詳述したように、本発明は、クロツク信
号を発生する手段と、前記クロツク信号を分周
し、分周出力を発生する手段と、レジスタと、前
記分周出力と前記レジスタの内容の一致を検出
し、一致信号を発生する手段と、前記一致信号が
発生される度に前記レジスタの内容に一定数を加
算する手段を備え、前記一致信号を用いてノート
クロツク信号を得るようにした電子楽器におい
て、前記一致信号を発生する手段が前記レジスタ
の少なくとも下位１ビツトを一致検出の対象から
除外したことにより、マスタクロツクの周波数を
上げることなく、またシステムの動作速度を上げ
ることなくより分解能の高いノートクロツクを得
ることができるものである。
【表】
【表】
【表】
【表】
Claims (1)
- １ クロツク信号を発生する手段と、前記クロツ
ク信号を分周し、分周出力を発生する手段と、レ
ジスタと、前記分周出力と前記レジスタの内容の
一致を検出し、一致信号を発生する一致検出手段
と、前記一致信号が発生される度に前記レジスタ
の内容に一定数を加算する手段を備え、前記一致
信号を用いたノートクロツク信号を得るようにし
た電子楽器において、前記一致検出手段が前記レ
ジスタの少なくとも下位１ビツトを一致検出の対
象から除外していることを特徴とする電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081452A JPS61240293A (ja) | 1985-04-18 | 1985-04-18 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081452A JPS61240293A (ja) | 1985-04-18 | 1985-04-18 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240293A JPS61240293A (ja) | 1986-10-25 |
| JPH0230036B2 true JPH0230036B2 (ja) | 1990-07-04 |
Family
ID=13746794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081452A Granted JPS61240293A (ja) | 1985-04-18 | 1985-04-18 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240293A (ja) |
-
1985
- 1985-04-18 JP JP60081452A patent/JPS61240293A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240293A (ja) | 1986-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5340938A (en) | Tone generation apparatus with selective assignment of one of tone generation processing modes to tone generation channels | |
| US5038661A (en) | Waveform generator for electronic musical instrument | |
| JPH0230036B2 (ja) | ||
| EP0201998B1 (en) | Electronic musical instrument | |
| JP2950461B2 (ja) | 楽音発生装置 | |
| JPH0230035B2 (ja) | ||
| JPH0230030B2 (ja) | ||
| JPH0230038B2 (ja) | ||
| JPH0584534B2 (ja) | ||
| JPH028318B2 (ja) | ||
| JPH0230034B2 (ja) | ||
| JPH023199B2 (ja) | ||
| JPH023198B2 (ja) | ||
| JPH079582B2 (ja) | 電子楽器 | |
| JPH0583917B2 (ja) | ||
| JPH0419587B2 (ja) | ||
| JPH0656554B2 (ja) | 電子楽器 | |
| JP2798913B2 (ja) | 楽音波形生成装置及び楽音波形生成方法 | |
| JPH0418343B2 (ja) | ||
| JP3176901B2 (ja) | 楽音情報処理装置及び楽音情報処理方法 | |
| JPS6118559Y2 (ja) | ||
| JPS61255397A (ja) | 電子楽器 | |
| JPS61248095A (ja) | 電子楽器 | |
| JPS6224797B2 (ja) | ||
| JPS61252591A (ja) | 電子楽器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |